KR910001885Y1 - 전원 인가시 메모리 보호회로 - Google Patents

전원 인가시 메모리 보호회로 Download PDF

Info

Publication number
KR910001885Y1
KR910001885Y1 KR2019870019401U KR870019401U KR910001885Y1 KR 910001885 Y1 KR910001885 Y1 KR 910001885Y1 KR 2019870019401 U KR2019870019401 U KR 2019870019401U KR 870019401 U KR870019401 U KR 870019401U KR 910001885 Y1 KR910001885 Y1 KR 910001885Y1
Authority
KR
South Korea
Prior art keywords
ram
power
memory
transistor
chip enable
Prior art date
Application number
KR2019870019401U
Other languages
English (en)
Other versions
KR890011803U (ko
Inventor
박희덕
Original Assignee
삼성전자 주식회사
안시환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 안시환 filed Critical 삼성전자 주식회사
Priority to KR2019870019401U priority Critical patent/KR910001885Y1/ko
Publication of KR890011803U publication Critical patent/KR890011803U/ko
Application granted granted Critical
Publication of KR910001885Y1 publication Critical patent/KR910001885Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2015—Redundant power supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

전원 인가시 메모리 보호회로
본 고안의 회로도.
* 도면의 주요부분에 내한 부호의 설명
Q1, Q2 : 트랜지스터 ZD1 : 제너다이오드
D1 : 다이오드 BAT : 밧데리
R1-R6 : 저항 C1, C2 : 콘덴서
RES : 리셋트 신호 CE : 칩 인에이블 신호
본고안은 컴퓨터나 단말기등에서 전원인가시 램(RAM)에 기억된 값들이 변하지 않도록 하여 램의 오동작을 방지해 주도록 한 전원 인가시 메모리 보호 회로에 관한 것이다.
일반적으로 컴퓨터나 단말기 등에서 세트의 동작 상태를 지정해 주는 값(주파수, 문자표시 방식등) 들을 전원 "오프"시에도 램(RAM)에 기억시켰다가 세트 사용시에 다시 여러가지 값들을 지정하지 않고 사용하게 되는데 전원 차단시에 램에 필요한 값들을 저장하기 위해서는 램의 전원단과 칩 인에이블(CHIP ENABLE)단자가 밧데리 백업(BATTERY BACK-UP) 회로와 하기와 같이 연결되며 이때 통상의 메모리 백업용 램은 로우파우어(LOW POWER) 램을 사용한다.
즉 시스템의 전원단에서 전압 조절용 저항을 통하여 밧데리 방전 방지용 다이오드와 직열로 연결되나 다이오드 방향은 전원이 도통할 수 있는 방향으로 연결하며 밧데리의 (-) 단자는 시스템의 접지와 연결하고 (+)단자는 밧데리의 전류가 흐를 수 있는 방향으로 연결된 다이오드와 연결하되 상기의 다이오드와 밧데리에 연결된 다이오드의 반대쪽을 연결하고 그 연결된 지점에서 병렬로 램의 전원단에 연결한 후 램의 전원 단에서 전류제어용 저항을 거쳐서 램의 칩인 에이블 단자에 연결하여 전원 "오프"시에 메모리를 기억시키도록 구성되어있다.
그러나, 시스템에서 리셋트 신호가 CPU(CENTRAL PROCESSING UNIT)와 CTRC(CATHODE RAY TUBE CONTROLLER)에 연결되어 있어서 CPU 및 CRTC의 동작을 제어하고 메모리 백업용 램의 전원 및 칩 인에이블 신호가 시스템의 전원에 따라서 동작하기 때문에 전원 인가시에 리셋트 신호는 하이레벨로 되고 메모리백 업용 램의 칩 인에이블 신호는 CPU 및 CTRC가 동작하기전에 (즉 리셋트 신호가 하이레벨로 되기전에) 약 0.2Sec 정도 빨리 로우 레벨로 세팅되게 되므로써 메모리 백 업용 램의 동작 상태가 되어 잘못된 데이타가 기억 되거나 기억된 데이타가 변형되게 되는 문제점이 있는 것이었다.
본 고안은 이와 같은 점을 감안하여 CPU와 CRTC의 동작이 리셋트 신호에 의해 스타트시 콘트롤 되는 점을 이용하여 밧데리 백업 회로에 시스템 리셋트 신호를 인가시킴으로써 전원 인가시 메모리 백업용 램의 칩 인에이블 신호를 시스템의 리셋트 신호와 일치하도록 하여 잘못된 데이타가 메모리 백업 용 램에 기억되는 것을 방지해 주도록 한 것이다.
이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.
저항 (R1-R3)과 제너다이오드(ZD1)가 베이스에 연결된 트랜지스터(Q1)의 콜렉터측에는 밧데리(BAT)가 저항(R4)(R5)과 밧데리 보호용 다이오드(D1)를 통하여 연결됨과 동시에 저항(R6)을 통하여 트랜지스터(Q2)의 베이스가 연결되게 구성하고 트랜지스터(Q1)(Q2)의 콜렉터측에서 바이패스용 콘덴서(C1)(C2)를 통하여 메모리 백업용 램의 칩 인에이블 신호()와 전원(Vcc)이 인가되게 구성한 후 저항(R1)과 제너다이오드(ZD1) 사이에 시스템의 리셋트 신호()를 인가시켜 주어 전원 투입시 칩 인에이블 신호()를 시스템 리셋트() 신호와 동시에 인 에이블 시키도록 구성한 것이다.
이와 같이 구성된 본 고안에서 시스템에 전원(+5V)을 인가시킬 경우 전원은 인가 되었으나 리셋트신호()가 하이레벨로 인가 되기전의 약 0.2Sec 동안의 칩 인에이블 신호()상태를 살펴보면 제너다이오드(ZD1)와 저항(R1)의 연결부분에 시스템 리셋트 신호()가 로우 레벨로 인가되므로 제너다이오드(ZD1)와 저항(R1)의 연결 부분은 로우 레벨로 세팅되어진다.
이때 트랜지스터(Q2)의, 에미터는 인가시킨 시스템의 전원(+5v)과 연결되어 있으므로 5V로 인가되므로 메모리 백업용 램의 칩 인에이블 신호()는 리셋트 신호()가 하이레벨로 인가될 때까지 (즉 시스템 리셋트 시간인 0.2Sec 정도)는 5V 레벨을 유지하게 된다.
여기서 시스템 전원(+5V)을투입하기 전에는 밧데리(BAT)의 3V 레벨이 칩 인에이블 신호()로 인가되어진다.
즉 전원 "오프" 상태에서 램의 칩 인에이블 신호()가 밧데리(BAT) 전원인 3V를 유지하다가 전원 "온"되는 순간에 5V레벨로 상승하게 되고 그 상태를 리셋트 신호()가 하이 레벨로 인가되는 시간인 0.2Sec 동안유지하게 되는 것이다.
그 후 0.2Scc 정도의 리셋트 시간인 (ZD1)와 저항(R1)을 연결 부분에 인가되는 리셋트 신호()가 하이레벨로 되고 이에 따라 제너다이오드(ZD1)가 "온"되어 트랜지스터(Q1)의 베이스가 하이 레벨이 되고 트랜지스터(Q2)의 에미터는 접지와 연결되어 있으므로 로우 레벨이 되어 트탠지스터(Q1)가 도통하게 되므로써 콜렉터는 로우 레벨이 되어 트랜지스터(Q1)의 콜렉터에서 인가되는 메모리 램의 칩 인에이블 신호()가 로우레벨로 유지된다.
따라서 시스템의 리셋트 신호()가 하이레벨로 인가되는 시점과 신호()가 로우레벨로 인가되는 시점이 일치하게 된다.
즉 전원 "온"시 시스템의 리셋트 시간 동안에는 메모리 백 업용 램의 칩 인에이블 신호()를 5V의 하이레벨로 인가시켜주어 디스에이블(DISABLE)시키고 리셋트 기간을 해제 하는 리셋트 신호()의 하이레벨 인가와 동시에 칩 인에이블 신호()를 로우레벨로 인가시켜주어 인에이블 시킨다,
그러므로 종래와 같이 칩 인에이블 신호()가 리셋트 신호()보다 0.2Sec 정도 빨리 세팅되는 경우가 없어지게 되어 램의 오동작이 없어지게 된다.
이때 트랜지스터(Q2)의 콜렉터에서 인가되는 메모리 백업용 램의 전원(Vcc)을 살펴보면 밧데리(BAT) 전압인 3V가 유지되다가 전원 인가시에 5V를 유지하게 된다.
한편 시스템의 전원 차단시를 살펴보면 시스템의 전원 차단시에는 리셋트 신호()가 0V로되고 램의 칩 인에이블 신호()는 밧데리(BAT)전원이 인가되어 3V로 유지되게 되므로써 램을 디스 에이블 시키게 된다.
이때 램의 전원단 Vcc는 5V에서 밧데리(BAT) 전압인 3V가 인가되어 메모리 백 업용 램에 전원을 공급해주므로써 메모리를 기억하게 하여 준다.
이와 같이 본 고안은 전원 차단시 즉 세트를 사용하지 않을 경우에 메모리 백업용으로 밧메리 회로와 로우 파우어(3V) 램을 사용할 경우 메모리 백업 램의 오동작을 방지하기 위하여 램의 칩 인 에이블 신호()를 시스템의 리셋트의 신호()로 제어하도록 한 것으로써 CPU 및 CRTC가 정상적인 상태하에서만 램이 동작(ENAELE) 하도록 하여 리셋트 시간 동안에 잘못된 데이타가 기록되거나 기록된 데이타가 변형되지 않게하여 준다.
램의 칩 인에이블 신호와 전원이 시스템의 리셋트 신호의 제어를 받도록 구성해 주어 전원 "온""오프"시에 메모리 백업용 램의 데이타가 손상되지 않도록 하는 효과가 있는 것이다.

Claims (1)

  1. 시스템 전원(+5V)이 인가되고 시스템 리셋트 신호()에 의하여 그 구동이 제어되는 제너다이오드(ZD1)와, 상기 제너다이오드(ZD1)의 구동에 따라 동작이 선택되고 밧데리(BAT)가 다이오드(D1)를 통하여 콜렉터에 연결되는 트랜지스터(Q1)와. 상기 트랜지스터(Q1)의 콜렉터 출력에 의하여 그 구동이 선택되고 밧데리(BAT)가 다이오드(D1)를 통하여 콜렉터에 연결되는 트랜지스터(Q2)로 구성되어 상기 트랜지스터(Q1)(Q2)의 콜렉터측에서 메모리 백 업용 램의 칩 인에이블 신호()와 전원(Vcc)이 인가되게 연결 구성시킨 것을 특징으로 한 전원 인가시 메모리 보호 회로.
KR2019870019401U 1987-11-09 1987-11-09 전원 인가시 메모리 보호회로 KR910001885Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019870019401U KR910001885Y1 (ko) 1987-11-09 1987-11-09 전원 인가시 메모리 보호회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019870019401U KR910001885Y1 (ko) 1987-11-09 1987-11-09 전원 인가시 메모리 보호회로

Publications (2)

Publication Number Publication Date
KR890011803U KR890011803U (ko) 1989-07-15
KR910001885Y1 true KR910001885Y1 (ko) 1991-03-28

Family

ID=19269313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019870019401U KR910001885Y1 (ko) 1987-11-09 1987-11-09 전원 인가시 메모리 보호회로

Country Status (1)

Country Link
KR (1) KR910001885Y1 (ko)

Also Published As

Publication number Publication date
KR890011803U (ko) 1989-07-15

Similar Documents

Publication Publication Date Title
KR870001255Y1 (ko) 마이크로컴퓨우터의 전원공급회로
KR940017212A (ko) 전력 트랜지스터에 대한 제어 전극 디스에이블 회로
KR910001885Y1 (ko) 전원 인가시 메모리 보호회로
EP0130760A2 (en) Non-volatile data stores
KR100473216B1 (ko) 강하하는전원에서적절한리셋을보장하는리셋시스템
US4764839A (en) Low voltage reset circuit
KR900009228Y1 (ko) 전원감시기능을 구비한 밧데리백업회로
KR930005745Y1 (ko) 마이콤 오동작시 리셋트 회로
JPH0519911A (ja) 電源回路
JPS6319097A (ja) 線路異常監視装置
JPH069553Y2 (ja) 電源回路
JP2892208B2 (ja) メモリバックアップ回路
KR930003907Y1 (ko) 전원 제어용 릴레이의 초기 안정화 회로
JPH022165B2 (ko)
KR900004632Y1 (ko) 파손 부품 대체회로
KR950002074Y1 (ko) 정전시 실시간 클럭소자의 오동작 방지회로
KR950008279Y1 (ko) 워치독 회로의 에러상태 표시장치
KR900008032Y1 (ko) 순간정전시 마이크로 컴퓨터의 에러방지 회로
KR900008956Y1 (ko) 마이컴 리세트 안정화 회로
JP2587705Y2 (ja) Ｃｐｕリセット回路及びこれを用いた熱線式検知器
JPS6125324Y2 (ko)
KR900006786Y1 (ko) 마이콤의 오동작 방지회로
KR850003303Y1 (ko) 콤프레셔 보호회로
KR890004801Y1 (ko) 마이크로 프로세서의 자동 리세트회로
JPS62157955A (ja) メモリプロテクト回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20010227

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee