Claims (10)
낸드형셀을 갖는 마스크롬장치에 있어서, 제1도전형의 반도체기판과, 상기 반도체기판 표면의 타측에 형성된 필드산화막과, 상기 필드산화막의 하부에 형성된 채널스토퍼와, 상기 반도체기판 표면의 타측에 형성된 제2도전형의 확산영역과, 상기 제2도전형의 확산영역과 필드산화막 사이의 반도체기판 표면에 형성된 제3 및 제4도전형의 채널과, 상기 반도체기판 표면상에 형성된 게이트산화막과, 상기 제2도전형의 확산영역과 필드산화막 사이의 게이트산화막 상부에 소정거리 이격되게 형성된 다수개의 제1다결정실리콘 게이트와, 상기 제1다결정실리콘 게이트와 스페이서 및 산화막/질화막에 의해 분리되게 형성된 다수개 제2다결정실리콘 게이트와, 상기 제1 및 제2다결정실리콘 게이트 상부에 형성된 절연막과, 상기 절연막상부에 형성되며 접속개구를 통하여 상기 제2도전형의 확산영역과 접촉하는 금속막으로 형성함을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치.A mask ROM device having a NAND cell, comprising: a semiconductor substrate of a first conductivity type, a field oxide film formed on the other side of the surface of the semiconductor substrate, a channel stopper formed under the field oxide film, and the other side of the semiconductor substrate surface. A diffusion region of the second conductivity type, third and fourth conductive channel formed on the surface of the semiconductor substrate between the diffusion region of the second conductivity type and the field oxide film, a gate oxide film formed on the surface of the semiconductor substrate, A plurality of first polysilicon gates formed on the gate oxide layer between the diffusion region of the second conductivity type and the field oxide layer by a predetermined distance, and a plurality of agents separated by the first polycrystalline silicon gate and a spacer and an oxide film / nitride film A polysilicon gate, an insulating film formed on the first and second polysilicon gates, and an insulating film formed on the insulating film A chromium mask having a device wherein the high-density dual-polysilicon, characterized in that the formation of a metal film in contact with the diffusion region of the second conductivity type through.
제1항에 있어서, 제3도전형의 제2도전형의 디플리션모드이고, 제4도전형이 제2도전형의 인헨스먼트 모드임을 특징으로 하는 고집적 이중 다결정 실리콘을 갖는 마스크롬장치.2. The mask ROM device according to claim 1, wherein the third conductive type is the depletion mode of the second conductive type, and the fourth conductive type is the enhancement mode of the second conductive type.
제1항에 있어서, 상기 제2다결정실리콘 게이트가 제1다결정실리콘 게이트에 중첩되게 형성함을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치.2. The mask ROM device of claim 1, wherein the second polysilicon gate is formed to overlap the first polysilicon gate.
낸드형셀을 갖는 마스크롬장치의 제조방법에 있어서, 제1도전형의 반도체기판상에 패드산화막과 질화막을 순차적으로 형성한 후 소정영역의 질화막을 식각하고, 상기 영역의 기판에 기판과 같은 도전형인 제1도전형 불순물을 이온주입하여 이온주입영역을 형성하는 제1공정과, 상기 제1공정 후 상기 이온주입영역상에 필드산화막을 형성한 후 질화막을 제거하고 제2도전형의 불순물을 이온주입하여 제3도전형의 채널을 형성하는 제2공정과, 상기 고정 후 패드산화막을 제거하고 기판과 필드산화막 상부에 제1게이트산화막, 제1게이트 전극물질, 산화막, 질화막 및 LTO막을 순차적으로 형성하는 제3공정과, 상기 공정 후 소정영역의 LTO막, 질화막, 산화막, 제1게이트 전극물질 및 제1게이트산화막을 식각하여 제1게이트전극을 형성하고 기판을 노출시키는 제4공정과, 상기 노출된 기판 및 LTO막 상부에 제2게이트산화막의 형성과 상기 제1게이트전극의 측면에 스페이서를 형성하는 제5공정과, 상기 제2게이트산화막, 스페이서 및 LTO막 상부에 제2게이트 전극물질을 침적하는 제6공정과, 상기 LTO막 상부의 제2게이트 전극물질, LTO막, 질화막 및 산화막을 순차적으로 식각하여 제2게이트전극을 형성하는 제7공정과, 상기 공정 후 소정의 제2게이트전극을 식각하여 개구를 형성하는 제8공정과, 상기 고정 후 선택된 메모리셀에 제1도전형의 불순물을 이온주입하여 제4도전형의 채널로 프로그램하는 제9공정과, 상기 소정영역의 개구에 제2도전형의 불순물을 이온주입하여 소오스 및 드레인의 확산영역을 형성한 후, 제2게이트산화막, 제1게이트전극 및 제2게이트전극의 전표면에 절연막을 형성하고 상기 제2도전형의 확산영역 상부에 접속개구를 형성하고 금속막을 형성하는 제10공정을 구비함을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치의 제조방법.In the method of manufacturing a mask ROM device having a NAND cell, the pad oxide film and the nitride film are sequentially formed on the first conductive semiconductor substrate, and the nitride film of the predetermined region is etched, and the substrate of the region has the same conductivity type as the substrate. A first step of forming an ion implantation region by ion implantation of a first conductivity type impurity, and after forming the field oxide film on the ion implantation region after the first process, removing a nitride film and implanting an impurity of the second conductivity type A second process of forming a channel of the third conductivity type, and after the fixing, the pad oxide film is removed and the first gate oxide film, the first gate electrode material, the oxide film, the nitride film, and the LTO film are sequentially formed on the substrate and the field oxide film. Etching the LTO film, the nitride film, the oxide film, the first gate electrode material and the first gate oxide film in a predetermined region after the third step and forming the first gate electrode and exposing the substrate. A fourth step of forming a second gate oxide film on the exposed substrate and the LTO film, and forming a spacer on the side of the first gate electrode, and forming a second gate oxide film, the spacer, and an LTO film on the second substrate. A sixth step of depositing a two-gate electrode material; a seventh step of sequentially etching the second gate electrode material, the LTO film, the nitride film, and the oxide film on the LTO film to form a second gate electrode; An eighth step of forming an opening by etching the second gate electrode of the second gate electrode; and a ninth step of implanting impurities of the first conductivity type into the selected memory cell after fixing to program the channel of the fourth conductivity type; After implanting the second conductive type impurity into the opening of the region to form a diffusion region of the source and the drain, an insulating film is formed on the entire surfaces of the second gate oxide film, the first gate electrode and the second gate electrode, and the second Challenging The method of the chrome mask device having a high-density dual polycrystalline silicon characterized by having a 10-step of forming a connection opening on the upper mountain area, and forming a metal film.
제4항에 있어서, 제3도전형이 제2도전형의 디플리션모드이고, 제4도전형이 제2도전형의 인헨스먼트모드로 형성되어짐을 특징으로 하는 고집적 이중 다결정 실리콘을 갖는 마스크롬장치의 제조방법.5. A mask having a highly integrated double polycrystalline silicon according to claim 4, wherein the third conductive type is a depletion mode of the second conductive type, and the fourth conductive type is formed in an enhancement mode of the second conductive type. Method for manufacturing chromium device.
제4항에 있어서, 제1 및 제2게이트전극이 다결정실리콘 또는 폴리사이드 물질로 형성되어짐을 특징으로하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치의 제조방법.5. The method of claim 4, wherein the first and second gate electrodes are made of polycrystalline silicon or polyside material.
제6항에 있어서, 폴리사이드는 텅스텐실리사이드, 티타늄실리사이드 또는 몰리브덴 실리사이드임을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치의 제조방법.7. The method of claim 6, wherein the polyside is tungsten silicide, titanium silicide or molybdenum silicide.
제4항에 있어서, 제2게이트전극은 에치백 공정에 의해 형성되어짐을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬장치의 제조방법.5. The method of claim 4, wherein the second gate electrode is formed by an etch back process.
제4항에 있어서, 스페이서, 제1 및 제2게이트가 선택된 메모리셀에 제1도전형의 불순물 주입시 미스어라인먼트나 과도현상에 의해 선택되지 않은 메모리셀이 프로그램되어지는 것을 방지함을 특징으로 하는 고집적 이중 다결정실리콘을 갖는 마스크롬의 제조방법.The memory cell of claim 4, wherein memory cells that are not selected by misalignment or transients are programmed when the impurities of the first conductivity type are injected into the memory cells in which the spacers, the first and the second gates are selected. Method for producing a mask rom having a highly integrated double polycrystalline silicon.
제4항에 있어서, 절연막이 PSG막과 LTO막 또는 BPSG막과 LTO막으로 형성되어짐을 특징으로 하는 고집적 다결정실리콘을 갖는 마스크롬의 제조방법.5. The method of manufacturing a mask rom having highly integrated polysilicon according to claim 4, wherein the insulating film is formed of a PSG film and an LTO film or a BPSG film and an LTO film.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.