KR960012261B1 - Mos-depletion type cut-off transistor - Google Patents
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Abstract
Description
제1도는 종래의 마스크롬 구조도,1 is a conventional mask ROM structure diagram,
제2도는 본 발명에 따른 마스크롬을 실현할 MOS-공핍형오프 트랜지스터의 구조도,2 is a MOS-depletion type to realize a mask rom according to the present invention. Structure diagram of an off transistor,
제3도는 본 발명에 따른 MOS-공핍형-오프 트랜지스터의 제조 공정도,3 is a MOS-depleted type according to the present invention. Manufacturing process diagram of a -off transistor,
제4도는 본 발명에 따른 마스크롬의 사시도,4 is a perspective view of a mask rom according to the present invention;
제5도는 본 발명에 따른 마스크롬의 평면도,5 is a plan view of a mask rom according to the present invention;
제6도는 본 발명에 따른 마스크롬 개별 트랜지스터의 온/오프 상태의 등가회로도.6 is an equivalent circuit diagram of an on / off state of a mask-ROM individual transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21,31,41,51 : 실리콘바(bar) 26,36,46,56 : 소오스 영역21,31,41,51: silicon bar 26,36,46,56: source region
23,33,43 : 드레인 영역 24,34,44 : 게이트 산화막23, 33, 43: drain region 24, 34, 44: gate oxide film
25,35,45,55 : 워드라인용 게이트 전극 42,52 : 선택라인25, 35, 45, 55: gate electrode for word line 42, 52: selection line
46 : 공통 소오스 라인 37,47 : 절연막46 common source line 37,47 insulating film
38,48 : 실리콘 기판 53 : 비트라인 드레인 콘택38,48 silicon substrate 53 bit line drain contact
39,59 : ROM 코딩 마스크 56 : 공통 소오스 라인 콘택39,59: ROM coding mask 56: common source line contact
본 발명은 고집적화를 실현할 수 있는 모스(M0S)-공핍형-오프 트랜지스터 및 그 트랜지스터를 이용한 마스크롬 셀 제조방법에 관한 것이다.The present invention is a Morse (M0S) -depletion type that can achieve high integration An off transistor and a method for manufacturing a mask ROM cell using the transistor are disclosed.
일반적으로 마스크롬은 보상형(compensation) 트랜지스터와 공핍형(depletion) 트랜지스터로 구성되어 게이트에 0V 인가시 일반적으로 오프(off) 상태인 보상형 트랜지스터와 온(on) 상태인 공핍형 트랜지스터의 조합으로 메모리 셀을 코딩(coding) 하였다.In general, a mask rom is composed of a compensation transistor and a depletion transistor, which is a combination of a compensation transistor that is generally off when a voltage is applied to a gate and a depletion transistor that is on. The memory cell was coded.
모든 트랜지스터를 공핍형 트랜지스터로 형성한 후에 원하는 셀에만 공핍형 트랜지스터의 채널과 반대형 즉, 소오스 및 드레인과 같은 형의 불순물 이온을 채널에 주입하여 증가형 트랜지스터로 전환하는 방법을 사용하여 왔다.After all transistors are formed as depletion transistors, impurity ions of a type opposite to that of a depletion transistor, that is, a source and a drain, are injected into a channel only to a desired cell, thereby converting the transistor into an incremental transistor.
제1도(a)의 마스크롬의 평면도와 제1도(a)의 A-A 절단선을 따른 단면도인 제1도(b)가 상기 종래의 마스크롬의 제조 과정을 도시해 주고 있다.A plan view of the mask rom of FIG. 1 (a) and a first sectional view (b) which is a sectional view along the A-A cutting line of FIG. 1 (a) illustrate the manufacturing process of the conventional mask rom.
그러나 상기 종래의 방법은 소자의 고집적화에 따라 펀치 쓰로우(Punchthrough) 전압이 낮아지고 셀에만 보상형 트랜지스터를 사용함에 따라 높은 소오스/드레인 접합 누설 전류 및 낮은 항복 전압 등의 여러가기 문제가 제기되며, 또한 열전자(hot carrier)에 의한 게이트 산화막의 디그러데이션(degradation), 캐패시턴스의 증가의 문제점을 알고 있었다.However, the conventional method raises a number of problems such as high source / drain junction leakage current and low breakdown voltage as the punchthrough voltage is lowered due to the high integration of the device and the compensation transistor is used only in the cell. In addition, there was a problem of degradation of the gate oxide film and increase of capacitance due to hot electrons.
따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 MOS와 JEFT 구조를 결합한 형태인 MOS-공핍형-오프 트랜지스터(이하, D-off 트랜지스터라 칭함)를 사용하여 고집적화가 가능하고 소자의 신뢰성을 확보할 수 있는 모스(M0S)-공핍형-오프 트랜지스터 및 그 트랜지스터를 이용한 마스크롬 셀 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention devised to solve the above problems is a MOS-depletion type that combines MOS and JEFT structure Morse (M0S) -depletion type that enables high integration and secures device reliability by using -off transistor (hereinafter referred to as D-off transistor) An object of the present invention is to provide a -off transistor and a method for manufacturing a mask rom cell using the transistor.
상기 목적을 달성하기 위하여 본 발명은 모스(M0S)-공핍형-오프 트랜지스터에 있어서, 반도체 기판상에 형성된 소정의 절연막상에 형성되며 소정의 도전형으로 도핑된 실리콘바(bar)(21); 상기 실리콘바(21)상에 소정 패턴으로 차례로 형성된 게이트 산화막(24) 및 게이트 전극(25); 상기 게이트 산화막(24)및 게이트 전극(25)을 사이에 두고 양쪽 대칭 구조로 형성되되 상기 실리콘바(21)와 같은 형(type)의 고농도 불순물로 도핑된 소오스 영역(26) 및 드레인 영역(23)을 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a Morse (M0S) -depletion type. An off transistor, comprising: a silicon bar 21 formed on a predetermined insulating film formed on a semiconductor substrate and doped to a predetermined conductivity type; A gate oxide film 24 and a gate electrode 25 sequentially formed on the silicon bar 21 in a predetermined pattern; The source region 26 and the drain region 23 are formed in both symmetrical structures with the gate oxide layer 24 and the gate electrode 25 interposed therebetween, and doped with high concentration impurities of the same type as the silicon bar 21. It characterized in that it comprises a).
또한, 본 발명은 모스-공핍형-오프 트랜지스터를 이용한 마스크롬 셀 제조방법에 있어서, 반도체 기판(38)위에 절연막(37)을 형성하고 상기 절연막(37)상에 소정의 도전형으로 도핑된 실리콘바(3l)를 형성하는 단계; 상기 실리콘바(31) 표면과 식각된 지역의 단차를 줄이기 위해 절연물질을 상기 실리콘바(31) 사이에 채워 넣고 상기 실리콘바(31)상에 게이트 산화막(34)을 형성하는 단계; 전체 구조 상부에 폴리실리콘막을 증착하고 상기 폴리실리콘막을 패턴하여 워드라인용 게이트 전극(35)을 형성하는 단계; 소오스/드레인 마스크를 사용하여 상기 실리콘바와 같은 형의 고농도 불순물 이온을 주입하여 셀의 소오스/드레인 영역을 형성하는 단계; 및 롤 코딩 마스크를 사용하여 원하는 셀에 롬 코딩을 위해 상기 실리콘바와 같은 형의 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention is Morse-depletion type 1. A method of manufacturing a mask-ROM cell using an off-transistor, comprising: forming an insulating film 37 on a semiconductor substrate 38 and forming a silicon bar 3l doped with a predetermined conductivity type on the insulating film 37; Filling an insulating material between the silicon bars (31) to reduce the step difference between the surface of the silicon bars (31) and the etched region and forming a gate oxide layer (34) on the silicon bars (31); Depositing a polysilicon film on the entire structure and patterning the polysilicon film to form a gate electrode 35 for a word line; Implanting high concentration impurity ions of the same type as the silicon bars using a source / drain mask to form source / drain regions of the cell; And performing ion implantation of a type such as said silicon bar for ROM coding in a desired cell using a roll coding mask.
이하, 첨부된 도면 제2도 및 제6도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 21,31,41,51은 실리콘바(bar), 26,36은 소오스 영역, 23,33,43은 드레인 영역, 24,34,44는 게이트 산화막, 25,35,45,55는 워드라인용 게이트 전극, 42,52는 선택라인, 37,47은 절연막, 38,48은 실리콘 기판, 39,59는 ROM 코딩 마스크, 53은 비트라인 드레인 콘택, 56은 공통 소오스 라인 콘택을 각각 나타낸다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to FIGS. 2 and 6 of the accompanying drawings. In the drawings, 21, 31, 41, and 51 are silicon bars, 26 and 36 are source regions, 23, 33, 43 are drain regions, 24, 34, 44 are gate oxide films, 25, 35, 45, 55 are word line gate electrodes, 42, 52 are select lines, 37, 47 are insulating films, and 38, 48 are silicon Substrates 39 and 59 denote ROM coding masks, 53 denotes bit line drain contacts, and 56 denotes common source line contacts.
우선, 본 발명에서 새로이 제안한 D-off 트랜지스터는 제2도(a)에 도시된 바와 같이 실리콘 기판 위에 형성되어지는 실리콘바(bar)(21)에 상기 실리콘바(21)와 같은 형(type)의 고농도 불순물을 주입하여 소오스 영역(26) 및 드레인 영역(23)을 일정간격을 두고 형성하고, 상기 소오스 영역(26) 및 드레인 영역(23)사이의 실라콘바(21)상에 게이트 산화막(24), 워드라인 게이트 전극(25)이 차례로 형성된다.First, the D-off transistor newly proposed in the present invention has the same type as that of the silicon bar 21 on the silicon bar 21 formed on the silicon substrate as shown in FIG. The source region 26 and the drain region 23 are formed at regular intervals by implanting a high concentration of impurities, and the gate oxide film 24 is formed on the silacon bar 21 between the source region 26 and the drain region 23. ), The word line gate electrode 25 is formed sequentially.
이렇게 구성된 D-off 트랜지스터의 동작 원리를 P형 실리콘 기판을 기초로 하여 살펴본다.The operation principle of the D-off transistor thus constructed will be described based on the P-type silicon substrate.
상기 본 발명의 D-off 트랜지스터는 일반적으로 온(On) 트랜지스터로서 상기 게이트 전극에 플러스(+)전압을 인가할 경우 P형 실리콘바를 디플리트(deplete)시켜 소오스와 드레인간의 전류흐름을 방해하여 트랜지스터를 오프(Off)시키게 된다. 이와 같은 작용을 수행하게 되는 본 발명의 소자에 대한 기호가 제2도(b)에 도시되어 있다.In general, the D-off transistor of the present invention is an on transistor. When a positive voltage is applied to the gate electrode, the D-off transistor depletes the P-type silicon bar to interrupt the current flow between the source and the drain. Will be turned off. The symbol for the device of the present invention that performs this operation is shown in FIG. 2 (b).
또한 P형 실리콘바의 P형 뷸순물 농도를 높여주면 게이트에 같은 전압을 인가할 때에도 P형 실리콘바를 충분히 디플리트 시킬 수 없게 되어 트랜지스터는 오프 상태가 불가능하게 된다. 마찬가지로 이와 같은 작용을 수행하게 되는 본 발명의 소자에 대한 기호가 제2도(c)에 도시되어 있다 또한 제2도(b) 및 제2도(c)에서 나타낸 점선은 디플리트 정도를 도시한 것이고 화살표는 전류의 방향을 나타낸다.In addition, if the P-type impurity concentration of the P-type silicon bar is increased, the transistor cannot be turned off because the P-type silicon bar cannot be sufficiently deflected even when the same voltage is applied to the gate. Similarly, the symbol of the device of the present invention that performs this operation is shown in FIG. 2 (c). Also, the dotted lines shown in FIG. 2 (b) and FIG. 2 (c) indicate the degree of depletion. And the arrow indicates the direction of the current.
이이서, 상기 본 발명의 구조물 실현하기 위한 D-off 트랜지스터의 제조방법을 제3도를 통하여 상세히 설명한다.Next, a method of manufacturing the D-off transistor for realizing the structure of the present invention will be described in detail with reference to FIG.
먼저, 실리콘 기판(38)위에 얇은 절연막(37)을 형성한다(제3도(a)).First, a thin insulating film 37 is formed on the silicon substrate 38 (FIG. 3A).
이때 상기 절연막(37)의 형성된 포토 마스크를 사용하여 셀 형성 지역이 형성될 실리콘 기판(38)을 오픈(open)하고 상기 실리콘 기판(38) 일정 깊이에 산소 이온 주입을 행하여 절연막(37)을 형성한다. 이러한 절연막(37) 형성을 위한 산소 이온 주입량의 최대량은 실리콘 기판의 실리콘양과 동일하게 산소 이온을 주입하여 실리콘 기판과 격리된 얇은 절연막(37)을 형성하게 된다.At this time, the silicon substrate 38 on which the cell formation region is to be formed is opened by using the photo mask formed on the insulating layer 37 and oxygen ion implantation is performed to form the insulating layer 37 by a predetermined depth of the silicon substrate 38. do. The maximum amount of the oxygen ion implantation for forming the insulating film 37 is the same as the amount of silicon in the silicon substrate to form a thin insulating film 37 isolated from the silicon substrate.
또한 상기 절연막(37)을 형성은 산소 이온 주입 이외에 ZMR(Zone Melting Recrystallization), SDB(Silicon wafer Direct Bonding), 에피택셜층 성장(epitaxiallayer growth) 등의 방법을 사용할 수 있다.In addition, in addition to oxygen ion implantation, the insulating layer 37 may be formed by ZMR (Zone Melting Recrystallization), SDB (Silicon Wafer Direct Bonding), epitaxial layer growth, or the like.
이이서 상기 절연막(37)의 완전한 절연을 위해 열공정을 수행하고 실리콘바를 형성하기 위한 실리콘막을 증착하고, 저농도 P형 불순물을 주입한 다음, 식각 공정을 통해 P형 실리콘바(31)를 형성한다(제3도(b)).Next, a thermal process is performed to completely insulate the insulating layer 37, a silicon film for forming a silicon bar is deposited, a low concentration P-type impurity is injected, and then a P-type silicon bar 31 is formed through an etching process. (Figure 3 (b)).
그리고 상기 형성된 P형 실리콘바(31) 표면과 식각된 지역의 단차를 줄이기 위해 절연물질을 P형 실리콘바(31) 사이에 채워 넣고 상기 P형 실리콘바(31) 위에 게이트 산화막(34)을 형성한다(제3도(c)).In order to reduce the step difference between the surface of the formed P-type silicon bar 31 and the etched region, an insulating material is interposed between the P-type silicon bars 31 to form a gate oxide layer 34 on the P-type silicon bars 31. (Fig. 3 (c)).
다음으로 워드라인용 게이트 전극(35) 형성을 위한 폴리실리콘막을 증착하고 상기 폴리실리콘막 식각공정을 거쳐 상기 폴리실리콘막을 패턴하여 워드라인용 게이트 전극(35)을 형성한 후에(제3도(d)) 제3도(e)와 같이 마스크를 사용하여 상기 실리콘바와 같은 형의 고농도 불순물 이온(P+) 주입하여 셀의 소오스/드레인 영역을 형성한다(제3도(f)).Next, a polysilicon film for forming the word line gate electrode 35 is deposited, and the polysilicon film is patterned through the polysilicon film etching process to form the word line gate electrode 35 (FIG. 3 (d) The source / drain regions of the cell are formed by implanting high concentration impurity ions (P + ) of the same type as the silicon bar using a mask as shown in FIG.
이때, 실리콘바 및 소오스/드레인 영역에 같은 형의 불순물을 주입하여 사용하는 것은 후속 금속배선 형성공정시 저항을 최소화하여 전류가 잘 통하도록 하기 위한 것이다.In this case, the use of the same type of impurity implanted in the silicon bar and the source / drain regions is to minimize the resistance during the subsequent metallization forming process so that the current passes well.
이후 제3도(g)에 도시된 바와 같이 원하는 셀에 롬 코딩을 위한 이온 주입을 한다(제3도(g)). 이때 이온 주입은 실리콘바와 같은 종류의 P형 불순물을 주입하되, 이때의 이온 농도는 실리콘바의 두께, 면적, 농도 등을 고려하여 결정한다.Thereafter, as shown in FIG. 3 (g), ion implantation for ROM coding is performed in a desired cell (FIG. 3 (g)). In this case, the ion implantation is implanted with the P-type impurities, such as the silicon bar, the ion concentration at this time is determined in consideration of the thickness, area, concentration, etc. of the silicon bar.
그리고 상기 제조방법에 의해 형성된 본 발명의 D-off 트랜지스터를 마스크롬에 적용하기 위한 전체적인 구성 상태를 제4도에서 보여 주고 있다.4 shows an overall configuration state for applying the D-off transistor of the present invention formed by the above manufacturing method to a mask rom.
또한 상기 본 발명의 D-off 트랜지스터를 이용한 NAND형 마스크롬은 노광기의 한계까지 셀의 크기를 축소하여 고집적 마스크롬 셀을 구현하게 되는데, 이에 대한 동작원리를 제5도 및 제6도를 통해 상세히 살펴보면, 우선 제5도는 본 발명에 따른 마스크롬의 평면도를 나타낸다.In addition, the NAND-type mask rom using the D-off transistor of the present invention implements a highly integrated mask rom cell by reducing the size of the cell to the limit of the exposure machine. The operation principle thereof is described in detail with reference to FIGS. 5 and 6. Looking first, Figure 5 shows a plan view of a mask rom according to the present invention.
먼저, 본 발명의 마스크롬은 제5도에 도시된 바와 같이 P형 실리콘바(51)를 통해 전류가 흐르게 되는데, 비트라인 드레인 콘택(53)에 일정한 바이이스가 가해지고 공통 소오스 라인 콘택(56)이 접지된 상태이면 워드라인 게이트 전극(55)에 게이트 전압을 가할 경우 선택된 셀이 ROM 코딩 마스크(59)를 이용하여 이온주입된 셀이면 트랜지스터는 온 상태를 유지하여 비트 라인에서 소오스로 전류가 흐르게 되고 ROM 코드이온 주입이 되지 않은 셀이면 트랜지스터는 오프 상태가 되어 전류가 흐르지 않게 된다. 이 트랜지스터의 온 상태와 오프 상태의 등가회로를 제6도(a),(b)에 각각 도시하였다.First, in the mask rom of the present invention, as shown in FIG. 5, current flows through the P-type silicon bar 51. A constant bias is applied to the bit line drain contact 53 and the common source line contact 56 is applied. When the gate voltage is applied to the word line gate electrode 55 when the gate is grounded, if the selected cell is an ion implanted cell using the ROM coding mask 59, the transistor remains on and current flows from the bit line to the source. If the cell is flowing and the ROM code ion is not implanted, the transistor is turned off and no current flows. The equivalent circuits of the on and off states of the transistors are shown in Figs. 6A and 6B, respectively.
또한 제5도에서 선택라인(52)을 NAND 스트링(string)으로 하여 셀을 구성할 경우 원하는 스트링을 선택할 수 있도록 해준다. 선택되지 않은 스트링의 경우 선택라인에 바이어스를 가하여 트랜지스터의 온 상태를 유지시킨다. 이 선택라인은 모두 ROM 코드의 불순물이 주입되지 않은 오프 가능한 트랜지스터로 구성한다. 상기 설명한 본 발명은 N형 및 실리콘 반도체 이외의 다른 반도체 기판으로 형성될 수 있다.In addition, in FIG. 5, when the select line 52 is configured as a NAND string, a cell can be selected. For unselected strings, bias the select line to keep the transistors on. All of these select lines consist of an off transistor that is free of impurities in the ROM code. The present invention described above may be formed of a semiconductor substrate other than the N-type and silicon semiconductors.
상기과 같이 이루어지는 본 발명의 마스크롬은 고집적도를 실현할 수 있을 뿐만 아니라 낮은 임피던스 턴온(impedance turn on)으로 소자의 속도향상을 얻을 수 있고, 누설 전류의 감소, 항복 전압의 감소, 펀치 쓰로우 전압 감소, 핫캐리어에 의한 게이트 산화막의 디그러데이션 등을 개선하여 소자의 신뢰도를 증대시키는 효과가 있다.The mask rom of the present invention made as described above can achieve high integration and improve the speed of the device by low impedance turn-on, and reduce leakage current, breakdown voltage, and punch through voltage. In addition, it is possible to improve the reliability of the device by improving the degradation of the gate oxide film due to the hot carrier.
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-
1992
- 1992-12-31 KR KR1019920027312A patent/KR960012261B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR940016928A (en) | 1994-07-25 |
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