KR900006715Y1 - Unique error correction circuitry of cd-rom player - Google Patents

Abstract

내용 없음.No content.

Description

컴팩트 디스크 ROM플레이어의 단일 에러정정회로Single Error Correction Circuit of Compact Disc ROM Player

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 고안에 따른 전체 계통도.2 is an overall schematic diagram according to the present invention.

제3도는 본 고안의 회로도이다.3 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 2, 8 : 증후군 3 : n단 버퍼레지스터1, 2, 8: Syndrome 3: n-stage buffer register

4 : D형 플립플롭 5 : 역변환회로4: D flip-flop 5: Inverting circuit

6, 13, 16 : 승산회로 7, 7', 7'' : 이원합회로6, 13, 16: Multiplication circuit 7, 7 ', 7' ': Binary integrated circuit

9 : αn­1발생회로 10 : 역 배티적 논리회로9: α n­1 generation circuit 10: inverted logic circuit

11 : 3단계 버퍼 12, 14, 15 : 버퍼레지스터11: 3 stage buffer 12, 14, 15: Buffer register

본 고안은 컴팩트 디스트 ROM플레이어로부터 수신된 정보의 에러를 정정하기 위해서 리드­솔로몬(REED­Solomon)부호의 복호기에서 에러발생을 감지하는 증후군과 역변환회로 및 승산회로등을 설치하므로서 회로 구성이 배레캄프­메세이(Berle Kamp­Massey)의 알고리즘을 이용한 복잡한 회로 구성보다 간단해지고, 또한 이를 이용하여 단일 에러위치 및 에러값을 구하므로 단일 에러를 정정할 수 있도록 된 단일 에러정정회로에 관한 것이다.In order to correct the error of the information received from the compact disc ROM player, the present invention provides a circuit configuration by installing a syndrome, an inverse conversion circuit, and a multiplication circuit for detecting an error occurrence in a REEDSolomon coded decoder. Berle KampMassey) is simpler than the complicated circuit configuration using the algorithm, and also uses a single error location and error value to solve the single error correction circuit that can be corrected.

일반적으로 컴팩트 디스크 ROM플레이어(20)는 제2도와 같이 반도체 레이저로서 수신된 디지탈 정보중 두개 이상의 에러를 정정하는 회로(21)와 수신된 데이터중 단일에러를 다시 정정하는 신호 처리회로(22)로 구성되어 있고, 상기 컴팩트 디스트 ROM플레이어(20)에서 에러가 정정된 데이터는 인터페이스회로를 통해 컴퓨터(23)로 공급하도록 구성되어 있다.Generally, the compact disc ROM player 20 includes a circuit 21 for correcting two or more errors in digital information received as a semiconductor laser as shown in FIG. 2 and a signal processing circuit 22 for correcting a single error in the received data again. And the data in which the error is corrected in the compact disc ROM player 20 is supplied to the computer 23 through the interface circuit.

그런데, 수신된 디지탈데이터중 임의의 갯수로 에러가 발생되었을 때 종래의 에러 정정회로에서는 이를 정정하는 리드­솔로몬부호의 복호기에서 베레캄프­메세이의 알로리즘을 이용한 회로가 설치되고 회로 구성이 복잡하다는 단점이 있었다.However, when an error occurs in any number of received digital data, the conventional error correction circuit has a disadvantage that the circuit using the algorithm of Berekkampey is installed in the decoder of Reed Solomon code to correct it and the circuit configuration is complicated. There was this.

즉, 송신측정보가 C(X)=C_e+C₁X+C₂X²+……+C_n-2X^n-2+C_n-1C^n-1로 표시되는 반면에, 예컨대 상기 식에서(0, 0, 0……0, 0)으로 될 경우의 송신과정에 있어서 단일에러가 발생되었다고 가정하면 수신측의 정보는 r(x)=r₀+r₁x+r₂X²+……+r_n-2X^n-2+r_n-1r^n-1=e_kx^k표시된다.That is, the transmitting side information is C (X) = C _e + C ₁ X + C ₂ X ² +. … While + C _n-2 X ^n-2 + C _n-1 C ^n-1 , for example, in the above formula (0, 0, 0 ... 0, 0), a single error occurs in the transmission process. Assuming that the information on the receiving side is r (x) = r ₀ + r ₁ x + r ₂ X ² +... … + r _n-2 X ^n-2 + r _n-1 r ^n-1 = e _k x ^k

여기서 e_k는 에러값이고, x^k는 에러가 발생되는 위치를 나타낸다.Where e _k is an error value and x ^k represents a location ^where an error occurs.

이때 전술한 바 있는 종래의 리드­솔로몬 부호의 복호기는 수신측의 정보 r(x)로부터 에러발생을 감지하는 증후군(S₀)(S₁)을 구한 다음 베레캄프­메시이(Berle Kamp­Massey)의 알고리즘을 이용하여 에러위치 및 에러값을 구하므로 데이터의 에러정정을 실행할 수 있게 되었다.At this time, the conventional decoder of the Reed Solomon code described above obtains a syndrome S ₀ (S ₁ ) for detecting an error occurrence from the information r (x) on the receiving side, and then uses the algorithm of Berle KampMassey. The error position and error value can be used to correct errors in the data.

그러나, 상기 알고리즘을 이용한 회로는 제1도에 도시되어 있듯이 에러위치 및 에러값을 복수개의 레지스터 B, C, S와 상·하부의 로직등으로 구성된 복호기에 의해 에러정정을 행할 수 있는데, 이는 단일에러의 정정능력에 비해 회로구성이 복잡하다는 단점이 발생되었다.However, the circuit using the above algorithm can perform error correction by using a decoder composed of a plurality of registers B, C, S and logics of the upper and lower parts as shown in FIG. The disadvantage is that the circuit configuration is complicated compared to the error correction capability.

본 고안은 상기한 문제점을 감안하여 안출된 것으로, 리드­솔로몬부호의 복호기에서 베레캄프­메세이의 알고리즘을 사용하지 않고 간단한 회로구성인 에러발생을 감지하는 증후군과 역반환 회로 및 승산회로등을 이용하므로써 데이터의 단일에러정정을 행할 수 있도록 된 컴팩트디스크 ROM플레이어의 단일에러 정정회로를 제공함에 그 목적이 있다.The present invention has been devised in view of the above-mentioned problems, and by using the Reed Solomon coded decoder, a syndrome for detecting an error occurrence, which is a simple circuit configuration, and an inversion return circuit and a multiplication circuit, etc., without using the Berekamp message algorithm are used. It is an object of the present invention to provide a single error correction circuit of a compact disc ROM player capable of performing single error correction of data.

이하 본 고안의 구성 및 작용, 효과를 예시도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.

본 고안은 수신신호인 r(x)가 공급되는 증후군(1)(2)과 n단 버퍼레지스터(3)에다 D형플립플롭(4)과 역변환회로(5), 승산회로(6) 및 이원합회로(7)를 각각 연결하고, 상기 역변환회로(5)가 연결된 승산회로(6)는 증후군(8)을 매개하여 α^n-1발생회로(9)가 연결된 역배타적 논리회로(10)를 연결하며, 상기 D형플립플롭(4)은 상기배타적논리회로(10)가 연결된 3단계버퍼(11)을 연결시킨 구조로 되어 있다.The present invention provides the D-type flip-flop (4), the inverting circuit (5), the multiplication circuit (6), and binary to the syndrome (1) (2) and n-stage buffer register (3) to which the received signal r (x) is supplied. The multiplier circuit 6, to which the sum circuit 7 is connected, and the inverse conversion circuit 5, respectively, is connected to the inverse exclusive logic circuit 10 to which the α ^n-1 generation circuit 9 is connected through the syndrome 8. The D-type flip-flop 4 is connected to the three-stage buffer 11 to which the exclusive logic circuit 10 is connected.

미설명 부호 7'와 7''는 이원합(module­2add)회로, 12, 14, 15는 버퍼레지스터, 13와 16은 승산회로를 나타낸다.Reference numerals 7 'and 7' 'denote binary circuits (module? 2add), 12, 14 and 15 denote buffer registers, and 13 and 16 denote multiplication circuits.

제3도는 상기한 구조로 되어 있는 본 고안의 회로도로서, 예컨대 송신측의 정보가 C(x)=0일때 수신측에서 데이터의 단일 에러가 발생되었다고 가정하면 수신측의 정보는 r(x)=e_kx^k로 되고, 여기서 e_k는 에러값, x^k는 에러가 발생되는 위치로 나타내게 된다.FIG. 3 is a circuit diagram of the present invention having the above-described structure. For example, assuming that a single error of data occurs on the receiving side when the information on the transmitting side is C (x) = 0, the information on the receiving side is r (x) = e _k x ^k , where e _k is an error value and x ^k is a location where an error occurs.

즉 수신측의 정보인 r(x)는 증후군(1)(2)의 이원합회로(7')(7'')와 n단 버퍼레지스터(3)에 공급되고, 이때 상기 수신측의 정보로부터 S₀와 S₁의 증후군(1)(2)을 구하려면That is, r (x), which is the information on the receiving side, is supplied to the binary combining circuits 7 '(7 ") and n-stage buffer registers 3 of the syndromes (1) and (2). To find the syndrome (1) (2) of S ₀ and S ₁

S₀=r(α^o)=e_kα^o=e_k………………………………………… (1)S ₀ = r (α ^o ) = e _k α ^o = e _k ... … … … … … … … … … … … … … … … (One)

S₁=r(α)=e_kα^k……………………………………………… (2)S ₁ = r (α) = e _k α ^k . … … … … … … … … … … … … … … … … … (2)

로 된다.It becomes

이어 상기식(2)를 상기식(1)로 나누면Then dividing Equation (2) by Equation (1)

로 된다. 여기서 상기식(1)과 상기식(3)을 고찰해보면 S₀는 에러값(e_k)이 되면서은 에러의 위치가 되어짐을 알 수 있게 된다.It becomes Considering Equation (1) and Equation (3), S ₀ becomes the error value e _k . Will be the location of the error.

따라서, 상기와 같은 결과를 이용하여 본 고안의 단일에러 정정과정을 설명하면 다음과 같다.Therefore, the single error correction process of the present invention using the above results will be described.

먼저 S₀의 증후군(1)은 이원합회로(7')와 버퍼레지스터(12)로, S₁의 증후군(2)은 이원합회로(7'')와 버퍼레지스터(14) 및 승산회로(13)로 구성되어 있고, 이때 상기 S₀와 S₁의 증후군(1)(2)은 S_k=r(α^k)=r_n+r₁(α^k)¹+r₂(α^k)²+……+r_n-1(α^k)^n-1=[[…{(r_n-1α^k+α)r_n-2α^k+r_n-3}+……+r₁]α^k+r₀]로 표시된 수식에 의해 S₀의 증후군은 k=0의 경우로, S₁의 증후군은 k=1의 경우로서 각각 S₀과 S₁을 구할 수 있는 것이다.First, the syndrome 1 of S ₀ is a binary combination circuit 7 'and a buffer register 12, and the syndrome of S ₁ is a binary synthesis circuit 7'', a buffer register 14, and a multiplication circuit (1). 13), wherein S ₀ and S ₁ syndrome (1) (2) is S _k = r (α ^k ) = r _n + r ₁ (α ^k ) ¹ + r ₂ (α ^k ) ² +… … + r _n-1 (α ^k ) ^n-1 = [[…] {(r _n-1 α ^k + α) r _n-2 α ^{k +} r _n-3 } +... … The expression of + r ₁ ] α ^k + r ₀ ] allows the S ₀ syndrome to be k = 0 and the S ₁ syndrome to be k = 1 and S ₀ and S ₁ , respectively.

따라서, 상기 증후군(1)의 S₀결과치는 D형플립플롭(4)과 역변환회로(5)로, 상기 증후군(2)의 S₁결과치는 승산회로(6)로 각각 공급된다. 여기서 S₀의 결과치는 D형플립플롭(4)에서 일정기간동안 지연되었다가 3단계 버퍼(11)로 공급되고, 또 역변환회로(5)를 통해 상기 승산회로(6)로 공급되므로 그 승산회로(6)의 출력신호는 (3)식의 결과치인 에러위치로서 증후군(8)의 버퍼레지스터(15)에 공급된다.Therefore, the S ₀ result of the syndrome 1 is supplied to the D-type flip flop 4 and the inverse transform circuit 5, and the S ₁ result of the syndrome 2 is supplied to the multiplication circuit 6, respectively. The resultant value of S ₀ is delayed for a predetermined time in the D flip-flop 4 and then supplied to the third stage buffer 11 and supplied to the multiplication circuit 6 through the inverse conversion circuit 5. The output signal of (6) is supplied to the buffer register 15 of the syndrome 8 as an error position which is a result value of the expression (3).

그러면, 증후군(8)의 결과치는 역배타적논리회로(10)의 한입력단에 공급되고, 이어 α^n-1을 발생시키는 회로(9)가 다른 입력단에 입력되므로 역배차적논리회로(10)의 출력신호는 상기 3단계 버퍼(11)에 공급되며(단 역배타적논리회로(10)의 출력신호가 다르면 "0"을 출력함). 이때 D형플립플롭(4)의 출력신호인 S₀의 결과치가 버퍼(11)를 통해 이원합회로(7)에 공급된다. 이때 S₀의 결과치인 에러값을 역배타적논리회로(10)의 출력에 의해 3단계 버퍼(11)가 온상태로 되어 이원합회로(7)을 통해 출력될 때까지 유지되어야 한다.Then, the result of the syndrome 8 is supplied to one input terminal of the inverse exclusive logic circuit 10, and then the circuit 9 for generating α ^n-1 is input to the other input terminal. The output signal is supplied to the third stage buffer 11 (if the output signal of the inverse exclusive logic circuit 10 is different, "0" is output). At this time, the resultant value of S ₀ , which is an output signal of the D flip-flop 4, is supplied to the binary circuit 7 through the buffer 11. At this time, the error value resulting from S ₀ must be maintained until the three-stage buffer 11 is turned on by the output of the inverse exclusive logic circuit 10 and outputted through the binary combination circuit 7.

한편, 승산회로(6)의 출력은 α를 곱하는 증후군(8)으로 입력되어지는데, 이는 수신측의 정보 r(x)가 일단 n단 버퍼레지스터(3)에 입력되었다가 이중 발생된 에러가 n단 버퍼레지스터(3)의 제일우측의 출력단에 나올때 D형플립플롭(4)에 저장되어 있는 에러값과 이원합하여 에러데이터를 정정하기 위함이다.On the other hand, the output of the multiplication circuit 6 is input to the syndrome 8 to multiply by α, which means that the information r (x) on the receiving side is input to the n-stage buffer register 3 once, and the error that is generated twice is n. However, this is for correcting the error data by binary matching with the error value stored in the D-type flip-flop 4 when coming out of the rightmost output terminal of the buffer register 3.

이때 증후군(8)에서 α를 한번씩 곱할때마다 n단 버퍼레지스터(3)에 저장된 정보는 한단씩 오른쪽으로 이동되어져 출력되어지고, 이후 버퍼레지스터(15)의 출력 즉 α^k×α^a(여기서 a=0, 1, 2…)가 α^a-1와 다르게 에러데이터는 n단 버퍼레지스터(3)의 제일 우측단에 송출되지 않음을 의미하며, 또한 역 배타적 논리회로(10)의 출력이 "0"이 되어 3단계 버퍼(11)가 온상태로 되지 않으므로 데이터가 그대로 전달되어진다.At this time, each time multiplied by α in the syndrome (8), the information stored in the n-stage buffer register (3) is shifted to the right by one stage and outputted, and then the output of the buffer register (15), that is, α ^k × α ^a (where a = 0, 1, 2 ...), unlike α ^a-1 , means that the error data is not sent to the rightmost end of the n-stage buffer register 3, and the output of the inverse exclusive logic circuit 10 is "0."", The third stage buffer 11 is not turned on, so the data is transferred as it is.

그러나, 버퍼레지스터(15)의 출력이 α^k×α^a=α^n-1로 될때에는 에러데이터가 n단 버퍼레지스터(3)의 제일 우측단의 출력위치에 도착해 있음을 의미하고, 이때 역 배타적 논리회로(10)의 출력이 "1"로 되어 3단계 버퍼(11)가 온상태로 되므로 D형 플립플롭(4)에 저장되어 있는 에러값과 n단 버퍼레지스터(3)의 제일 우측단 출력에 있는 에러데이터가 이원합회로(7)에 공급되어지고, 이에 따라 단일 에러가 정정되어진다.However, when the output of the buffer register 15 becomes α ^k × α ^a = α ^n-1 , it means that the error data has arrived at the output position of the rightmost stage of the n-stage buffer register 3, and in this case, the reverse Since the output of the exclusive logic circuit 10 becomes "1" and the three-stage buffer 11 is turned on, the error value stored in the D flip-flop 4 and the rightmost end of the n-stage buffer register 3 are maintained. The error data in the output is supplied to the binary combining circuit 7, so that a single error is corrected.

상기한 바와 같이 본 고안은 컴팩트디스크 ROM 플레이어에서 단일 에러 정정능력만을 필요로 하는 경우에 있어서, 에러발생을 감지하는 증후군과 역변환회로, 승산회로 및α^n-1발생회로를 이용하여 간단하게 리드­솔로몬부호의 단일에러를 정정할 수 있는 장점이 있다.As described above, in the case of requiring only a single error correction capability in a compact disc ROM player, the Reed-Solomon simply uses a syndrome for detecting the occurrence of an error, an inverse conversion circuit, a multiplication circuit, and an α ^n-1 generation circuit. There is an advantage that the single error of the code can be corrected.

Claims (1)

수신신호인 r(x)가 공급되는 증후군(1)(2)과 n단 버퍼레지스터(3)에다 D형플립플롭(4)과 역반환회로(5), 승산회로(6) 및 이원합회로(7)를 각각 연결하고, 상기 역변환회로(5)가 연결된 승산회로(6)는 증후군(8)을 매개하여 α^n-1발생회로(9)가 연결되는 역배타적논리회로(10)를 연결하며, 상기 D형플립플롭(4)은 상기 배타적 논리회로(10)가 연결된 3단계 버퍼(11)를 연결하여서, 단일 에러위치 및 에러값을 구하므로 이를 정정할 수 있도록 된 컴팩트 디스크 ROM플레이어의 단일, 에러정정회로Syndrome (1) (2) and n-stage buffer register (3) to which the received signal r (x) is supplied, and D-type flip-flop (4), reverse return circuit (5), multiplication circuit (6), and binary circuit (7) are connected to each other, and the multiplication circuit (6) to which the inverse conversion circuit (5) is connected connects the inverse exclusive logic circuit (10) to which the α ^n-1 generation circuit (9) is connected through the syndrome (8). The D flip-flop 4 is connected to a three-stage buffer 11 to which the exclusive logic circuit 10 is connected to obtain a single error position and an error value. Single, Error Correction Circuit