KR890015588A - Pip의 입력데이타 변환회로 - Google Patents

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KR890015588A
KR890015588A KR1019880002540A KR880002540A KR890015588A KR 890015588 A KR890015588 A KR 890015588A KR 1019880002540 A KR1019880002540 A KR 1019880002540A KR 880002540 A KR880002540 A KR 880002540A KR 890015588 A KR890015588 A KR 890015588A
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송광섭
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안시환
삼성전자 주식회사
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/44Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00Details of colour television systems
    • H04N9/77Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
    • H04N9/78Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter

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Abstract

내용 없음

Description

PIP의 입력데이타 변환회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 구체 회로도.

Claims (4)

  1. 아날로그 비디오 신호를 색차 분리하여 멀티플렉싱한후 A/D변환클럭에 의해 6비트의 PIP데이타로 디지탈 변환한 후 4비트의 PIP데이타로 변화하여 메모리에 저장하는 PIP시스템에 있어서, 반전 A/D변환 클럭을 2분주 및 반전 2분주하여 상기 A/D클럭의 두 주기에 해당하는 제 1 클럭 및 제 2 클럭을 발생하는 클럭 발생수단과, 상기 제 1 클럭 및 제 2 클럭에 의해 입력 순서대로 2개의 6비트 PIP데이타를 12비트의 데이타로 각각 래치하는 제 1 래치수단과, 상기 12비트 데이타를 상기 소정의 제 1 - 제 3 제어신호에 의해 3개의 4비트 데이타로 분할 래치하는 제 2 래치수단과, 상기 3개의 4비트 데이타를 상기 제 1 및 제 3 제어신호에 의해 순차적으로 직렬 멀티플렉싱하여 출력하는 데이타 선택수단으로 구성함을 특징으로 하는 PIP입력데이타 변환회로.
  2. 제 1 항에 있어서, 제 1 래치수단이 상기 제 1 클럭의 라이징 에지에서 입력 PIP데이타의 기수(우수)데이타를 연속적으로 래치하는 래치(2)와, 상기 2 클럭의 라이징 에지에서 입력 PIP데이타의 우수(기수)데이타를 래치하여 상기 래치(2)의 출력의 다음 PIP데이타를 연속적으로 출력하는 래치(3)로 구성함을 특징으로 하는 회로.
  3. 제 2 항에 있어서, 제 2 래치 수단이 상기 래치(2)의 상위 4비트 데이타를 래치(2)의 출력 위치에서만 라이징 에지 상기 제 1 제어신호에 의해 래치 출력하는 래치(4)와, 상기 래치(2)의 하위 2 비트 데이타와 래치(3)의 상위 2비트 데이타를 래치(2-3)의 공통 출력 위치에서 라이징 에지 신호를 발생하는 상기 제 2 제어신호에 의해 래치 출력하는 래치(5)와, 상기 래치(3)의 하위 4비트 데이타를 래치(3)의 출력 위치에서만 라이징 에지 신호를 발생하는 상기 제 3 제어신호에 의해 래치 출력하는 래치(6)로 구성함을 특징으로 하는 회로.
  4. 제 3 항에 있어서, 데이타 선택 수단이 상기 래치(4-6)의 최상위 비트 데이타를 상기 제 1 및 제 3 제어 신호에 의해 멀티플렉싱하여 직렬 출력하는 멀티플렉서(7)와, 상기 래치(4-6)의 제 2 상위 비트 데이타를 상기 제 1 및 제 3 제어신호에 의해 멀티플렉싱하여 직렬 출력하는 멀티플렉서(8)와, 상기 래치(4-6)의 제 3 상위 비트 데이타를 상기 제 1 및 제 3 제어신호에 의해 멀티플렉싱하여 직렬 출력하는 멀티플랙서(9)와, 상기 래치(4-6)의 제 4 상위 비트 데이타를 상기 제 1 및 제 3 제어신호에 의해 멀티플렉싱하여 직렬 출력하는 멀티플랙서(9)로 구성함을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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