KR890015118A - 디지탈 신호 처리 프로세서 - Google Patents

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KR890015118A
KR890015118A KR1019890002672A KR890002672A KR890015118A KR 890015118 A KR890015118 A KR 890015118A KR 1019890002672 A KR1019890002672 A KR 1019890002672A KR 890002672 A KR890002672 A KR 890002672A KR 890015118 A KR890015118 A KR 890015118A
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고이찌 이이다
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

디지탈 신호 처리 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 디지탈 신호처리 프로세서의 블록도.
제4도는 본 발명에 따른 ASIC의 전개에 대응하여 도시한 흐름도.
제5도는 본 발명에 따른 코어 DSP의 상세한 블럭도.

Claims (33)

  1. 디지탈데이타를 저장하기 위한 수단, 산술논리연산기, 제어회로, 호스트컴퓨터에 외부접속을 하기 위한 호스트 인터레이스 수단을 갖는 코어 DSP를 포함하며, 상기 제어회로는 명령세트메모리, 상기 명령메모리로부터 명령세트의 명령을 페치하기 위한 수단, 명령디코더, 상기 명령메모리, 상기 명령페치 수단 및 상기 명령디코더와 상호접속하여 동작하게 하는 명령버스를 포함하며, 상기 코어 DSP는, 또 디지탈 데이타를 저장하기 위한 상기 수단, 상기 산술논리연산기 및 상기 명령버스의 각각 호스트 인터페이스를 동작하게 내부접속하기 위한 데이타버스 수단을 가지고, 상기 데이타버스상에서 데이타전송에 병렬동작으로 상기 명령버스상에서 동시에 발생하며, 상기 코어 DSP는 디지탈데이타를 저장하기 위한 상기 수단과 상기 데이타버스 수단으로부터 분리하고 상기 명령세트로부터 분리하는 상기 제어회로를 내부 접속하는 어드레스버스를 가지며, 상기 코어 DSP는 상기 제어회로, 상기 산술논리 연산기와 상기 데이타버스 수단, 상기 명령버스 및 상기 어드레스버스수단으로부터 분리하여 디지탈 데이타를 저장하는 상기 수단을 동작하게 내부접속하는 제어버스수단을 가지며, 상기 코어 DSP는 상기 데이타버스 수단, 상기 어드레스버스 수단과 확장 프로세서모듈내의 상기 제어버스 수단을 선택적으로 내부 접속하기 위해 상기 호스트 인터페이스 수단으로부터 분리하는 확장인터페이스 수단을 가지며, 상기 코어 DSP는 2상태중 하나를 선택하게 마련되는 확장제어 수단을 가지며, 제1의 상태는 상기 확장프로세서로부터 상기 코어 DSP를 단락시키기 위한 상기 확장인터페이스와 상기 ALU와 상기 데이타버스로 디지탈 데이타를 저장하기 위한 수단, 상기 어드레스버스 및 명령세트로 제어하기 위한 제어버스를 연결하여 동작하게 하고, 제2의 1상태는 상기 확장인터페이스 수단이 상기 데이타버스, 상기 어드레스버스, 상기 명령세트에 의해 제어되는 외부프로세서에 대한 상기 제어버스와 연결되어 동작하도록 제어되고, 상기 데이타버스 수단, 상기 어드레스버스 수단과 상기 제어버스의 적어도 하나로부터 디지탈데이타를 저장하기 위한 상기 수단을 단락하여 동작하게 하고, 상기 코어 DSP에 사용되는 상기 제어회로로 부터 동일 명령 세트가 외부프로세서모듈에 의해 사용될수 있는 것이며, 상기 코어 DSP가 단일 집적회로칩상에 전체적으로 포함되는 디지탈 신호처리 프로세서.
  2. 특허정구의 범위 제1항에 있어서, 또 상기 코어 DSP는 상기 데이타버스 수단에 접속되어 동작하게 하는 승산회로, 상기 어드레스버스 및 제어버스 수단을 포함하는 디지탈 신호처리 프로세서.
  3. 특허청구의 범위 제2항에 있어서, 상기 데이타버스 수단은 디지탈 데이타를 저장하기 위한 상기 수단과 상기 승산회로 사이의 병렬 데이타버스, 병렬데이타는 디지탈 데이타를 저장하는 상기 수단과 상기 산술논리연산기 사이의 병렬 데이타버스, 상기 승산회로와 상기 산술논리 연산기 사이의 단일 데이타버스를 마련하는 디지탈 신호처리 프로세서.
  4. 특허청구의 범위 제4항에 있어서, 상기 확장 인터페이스 수단은 각각의 버퍼, 상기 데이타버스 수단, 상기 어드레스버스 수단 및 상기 제어버스 수단의 적어도 하나를 위해 스위칭하는 수단, 상기 선택신호의 하나의 코드에 따른 버스 수단과 상기 선택신호의 다른 하나의 코드에 따른 디지탈 데이타를 제어하기 위한 상기 수단을 이네이블하는 디지탈 데이타를 저장하기 위한 수단의 적어도 하나를 접속하기 위한 상기 스위칭수단을 제어하기 위해 상기 스위칭 수단에 선택신호를 마련하는 상기 버스 수단의 하나의 데이타에 응답하는 제어수단을 포함하는 디지탈 신호처리 프로세서.
  5. 특허청구의 범위 제4항에 있어서, 상기제어 수단은 하이 및 로우상태를 선택신호로 출력하고, 상기 스위칭 수단은 상기 하이 및 로우상태의 하나에 의해 이네이블되며, 디지탈 데이타를 저장하기 위한 상기 수단은 하이 및 로우의 다른 상태에 의해 이네이블되는 디지탈 신호처리 프로세서.
  6. 특허청구의 범위 제4항에 있어서, 상기 스위칭 수단은 상기 제어수단으로부터 상기 선택신호의 제어하에서 상기 코어 DSP로부터 외부 프로세서로 상기 어드레스버스를 선택적으로 스위칭하는 디지탈 신호처리 프로세서.
  7. 특허청구의 범위 제4항에 있어서, 또 상기 코어 DSP는 상기 데이타버스 수단과 상기 제어버스수단에 접속되어 동작하는 승산회로를 포함하는 디지탈 신호처리 프로세서.
  8. 특허청구의 범위 제2항에 있어서, 디지탈 데이타를 저장하기 위한 상기 수단은 RAM과 ROM을 포함하고, 디지탈 데이타를 저장하기 위한 상기 수단과 확장 인터페이스 수단을 위한 리드/라이트 제어라인을 포함하며, 상기 제어버스 수단을 구비하며 상기 호스트인터페이스 수단은 병렬 및 직렬 출력포트, 병렬 및 직렬 입력포트를 포함하고, 상기 확장 인터페이스는 상기 데이타버스 수단과 결합되어 각각 동작하는 출력버퍼와 입력버퍼를 포함하는 디지탈 신호처리 프로세서.
  9. 특허청구의 범위 제8항에 있어서, 상기 데이타버스 수단은 디지탈 데이타를 저장하기 위한 수단과 상기 승산회로 사이의 병렬 데이타버스, 디지탈데이타를 저장하기 위한 상기 수단과 신술 논리연산기 사이의 병렬 데이타버스, 단일 데이타는 상기 승산회로와 산술논리 연산기 사이의 단일 데이타를 마련한 디지탈 신호처리프로세서.
  10. 특허청구의 범위 제1항에 있어서, 또 범용 목적 코어 DSP로부터 커스텀 디지탈 신호처리 프로세서를 마련하도록 상기 확장 인터페이스 수단을 거쳐서 상기 DSP코어를 접속되어 동작하게 하는 확장신호처리모듈을 포함하는 디지탈 신호처리 프로세서.
  11. 특허청구의 범위 제10항에 있어서, 상기 확장 모듈은 디지탈 데이타를 저장하기 위해 상기 코어 DSP의 어드레스맵의 2배인 어드레스맵을 갖고 디지탈 데이타의 저장을 위한 메모리 수단을 포함하고, 상기 확장 모듈은 또 타이머 수단, 입출력회로수단, D/A 변환수단, A/D변환수단을 거쳐서 상기 코어 DSP데이타버스수단, 어드레스버스 수단에 각각 접속되는 버스, 어드레스버스 및 제어버스에 접속되어 동작하는 디지탈 신호처리 프로세서.
  12. 특허청구의 범위 제10항에 있어서, 상기 확장모듈과 상기 코어 DSP는 집적회로로써 단일반도체 칩의 각각 2부분으로 분리되어 전체적으로 구성되는 디지탈 신호처리 프로세서.
  13. 특허청구의 범위 제12항에 있어서, 각각의 코어 DSP는 단일 집적회로상에서 동일한 구조이고, 상기 확장모듈은 적어도 2개의 다른 구조와 회로구성이며, 상기 코어 DSP는 전체적으로 다른 적용특징 집적회로를 구성하도록 사용되어지는 디지탈 신호처리 프로세서.
  14. 특허청구의 범위 제13항에 있어서, 또 상기 코어 DSP는 상기 데이타버스 수단, 상기 어드레스버스 수단 및 제어버스 수단에 접속되어 동작하게 하는 승산 회로를 포함하는 디지탈 신호처리 프로세서.
  15. 특허청구의 범위 제14항에 있어서, 상기 데이타버스 수단은 디지탈 데이타를 저장하기 위한 수단과 상기 승산회로 사이의 병렬 데이타버스, 상기 디지탈 데이타 저장 수단과 상기 산술논리연산기 사이의 병렬 데이타버스, 상기 승산회로와 상기 산술논리연산기 사이의 단일 데이타버스를 마련하는 디지탈 신호처리 프로세서.
  16. 특허청구의 범위 제10항에 있어서, 상기 확장 인터페이스 수단은 상기 코어 DSP의 상기 분리 I/O포트에 각각 접속되는 상기 2개의 확장모듈인 2개로 분리된 코어 DSP I/O포트와 상기 코어 DSP에 상기 확장모듈을 선택적으로 접속하기 위한 제어신호에 각각 응답하는 디코더 수단을 포함하는 디지탈 신호처리 프로세서.
  17. 특허청구의 범위 제16항에 있어서, 상기 확장모듈과 상기 코어 DSP의 전체가 단일 직접 칩상에 있는 디지탈 신호처리 프로세서.
  18. 각각의 코어 DSP가 단일 집적 칩상에 각각 동일하게 구성되고, 상기 확장모듈이 적어도 2개의 다른 구성과 회로구조로 되며, 상기 코어 DSP는 전체적으로 다른 적용 특정 집적회로를 구성하도록 사용되어 지며, 특허청구의 범위 제17항에 따라 구성된 여러개의 단일 칩 집적회로.
  19. 특허청구의 범위 제1항에 있어서, 또 상기 코어 DSP를 포함하는 상기 단일 집적 칩을 갖는 단일 프린트회로 보오드, 상기 코오 DSP에 인접하고 상기 프린트회로 보오드상에 탑재되는 이상 집적회로 확장모듈, 상기 코어 DSP인터페이스 수단과 상기 확장모듈 사이에 접속되어 동작하는 데이타버스, 상기 확장모듈과 상기 코어 DSP의 상기 어드레스버스 수단 사이에 접속되어 동작하는 어드레스버스를 포함하는 디지탈 신호처리 프로세서.
  20. 확장 인터페이스 수단을 거쳐서 코어 DSP에 동작하도록 접속된 특정 목적으로 제조된 확장모듈 상기 코어 DSP의 호스트 인터페이스 수단에 동작하도록 접속된 호스트 컴퓨터 수단, 상기 확장모듈에 동작하도록 접속된 사용자 특정회로, 단일 칩 집적회로 ASIC를 생산하도록 확장모듈과 코어 DSP의 집적 이전에 ASIC의 전개동안 평가 테스트를 유도하기 위해 상기 코어 DSP와 상기 확장모듈을 제어하고 동작하도록 접속하는 평가 수단을 구비하며, 또 특허청구의 범위 제1항에 따른 디지탈 신호처리 프로세서를 포함하는 ASIC용 평가 시스템.
  21. 특허청구의 범위 제10항에 있어서, 상기 확장모듈은 타이머 수단, 병렬 출력포트, 병렬 입력포트, 외부 접속의 디지탈/아날로그 변환기, 외부 접속의 아날로그/디지탈 변환기, 상기 코어 DSP의 상기 확장 인터페이스 수단에 상기 아날로그/디지탈 변환기, 상기 디지탈/아날로그 변환기, 상기 입력포트, 상기 출력포트 및 상기 타이머를 동작하도록 접속하는 디코더, 상기 확장 인터페이스 수단을 거쳐서 상기 코어 DSP의 데이타버스의 각각에 상기 아날로그/디지탈 변환기, 상기 디지탈/아날로그 변환기, 상기 입력포트, 상기 출력포트 및 상기 타이머를 동작하도록 접속되는 확장모듈 데이타버스를 포함하는 모뎀인 디지탈 신호처리 프로세서.
  22. 특허청구의 범위 제11항에 있어서, 상기 코어 DSP는 또 상기 데이타버스 수단, 상기 어드레스버스 수단 및 상기 제어버스 수단에 동작하도록 접속된 승산회로를 포함하며, 상기 확장모듈가 상기 코어 DSP는 집적회로로써 각각 2로 분리된 단일 반도체 칩상에 전체가 구성된 디지탈 신호처리 프로세서.
  23. 특허청구의 범위 제22항에 있어서, 각각의 코어 DSP는 단일 집적회로상에서 동일한 구조이고, 상기 확장모듈은 적어도 2개의 다른 구조와 회로구성이며, 상기 코어 DSP는 전체적으로 다른 적용 특정 집적회로를 구성하도록 사용되어지는 디지탈 신호처리 프로세서.
  24. 호스트 컴퓨터에 외부접속하기 위한 호스트인터페이스를 갖는 코어 디지탈 신호처리 프로세서(DSP), 상기 코어 DSP; 명령 디코와 산술논리연산기, 제어회로 및 휘발성 디지탈 메모리를 동작하도록 전체가 내부 접속하는 데어버스, 어드레스버스, 명령버스에서 분리한 데이타버스, 명령버스를 위해 전체 명령세트를 갖는 메모리를 포함하는 제어회로, 집적회로로써 전체가 단일 칩상에 있는 확장 인터페이스를 설계, 테스트, 평가 및 제조하는 공정, 상기 코어 DSP의 동일 명령세트가 확장모듈회로의 성분을 동작하게 제어하도록 특정 적용에 코어 DSP를 적응시키는 신호처리 확장 모듈회로를 설계하는공정, 평가회로를 마련하도록 코어 DSP의 확장 인터페이스에 설계된 확장 모듈회로를 실시하는 회로가 동작하도록 접속하는 공정, 코어 DSP의 호스트 인터페이스에 호스트 컴퓨터가 동작하도록 접속하고, 확장모듈회로에 사용자 적용회로가 동작하도록 접속하며, 상기 접속된 코어 DSP와 확장모듈회로에 평가모듈이 동작하게 접속되록 확장인터레이스에 의해 제어하는 것에 의해 코어 DSP의 명령세트의 고유한 명령으로 확장모듈회로를 평가하는 공정, 만일 기판상의 동일 구성을 갖는 코어 DSP의 명령세트의 고유한 명령으로 확장모듈회로를 평가하는 공정, 만일 기판상의 동일 구성을 갖는 코어 DSP와 단일 반도체 기판상에 코어 DSP의 확장 인터페이스와 확장모듈을 내부 접속하는 데이타, 어드레스 및 제어버스와 코어 DSP에서 거리를 두고 분리한 기판의 영역상에 집적회로로써 확장모듈의 회로와 평가회로를 갖는 ASIC를 구성하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  25. 확장모듈회로의 다른설계, 동일한 코어 DSP와 제2의 ASIC를 구성하도록 특허청구의 범위 제24항에 따른 제1의 ASIC를 구성하는 공정을 반복하여 구성하는 여러개의 ASIC의 제조방법.
  26. 특허청구에 범위 제25항에 있어서, 데이타, 어드레스 및 제어버스에 동작하도록 접속되는 승산회로를 상기 코어 DSP에 구성하는 공정을 포함하는 적용 특정 집적회로(DSP)의 제조방법.
  27. 특허청구의 범위 제26항에 있어서, 상기 코어 DSP내에 메모리와 승산회로 사이의 병렬데이타버스, 메모리와 산술논리연산기 사이의 병렬 데이타버스, 승산회로와 산술논리연산기 사이의 단일 데이타버스를 구성하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  28. 특허청구의 범위 제27항에 있어서, 코어 DSP확장 인터페이스내의 어드레스, 제어 및 데이타버스를 보호하고, 확장모듈회로를 디스에이블하기 위해 버퍼의 하나를 스위칭하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  29. 특허청구의 범위 제28항에 있어서, 확장모듈회로내의 데이타 메모리가 코어 DSP메모리의 어드레스맵의 2중 부분인 어드레스맵을 맵핑하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  30. 특허청구의 범위 제26항에 있어서, 코어 DSP확장 인터페이스내의 어드레스, 제어 및 데이타버스를 보호하고, 확장 모듈회로를 디스에이블하기 위해 버퍼의 하나를 스위칭하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  31. 특허청구의 범위 제30항에 있어서, 확장모듈회로내의 데이타 메모리가 코어 DSP메모리의 어드레스맵의 2중 부분의 어드레스맵을 맵핑하는 공정을 포함하는 적용 특정집적회로(ASIC)의 제조방법.
  32. 특허청구의 범위 제25항에 있어서, 상기 설계, 검사, 평가 및 제조공정은 코어 DSP에서 분리하는 이산성분으로써 확장모듈회로를 구성하고, 공통프린트회로 보오드위에 이산 확장 모듈회로와 코어 DSP를 탑재하는 공정을 포함하는 적용 특정 집적회로(ASIC)의 제조방법.
  33. 특허청구의 범위 제25항에 있어서, 상기 설계, 검사, 평가 및 제조공정은 상기 코어 DSP와 공통기판의 분리 영역상에서 물리적으로 분리된 집적회로로써 확장모듈회로를 구성하는 공정을 포함하는 적용 특정집적회로(ASIC)의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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