KR890010912A - 반도체 메모리장치 - Google Patents

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KR890010912A
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히사유끼 히구찌
요우지 이데이
히로아끼 난부
요시아끼 사꾸라이
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가부시기가이샤 히다찌세이사꾸쇼
다게이 유기오
히다찌디바이스엔지니어링 가부시기가이샤
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Abstract

내용 없음

Description

반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 실시예의 반도체 메모리장치의 전체구성을 나타내는 블럭도.
제6도는 메모리장치에서의 신호전달경로 및 액세스시간의 내역의 1예를 도시한 도면.
제7도는 본 발명의 실시예의 변형예에서의 메모리 어레이 중의 매트배치를 나타내는 도면.

Claims (16)

  1. 메모리 셀 어레이(2), 상기 메모리 셀 어레이중의 메모리셀을 액세스하는 수단과 액세스된 메모리셀에서 데이타를 리드하는 수단을 갖는 반도체 메모리장치로써, 상기 데이타를 리드하는 수단은 그 내부에 리드된 데이타의 신호를 유지하는 수단을 갖는 것을 특징으로 하는 반도체 메모리장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 데이타신호를 유지하는 수단은 상기 데이타를 리드하는 수단의 출력부에 병렬로 접속되어 있는 것을 특징으로 하는 반도체 메모리장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 메모리 셀을 액세스 하는 수단은 어드레스 디코더 회로를 포함하고, 상기 어드레스 디코더회로는 그 내부에 신호를 유지하는 수단을 갖는 것을 특징으로 하는 반도체 메모리장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 반도체 메모리장치는 그 내부동작을 규정하는 수단을 갖고, 상기 내부동작을 규정하는 수단에 따라서 파이프라인 동작을 행하는 것을 특징으로 하는 반도체 메모리장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 내부동작을 규정하는 수단은 클럭신호를 발생하는 수단을 포함하고, 상기 클럭신호에 따라서 파이프라인 동작을 행하는 것을 특징으로 하는 반도체 메모리장치.
  6. 메모리 셀 어레이, 상기 메모리 셀 어레이중의 메모리 셀을 액세스하는 수단과 상기 액세스된 메모리 셀에서 데이타를 리드하는 수단을 갖는 반도체 메모리장치로서, 상기 메모리 셀 어레이는 XY방향으로 배열된 여러개의 메모리 셀(31)을 포함하고, 상기 메모리 셀을 액세스하는 수단은 상기 XY 각각의 방향에 대응한 입력버퍼회로(3,3′) 및 어드레스 디코더회로(4,4′)를 갖고 상기 어드레스 디코더회로의 출력에 의해 상기 메모리 셀 어레이중의 소정의 메모리 셀이 액세스되고, 상기 데이타를 리드하는 수단은 상기 메모리 셀에 저장된 데이타를 리드하는 센스회로(5)를 갖고, 상기 센스회로(5)는 그 출력선에 병렬로 접속된 출력신호를 유지하기 위한 래치회로를 갖는 것을 특징으로 하는 반도체 메모리장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 데이타를 리드하는 수단은 또 출력 버퍼회로(6)을 갖는 것을 특징으로 하는 반도체 메모리장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 입력 버퍼회로(3,3′), 어드레스 디코더회로(4,4′) 및 출력 버퍼회로(6)은 각각 그 내부에 래치회로를 갖는 것을 특징으로 하는 반도체 메모리장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 반도체 메모리장치(1)은 클럭신호 수단을 포함하고, 상기 센스회로, 입력 버퍼회로, 어드레스 디코더 회로 및 출력 버퍼회로중에 포함되는 래치회로와 상기 클럭신호 수단에 의해 파이프라인 동작을 하는 것을 특징으로 하는 반도체 메모리장치.
  10. 메모리 셀(2)로부터의 신호를 리드하기 위한 센스회로(5)로써 상기 센스회로의 센스 출력부에 병렬로 접속된 커텐트 스위치수단을 갖는 것을 특징으로 하는 센스회로.
  11. 특허청구의 범위 제10항에 있어서, 상기 커텐트 스위치 수단은 상기 센스 출력부 신호를 래치하는 기능을 갖는 것을 특징으로 하는 센스회로.
  12. 메모리 셀 어레이(2)로 부터 신호를 리드하기 위한 여러개의 트랜지스터 쌍(Q1~Q3)으로 되고, 상기 쌍을 이루는 트랜지스터중 한쪽이 콜렉터 도트되고, 다른 한쪽의 트랜지스터도 콜렉터 도트되어 있으며 콜렉터 도트된 한쪽에 부하저항을 거쳐서 리드전류가 흐르는 신호가 리드되는 센스회로로써, 상기 센스회로는 또 커텐트 스위치를 갖고, 상기 리드된 신호를 상기 커텐트 스위치에 피드백하고, 클럭으로 제어해서 콜렉터 도트부, 또는 상기 커텐트 스위치의 어느쪽인가로 흐르게 해서 정보의 래치를 행하는 것을 특징으로 하는 센스회로.
  13. 에미터 및 콜렉터를 각각 공통으로 접속한 여러개의 입력용 트랜지스터(QC1~QC6)과 상기 여러개의 입력용 트랜지스터와 에미터를 공통으로 접속한 기준전압용 트랜지스터(QC7)을 갖는 반도체회로로써, 상기 공통 콜렉터의 전위변동을 억제하는 억제수단(QC8)을 갖는 것을 특징으로 하는 반도체회로.
  14. 특허청구의 범위 제13항에 있어서, 상기 억제수단은 에미터가 상기 여러개의 입력용 트랜지스터(QC1~QC6)의 공통 콜렉터에, 베이스가 저임피던스의 전압원(VC1)에, 콜렉터가 부하저항(R1)에 각각 접속되어 있는 트랜지스터(Q8)을 갖는 것을 특징으로 하는 반도체 회로.
  15. 특허청구의 범위 제13항에 있어서, 상기 억제수단은 에미터가 상기 여러개의 입력용 트랜지스터(QC1~QC6)의 공통 콜렉터에, 베이스가 저임피던스의 전압원(VC1)에, 콜렉터가 부하저항(R1)에 각각 접속되어 있는 트랜지스터를 갖고, 또 상기 공통 콜렉서에 전류원(VCC″)를 접속한 것을 특징으로 하는 반도체 회로.
  16. 특허청구의 범위 제14항에 있어서, 상기 여러개의 입력용 트랜지스터(QC1~QC6)의 베이스에 여러개의 버퍼회로(XBO~XB5)의 출력을 인가하는 것을 특징으로 하는 반도체회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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