Claims (1)
컴퓨터 그래픽에 있어서, 소정 명령어에 따라 프로그램을 처리하여 제어 및 어드레스 신호와 데이타를 출력하는 중앙처리장치(CPU)와, 상기 중앙처리장치(CPU)의 출력을 받아 디스플레이 메모리를 관리하고, 디스플레이 레스터 신호를 발생하며 수직, 수평동기 신호 및 블랭크 신호를 발생하는 그래픽 콘트롤러(GC)와, 룩업 테이블과 아나로그/디지탈 변환기를 내장하고 있으며 입력되는 어드레스를 받아 어트리뷰트, 적, 청, 녹색 신호를 출력하여 아나로그 신호로 변환한 후 디스플레이 장치로 출력되도록 하는 칼라 팔레트(PC)와, 상기 칼라 팔레트(CP)의 룩업테이블의 고속 엑세스용 버퍼링 데이타를 저장하고 있는 룩업 테이블 버퍼램(SRAM1-SRAM4)과, 소정 클럭신호를 발진하여 상기 칼라 팔레트(CP)의 도트 클럭으로 사용되는 발진기(OSC)와, 상기 칼라 팔레트(CP)의 출력클럭신호를 소정 카운트하여 카운터(CNT)와, 상기 칼라 팔레트(CP)의 출력클럭을 소정분주하는 디플립플롬(DF2)와, 상기 그래픽콘트롤(GC)의 수직동기신호(Vsync)를 받아 상기 디스플립플롭(DF2)의 출력신호에 의해 쉬프트레지스터(SR)에서 쉬프트하여 인버터(N3)와 오아게이트(OR1-OR2)를 통해서 상기 칼라팔레트(CP)이 조정모드, 데이타인에이블 신호를 발생하고 소정지연된 타동기신호(SVsyne)를 발생하는 타이밍조절수단(DM)과, 상기 타운터(CNT)의 출력과 그래픽 콘트롤러(GC)를 멀티플렉싱하는 제1멀티플랙셔(MUX1)와, 상기 타임조절수단(DM)의 타동기신호(SVsyne)를 디플립플롭(DG1)과, 앤드게이트(AN1)이 입력하여 상기 카운터(CNT)의 발생 터미날 카운트 신호를 인버터(N1)에서 반전한 신호에 의해 상기 디플립플롭(DF1)에서 래치하여 출력단(Q)의 출력을 앤드게이트(AN1)의 타입력단에 입력하여 앤드게이트(AN1)이 인버터(N1)을 통해 상기 제1멀티플랙셔(MUX1)의 선택을 제어하고 중앙처리장치(CPU)제어 및 상기 룩업테이블 버퍼인 스테이틱 랩(SRAM1-SRAM4)를 제어하는 선택신호 발생수단(SG)과, 상기 디플립플롭(DF2)의 출력단(Q,Q)의 출력과 선택신호 발생수단(SG)의 출력을 앤드게이트(AN5, AN6)와 오아게이트(OR3)를 통해 상기 앤드게이트(AN5, AN6)에 입력하고 상기 오아게이트 (OR3)의 출력을 상기 앤드게이트(AN3, AN4)입력에 입력하여 상기앤드게이트(AN3, AN4)와 오아게이트(OR3)의 출력에 의해 룩업테이블 버퍼(SRAM1-SRAM4)의 칩실렉터(CS)및 기입 인에블신호(CE)를 발생하는 제어 신호 발생수단(LC)으로 구성됨을 특징으로 하는 칼라팔레트 자동 로딩회로.In computer graphics, a CPU is used to process a program according to a predetermined command to output control and address signals and data, and a display memory is managed by receiving an output from the CPU. It has a graphic controller (GC) that generates vertical, horizontal sync and blank signals, a lookup table and an analog / digital converter, and outputs attribute, red, blue, and green signals by receiving the input address. A color palette (PC) for converting into a log signal and outputting to a display device, a lookup table buffer RAM (SRAM1-SRAM4) for storing fast access buffering data of the lookup table of the color palette (CP), and An oscillator (OSC) used to oscillate a clock signal to be used as a dot clock of the color palette (CP), and the color palette ( A counter CNT is counted by a predetermined count of the output clock signal of CP, a deflipplom DF2 that divides the output clock of the color palette CP, and a vertical synchronization signal Vsync of the graphic control GC. In response to the output signal of the flip-flop (DF2) is shifted in the shift register (SR) and the color palette (CP) through the inverter N3 and the OR gate (OR1-OR2) adjustment mode, data enable signal A timing adjusting means (DM) for generating a predetermined delayed oscillator signal (SVsyne), a first multiplexer (MUX1) for multiplexing the output of the town (CNT) and the graphic controller (GC), and The flip-flop DG1 and the AND gate AN1 are inputted to the oscillator signal SVsyne of the time adjusting means DM, and the generated terminal count signal of the counter CNT is inverted by the inverter N1. And latches the output of the output terminal Q by latching in the flip-flop DF1. The AND gate (AN1) is input to the type force stage of (AN1) to control the selection of the first multiplexer (MUX1) through the inverter (N1), the central processing unit (CPU) control and the lookup table buffer static The select signal generating means SG for controlling the laps SRAM1-SRAM4, the output of the output terminals Q and Q of the deflip-flop DF2 and the output of the selecting signal generating means SG are connected to the AND gates AN5,. The AND gates AN3 and AN3 are inputted to the AND gates AN5 and AN6, and the outputs of the ORG OR3 are inputted to the AND gates AN3 and AN4 to input the AND gates AN3 and AN4. And a control signal generator (LC) for generating a chip selector (CS) of the lookup table buffers (SRAM1-SRAM4) and a write enable signal (CE) by the output of the OR gate (OR3). Pallet auto loading circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.