JPS60254225A - Access method of video ram - Google Patents
Access method of video ramInfo
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- JPS60254225A JPS60254225A JP10949484A JP10949484A JPS60254225A JP S60254225 A JPS60254225 A JP S60254225A JP 10949484 A JP10949484 A JP 10949484A JP 10949484 A JP10949484 A JP 10949484A JP S60254225 A JPS60254225 A JP S60254225A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ノ母ソコン、ディスプレイ端末などに設けら
れるビデオＲＡＭへのアクセスを高速化するビデオＲＡ
Ｍのアクセス方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is directed to a video RA that speeds up access to video RAM provided in motherboards, display terminals, etc.
Regarding the access method of M.
一般にこの種のビデオＲＡＭにはＣＰＵ側から、表示ノ
ｆターンに相当する表示内容がデータとして書き込まれ
、一方デイスプレイコントローラはこのようにしてビデ
オＲＡＭに書き込まれた内容を読み出し、ＣＲＴ 、液
晶々どの表示画面に表示する。このようにしてＣＰＵと
ディスプレイコントローラの双方は１つのビデオ調を互
にアクセスすることになるのであるが、この場合従来技
術においては後述するように一般に、ディスプレイ側が
ビデオ調に優先的にアクセスできるようになってお払そ
れに対しＣＰＵ側は空いた時間しかアクセスできないよ
うになっている。特に、ディスプレイとして液晶を用い
ている場合には、ＣＰＵとディスプレイコントローラが
それぞれビデオＲＡＭを使用する比率は例えば１：１０
程度となってＣＰＵのアクセス時間が短くなり、表示画
面の切替特にその全面を書替えるような場合にはそのた
めに時間を要し、所望の切替速度かえられていない。In general, display contents corresponding to the display no. Display on the display screen. In this way, both the CPU and the display controller mutually access one video style, but in this case, in the prior art, as will be described later, generally the display side is given priority access to the video style. On the other hand, the CPU side can only access it during free time. In particular, when using a liquid crystal display, the ratio of video RAM usage by the CPU and display controller is, for example, 1:10.
As a result, the CPU access time becomes shorter, and switching the display screen, especially when rewriting the entire screen, takes time, and the desired switching speed cannot be achieved.
第４図は、従来のビデオＲＡＭアクセス方法が適用され
る場合の、ビデオＲＡＭとＣＰＵおよびディスプレイコ
ントローラとの相互関係を示すもので、１はＣＰＵ１２
はビデオ−ＲＡＭ、 ３はディスプレイコントローラを
示す。この場合、常時ディスプレイコントローラ３側が
ビデオＲＡＭを使用している間ハ、ディスプレイコント
ローラ３のＢＵＳＹ端子から出力される信号によって、
まずマルチプレクサ４１．４２がディスプレイコントロ
ーラ側のアドレスバスとデータバスをビデオＲＡＭに接
続すると共に、該信号によって更にダート５および６を
制御し、ゲート５からはＣＰＴＪ １を待機させるウェ
イ）（ＷＡＩＴ）信号が出力されると共にゲート６を閉
じてＣＰＵ １からの読出し用又は書込み用信号がビデ
オＲＡＭに入力されるのを阻止する。FIG. 4 shows the interrelationship between the video RAM, the CPU, and the display controller when the conventional video RAM access method is applied; 1 indicates the CPU 12;
3 indicates a video-RAM, and 3 indicates a display controller. In this case, while the display controller 3 side is constantly using the video RAM, the signal output from the BUSY terminal of the display controller 3 causes
First, the multiplexers 41 and 42 connect the address bus and data bus on the display controller side to the video RAM, and further control darts 5 and 6 using these signals, and a WAIT signal from gate 5 that makes CPTJ 1 standby. is output, and the gate 6 is closed to prevent read or write signals from the CPU 1 from being input to the video RAM.
そしてディスプレイコントローラ３側がビデオＲＡＭを
使用しない所謂空き時間中は、該ＢＵＳＹ端子から出力
される信号がなく、それによってマルチプレクサ４１．
４２がビデオＲＡＭに接続されるアドレスバスとデータ
バスをディスプレイコントローラ側の各パスからＣＰＵ
側の各パスに切替えると共にゲート５から出力されてい
たウェイト信号を止め更にダート６を開いてＣＰＵから
ビデオ部Ｍへのデータ書込み又はビデオＲＡＭからＣＰ
Ｕへのデータ読出しを可能にする。なお１）は読出し用
信号、ＷＲは書込み用信号、Ｃ８は上位アドレス、すな
わち特定のビデオＲＡＭを選択するためのチップセレク
ト信号を示す。During the so-called idle time when the display controller 3 side does not use the video RAM, there is no signal output from the BUSY terminal, so that the multiplexer 41.
42 connects the address bus and data bus connected to the video RAM from each path on the display controller side to the CPU.
At the same time, the wait signal output from the gate 5 is stopped and the dart 6 is opened to write data from the CPU to the video section M or from the video RAM to the CP.
Enables data reading to U. Note that 1) indicates a read signal, WR indicates a write signal, and C8 indicates an upper address, that is, a chip select signal for selecting a specific video RAM.
このようにビデオＲＡＭへのアクセスの優先はディスプ
レイコントローラであり、ＣＰＵはディスプレイコント
ローラがビデオＲＡＭをアクセスしない空き時間にしか
アクセスできず、その比率は例えば液晶の場合上述した
ように約１０チ程度にしか達しない。このためにスクロ
ールアップなど画面の連続書替え時にその書替え速度が
遅くなる。特にディスプレイコントローラをグラフィッ
クモードで使用した場合には、ＣＰＵは画面内容をドツ
トイメージで埋めるようにビデオ調をアクセスするもの
でアシ、この場合１つの文字は例えば８バイトのデータ
で構成されるため例えば２０００文字光示ディスプレイ
の場合認容量は１６キロバイトにも及び、したがってそ
の表示画面が液晶の場合などには、ＣＰＵがビデオＲＡ
Ｍをアクセスできる時間の比率が１０係程度にすぎない
ことから、その画面を全面書替するような場合の切替速
度が著しく低下するという問題点があった。In this way, the display controller has priority in accessing the video RAM, and the CPU can only access it during free time when the display controller is not accessing the video RAM. I can only reach it. For this reason, the rewriting speed becomes slow when the screen is continuously rewritten, such as when scrolling up. In particular, when the display controller is used in graphic mode, the CPU accesses the video style to fill the screen content with dot images.In this case, one character consists of, for example, 8 bytes of data, so for example In the case of a 2,000-character optical display, the allowable capacity is as much as 16 kilobytes, so if the display screen is a liquid crystal, the CPU will be able to handle the video RA.
Since the ratio of the time during which M can be accessed is only about 10 times, there is a problem in that the switching speed when the entire screen is rewritten is significantly reduced.
本発明はかかる問題点を解決し、その目的とするところ
は、ＣＰＵがビデオＲＡＭをアクセスできる時間の比率
、換言すればＣＰＵ側からのビデオＲＡＭの使用比率を
上げて表示画面の切替えを高速化するとともに表示画面
の鮮明さを維持することにある。The present invention solves such problems, and its purpose is to increase the ratio of time during which the CPU can access the video RAM, in other words, increase the usage ratio of the video RAM from the CPU side, thereby speeding up the switching of display screens. At the same time, the purpose is to maintain the clarity of the display screen.
本発明によればｃｐｔｙ 、ディスプレイコントローラ
の両方からビデオＲＡＭへのアクセスを行うにあたシ、
ＣＰＵ優先モードとし、かつ所定ビット、例えば１バイ
ト（８ビツト）又は１ワード（１６ビツト）アクセス毎
に、該ＣＰＵによシ制御されるタイミングコントローラ
から該ＣＰＵに所定時間長のウェイト信号を供給し、該
ウェイト信号が解除されている間に、該ディスプレイコ
ントローラをディス本エイプルにした状態で該ＣＰＵ側
からのアクセスを行うビデオＲＡＭのアクセス方法が提
供される。According to the present invention, in order to access the video RAM from both the cpty and the display controller,
A CPU priority mode is set, and a wait signal of a predetermined length of time is supplied to the CPU from a timing controller controlled by the CPU every time a predetermined bit, for example, 1 byte (8 bits) or 1 word (16 bits) is accessed. , a video RAM access method is provided in which access is performed from the CPU side while the display controller is disabled while the wait signal is released.
上記ビデオＲＡＭのアクセス方法においては、ＣＰＵが
ビデオＲＡＭに所定ピット、例えば１バイト又は１ワー
ドアクセスする毎に、該ＣＰＵ自身に所定時間長のウェ
イト信号が供給されて、その間ＣＰＵは待機してディス
プレイコントローラ側の動作を可能とし、また該ウェイ
ト信号が解除されている間に、該ディスプレイコントロ
ーラをディス４１イブル、すなわちその動きを止めた状
態にして該ＣＰＵ側からのアクセスを行うものである。In the video RAM access method described above, each time the CPU accesses a predetermined pit, such as 1 byte or 1 word, to the video RAM, a wait signal of a predetermined length is supplied to the CPU itself, during which time the CPU waits and displays the The display controller is enabled to operate on the controller side, and while the wait signal is canceled, the display controller is disabled, that is, its movement is stopped, and access from the CPU side is performed.
〔実施例〕
第１図は、本発明のビデオＲＡＭアクセス方法が適用さ
れる場合の、ビデオＲＡＭとＣＰＵおよびディスプレイ
コントロー２との相互関係を示すもので、第４図と対応
する部分は第４図と同一の符号が付されている。[Example] FIG. 1 shows the mutual relationship between the video RAM, the CPU, and the display controller 2 when the video RAM access method of the present invention is applied, and the parts corresponding to FIG. The same reference numerals as in the figure are given.
この場合第４図に示される従来技術においては、前述し
たようにビデオＲＡＭへのアクセスの優先はディスプレ
イコントローラであり、ＣＰＵはディスプレイコントロ
ーラがビデオＲＡＭをアクセスしない空き時間にしかア
クセスできないように構成されているのに対し第１図に
示される本発明においては、その前提として、ビデオＲ
ＡＭへのアクセスの優先はＣＰＵ側にされており、ＣＰ
Ｕ側において、ビデオル因へのアクセスのタイミングを
コントロールするようにされている。そしてこの場合Ｃ
ＰＵはアクセス１サイクルにおいて１バイト（８ビツト
）又は１ワード（１６ビツト）のアクセスを行なう。In this case, in the prior art shown in FIG. 4, the display controller has priority in accessing the video RAM as described above, and the CPU is configured so that it can only access the video RAM during free time when the display controller is not accessing the video RAM. On the other hand, in the present invention shown in FIG. 1, the premise is that the video R
Priority for access to AM is given to the CPU side, and the CPU
On the U side, the timing of access to the video source is controlled. And in this case C
The PU accesses 1 byte (8 bits) or 1 word (16 bits) in one access cycle.
このようにビデオＲＡＭへのアクセスをＣＰＵ優先モー
ドとすることによシ表示画面の切替えのスピードアップ
をはかることができるが、その反面、仮にＣＰＵのみが
連続してビデオＲＡＭをアクセスするとディスプレイコ
ントローラ側からのアクセスを行うことができなくなシ
表示画面が消えるか又は不鮮明になってしまう。By setting the CPU priority mode for accessing the video RAM in this way, it is possible to speed up the switching of display screens, but on the other hand, if only the CPU accesses the video RAM continuously, the display controller side The display screen disappears or becomes unclear.
このため第１図の実施例においてはＣＰＵ側から１バイ
ト又は１ワードのアクセスをする毎に、先ずＣＰＵ自身
を所定の時間長だけ待機させ、その後、ＣＰＵ側からの
アクセスを可能とするようなタイミングコントロールを
行うためのタイミングコントローラ７が設けられている
。For this reason, in the embodiment shown in FIG. 1, each time one byte or one word is accessed from the CPU side, the CPU itself is first made to wait for a predetermined length of time, and then access from the CPU side is made possible. A timing controller 7 is provided for timing control.
すなわち第１図において、ＣＰＵ側から上位アドレスす
々わち特定のビデオＲＡＭを選択するチップセレクト信
号ｄｊ−が出力され、更に当該ビデオＲＡＭに対する書
込み用信号ＷＲ又は読出し用信号１ｉが出力されると、
これらの信号が入力されるタイミングコントローラ７は
ＣＰＵに対し該ＣＰＵを待機させるだめのウェイト信号
ＷＡＩＴを発生する。That is, in FIG. 1, when a chip select signal dj- for selecting an upper address, that is, a specific video RAM, is output from the CPU side, and a write signal WR or a read signal 1i for the video RAM is output. ,
The timing controller 7 to which these signals are input generates a wait signal WAIT to the CPU to make the CPU wait.
この場合そのウェイト時間は、表示画面をある程度鮮明
に保つことと、表示画面の書替えの高速化を計ることと
の両者からディスプレイの種類に応じて適当な時間が設
定されるものでディスプレイとして液晶を用いた場合の
１例としてはＣＰＵアクセスタイムを１μＢとしたとき
ウェイト時間を２μＢとする。In this case, the wait time is set to an appropriate time depending on the type of display, both to keep the display screen clear to a certain extent and to speed up the rewriting of the display screen. In one example, when the CPU access time is 1 μB, the wait time is 2 μB.
次いで該タイミングコントローラ７において設定された
所定時間が経過すると、プレイコントロー２３のディス
奉エイゾル端子Ｄ Ｉ Ｓ ＥＮに供給されるＤＩＳＰ
／―信号（Ｈレベルのときはディスプレイ側からのアク
セスを有効とし、Ｌレベルのときはａτ側からのアクセ
スを有効とする信号）をＬレベルにしてディスプレイコ
ントローラ３をディスキエイプルにする。これと同時に
該信号は、マルチプレクサ４１．４２およびダート６に
も供給されるので、それによってマルチプレクサ４１゜
４２がビデオＲＡＭに接続するアドレスバスとデータバ
スをディスプレイコントローラ側からＣＰ′Ｕ側に切換
えると共に、チップセレクト信号Ｃ８が入力されている
ダート６を開く。更に上述したウェイト信号ＷＡＩＴも
解除されるため、この時点でＣＰＵ側からビデオＲＡＭ
に対する書込み又は読出しが行われる。々おＣＫはＣＰ
Ｕからタイミングコントローラに与えられる同期用クロ
ック信号である。Next, when the predetermined time set in the timing controller 7 has elapsed, the DISP signal supplied to the display terminal D I S EN of the play controller 23
/- signal (when at H level, access from the display side is enabled; when at L level, access from the aτ side is enabled) is set to L level to turn the display controller 3 into a display controller. At the same time, the signal is also supplied to the multiplexers 41, 42 and dart 6, so that the multiplexers 41, 42 switch the address bus and data bus connected to the video RAM from the display controller side to the CPU'U side. , open the dart 6 to which the chip select signal C8 is input. Furthermore, the wait signal WAIT mentioned above is also canceled, so at this point the video RAM is released from the CPU side.
Writing to or reading from is performed. CK is CP
This is a synchronization clock signal given from U to the timing controller.
第２図は、上記タイミングコントローラ７の具体的回路
の１例を示すもので、第３図にそのタイムチャートが示
される。FIG. 2 shows an example of a specific circuit of the timing controller 7, and FIG. 3 shows a time chart thereof.
ここで該タイミングコントローラの動作をそのタイムチ
ャートにしたがって説明すると、先ずクロック信号ＣＫ
のＴ１サイクルにおいて、チップセレクト信号Ｃ８がＬ
レベルになって所定のビデオＲＡＭが選択され、次いで
ＴＩプサイルにおいてＣＰＵから該ビデオＲＡＭに対す
る書込み用信号ＷＲ又は読出し用信号ＲＤが印加されて
その何れががＬレベルになると、これらの信号が入力さ
れるアンドゲート７１．オアダート７２を介してＡ点の
電位はＬレベルとなシ、これにょシ第３図にも示される
ようにオアゲート７７の出力側のウェイト信号ＷＡＩＴ
をＬレベルにしてＣＰＵを待機させる。Here, the operation of the timing controller will be explained according to its time chart. First, the clock signal CK
In the T1 cycle, the chip select signal C8 becomes L.
level, a predetermined video RAM is selected, and then the CPU applies the write signal WR or the read signal RD from the CPU to the video RAM, and when either of them becomes L level, these signals are input. Ruand Gate 71. The potential at point A becomes L level via the OR gate 72, and as shown in FIG. 3, the wait signal WAIT on the output side of the OR gate 77
is set to L level to put the CPU on standby.
またＡ点の電位はインバータ７３を通してワンショット
マルチバイブレータ７５のＢ端子に入力され、該マルチ
バイブレータ７５の出カ端子互にあたるＢ点の電位は、
該マルチバイブレータ７５によって設定された時間だけ
Ｌレベルを維持しておシ、この時間によってＣＰＵが待
機する時間が決まってくる０なおこのワンショットマル
チバイブレータの代シに例えばカウンタを用い、そのカ
ウント数によって所定の時間を設定することもてきる。Further, the potential at point A is input to the B terminal of the one-shot multivibrator 75 through the inverter 73, and the potential at point B, which corresponds to the output terminals of the multivibrator 75, is as follows.
The L level is maintained for a set time by the multivibrator 75, and this time determines the time the CPU waits.In addition, for example, a counter is used in place of this one-shot multivibrator, and the count number is You can also set a predetermined time by
一方該マルチパイブレータで設定された時間中は出力端
子Ｑにあたる０点の電位はＨレベルと々るので、オアダ
ート７８の出力側のＤＩＳＰ／ＣＰＵ信号は、ＣＰＵか
らビデオ調に対する書込み用又は読出し用信号が生じて
Ａ点の電位がＬレベルとなった後もＨレベルを維持しそ
の間はディスプレイコントローラをディスキエイプルと
することなく、ディスプレイコントローラ側からのアク
セスを許容している。On the other hand, during the time set by the multivibrator, the potential at the 0 point corresponding to the output terminal Q reaches the H level, so the DISP/CPU signal on the output side of the ORDART 78 is used for writing or reading from the CPU to the video tone. Even after a signal is generated and the potential at point A goes to L level, it is maintained at H level, and during that time, access from the display controller side is allowed without setting the display controller to disk space.
そして該マルチバイブレータで設定された時間が経過す
ると、Ｂ点の電位はＨレベルとなり、一方Ｃ点の電位は
Ｌレベルとなるため、この時点でオアダート７８の出力
側のＤＩＳＰ／ＣＰＵ信号がＬレベルとなって、ディス
プレイコントローラへのディス雄エイプル指令を有効な
ものとする。When the time set in the multivibrator has elapsed, the potential at point B becomes H level, while the potential at point C becomes L level, so at this point the DISP/CPU signal on the output side of ORDART 78 goes to L level. Therefore, the display controller command to the display controller is valid.
一方、そのＤ端子にＢ点の電位が入力されるＤフリップ
フロッゾ７６は、Ｂ点の電位がＨレベルになるとその直
後のクロックパルスＣＫの立下シ時においてその出力端
子ＱにあたるＤ点の電位がＨレベルとなる。これによジ
オアダードア７の出力側のウェイト信号ＷＡＩＴがＨレ
ベルになりＣＰＵへの待機指令が解除される。On the other hand, the D flip-flop 76 to which the potential at point B is input to its D terminal has a potential at point D, which corresponds to its output terminal Q, at the falling edge of the clock pulse CK immediately after the potential at point B becomes H level. becomes H level. As a result, the wait signal WAIT on the output side of the geoadder door 7 becomes H level, and the standby command to the CPU is released.
したがってそれまで待機していたＣＰＵはこの時点でビ
デオＲＡＭへのアクセスが可能となｆｉ、ＣＰＵからビ
デオＲＡＭに対して１バイト又は１ワードの書込み又は
読出しが行われる。Therefore, the CPU that has been on standby until then can now access the video RAM, and one byte or one word is written or read from the video RAM from the CPU.
そしてこの書込み又は読出しが終った時点、すなわちＡ
点の電位がＨレベルになった時点でＤＩＳＰ／ＣＰＵ信
号がＨレベルに戻ってディスプレイコントローラへのデ
ィス子ｌイプル指令が解除されアクセス１サイクルを終
了する・
以上のようにビデオ調に対するアクセス１サイクルは基
本的には４ザイクルのクロック信号で終了する（Ｔ１サ
イクルでチップセレク）（ｌＣ８を生じ、Ｔ２サイクル
で書込み用又は読出し用信号を生じ、Ｔ３サイクルでＣ
ＰＵがアクセス処理を行い、Ｔ４サイクルでその処理を
終る）のであるが、本発明ではＣＰＵを所定時間だけ待
機させるために、Ｔ３サイクルとＴ４サイクルとの間に
（１１）
所定の数のウェイトサイクルＴＷが挿入される。Then, at the point when this writing or reading is finished, that is, A
When the potential at the point becomes H level, the DISP/CPU signal returns to H level, the DISP pull command to the display controller is released, and one cycle of access is completed.As described above, one cycle of access to video style is completed. basically ends with 4 cycles of clock signal (chip select in T1 cycle) (generates IC8, generates write or read signal in T2 cycle, and generates C in cycle T3).
However, in the present invention, in order to make the CPU wait for a predetermined time, a predetermined number of wait cycles (11) are inserted between the T3 cycle and the T4 cycle. TW is inserted.
なお第３図に示されるようにディスプレイコントローラ
に現実にディスキエイプル指令がかかるのけＤＩＳＰ／
ＣＰＵ信号がＬレベルになる間であって、これはクロッ
ク信号で１サイクル余の期間にすぎない。したがってア
クセス１サイクルに対するつエイトサイクルの比率を百
程度にとったとしても、ディスプレイ側をディスキエイ
プルにしてその動きを現実に止めている期間はそれに比
し更に短かくなっているものである。As shown in Fig. 3, if the display controller is actually given the DISK APR command, then DISP/
This is the period during which the CPU signal goes to L level, and this is only one cycle of the clock signal. Therefore, even if the ratio of eight cycles to one access cycle is about 100, the period during which the display side is turned into a disk space and its movement is actually stopped is still shorter than that.
本発明によれば、ＣＰＵ、ディスプレイコントロ＝２の
両方からビデオＲＡＭへのアクセスを行うにあたｐ、Ｃ
ＰＵ優先モードとすることによって表示画面の切替えを
高速化するととができると共に、所定ビット例えば１バ
イト又は１ワードアクセス毎に所定時間だけウェイト信
号をＣＰＵに供給することによって表示画面の鮮明さを
維持することができる。According to the present invention, when accessing the video RAM from both the CPU and the display controller, p, C
By setting the PU priority mode, it is possible to speed up the switching of the display screen, and at the same time, maintain the sharpness of the display screen by supplying a wait signal to the CPU for a predetermined time every time a predetermined bit, for example, 1 byte or 1 word is accessed. can do.
（１２）(12)
第１図は本発明の１実施例としてのビデオ調アクセス方
法が適用される場合の、ビデオＲＡＭとＣＰＵおよびデ
ィスプレイコントローラとの相互関係を示すブロック図
、
第２図は第１図におけるタイミングコントローラの１具
体例を示す回路図、
第３図は、第２図のタイミングコントローラのタイムチ
ャートを示す図、
第４図は、従来のビデオＲＡＭアクセス方法が適用され
る場合の、ビデオＲＡＭとＣＰＵおよびディスプレイコ
ントローラとの相互関係を示すブロック図である。
（符号の説明）
■・・・ＣＰＵ１２・・・ビデオ睨＆、３・・・ディス
プレイコントローラ、４１．４２・・・マルチプレクサ
、５゜６・・・ダート回路、７・・・タイミングコント
ローラ。FIG. 1 is a block diagram showing the mutual relationship between a video RAM, a CPU, and a display controller when a video style access method as an embodiment of the present invention is applied, and FIG. 1 is a circuit diagram showing a specific example; FIG. 3 is a diagram showing a time chart of the timing controller in FIG. 2; FIG. 4 is a circuit diagram showing a video RAM, CPU, and display when the conventional video RAM access method is applied. FIG. 3 is a block diagram showing the interrelationship with a controller. (Explanation of symbols) ■...CPU12...Video controller, 3...Display controller, 41.42...Multiplexer, 5°6...Dart circuit, 7...Timing controller.
Claims (1)
ビデオＲＡＭへのアクセスを行うにあたり、ＣＰＵ優先
モードとし、かつ所定ピットアクセス毎に、該ＣＰＵに
よシ制御されるタイミングコントローラから該ＣＰＵに
所定時間長のウェイト信号を供給し該ウェイト信号が解
除されている間に、該ディスプレイコントローラをディ
ス＋！イブルにした状態で該ＣＰＵ側からのアクセスを
行うことを特徴とするビデオＲＡＭのアクセス方法。1. When accessing the video RAM from both the CPU and the display controller, set the CPU priority mode, and for each predetermined pit access, send a wait signal of a predetermined length to the CPU from the timing controller controlled by the CPU. While the wait signal is released, the display controller is disabled! 1. A video RAM access method characterized in that access is performed from the CPU side in a state where the video RAM is enabled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10949484A JPS60254225A (en) | 1984-05-31 | 1984-05-31 | Access method of video ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10949484A JPS60254225A (en) | 1984-05-31 | 1984-05-31 | Access method of video ram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254225A true JPS60254225A (en) | 1985-12-14 |
| JPH0374415B2 JPH0374415B2 (en) | 1991-11-26 |
Family
ID=14511670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10949484A Granted JPS60254225A (en) | 1984-05-31 | 1984-05-31 | Access method of video ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254225A (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374415B2 (en) | 1991-11-26 |
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Legal Events
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| EXPY | Cancellation because of completion of term |