KR890008978A - 트랜치 캐패시터로 이루어지는 다이나믹 반도체 메모리용 3차원 1트랜지스터셀 구조 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
1∼3은 본 발명의 제조단계를 나타내기 위한 셀구조의 횡단면도.
Claims (18)
- 전하를 기억시키기 위한 캐패시터가 기판상에 트렌치 캐패시터로 생성되고, 그 제1의 전극은 기판으로 형성되고 또 전하를 저장하는 제2의 전극이 트렌치에 충전된 도핑된 다결정 실리콘에 의해 형성되며, 절연층에 의해 분리된 개패시터는 기판의 표면에 놓이고 절연층위에 가해진 재결정 실리콘 층안에 발생된 소오스/드레인 지역을 포함하는 절연 게이트 전극을 포함하는 전계 효과 트랜지스터 밑에 배치되고 또한 도전성 접점을 통해 그 소오소/드레인 지역에 연결되어 있는 다이나믹 반도체 메모리용 3차원 1-트랜지스터 셀 구조에 있어서, 도전성 접점은 트랜치 상부의 기판으로 유도되는 트렌치 개구의 비대칭 확장에 의해 형성되며, 이 비대칭 확장부는 트랜치에서와 동일한 도핑으로 된 다결정 실리콘으로 충전되고 전하를 저장하는 개패시터의 제2전극의 부 영역으로 되며, 캐피시터로부터 트랜지스터를 분리하는 절연층은 원래 트렌치 횡단면과 동일크기를 갖는 트렌치 개구의 비대칭 확장부 다음에 배치되고, 트랜지스터의 게이이트 전극은 절연층위에 놓이고 난후 그위에 가해진 재결정 실리콘층 위로 배치되어 재결정 실리콘층에 생성된 소오스지역이 트렌치 개구의 비대칭 확장부의 도전성 접점을 겹치게 하는 식으로 배치되어 있는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 트렌치 개구의 비대칭 확장부의 깊이는 트렌치 깊이의 약 20%와 같거나 더 작고, 확장부의 넓이는 트렌치 황단면의 약 50%와 같거나 더 작은 것을 특징으로하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 트렌치의 횡단면 크기는 트렌치 깊이가 약 6㎛로 주어졌을 때 약 1㎛ X 1㎛로 되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 기판상의 트랜치 개구의 비대칭 확장부는 0.4㎛의 길이를 가지며, 그 깊이는 트렌치 깊이가 약 4 내지 6㎛로 주어졌을 때 약 1㎛로 되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 절연층이 두께는 트렌치의 깊이의 약 15%와 같거나 더 작은 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제2항에 있어서, 절연층의 두께는 프렌치 깊이의 약 15%와 같거나 더 작은 것을 특징으로 하는 3차원 1트리지스터 구조
- 제1항에 있어서, 트렌츠의 깊이는 약 6㎛이고, 비대칭 확장부의 깊이가약 1㎛로 주어졌을때 절연층의 두께가 약 0.5㎛인 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제5항에 있어서, 트렌치의 깊이는 약 6㎛이고, 비대칭 트랜치 확장부의 깊이가 약 1㎛로 주어졌을때 절연층의 두께가 약 0.5㎛인 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 기판은 P+도 도핑되고, 트렌치 충전물과 트렌치 확장부에 배치된 비대칭 도전성은 접점은 n+은 도핑되며, 소오스/드레인 지역을 포함하는 재결정층은 P-도핑되고, 그곳에 놓인 소오스/드레인 지역이 n+도핑되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제2항에 있어서, 기판은 P+도핑되고, 트랜지 충전물과 트렌치 팽창부의 비대칭 도전성 접점은 n+도핑 되며, 소오스/드레인 지역을 포함하는 재결정층은 P-도핑되고, 그곳에 놓여진 소오스/드레인 지역이 n+도핑 되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제1항에 있어서, 2개의 인접한 트렌치 캐피시터 사이의 절연층은 기판내로 에칭된 트렌치에 의해 그리고 이 트렌치를 sio2로 충전시킴에 의해 생성되는 절연 산화물로 구성되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제5항에 있어서, 2개의 인접 트렌치 캐피시터 사이의 절연층은 기판내로 에칭된 트렌치에 의해 그리고 이 트랜치를 sio2로 충전시킴에 의해 생성되는 절연 산화물로 구성되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 제11항에 있어서, 절연 트렌치는 약 0.7㎛의 깊이와 약0.5㎛의 폭을 갖는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조.
- 3차원 1트랜지스터 셀 구조를 제작하기 위한 방법에 있어서, a) 저장 캐패시터의 크기에 해당하는 트렌치를 P+도핑된 반도체 기판내로 도입하고, b) 트렌치 횡단면의 초대 1/2의 폭을 갖는 트렌치 개구의 비대칭 확장부를 트렌치 깊이의 최대 약 20%의 깊이로 기판내로 에칭되고, c) 유전체층을 트렌치 내측벽에 가하고, d)n+도핑된 다결정 실리콘을 트렌치 확장부를 포함하여 트렌치내로 충전시키고, e) 원래 트렌치의 횡단면의 크기로 n+도핑된 다결정 실리콘층에 요부를 생성하도록 비대칭 트렌치 확장부 지역을 미리 마스킹한 후 다결정 실리콘을 다시 애칭하고, f) CVD공정에 의해 상기 요부를 sio2로 충전시킨다음 표면을 평면화 시키고, g) 붕소로 약간 도핑된 무정형 실리콘의 다결정 층을 성자시킨 다음 500 내지 650℃에서 템퍼링시킴으로 재결정화시키고, h) 인접한 트렌치 캐패시터의 절연을 위해 트렌치를 도입하고 나서 이 트렌치를 sio로 충전시키고, i)게이트 산화물을 성장시키고 또한 게이트 전극을 생성시키며 게이트 전극을 이온주입 마스크로 사용한 비소 이온 주입에 의해 소오스/드레인 지역을 유도함에 의해 트렌치 캐패시터 위로 선택 트랜지스터를 제조하고, 이에 의해 소오스 지역이 트렌치의 비대칭 확장부에 놓인 n+지역을 겹치게 하고, 이 n+접점을 형성케 하며, j) 중간 절연층을 가하고, 비아 홀을 개방한 다음 비트 라인 접점 및 워드 라인을 마무리 짓는 단계를 포함한 것을 특징으로 하는 3차원 1트랜지스터 셀 구조의 제작방법.
- 제145항에 있어서, 단계(a)에서 P+도핑된 기판이 P-도핑된 실리콘 에피택설층을 갖도록 활용하는 단계와, 마스크 확산 및 템퍼링에 의해 단계(g)의 방법에 따라 트렌치에 대한 n+접점이 생성되게한 단계를 포함하는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조의 제작방법.
- 제14항에 있어서, 부가적 무정형화를 위한 실리콘 이온 주입은 단계(g)의 방법에 따른 무정형 실리콘층의 성장후에 시행되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조의 제작방법.
- 제14항에 있어서, 단계(f)후에 CDV방법으로 전표면에 성장된 sio2층이 트렌치의 비대칭 확장부에 놓여진 n+지역위의 영역에서 에칭되고 이 영역이 다시 국부적 선택 실리콘 에피택셜 성장에 의해 충전되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조의 제작방법.
- 제17항에 있어서, 재결정화는 레이저 조사에 의해 수행되는 것을 특징으로 하는 3차원 1트랜지스터 셀 구조의 제작방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| E902 | Notification of reason for refusal | ||
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