KR890004217B1

KR890004217B1 - Phase synchronising circuit

Info

Publication number: KR890004217B1
Application number: KR1019850002030A
Authority: KR
Inventors: 하루히꼬 나까무라; 쥰야 뎀빠꾸
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1984-03-29
Filing date: 1985-03-27
Publication date: 1989-10-27
Also published as: JPS60205806A; KR850006817A

Abstract

The phase synchronisation circuit controls a graphic display device in a teletext receiving system. The circuit includes a delay circuit, adapted to delay, in sequence, clock signals which are to be phase-synchronised with a reference signal and to produce, in sequence, delayed clock signals. A selection circuit includes set/ reset circuits and gates. Each gate receives the output of the set/ reset circuits and of the delayed clock signals. Among the delay clock signals, the signal that has the nearest edge timing to the edge of external signals is selected.

Description

위상동기회로Phase synchronization circuit

제 1 도는 본 발명의 실시예에 따른 위상동기회로를 갖춘 텔레텍스트(teletext)의 개략도.1 is a schematic diagram of teletext with a phase-locked circuit according to an embodiment of the invention.

제2도, 제3a도, 제3b도 및 제3c도는 제 1 도 시스템에 나타난 신호의 설명적 파형도.2, 3a, 3b and 3c are explanatory waveform diagrams of the signals shown in the FIG. 1 system.

제 4 도는 제 1 도 시스템에서의 위상동기회로의 구조도.4 is a structural diagram of a phase synchronization circuit in the FIG. 1 system.

제5도, 제6도 및 제7도는 제 4 도 회로에 나타난 신호의 파형도.5, 6 and 7 are waveform diagrams of signals shown in the FIG. 4 circuit.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 지연회로부 32 : 선택회로부31: delay circuit section 32: selection circuit section

본 발명은 위상동기회로에 관한 것이다. 본 발명에 따른 위상동기회로는 텔레텍스트(teletext) 수신시스템에서 그래픽 디스플레이(graphic display) 장치용으로 사용된다.The present invention relates to a phase synchronization circuit. The phase synchronization circuit according to the present invention is used for a graphic display device in a teletext receiving system.

그래픽 디스플레이 시스템에서 일반적으로 클록펄스는 텔레비젼 수신기의 동기화 신호에 의하여 위상동기화가 행하여진다. 이런 클록펄스는 텔레비젼 수신기의 입력으로서 픽쳐(picture) 메모리로부터 픽쳐 데이타를 읽으며 문자등을 디스플레이하는 도츠(dot)신호를 준비하는데 사용된다. 그러한 그랙픽 디스플레이 시스템용으로 사용되는 위상 동기회로는 신뢰성이 개선되어야만 하며 대규모 집적화를 통하여 워가절감을 이룩해야 할 필요성이 있다.In graphic display systems, clock pulses are generally phase synchronized by means of a synchronization signal from a television receiver. These clock pulses are used as inputs of a television receiver to read picture data from picture memory and to prepare a dot signal for displaying characters and the like. The phase synchronization circuit used for such a graphic display system has to be improved in reliability and needs to be reduced through large scale integration.

동시에 동기화가 신뢰성있게 발생하여야 하며 동기화를 상실한다면 단시간내에 동기화로 복귀해야만 할 필요성이 있다.At the same time, synchronization must occur reliably and if synchronization is lost there is a need to return to synchronization in a short time.

종래기술의 위상동기회로중에서 위상 고정방식(phased-lock look)(PLL)회로가 잘 알려져 있다. PLL회로는 전압제어 오실레이터(oscillator)와 비교기를 포함하고 있다. 이 회로에서 전압제어 오실레이터의 출력과 입력신호사이의 위상차는비교기에 의하여 비교되어 위상차에 비례하는 전압이 발생된다. 전압은 위상동기를 위하여 전압제어 오실레이터로 귀환한다.Among the phase synchronization circuits of the prior art, phased-lock look (PLL) circuits are well known. The PLL circuit includes a voltage controlled oscillator and a comparator. In this circuit, the phase difference between the output of the voltage controlled oscillator and the input signal is compared by a comparator to generate a voltage proportional to the phase difference. The voltage returns to the voltage controlled oscillator for phase synchronization.

따라서 PLL 회로는 기본적으로 귀환회로로 제조된다. 루프이득(loop agin)을 확대함으로써 입력신호와 출력사이의 위상차를 상당히 감소할 수 있다.Therefore, the PLL circuit is basically manufactured as a feedback circuit. By enlarging the loop gain, the phase difference between the input signal and the output can be significantly reduced.

그러나 상기의 PLL 회로는 귀환회로용 집적히로(IC)를 사용해야만 하므로 풀인(pull-in)하는데 긴 시간이 소요된다. 동기가 어떤 이유로 상실된다면 PLL 회로가 동기화 성태를 회복하는데 긴 시간 예컨대 수 ms의 시간이 걸린다는 단점이 있다. 더우기 PLL 회로는 예컨대 콘덴서 등의 외부 전자 소자를 필요로 하여 완전한 회로의 집적이 어려워 회로비용을 증가하고 신회성을 감소시킨다.However, the PLL circuit requires a long time to pull-in since the integrated circuit (IC) for the feedback circuit must be used. The disadvantage is that if the synchronization is lost for some reason, the PLL circuit takes a long time, such as several ms, to recover the synchronization. Moreover, PLL circuits require external electronic components, such as capacitors, for example, making it difficult to integrate a complete circuit, increasing circuit cost and reducing reliability.

본 발명의 목적은 종래기술의 문제점을 해결한 개선된 위상동기회로를 제공하는데 있다.It is an object of the present invention to provide an improved phase synchronization circuit which solves the problems of the prior art.

본 발명의 다른 목적은 극히 짧은 풀인시간과 이로 인한 고속도 위상동기를 갖는 개선된 위상동기 회로를 제공하는데 있다.Another object of the present invention is to provide an improved phase synchronization circuit having an extremely short pull-in time and thereby high speed phase synchronization.

본 발명의 또 다른 목적은 회로의 집적이 가능하며 이로인하여 원가절감 및 신뢰성의 개선이 가능한 개선된 위상 동기회로를 제공하는 것이다.It is still another object of the present invention to provide an improved phase locked circuit which is capable of integrating circuits, thereby reducing cost and improving reliability.

본 발명에 따라 다수의 탭(tap)을 가지며 주어진 신호에 위상동기되므로 다수의 탭으로부터 상위한 위상을 갖는 지연 클록신호를 순차적으로 발생하는 클록신호를 순차적으로 지연시키는데 적합한 지연회로부 및 세트-리세트회로와 지연회로부의 소정탭에 대응하는 게이트회로를 포함하며 게이트회로의 각각이 세트/리세트회로 중 하나와 지연된 클록신호중 하나의 출력을 수신하는 선택회로부를 포함하는 위상동기회로가 제공된다. 동기회로는 주어진 신호의 전위가 2진치중 어느 하나의 상태에 있을때 세트/리세트회로의 세트/리세트 동작은 지연회로부를 통하여 클록신호의 전송에 응하여 연속적으로 실행되며, 한편 주어진 신호의 전위가 2진치중 다른 상태로 변할때, 전위가 변하기 직전에 세트된 세트/리세트회로와 다른 세트/리세트 회로가 리세트 상태로 유지되도록 동작한다.Delay circuit portion and set-reset suitable for sequentially delaying clock signals sequentially generating delayed clock signals having a plurality of taps and having a phase difference from a plurality of taps in sequence according to the present invention. A phase synchronizing circuit is provided, comprising a circuit circuit and a gate circuit corresponding to a predetermined tap of the delay circuit portion, each of the gate circuits comprising a selection circuit portion receiving an output of one of a set / reset circuit and a delayed clock signal. In the synchronous circuit, when the potential of a given signal is in one of binary values, the set / reset operation of the set / reset circuit is executed continuously in response to the transmission of the clock signal through the delay circuit section, while the potential of the given signal is When changing from one of the binary values to another, the set / reset circuits and the other set / reset circuits set just before the potential change are operated to remain in the reset state.

지연회로부의 대응탭의 지연된 클록신호는 전위가 변화되기 직전에 세트되는 세트/리세트 회로의 출력을 수신하는 게이트 회로를 통하여 발송된다.The delayed clock signal of the corresponding tap of the delay circuit section is sent out through the gate circuit which receives the output of the set / reset circuit set just before the potential is changed.

제 1 도는 본 발명에 따른 1실시예의 위상동기회로(3)를 사용한 장치의 일예로서텔레텍스트 수신 시스템을 도시한 것이다. 도면에 도시된바와 같이 본 시스템은 텔레비젼 튜너, 음극선과(CRT)등을 사용한 디스플레이장치 및 텔레텍스트 어댑터(1)를 포함하고 있는 텔레비젼 수신기(8)를 포함하고 있다. 텔레텍스트 어터(adapter)(1)는 CRT 컨트롤러(controller)(2), 문자코드 등을 기억하는 픽쳐 메모리(4), 중앙처리장치(CPU)(5), CPU(5)와 접속된 처리 메모리 (6) 및 데이타 슬라이서(7)로 구성되어 있다.1 shows a teletext receiving system as an example of an apparatus using the phase synchronization circuit 3 of one embodiment according to the present invention. As shown in the figure, the system includes a television receiver 8 including a television tuner, a display device using a cathode ray tube (CRT), and the like, and a teletext adapter 1. The teletext adapter 1 is a processing memory connected to a picture memory 4, a central processing unit (CPU) 5, and a CPU 5 that stores a CRT controller 2, a character code, and the like. (6) and data slicer (7).

제 1 도에 도시된 시스템에서 텔레비젼 수신기(8)에 포함되어 있는 텔레비젼 튜너로부터의 출력인 픽쳐신호(SIG)(VD)는 텔레텍스트(1)내에 있으며 텔레텍스트 데이타를 뽑아내어 그것을 CPU(5)에 입력하는 데이타 슬라이서(7)속으로 입력된다. 한편 CRT 컨트롤러(2)는 본 발명의 실시예에 따라 위상동기회로(3)가 갖추어져 있으며 텔레비젼 수신기(8)로부터의 둘다 입력되는 수직동기신호(V syne)와 수평동기신호(H sync)에 위상동기되어 있는 클록신호(V (SEL))를 발생한다. 텔레텍스트 데이타에 기하여 CRT컨트롤러(2)를 통하여 픽쳐 메모리(4)속에 기억되도록 픽쳐 데이타는 발생된다. CRT 컨트롤러(2)는 클록신호에 동기되어 픽쳐 메모리(4)에 기억되어 있는 픽쳐 데이타를 읽어 텔레비젼 수신기(8)에 입력되는 도트신호(SIG(DT))를 발생한다. 이 입력으로 인하여 문자와 그랙픽 픽쳐가 텔레텍스트 데이타에 응하여 텔레비젼 수신기(8)의 디스플레이 장치에 디스플레이 된다.In the system shown in FIG. 1, the picture signal SIG (VD), which is an output from the television tuner included in the television receiver 8, is in the teletext 1 and extracts the teletext data from the CPU 5 to obtain it. The data is inputted into the data slicer 7 to be input to. On the other hand, the CRT controller 2 is equipped with a phase synchronization circuit 3 according to an embodiment of the present invention, and is phased in the vertical synchronization signal V syne and the horizontal synchronization signal H sync which are both input from the television receiver 8. The synchronized clock signal V (SEL) is generated. Picture data is generated so as to be stored in the picture memory 4 via the CRT controller 2 based on the teletext data. The CRT controller 2 reads the picture data stored in the picture memory 4 in synchronization with the clock signal and generates a dot signal SIG (DT) input to the television receiver 8. Due to this input, characters and graphic pictures are displayed on the display device of the television receiver 8 in response to the teletext data.

제 2 도는 제 1 도에 있는 위상동기회로(3)의 각부에서의 파형을 보이고 있다. 위상동기회로(3)는 기본적으로 지연회로(31)와 선택회로(32)로서 구성되었다. 지연회로(31)는 클록신호(CLK) 예컨데 7.2MH_Z의 주파수를 가지며 위상이 서로 상위한 시이컨스 클록신호(K₁,K₂,K₃……K_n)를 발생하도록 순차적으로 지연되는 도트 클록신호를 발생한다.FIG. 2 shows waveforms at each part of the phase synchronization circuit 3 shown in FIG. The phase synchronization circuit 3 is basically configured as a delay circuit 31 and a selection circuit 32. The delay circuit 31 is the clock signal (CLK) e.g. dots are sequentially delayed to produce has a frequency of 7.2MH _Z phase is a high-Shi construct a clock signal with each other _{_{(K 1, K 2, K}} 3 ...... K n) Generates a clock signal.

제 1 도의 위상동기회로에서 선택회로(32)는 게이트회로 등으로 구성되어 있으며 종래의 PLL회로와 같이 페루프 구성을 채용하지 않는다. 그러므로 풀인시간을 상당히 단축시킬 수 있다. 제 2 도에 도시된바와 같이 선택회로(32)는 지연된 클록신호(K₁,K₂,K₃……K_n)중에서 외부신호 예컨대 수평동기신호(H sync)등으로 트레일링 에지(trailing edge)앞의 에지에 가장 가까운 에디타이밍을 갖는 신호 즉 도면에서 지연된 클록(k₄)을 선택하여 출력클록(V (SEL))과 동일한 것을 출력한다.In the phase synchronizing circuit of FIG. 1, the selection circuit 32 is constituted by a gate circuit and the like, and does not adopt a lumped structure as in the conventional PLL circuit. Therefore, the pull-in time can be shortened considerably. As shown in FIG. 2, the selection circuit 32 includes a trailing edge from an delayed clock signal K ₁ , K ₂ , K ₃ ... K _n as an external signal such as a horizontal synchronization signal H sync. The same signal as the output clock V (SEL) is selected by selecting a signal having the closest timing to the preceding edge, that is, the delayed clock k ₄ in the drawing.

만약 H sync의 위상이 스프트된다면 클록은 그것에 응하여 선택된다. 선택회로(32)의 동작은 제3A도 내지 제3c도에 있는 파형도를 이용하여 설명된다. 예컨데 H sync 신호가 제 2 도의 경우에서보다 더 일찍 떨어진다면 즉 제3A도의 경우에 신호(K₁)는 H sync 신호가 하강하기 직전에 하강하게 되어 K₁이 선택된다. H sync위상이 제3A도의 경우보다 더 지연된다면 즉 제3b도에서 K₂의 트레일링 에지가 K₁보다 H sync의 트레일링 에지에 더욱 가깝다. K₂의 트레일링 에지가 H sync의 것보다 뒤에 위치함으로 K₁이 제3A도에서와 같이 선택된다. 만약 H sync의 위상이 더욱 지연된다면 즉 제3C도에서 K₂의 트레일링 에지는 H sync의 트레일링에지 바로 앞에 놓이게 되어 K₂가 선택된다.If the phase of H sync is shifted, the clock is selected accordingly. The operation of the selection circuit 32 is explained using the waveform diagrams in FIGS. 3A-3C. For example, if the H sync signal falls earlier than in the case of FIG. 2, i.e. in the case of FIG. 3A, the signal K ₁ falls just before the H sync signal falls and K ₁ is selected. H sync phase is closer to the trailing edge of H sync, if more delay than the case where the 3A-degree i.e., the trailing edge of K ₂ in the Figure 3b than K _1. Since the trailing edge of K ₂ is later than that of H sync, K ₁ is selected as in FIG. 3A. If the phase of the H sync is more delay that is at the trailing edge of FIG. 3C is a K ₂ K ₂ is selected because it is placed right in front of the trailing edge of H sync.

제 4 도는 제 1 도의 위상동기회로의 상세한 회로도이다. 제 4 도 회로에서 종속 접속되는 바전기(I₁,I₂,I₃…I_2n+1)는 지연회로(31)를 구성하며, NAND게이트 (A₁,B₁,C₁,D₁;A₂,B₂,C₂,D₂; …A_n+1,B_n+1,C_n+1,D_n+1; E)는 선택회로(32)를 구성한다. E를 제외한 이들 NAND 게이트중에서 세미-코론으로 둘러쌓인 4개의 NAND게이트 각각은 예컨대(A₁,B₁,C₁,C₁)등은 선택회로의 각 유니트를 형성한다. 외부신호 예컨대 수평동 기신호 (H sync)는 각 유니트의 입력부에 있는 NAND 게이트(A₁,A₂,A₃…A_n+1)의 1개 입력에 인가되며, 2개의 다른 입력에는 2개의 유니트에 의하여 시프트되며 3개의 유니트에 걸쳐 뻗혀있는 각각의 반전기에 접속되어 있다.4 is a detailed circuit diagram of the phase synchronization circuit of FIG. In the circuit of FIG. 4, the sub-electrics I ₁ , I ₂ , I ₃ ..., I ₂ _{n + 1} , which are cascade-connected, constitute a delay circuit 31, and include NAND gates A ₁ , B ₁ , C ₁ , D ₁ ; A ₂ , B ₂ , C ₂ , D ₂ ;... A _{n + 1} , B _{n + 1} , C _{n + 1} , D _{n + 1} ; E) constitute a selection circuit 32. Of these NAND gates except E, each of the four NAND gates surrounded by semi-colon, for example, (A ₁ , B ₁ , C ₁ , C ₁ ), forms each unit of the selection circuit. An external signal such as a horizontal sync signal (H sync) is applied to one input of the NAND gates A ₁ , A ₂ , A ₃ ... A _{n +} 1 at the input of each unit, and two units to two different inputs. Connected to each inverter, which is shifted by and extends over three units.

각 유니트의 출력부에 있는 NAND 게이트(D₁,D₂…D_n+1)의 1개의 입력은 각가의 SR 플립플롭(FF₁내지 FF_n+1)출력과 지연회로의 4번째 유니트내의 반전기 출력에 접속되며 출력은 NAND게이트(E)의 입력과 접속된다. 마지막 유니트는 더미회로를 구성한다.One input of the NAND gates (D ₁ , D ₂ ... D _{n + 1} ) at the output of each unit is the respective SR flip-flop (FF ₁ to FF _{n + 1} ) outputs and half in the fourth unit of the delay circuit. It is connected to the electrical output and the output is connected to the input of the NAND gate E. The last unit constitutes a dummy circuit.

상기 유니트에 있는 NAND게이트(D_n+1)의 출력은 NAND 게이트(E)에 입력되지 않는다. 각 유니트의 SR 플립플롭의 세트입력은 동일유니트내의 입력부의 NAND 게이트 출력과 접속되며, 리세트 입력(R)은 다음 유니트내의 출력부의 NAND게이트 출력에 접속된다. 더우기 마지막 유니트 즉 더미회로내의 SR 플립플롭의 리세트 입력(R)은 지연회로의 마지막 유니트의 반전기(I_1n+7)의 출력에 접속된다. 더우기 제 4 도에서 점선으로 도시된바와 같이 지연회로내의 마지막 2개의 반전기(I_2n+6,I_2n+7)는 리세트입력(R)이 반전기(I_2n+7)의 출력과 접속되도록 생략되었다.The output of the NAND gate D _{n + 1} in the unit is not input to the NAND gate E. The set input of the SR flip-flop of each unit is connected to the NAND gate output of the input section in the same unit, and the reset input R is connected to the NAND gate output of the output section of the next unit. Moreover, the reset input R of the last unit, i.e., the SR flip-flop in the dummy circuit, is connected to the output of the inverter I _{1n + 7} of the last unit of the delay circuit. Furthermore, as shown by the dotted line in FIG. 4, the last two inverters I _{2n + 6} and I _{2n + 7} in the delay circuit have a reset input R connected to the output of the inverter I _{2n + 7} . Omitted if possible.

2개의 반전기가 생략될때 마지막 유니트내의 NAND 게이트(D_n+1)출력의 펄스폭 즉 리세트신호의 펄스폭이 감소하여 앞의 유니트의 SR 플립플롭을 형성하는 각 NAND 게이트가 고속형이 되어야만 한다.When the two inverters are omitted, the pulse width of the NAND gate (D _{n + 1} ) output in the last unit, that is, the pulse width of the reset signal, is reduced so that each NAND gate forming the SR flip-flop of the previous unit must be high speed.

다음에 제 4 도에 있는 회로의 동작을 제 5 도 내지 제 7 도에 있는 파형을 참조하여 설명하겠다. 제 5 도는 수평동기신호 (H sync)가 고레벨인 경우에 각부의 파형을 도시하였다. 제 5 도에서 V(CLK) 내지 V(I₄)에 되시된바와 같이 입력클록신호(CLK)와 각 반전기(I₁,I₂,I₃,I₄)의 출력의 파형은 반적기중 하나의 시간(

T) 예컨대 10nsec) 만큼 지연된다.Next, the operation of the circuit in FIG. 4 will be described with reference to the waveforms in FIGS. 5 to 7. 5 shows waveforms of respective parts when the horizontal sync signal H sync is at a high level. As shown in FIG. 5, V (CLK) to V (I ₄ ), the waveforms of the input clock signal CLK and the outputs of the inverters I ₁ , I ₂ , I ₃ , and I ₄ are half-duration. One time (

T), for example, 10 nsec).

제 1 유니트 회로에서 CLK와 I₃의 출력에서의 전위가 모두 고레벨에 있을 경우에만 NAND 게이트(A₁)의 출력은 저레벨이 된다. NAND 게이트(B₁,C₁)으로 구성되는 SR 플립플롭(FF₁)이 A₁출력신호가 감소하는 시간에 세트되어 SR 플립플롭의 출력점 전위 즉 B₁출력의 전위는 마지막 천이(transition)에 응하여 상승한다.The output of the NAND gate A ₁ becomes low level only when the potentials at the outputs of CLK and I ₃ are both at the high level in the first unit circuit. The SR flip-flop FF ₁ composed of the NAND gates B ₁ and C ₁ is set at a time when the A ₁ output signal decreases so that the output point potential of the SR flip-flop, that is, the potential of the B ₁ output, is the last transition. Ascend in response.

B₁출력과 I₄출력의 전위가 둘다 고레벨일때 출력부의 NAND 게이트(D₁)의 출력전위 즉 D₁출력전위가 저레벌이 되므로 I₄출력전위가 제레벨에서 고레벨로 변할때 그것이 제레벨이 된다. 동일한 방법으로 유니트의 제2단계 출력(D₂)은 그것이 유니트의 제 1 단계 D₁출력으로부터 2개 게이트의 등가 즉 2개 반전기의 등가만큼 지열될대 떨어진다. 따라서 유니트의 제 1 단계의 ST 플립플롭은 유니트의 제 2 단계의 D₂출력이 떨어질때 리세트된다. 이 시점에서 B₁출력이 저레벨로 변하며 D₁출력은 고레벨로 변한다.When the potentials of the B ₁ output and the I ₄ output are both at a high level, the output potential of the NAND gate (D ₁ ) of the output portion, that is, the D ₁ output potential is low, so when the I ₄ output potential changes from the level to the high level, it becomes the level. . In the same way the second stage output D ₂ of the unit falls off as it is geothermally equivalent to the two gates, ie the equivalent of two inverters, from the unit's first stage D ₁ output. Thus, the ST flip-flop of the first stage of the unit is reset when the D ₂ output of the second stage of the unit drops. At this point, the B ₁ output goes low and the D ₁ output goes high.

즉 유니트의 제 1 단계에서 D₁출력신호는 2개의 게이트의 지연시간과 등가의 시간주기를 갖는 부성(negative)극성의 펄스가 된다. 동일한 방법으로 유니트의 제 2 단계의 D₂출력은 2개 게이트 지연시간과 등가의 시간주기를 가지며 D₁출력신호가 상승한 후에 하강하는 부성극성의 펄스가 된다.That is, in the first stage of the unit, the D ₁ output signal becomes a negative polar pulse having a time period equivalent to the delay time of the two gates. In the same way, the D ₂ output of the second stage of the unit has a time period equivalent to the two gate delay times and becomes a negative pulse that falls after the D ₁ output signal rises.

제 6 도는 수평동기신호(H sync)가 하강할때 예컨대 반전기(I₂)의 출력 즉 I₂출력신호가 상승하는 인접하는 시점에서 각부의 파형도이다. 이 경우에 A₁출력신호 즉 NAND 게이트(A₁)의 출력은 수평동기신호(H sync)가 하강할때 고레벨이다. 제 1 단계 유니트의 SR 플립플롭은 A₁출력신호가 하가할때 세트되어 그 시점에서 B₁출력신호가 저레벨에서 고레벨로 변한다. 출력부의 NAND 게이트(D₁)의 출력으로서 D₁출력의 전위는 I₄출력의 전위가 상승할때 저레벨로 변한다. 이 경우에 제 2 단계 유니트의 입력부내의 NAND 게이트 (A₂)의 출력은 항상 고레벨이며, NAND 게이트(B₂,C₂)로 구성되어 있는 SR 플립플롭(FF₂)은 저레벨로 남아 있으므로 D₂출력의 전위 즉 제 2 단계 유니트의 출력은 고레벨로 유지된다. 제 1 단계 유니트이 SR 플립플롭이 D₂출력의 전위가 고레벨일때 리세트되지 않으므로, D₁출력의 전위 즉 제 1 단계 유니트의 출력은 저레벨로 유지 된다.FIG. 6 is a waveform diagram of each part when the horizontal synchronization signal H sync falls, for example, at an adjacent time point when the output of the inverter I ₂ , that is, the I ₂ output signal rises. In this case, the A ₁ output signal, that is, the output of the NAND gate A ₁ , is at a high level when the horizontal synchronization signal H sync falls. The SR flip-flop of the first stage unit is set to the A ₁ output signal Haga changes from that point to the high level in the low-level output signal B _1. As the output of the NAND gate D _{1 of the} output portion, the potential of the D ₁ output changes to a low level when the potential of the I ₄ output rises. In this case, the output of the NAND gate A _{2 in} the input of the second stage unit is always at a high level, and the SR flip-flop FF ₂ composed of the NAND gates B ₂ and C ₂ remains at a low level, so that D The potential of the _two outputs, that is, the output of the second stage unit, is maintained at a high level. Since the SR flip-flop of the first stage unit is not reset when the potential of the D ₂ output is high level, the potential of the D ₁ output, that is, the output of the first stage unit is maintained at the low level.

제 7 도는 수평동기신호(H sync) 근방에서 각부의 파형을 도시하고 있다. 수평동기신호의 지속시간동안 즉 수평동기신호(H sync)가 고레벨에 있는 동안 제 5도로부터 명백하듯이 각 유니트의 출력, D₁출력, D₂출력등은 2개의 게이트에 대한 지연시간과 등가의 시간만큼 순차적으로 저레벨로 변하는 파형을 갖는다. 다음에 NAND 게이트(E)의 출력(V (SEL))은 거의 전기간동안 고레벨이다. 제 6 도에 도시된바와 같이 수평동기 신호(H sync)가 고레벨에서 저레벨로 하강한후 각 유니트에서 SR 플립플롭중에 단 하나만이 세트상태에 있으며 나머지 SR 플립플롭은 리세트상태에 있다. 따라서 세트상태에 있는 SR 플립플롭의 출력전위 즉 B₁출력전위가 고레벨이며, 그외의 다른 SR 플립플롭의 모든 출력은 저레벨이다. 다음에 단 하나의 NAND 게이트 예컨데 각 유니트에 있는 출력부의 NAND 게이트(D₁)는 클록펄스를 출력하며 그외의 다른 모든 NAND 게이트의 출력은 고레벨이다. 결과적으로 수평동기신호(H sync)가 저레벌에 있는 동안 NAND 게이트 (E)의 출력(V (SEL))은 D₁출력의 클록펄스의 반전된 출력 즉 I₄출력의 클록펄스 신호이다.7 shows waveforms of respective parts in the vicinity of the horizontal sync signal H sync. During the duration of the horizontal sync signal, i.e., while the horizontal sync signal (H sync) is at high level, the output of each unit, the output of D _{1 and} output of D ₂ are equivalent to the delay time for the two gates. It has a waveform that sequentially changes to the low level as time. The output V (SEL) of the NAND gate E is then at a high level for almost all of the time. As shown in FIG. 6, only one of the SR flip-flops is in the set state and the other SR flip-flops are in the reset state after the horizontal sync signal H sync has fallen from the high level to the low level. Therefore, the output potential of the SR flip-flop in the set state, that is, the B ₁ output potential, is high level, and all outputs of the other SR flip-flops are low level. Next, only one NAND gate, for example the NAND gate (D ₁ ) of the output of each unit outputs a clock pulse, and the output of all other NAND gates is high level. As a result, the output V (SEL) of the NAND gate E is the inverted output of the clock pulse of the D ₁ output, that is, the clock pulse signal of the I ₄ output while the horizontal sync signal H sync is at a low level.

출력부의 NAND 게이트(D₁)의 1입력단자로부터 지연호로의 탭으로 소망의 위상에 따라 공급되는 클록펄스의 획득이 가능하다. 상기 방법으로 수평동기신호(H sync)가 저레벨인 주기동안 클록펄스의 한정된 위상이 한 장치로부터 출력된후에 다음의 수평동기신호(H sync)가 하강하는 시점앞의 트레일링 에지의 시점에 가장 가까운 리딩 에지를 갖는 클록펄스가 선택되며 신호(V(I₄)은 K_out와 같다.It is possible to obtain a clock pulse supplied according to a desired phase from the one input terminal of the NAND gate D _{1 of the} output section to the tap of the delay arc. In this manner, after a limited phase of the clock pulse is output from one device during a period in which the horizontal sync signal H sync is low level, it is closest to the starting point of the trailing edge before the next horizontal sync signal H sync falls. The clock pulse with the leading edge is selected and the signal V (I ₄ ) is equal to K _out .

상기 실시예로부터 지연호로의 지연시간은 클록펄스의 1주기 시간이 되어야만 한다. 지연회로를 구성하는 다수의 반전기내의 게이트수는 동작의 정도와 외부신호와 출력신호 사이의 위상오차 허용치를 고려하여 선택해야만 한다. 본 발명에 따라 다단(multi-stage) 반전기가 지연회로에 채용된다. 다단 반전기의 단수는 예컨대 CRT 컨트롤러 등에 적용될 때 항상 클 필요는 없다. 위상오차가 디스플레이 스크린상에 이상현상을 발생하지 않는한 지연회로내의 다단 반전기의 단수는 보통 정도로 유지될 수 있으며 비교적 간단한 회로로서 충분하다. 예로서 ±20ns 정도의 위상오차는 시간면에서 문제가 되지 않는다.From the above embodiment, the delay time to the delay call should be one cycle time of the clock pulse. The number of gates in the plurality of inverters constituting the delay circuit must be selected in consideration of the degree of operation and the tolerance of the phase error between the external signal and the output signal. According to the invention a multi-stage inverter is employed in the delay circuit. The number of stages of the multi-stage inverter need not always be large, for example when applied to a CRT controller or the like. As long as the phase error does not cause an abnormal phenomenon on the display screen, the number of stages of the multi-stage inverter in the delay circuit can be maintained to a moderate degree, which is sufficient as a relatively simple circuit. As an example, a ± 20 ns phase error is not a problem in terms of time.

본 발명에 다른 위상동기회로는 영상튜브(picture tube)스크린상에 채널수 등을 나타내기 위해 텔레비젼 컨트롤러(TVDC)에 채널수를 나타내는데 적용가능하다는 것은 명백하다.It is apparent that the phase synchronization circuit according to the present invention is applicable to indicating the number of channels in the television controller TVDC for indicating the number of channels and the like on the picture tube screen.

Claims

다수의 탭(tap)을 갖추고 있으며 주어진 신호에 위상 동기되도록 되어 있어 상기 다수의 탭과 상위한 위상을 갖는 지연된 클록신호를 순차적으로 발생하는 지연회로부(31), 및 세트 리세트 회로와 상기 지연회로부의 소정 탭에 대응하는 게이트 회로를 포함하고 있으며 상기 게이트 회로의 각각이 상기 세트/리세트 회로중 하나와 상기 지연된 클록신호중 하나의 출력을 수신하는 선택회로부(32)로 구성되어 있으며, 상기 동작회로의 동작은 상기 주어진 신호의 전위가 2진치(binary value)중 어느 하나에 있을 때 상기 세트/리세트 회로의 세트/리세트 동작은 상기 지연회로부(31)를 통하여 상기 클럭신호의 전송에 응하여 연속적으로 실행되며, 상기 주어진 신호의 전위가 2진치중 다른 것으로 변할때 상기 전위변화 직전에 세트된 세트/리세트 회로와 다른 세트/리세트 회로는 상기 지연회로부(31)의 대응탭의 지연된 클록신호가 상기 전위변화 직전에 세트된 상기 세트/리세트 회로의 출력은 수신하는 게이트 회로를 통하여 출력되도록 리세트상태로 유지되는 것을 특징으로 하는 위상동기회로.A delay circuit section 31 having a plurality of taps and adapted to be phase locked to a given signal to sequentially generate a delayed clock signal having a phase higher than the plurality of taps; and a set reset circuit and the delay circuit section. A gate circuit corresponding to a predetermined tap of the gate circuit, and each of the gate circuits includes a selection circuit section 32 for receiving an output of one of the set / reset circuits and the delayed clock signal. Operation of the set / reset circuit is continuous in response to transmission of the clock signal through the delay circuit section 31 when the potential of the given signal is at any one of binary values. And a set / reset circuit different from the set / reset circuit set immediately before the potential change when the potential of the given signal is changed to another of binary values. The reset circuit is maintained in the reset state so that the output of the set / reset circuit in which the delayed clock signal of the corresponding tap of the delay circuit section 31 is set just before the potential change is output through the receiving gate circuit. Phase synchronization circuit.