KR890003723B1 - Recovery time control circuits - Google Patents
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Abstract
Description
제1도는 본 발명의 복구시간 콘트롤회로도.1 is a recovery time control circuit diagram of the present invention.
제2도는 제1도의 각부 출력파형도.2 is an output waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1-6 : 플립플롭 7,8 : 시프트 레지스터1-6: flip-flop 7,8: shift register
10 : 프로세서 21,22 : 직렬 통신 콘트롤러10:
AND1-AND4 : 앤드게이트 OR1-OR7 : 오아게이트AND1-AND4: AND gate OR1-OR7: OA gate
I1-I6 : 인버터 NOR1,NOR2 : 노아게이트I1-I6: Inverter NOR1, NOR2: Noah Gate
본 발명은 프로세서에서 직렬통신 콘트롤러(Serial Communication Controller)를 이용하여 읽기동작 및 쓰기동작을 수행하는데 따른 복구시간 콘트롤(Recovery Time Contronl)회로에 관한 것으로, 특히 두개의 직렬통신 콘트롤러를 사용하여 읽기/쓰기 동작을 수행할때 컴퓨터 시스템에서 멀티유저(Multi-User)용으로 적합하도록 양 콘트롤러간의 읽기/쓰기 전환에 따른 복구지연시간을 제거함으로써 효율적인 데이타의 송수신을 수행할 수 있게 한 복구시간 콘트롤회로에 관한 것이다.The present invention relates to a recovery time control circuit for performing a read operation and a write operation using a serial communication controller in a processor, and in particular, read / write using two serial communication controllers. A recovery time control circuit that allows efficient transmission and reception of data by eliminating the recovery delay time caused by read / write switching between both controllers in a computer system to be suitable for multi-user when performing an operation. will be.
종래의 경우 두개의 직렬통신 콘트롤러를 사용하여 읽기/쓰기 작업을 수행함에 있어, 하나의 직력통신 콘트롤러에서의 읽기/쓰기동작 전환시에도 복구에 필요한 일정시간(약 1.75μs)을 지연시켜서 동작이 전환 수행되게 하였고, 또한 하나의 직렬통신 콘트롤러에서 다른 직렬통신 콘트롤러로 읽기 동작이나 쓰기동작이 전환될때도 최소 1.75μs를 지연시켜 동작 시키도록 되어있었다.In the conventional case, when performing read / write operations using two serial communication controllers, the operation is switched by delaying a predetermined time (about 1.75 μs) required for recovery even when the read / write operation is switched in one serial communication controller. It was also designed to operate with a delay of at least 1.75μs when a read or write operation was switched from one serial communication controller to another.
그러나, 이와같은 종래의 장치에 있어서는 두개 또는 그 이상의 직렬통신 콘트롤러를 사용한 모든 읽기/쓰기 동작의 전환시에 최소 1.75μs를 지연시켜서 읽기/쓰기 동작이 이루어지도록 함으로써 데이타의 입출력효율이 저하되어 멀티 유저용으로 적합치 못한 단점이 있었다.However, in such a conventional device, the read / write operation is performed by delaying at least 1.75 μs at the time of switching all read / write operations using two or more serial communication controllers, thereby lowering the input / output efficiency of the data and multi-user. There was a disadvantage that was not suitable for the dragon.
본 발명은 이와같은 종래의 단점을 감안하여, 프로세서가 버스를 통하지 않고 보드상에서 하드웨어적으로 직렬 통신 콘트롤러를 제어하게 함으로써 두개의 직렬통신 콘트롤러를 사용하여 읽기/쓰기 동작을 전환할때 생기는 지연시간을 제거하여 데이타의 입출력효율을 높이도록 창안한 것으로, 첨부한 도면에 의해 이를 상세히 설명하면 다음과 같다.In view of the above disadvantages, the present invention allows the processor to control the serial communication controller in hardware on the board rather than through a bus, thereby reducing the delay time caused by switching between read / write operations using the two serial communication controllers. The present invention was devised to increase the input / output efficiency of data by removing the same.
제1도는 본 발명의 복구시간 콘트롤 회로도로서, 이에 도시한 바와같이 프로세서(10)의 인터럽트 인지신호 출력단자및 칩인에이블 신호출력단자,가 직렬통신 콘트롤러(21),(22)의 인터럽트 인지신호 입력단자 및 칩인에이블 신호 입력단자,에 접속된 억세스 제어회로에 있어서, 상기 인터럽트 인지신호 출력단자및 칩인에이블 신호 출력단자와, 인터럽트 인지신호 출력단자및 칩인에이블 신호 출력단자를 앤드게이트(AND1),(AND2)를 각기 통해 플리플롭(1),(2)의 클럭단자(CK),(CK)에 각기 접속함과 아울러 그 칩인에이블신호 출력단자,를 인버터(I3),(I6)를 각기 통해 플립플롭(3),(4)의 클럭단자(CK),(CK)에 각기 접속하고, 상기 프로세서(10)의 데이타 인지신호 출력단자및 어드레스 스트로브 신호 출력단자를 오아게이트(OR1),(OR2)를 통해 상기 플립플롭(1,3)(2,4)의 클리어단자(CLR),(CLR)에 공통접속하며, 상기 플립플롭(1),(2)의 출력단자(Q),(Q)를 오아게이트(OR5)를 통해 시프트레지스터(I4)를 통해 시프트 레지스터(7)의 마스터 리세트단자에 접속함과 아울러 상기 인터럽트 인지신호 출력단자를 인버터(I4)를 통해 시프트 레지스터(8)의 마스터 리세트단자에 접속하고, 상기 플립플롭(1),(2)의 출력단자(Q),(Q)를 오아게이트(OR3),(OR4)의 타측 입력단자에 각기 접속함과 아울러 인버터(I1),(I2)를 각기 통해 그 오아게이트(OR3),(OR4)의 타측 입력 단자에 접속하여, 그 오아게이트(OR3),(OR4)의 출력단자를 상기 플립플롭(3),(4)의 데이타 입력단자(D),(D)에 각기 접속하며,1 is a recovery time control circuit diagram of the present invention, and as shown therein, an interrupt acknowledgment signal output terminal of the processor 10. And chip enable signal output terminal , Input signal of the
이 플립플롭(3),(4)의 출력단자(Q),(Q)를 오아게이트(OR6)의 입력단자에 접속하고, 상기 시프트레지스터(7)의 출력단자(Q)를 인버터(15)를 통해 노아게이트(NOR1),(NOR2)의 일측 입력단자에 접속함과 아울러 상기 칩인에이블 신호출력단자,를 노아게이트(NOR1),(NOR2)의 타측입력단자에 접속하여, 그의 출력단자를 상기 오아게이트(OR6)의 다른 입력단자에 접속하며, 이 오아게이트(OR6)의 출력단자를 플립플롭(5)의 클럭단자(CK)에 접속함과 아울러 상기 시프트레지스터(8)의 출력단자(Q)와 함께 오아게이트(OR7)를 통해 플립플롭(6)의 클럭단자(CK)에 접속하며, 상기 프로세서(10)의 읽기/쓰기신호 출력단자를 상기 플립플롭(5),(6)의 데이타 입력단자(D),(D)에 접속함과 아울러 상기 침입에이블 신호출력단자,를 낸드게이트(NAND1)를 통해 상기 플립플롭(6)의 클리어단자(CLR)에 접속하고, 상기 데이타 인지신호 출력단자이 플립플롭(5)의 출력단자를 상기 플립프롭(5)의 프리세트단자(CLS)에 접속하며, 이 플립플롭(5)의 출력단자(Q)를 상기 프로세서(10)의 리세트 출력단자와 함께 앤드게이트(AND3)를 통해 상기 직렬통신 콘트롤러(21),(22)의 쓰기입력단자,에 접속하고, 상기 플립플롭(6)의 출력단자를 상기 리세트 신호 출력단자와 함께 앤드게이트(AND4)를 통해 상기 직렬통신 콘트롤러(21),(22)의 읽기 입력단자,에 접속하고 구성한 것으로, 상기 시프트레지스터(7),(8)의 클럭단자(CK),(CK)에 8MHZ의 클럭신호(CLK)가 입력되게 한 것이고, 그 시프트레지스터(7),(8)는 리세트된 후 각기 1.75μs,370ns의 지연시간을 갖게 되어있고, 도면의 설명중 미설명부호 Vcc는 전원단자이다.The output terminals Q and Q of the flip-
이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.If described in detail the effects of the present invention configured as described above.
전원단자(Vcc)에 전원이 인가된 초기상태에서는 프로세서(10)의 모든 출력단자 에 고전위신호가 출력된다.All output terminals of the processor 10 in the initial state in which power is applied to the power terminal Vcc. A high potential signal is output to.
이와같은 상태에서 프로세서(10)의 칩인에이블 신호출력단자에 제2(b)도에 도시한 바와같이 저전위 신호가 출력되면, 이 저전위 신호는 직렬통신 콘트롤러(21)의 칩인에이블 신호 입력단자에 인가되므로 그 직렬통신 콘트롤러(21)는 인에이블상태로 된다. 또한, 이때 칩인에이블신호 출력단자에 출력된 저전위신호는 노아게이트(NOR1)의 일측입력단자에 인가되고, 이때 시프트레지스터(7)의 출력단자(Q)에 출력된 고전위신호가 인버터(I5)에서 저전위신호를 반전되어 그 노아게이트(NOR1)의 타측 입력단자에 인가되고 있으므로 그의 출력단자에 고전위신호가 출력되어 오아게이트(OR6)의 입력단자에 인가된다. 이에따라 그오아게이트(OR6)에서 제2(c)도에 도시한 바와같이 고전위 신호가 출력되어 플립플롭(5)의 클럭단자(CK)에 인가됨과 동시에 오아게이트(OR7)를 통해 플립플롭(6)의 클럭단자(CK)에 인가된다.In this state, the chip enable signal output terminal of the processor 10. As shown in FIG. 2 (b), when the low potential signal is output, the low potential signal is input to the chip enable signal input terminal of the
따라서, 이때 프로세서(10)의 읽기/쓰기 신호출력단자에 출력되고 있는 신호에따라 그 플립플롭(5),(6)에서 읽기 또는 쓰기 제어신호가 출력된다. 즉, 프로세서(10)의 읽기/쓰기 신호 출력단자에 읽기제어신호인 고전위신호가 출력되고 있는 상태에서는 플립플롭(5),(6)의 데이타 입력단자(D),(D)에 고전위신호가 인가되고 있으므로 그 플립플롭단자(Q)에 고전위 신호가 출력되어 앤드게이트(AND3)의 일측 입력단자에 인가되고, 플립플롭(6)의 출력단자에 저전위신호가 출력되어 앤드게이트(AND4)의 일측 입력단자에 인가된다. 그리고, 이때 프로세서(10)의 리세트신호 출력단자에 고전위신호가 출력되어 그 앤드게이트(AND3),(AND4)의 타측 입력단자에 인가되고 있으므로 앤드게이트(AND3)에서 고전위신호가 출력되고, 앤드게이트(AND4)에서 제2(e)에 도시한 바와같이 저전위 신호가 출력되며, 이와같이 앤드게이트(AND4)에서 출력된 저전위신호는 직렬통신 콘트롤러(21),(22)의 읽기신호 입력단자,에 읽기제어신호를 인가된다. 그런데, 이때 상기의 설명에서와 같이 직렬통신 콘트롤로(21)가 인에이블 상태로 되어 있으므로 그 직렬통신 콘트롤러(21)는 읽기동작을 수행하게 된다.Therefore, at this time, the read / write signal output terminal of the processor 10 The read or write control signal is output from the flip-
한편, 프로세서(10)의 읽기/쓰기신호 출력단자에 쓰기제어신호인 저전위신호가 출력되고 있는 상태에서는 플립프롭(5)의 출력단자(Q)에 저전위신호가 출력되고, 플립플롭(6)의 출력단자에 고전위신호가 출력되며, 이에따라 앤드게이트(AND3)의 출력단자에 제2(d)도에 도시한 바와같이 저전위신호가 출력되어 직렬통신 콘트롤러(21),(22)의 쓰기신호 입력단자,에 쓰기제어 신호로 인가되므로 그 직렬통신 콘트롤러(21)는 쓰기동작을 수행하게 된다.Meanwhile, the read / write signal output terminal of the processor 10 In the state where the low potential signal, which is a write control signal, is output to the output terminal Q of the flip-flop 5, the low potential signal is output, and the output terminal of the flip-
이와같은 상태에서 상기 읽기 또는 쓰기동작이 완료되어 프로세서(10)의 데이타 인지신호 출력단자에 제2(f)도에 도시한 바와같이 저전위신호가 출력되면, 그 저전위신호는 플립플롭(5)의 프리세트단자(PRS)에 인가되어 그 플립플롭(5)을 프리세트시키게 되므로 그의 출력단자(Q)에 고전위신호가 출력되고, 이에따라 앤드게이트(AND3)에서 제2(d)도에 도시한 바와같이 고전위신호가 출력된다. 또한, 이때 프로세서(10)의 어드레스 스트로브신호 출력단자에 저전위신호가 출력되고 있으므로 오아게이트(OR1),(OR2)에서 저전위신호가 출력되어 플립플롭(1-4)을 클리어시키므로 그 플립플롭(1,2),(3,4)의 출력단자(Q),(Q)에 제2(g)도, 제2(f)도에 도시한 바와같이 저전위신호가 출력된다.In this state, the read or write operation is completed and the data recognition signal output terminal of the processor 10. As shown in FIG. 2 (f), when the low potential signal is output, the low potential signal is applied to the preset terminal PRS of the flip flop 5 to preset the flip flop 5. A high potential signal is output to the output terminal Q thereof, and accordingly, a high potential signal is output from the AND gate AND3 as shown in FIG. 2 (d). In addition, at this time, the address strobe signal output terminal of the processor 10 Since the low potential signal is being output to the low potential signal at the OR gates OR1 and OR2 to clear the flip-flops 1-4, the outputs of the flip-
이와같이 플립플롭(3),(4)의 출력단자(Q),(Q)에 출력된 저전위신호는 오아게이트(OR6)의 입력단자에 인가된다.As such, the low potential signal output to the output terminals Q and Q of the flip-
이와같은 상태에서 프로세서(10)의 칩인에이블 신호출력단자(CE1)에 제 2(b)도에 도시한 바와같이 고전위신호가 출력되면, 앤드게이트(AND1)에서 고전위신호가 출력되어 플립플롭(1)의 클럭단자(CK)에 인가되므로 그의 출력단자(Q)에 제2(h)도에 도시한 바와같이 고전위 신호가 출력되고, 이 고전위신호는 오아게이트(OR5)을 통해 시프트 레지스터(7)의 마스터리세트단자에 인가되므로 1.75μs시간이 지난후에 그의 출력단자(Q)에 고전위신호가 출력된다.In this state, when the high potential signal is output to the chip enable signal output terminal CE1 of the processor 10 as shown in FIG. 2 (b), the high potential signal is output from the AND gate AND1 to flip-flop. Since it is applied to the clock terminal CK of (1), a high potential signal is output to its output terminal Q as shown in FIG. 2 (h), and this high potential signal is shifted through the OR gate OR5. Master reset terminal of register (7) The high potential signal is output to its output terminal Q after 1.75 mu s because it is applied to.
또한, 이때 프로세서(10)의 칩인에이블신호 출력단자,에 고전위신호가 출력되므로 낸드게이트(NAND1)에서 저전위신호가 출력되어 플립플롭(6)의 클리어단자(CLR)에 인가되고, 이에따라 그 플립플롭(6)의 출력단자에 고전위신호가 출력되므로 앤드게이트(AND4)의 출력단자에 제2(e)도에 도시한 바와같이 고전위신호가 출력된다.In addition, at this time, the chip enable signal output terminal of the processor 10 , Since the high potential signal is output to the NAND gate NAND1, a low potential signal is output and applied to the clear terminal CLR of the flip-
그런데, 상기 시프트레지스터(7)의 출력단자(Q)에 고저뉘신호가 출려되기 이전에 즉, 1.75μs의 지연시간 이전에 칩인에이블 선택신호 출력단자에 제2(b)도의 도시한 바와같이 다시 저전위신호가 출력되더라도 플립플롭(5),(6)의 출력단자(Q),에는 상기와 같이 계속 고전위신호가 출력된다. 즉, 이때 시프트레지스터(7)의 출력단자(Q)에 출력된 저전위신호는 인버터(I5)에서 고전위신호로 반전되어 노아게이트(NOR1),(NOR2)의 일측입력단자에 인가되므로 그의 타측입력단자에 인가되는 신호에 상관없이 그의 출력단자에 저전위신호가 출력되고, 이에따라 오아게이트(OR6)에서 저전위신호가 계속 출력되므로 플립플롭(5),(6)의 출력단자(Q),에 계속 고전위신호가 출력된다.However, before the high and low signals are outputted to the output terminal Q of the shift register 7, that is, before the delay time of 1.75 mu s, the chip enable select signal output terminal. As shown in FIG. 2 (b), although the low potential signal is output again, the output terminals Q of the flip-
이후, 시프트레지스터(7)에서 1.75μs의 지연시간이 지나 그의 출력단자(Q)에 고전위신호가 출력될때, 이 고전위신호는 인버터(I5)에서 저전위신호로 반전되어 노아게이트(NOR1),(NOR1)의 일측 입력단자에 인가되고, 이때 그 노아게이트(NOR1)의 타측입력단자에는 프로세서(10)의 칩인에이블신호 출력단자에서 출력되는 저전위신호가 인가되고 있으므로 그 노아게이트(NOR1)에서 고전위신호가 출력되고, 이에따라 오아게이트(OR6)에서 제2(c)도에 도시한 바와같이 고전위신호가 출력되어 플립플롭(5)의 클럭단자(CK)에 인가됨과 동시에 오아게이트(OR7)를 통해 플립플롭(6)의 클럭단자(CK)에 인가된다. 따라서, 상기의 설명에서와 같이 프로세서(10)의 읽기/쓰기 신호 출력단자에 고전위의 읽기제어신호가 출력되는 상태에서는 플립플롭(6)의 출력단자에 저전위신호가 출력되어 앤드게이트(AND4)에서 제2(e)도에 도시한 바와같이 저전위신호가 출력되므로, 직렬통신 콘트롤러(21)가 읽기동작을 수행하게 되고, 또한 프로세서(10)의 읽기/쓰기신호 출력단자에 저전위의 쓰기제어신호가 출력되는 상태에서는 플립플롭(5)의 출력단자(Q)에 저전위신호가 출력되어 앤드게이트(AND3)에서 제2(d)도에 도시한 바와같이 저전위신호가 출력되므로 직렬통신 콘트롤러(21)가 쓰기동작을 수행하게 된다.Then, when a high potential signal is outputted to the output terminal Q after a delay time of 1.75 mu s in the shift register 7, the high potential signal is inverted to a low potential signal at the inverter I5 to be the noah gate NOR1. Is applied to one input terminal of NOR1, and at the other input terminal of NOR1, the chip enable signal output terminal of the processor 10 is applied. Since the low potential signal outputted from is applied, the high potential signal is output from the noar gate NOR1, and accordingly, the high potential signal is output from the oragate OR6 as shown in FIG. At the same time as the clock terminal CK of (5), it is applied to the clock terminal CK of the flip-
결국, 프로세서(10)의 칩인에이블신호 출력단자에 1.75μs의 지연시간을 두지 않고 저전위의 칩인에이블 신호가 반복적으로 출력되더라도 직렬통신 콘트롤러(21)의 읽기신호 입력단자또는 쓰기신호 입력단자에는 1.75μs이상의 간격을 두고 저전위신호가 인가되어진다.As a result, the chip enable signal output terminal of the processor 10. Read signal input terminal of
한편, 프로세서(10)의 칩인에이블신호 출력단자에 저전위의 칩인에이블신호가 출력되는 경우에도 상기 칩인에이블신호 출력단자에 저전위의 칩인에이블 신호가 출력되는 경우와 동일하게 동작되어진다.On the other hand, the chip enable signal output terminal of the processor 10 The chip enable signal output terminal even when a low voltage chip enable signal is output to the The same operation as in the case of outputting a low-potential chip enable signal is performed.
그러나, 칩인에이블 신호 출력단자의 신호가 저전위에서 고전위신호로 변환된 후 1.75μs의 지연시간이 되기 이전에 칩인에이블신호 출력단자에 제2(i)도에 도신한 바와같이 저전위신호가 출력되면, 이 저전위신호는 직렬통신 콘틀로러(22)의 칩인에이블신호 입력단자에 인가되므로 그 직렬통신 콘트롤러(22)는 인에이블상태로 된다.However, the chip enable signal output terminal The chip enable signal output terminal before the signal is converted from the low potential to the high potential signal before the delay time of 1.75 μs. As shown in FIG. 2 (i), when the low potential signal is output, the low potential signal is input to the chip enable signal input terminal of the serial communication controller 22. The serial communication controller 22 is enabled because it is applied to.
또한, 이때 상기 칩인에이블신호 출력단자에 출력된 저전위신호는 인버터(I3)에서 고전위신호로 반전되어 플립플롭(3)의 클럭단자(CK)에 인가되고, 이때 그 플립플롭(3)의 데이타 입력단자)D)에는 플립플롭(1)의 출력단자(Q)에서 출력된 고전위신호가 오아게이트(OR3)를 통해 인가되고 있으므로 그 플립플롭(3)의 출력단자(Q)에 제2(j)도에 도시한 바와같이 고전위신호가 출력되고, 이 고전위신호는 오아게이트(OR6)를 통해 플립플롭(5)의 클럭단자(CK)에 인가됨과 동시에 오아게이트(OR7)를 다시 통해 플립플롭(6)의 클럭단자(CK)에 인가된다. 따라서, 이때 상기의 설명에서와 같이 프로세서(10)의 일기/쓰기신호 출력단자에 저전위의 쓰기제어 신호가 출력되는 상태에서는 플립플롭(5)의 출력단자(Q) 또는 플립플롭(6)의 출력단자의 제2(k)도에 도시한 바와같이 저전위신호가 출력되고, 즉 프로세서(10)의 읽기/쓰기신호 출력단자에 저전위의 쓰기제어신호가 출력되는 상태에서는 플립플롭(5)의 출력단자(Q)에 저전위신호가 출력되어 앤드게이트(AND3)에서 저전위신호가 출력되고, 이에따라 직렬통신 콘트롤러(22)가 쓰기동작을 수행하게되며, 또한, 프로세서(10)의 읽기에 저전위신호가 출력되어 앤드게이트(AND4)에서 저전위신호가 출력되고, 이에따라 직렬통신 콘트롤러(22)가 읽기동작을 수행하게된다.In this case, the chip enable signal output terminal. The low potential signal outputted to the inverter is inverted into a high potential signal by the inverter I3 and applied to the clock terminal CK of the flip-
이와같은 작용은 칩인에이블 신호 출력단자의 신호가 저전위어서 고전위로 변환된 후 1.75μs의 지연 시간이 도기 이전에 칩인에이블신호 출력단자에 저전위신호가 출력되는 경우에도 동일하게 된다.This effect is the chip enable signal output terminal. The chip-enabled signal output terminal before the earthenware has a delay of 1.75μs after the signal is converted to high potential due to low potential. The same applies to the case where a low potential signal is output to the.
한편, 프로세서(10)의 인터럽트 인지신호 출력단자에 저전위의 인터럽트 인지신호가 출력되며, 이 저전위신호는 직렬통신 콘트롤러(21),(22)의 인터럽트 인지신호 입력단자,에 인가되고, 또 그 저전위신호는 인버터(I4)에서 고전위신호로 반전되어 시프트레지스터(8)의 마스터 리세트단자에 인가된다.Meanwhile, the interrupt acknowledgment signal output terminal of the processor 10 An interrupt acknowledgment signal of low potential is output to the interrupt potential signal input terminal of the
따라서, 370ns의 지연시간이 지난후 시프트레지스터(8)의 출력단자(Q)에 고전위신호가 출력되고, 이 고전위신호는 오아게이트(OR7)를 통해 플립플롭(6)의 클럭단자(CK)에 인가되며, 이때 프로세서(10)의 읽기/쓰기신호 출력단자에 고전위의 읽기제어신호가 출력되므로 그 플립플롭(6)의 출력단자에 저전위신호가 출력되고, 이에따라 앤드게이트(AND4)에서 저전위신호가 출력되어 직렬통신 콘트롤러(21),(22)의 읽기신호입력단자(RD1),(RD2)에 인가되므로 그 직렬통신 콘트롤러(21),(22)는 읽기동작을 수행하게 된다.Therefore, a high potential signal is output to the output terminal Q of the
이상에서 상세히 설명한 바와같이 본 발명은 하나의 직렬통신 콘트롤러에서 다른 직렬통신 콘트롤러 읽기 또는 쓰기동작을 전환할때 1.75μs의 지연시간 없이 곧바로 그 다른 직렬통신 콘트롤러가 읽기 또는 쓰기 동작상태로 되므로 입출력데이타의 송수신효율을 향상시킬 수 있는 효과가 있게된다.As described in detail above, in the present invention, when another serial communication controller read or write operation is switched from one serial communication controller, the other serial communication controller immediately enters a read or write operation state without a delay time of 1.75 μs. There is an effect to improve the transmission and reception efficiency.
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KR880005527A (en) | 1988-06-29 |
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