KR880008294A - 자기기록 시스템용 데이타 변조 및 옥조 시스템 - Google Patents

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KR880008294A
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Abstract

내용 없음.

Description

자기기록 시스템용 데이타 변조 및 옥조 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 데이타 변조 및 복조 시스템의 제1실시예의 회로도,
제2도는 제1도에 나타낸 가변주파수 발진기의 회로도,
제3도는 제1도에 나타낸 1/3주파수 분주기의 회로도,

Claims (7)

  1. 자기기록 매체로부터 기준신호를 수신하고 상기 기준신호의 위상과 일치되는 테이타 기입주파수와 동일한 제1주파수를 갖는 제1클록펄스(CLKSYS, SCKCD)를 발생하는 제1클럭펄스 발생회로(1′)와, 상기 제1클럭펄스를 수신하고 상기 제1주파수의 2/3의 제2주파수를 갖는 제2클럭펄스 발생회로(2′,12)와 상기 제1 및 제2클럭펄스에 응답하여(1,7)엔코딩에 일치되게 기입될 데이타를 엔코드하고, (1,7)데코딩에 일치되게 독출될 다른 데이타를 데코드하는 유니트(139로 구성되어(1,7)런 길이 제한법에 일치되게 자기기록 매체로 기입하고, 그로부터 독출되는 데이타를 변조 및 복조시키기 위한 자기 기록 시스템용 데이타 변조 및 복조 시스템.
  2. 제1항에 있어서, 상기 제1클럭펄스 발생회로가 위상 록크 루프회로(Phase Locked Loop Circuit)를 포함하는 것이 특징인 자기기록 시스템용 데이타 변조 및 복조 시스템.
  3. 제1항에 있어서, 상기 제2클럭펄스 발생회로가 상기 제1클럭펄스와 상기 제1클럭펄스의 상기 제1 주파수의 1/3주파수를 갖는 게이트 펄스르르 수신하는 1/3 주파수 분주기와 상기 제1클럭펄스와 상기 게이트 펄수를 수신하여 상기 제2클럭펄스를 출력하는 것을 특징으로 하는 자기 기록시스템용 데이타 변조 및 복조 시스템.
  4. 제3항에 있어서, 상기 1/3주파수 분주기가 2개의 J-K 플립플롭들(21,22), 상기 제1클주펄스를 수신하는 클록단자들, 상기 제2플립플롭(22)의 정의 출력단자(Q)에 연결된 상기 제1플립플롭(21)의 J단자, 및 상기 제1플립플롭의 부의 출력단자(Q)에 연결된 상기 제2플립플롭의 J단자를 포함하는 것을 특징으로 하는 자기 기주시스템용 데이타 변조 및 복조 시스템.
  5. 제1항에 있어서, 상기 제2클록펄스 발생회로가 상기 제1클록펄스와 상기 제1클록펄스의 상기 제1주파수의 1/3주파수를 갖는 케이트 펄스는 수하는 1/3주파수 분주기(2′), 상기 제1클록펄스 및 상기 게이트 펄스를 수신하는 앤드게이트(125), 상기 제1클록펄스의 1사이클(∇T1)과 1.5사이클(∇T2) 사이의 시간만큼 상기 앤드게이트로부터 출력되는 신호를 지연시키는 지연회로(126) 및 상기 앤드게이트로부터 출력되는 상기 신호와 상기 지연회로부터의 지연된 신호를 수신하여 상기 제2클록펄수를 출력하는 오어게이트(127)를 포함하는 것을 특징으로 하는 자기 기록 시스템용 데이타 변조 및 변조시스템.
  6. 제5항에 있어서, 상기 1/3주파수 분주기가 2개의 J-K플립플롭(21,22),상기 제1클록스를 수신하는 클록단자들, 상기 제2플립플롭(22)의 정의 출력단자(Q)에 연결 상기 제1플립플롭(21)의 J단자, 및 상기 제1플립플롭의 부의 출력단자(Q)에 연결된 상기 제2플립플롭의 J단자를 포함하는 것을 특징으로 하는 자기 기록 시스템용 데이타 변조 및 복조시스템.
  7. 제1항에 있어서, 상기 엔코딩 및 데코딩 유니트(13)가 2비트를 갖고 상기 제2클록펄스 및 상기 라이트 데이타를 수신하는 제1쉬프트 레지스터(4), 상기 제1쉬프트 레지스터에 동작 가능하게 연결된 엔코딩 및 데코딩회로(6) 그리고 상기 엔코딩 및 데코딩회로에 동작 가능하게 연결되고, 3비트를 갖고 상기 제1클록펄스와 상기 리드 데이타를 구신하는 제2쉬프트 레지스터(5)를 포함하고, 상기 엔코딩 및 데코딩 회로는 상기 제1쉬프트 레지스터로부터 상기 라이트 데이타를 상기(1,7) 코딩에 일치되게 엔로딩하고 데이타 기입 동작이 행해질 때 상기 엔코드된 데이타를 상기 제2쉬프트 레지스터로 출력하고, 상기 엔로딩 및 데코딩회로가 상기 제2쉬프트 레지스터부터의 상기 리드 데이타를 수신하고 상기 리드 데이타를(1,7)데코딩에 일치되게 상기 리드 데이타를 데코딩하고 데이타 독출동작이 행해질 때 상기 데코드된 데이타를 상기 제1레지스터로 출력하는 것을 특징으로 하는 자기 기록 시스템용 데이타 변조 및 복조시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8713911A 1986-12-08 1987-12-07 Data modulation and demodulation system for magnetic recording system KR910002746B1 (en)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4823209A (en) * 1987-11-05 1989-04-18 Magnetic Peripherals Inc. 1,7,2,3 Encoding/decoding employing 3/2 frequency division
JPH01286626A (ja) * 1988-01-18 1989-11-17 Hitachi Ltd データ符号化方式
US5184125A (en) * 1989-06-28 1993-02-02 Digital Equipment Corporation Data encoding and demodulation system
CA2016957A1 (en) * 1989-06-28 1990-12-28 Lih-Jyh Weng Data encoding and demodulation system
EP0416930B1 (en) * 1989-09-08 1997-11-12 Fujitsu Limited Encoding and decoding circuit for run-length-limited coding
US4964107A (en) * 1990-03-14 1990-10-16 International Business Machines Corporation Relative timing precompensation of high-speed pulse signals for digital magnetic recoding
US6222525B1 (en) 1992-03-05 2001-04-24 Brad A. Armstrong Image controllers with sheet connected sensors
US6906700B1 (en) 1992-03-05 2005-06-14 Anascape 3D controller with vibration
JPH0828965B2 (ja) * 1992-09-02 1996-03-21 日本電気株式会社 電圧変換回路
US5424881A (en) 1993-02-01 1995-06-13 Cirrus Logic, Inc. Synchronous read channel
JP3193810B2 (ja) * 1993-08-31 2001-07-30 富士通株式会社 不揮発性半導体記憶装置及びその試験方法
EP0644544B1 (en) * 1993-09-21 1999-11-17 STMicroelectronics S.r.l. High-frequency pipelined RLL decoder
DE69330957T2 (de) * 1993-11-10 2002-04-04 Stmicroelectronics S.R.L., Agrate Brianza Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme
US8674932B2 (en) 1996-07-05 2014-03-18 Anascape, Ltd. Image controller
KR100370223B1 (ko) * 2001-02-05 2003-02-05 삼성전자 주식회사 데이터 기록/재생 장치 및 그 방법과 데이터 부호화 방법
JP4723756B2 (ja) * 2001-06-06 2011-07-13 日本クラウンコルク株式会社 容器蓋
US7526666B1 (en) * 2006-09-06 2009-04-28 Nvidia Corporation Derived clock synchronization for reduced skew and jitter
US10298382B2 (en) * 2016-06-23 2019-05-21 Omnivision Technologies, Inc. 1-16 and 1.5-7.5 frequency divider for clock synthesizer in digital systems
CN111405286B (zh) * 2020-03-30 2023-11-03 沈阳航空产业技术研究院有限公司 一种自适应编解码双线信息传输方法和装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2444218C2 (de) * 1974-09-16 1976-10-14 Siemens Ag Verfahren und anordnung zum darstellen von digitalen daten durch binaersignale
US3996613A (en) * 1975-10-21 1976-12-07 Sperry Rand Corporation Data recording and transmission apparatus utilizing non-consecutive zero coding
US4348640A (en) * 1980-09-25 1982-09-07 Rockwell International Corporation Divide by three clock divider with symmertical output
US4413251A (en) * 1981-07-16 1983-11-01 International Business Machines Corporation Method and apparatus for generating a noiseless sliding block code for a (1,7) channel with rate 2/3
EP0090047B1 (en) * 1981-09-25 1987-12-16 Mitsubishi Denki Kabushiki Kaisha Encoding and decoding system for binary data
US4488142A (en) * 1981-12-31 1984-12-11 International Business Machines Corporation Apparatus for encoding unconstrained data onto a (1,7) format with rate 2/3
US4503420A (en) * 1982-05-07 1985-03-05 Digital Equipment Corporation Arrangement for encoding and decoding information signals
JPH07118657B2 (ja) * 1985-04-15 1995-12-18 三菱電機株式会社 2進デ−タ符号化及び復号化方式
US4688016A (en) * 1985-06-13 1987-08-18 International Business Machines Corporation Byte-wide encoder and decoder system for RLL (1,7) code
US4675652A (en) * 1986-04-11 1987-06-23 Quantum Corporation Integrated encoder decoder for variable length, zero run length limited codes

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Publication number Publication date
EP0583014A1 (en) 1994-02-16
EP0536816A1 (en) 1993-04-14
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DE3789815D1 (de) 1994-06-16
US4866544A (en) 1989-09-12
EP0271317A3 (en) 1989-11-15
JPS63144465A (ja) 1988-06-16
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EP0271317A2 (en) 1988-06-15
DE3789815T2 (de) 1994-08-18
DE3789050T2 (de) 1994-06-01
JPH061608B2 (ja) 1994-01-05
EP0271317B1 (en) 1994-02-09
EP0583014B1 (en) 1996-09-04
EP0536816B1 (en) 1994-05-11
DE3751898D1 (de) 1996-10-10
DE3789050D1 (de) 1994-03-24

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