JPH05236031A - データ伝送方式 - Google Patents

Abstract

(57)【要約】 【目的】 データ復調回路を簡単でかつＩＣ化に適した
回路構成とすることができるようにする。 【構成】 ディジタルデータ（図１（ａ））の“１”，
“０”ビットの境界で、キャリア信号の１／２周期の時
間幅が変調前の１／２周期の時間幅Ｔの２倍２Ｔとする
（図１（ｂ））。かかるキャリア信号からディジタルデ
ータを復調する場合には、まず、このキャリア信号を波
形成形し（図１（ｃ））、時間幅が２Ｔとなる１／２周
期を検出してエッジパルス（図１（ｄ））を形成し、こ
のエッジパルスでレベルが反転するデータを作成する
（図１（ｅ））。このデータがキャリア信号（図１
（ｂ））から復調されたディジタルデータである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非接触型ＩＣカード等
の非接触型情報媒体を使用するシステムなどに用いて好
適なデータ伝送方式に関する。

【０００２】

【従来の技術】送、受信装置間を無線でデータ伝送する
場合、高周波のキャリア信号を用い、このキャリア信号
をディジタルデータで変調して伝送する。近年注目され
るようになってきた非接触型ＩＣカードを用いるＩＣカ
ードシステムにおいても、非接触型ＩＣカードとリーダ
ライタとに設けられているコイルを磁気結合することに
より、これら間のデータ伝送路が形成されるようにした
ものであるから、これら間のデータ伝送もディジタルデ
ータでキャリア信号を変調することによって行なわれ
る。

【０００３】以下、非接触型ＩＣカードを用いたＩＣカ
ードシステムの一例を図１３により説明する。但し、同
図において、１は外部インターフェイス、２はリーダラ
イタ、３は非接触型ＩＣカード、４はデータ処理回路、
５は変調回路、６はドライブ回路、７は結合コイル、８
は受信回路、９はクロック発生回路、１０は結合コイ
ル、１１は整流回路、１２は電源回路、１３は送信回
路、１４は受信回路、１５はクロック生成回路、１６は
データ処理回路、１７はリセット発生回路、１８はメモ
リである。

【０００４】リーダライタ２から非接触型ＩＣカード
（以下、単にＩＣカードという）３にデータを送る場合
には、ホスト（図示せず）等から外部インターフェイス
１を介してデータがリーダライタ２に供給される。リー
ダライタ２においては、このデータが、クロック発生回
路９からのクロックで動作するデータ処理回路４で処理
された後、変調回路５に供給され、クロック発生回路９
からの高周波のクロック信号をキャリア信号として変調
する。変調されたキャリア信号（以下、変調キャリア信
号という）はドライブ回路６を介して結合コイル７に供
給される。

【０００５】このとき、ＩＣカード３はリーダライタ２
に装着されており、リーダライタ２の結合コイル７とＩ
Ｃカード３の結合コイル１０とが磁気結合されている。

【０００６】そこで、ＩＣカード３では、結合コイル
７，１０を介して変調キャリア信号が供給される。この
変調キャリア信号は整流回路１１で整流され、電源回路
１２に供給されてＩＣカード３の各部に必要な電源電圧
が生成される。また、整流回路１１の出力信号は受信回
路１４とクロック生成回路１５とに供給され、データが
復調されるとともにクロックが生成される。復調された
データは、クロック生成回路１５からのクロックやリセ
ット発生回路１７からのリセット信号等によって動作す
るデータ処理回路１６で処理された後、メモリ１８に書
き込まれる。

【０００７】ＩＣカード３からリーダライタ２にデータ
が送られる場合には、リーダライタ２において、変調回
路５から無変調のキャリア信号が出力され、ドライブ回
路６、結合コイル７，１０を介してＩＣカード３に供給
される。ＩＣカード３では、上記と同様、このキャリア
信号は整流回路１１で整流されて電源回路１２に供給さ
れ、所定の電源電圧が生成される。また、クロック生成
回路１５で整流回路１１の出力信号からクロックが生成
される。これにより、データ処理回路１６が動作する。

【０００８】一方、メモリ１８から読み出されたデータ
は、ＣＰＵ等からするデータ処理回路１６で処理された
後、送信回路１３に供給される。送信回路１３は例えば
負荷抵抗とスイッチとからなり、このスイッチがデータ
の“１”，“０”ビットに応じてオン、オフする。

【０００９】リーダライタ２においては、送信回路１３
のスイッチがオン、オフすると、結合コイル７の両端子
からこの結合コイル７側をみた負荷が変動し、これに応
じて結合コイル７に流れるキャリア電流の振幅が変動す
る。即ち、このキャリア電流は送信回路１３に供給され
るデータによって振幅変調される。この振幅変調された
キャリア電流は受信回路８で検出され、データが復調さ
れる。このデータは、データ処理回路４で処理された
後、外部インターフェイス１からホスト等に送られる。

【００１０】

【発明が解決しようとする課題】上記のようなＩＣカー
ドシステムにおいては、ＩＣカード３において、リーダ
ライタ２から送られるキャリア信号から電源電圧を生成
するものであるから、安定な電源電圧を得るためには、
このキャリア信号の振幅が一定であることが好ましい。
そこで、リーダライタ２からＩＣカード３にデータを送
る場合、変調回路５の変調方式を周波数変調方式や位相
変調方式等のキャリア信号の振幅を一定とする変調方式
とすれば、かかるデータ伝送において、ＩＣカード３に
供給されるキャリア信号の振幅を一定とすることができ
る。

【００１１】ところで、このようにディジタルデータで
周波数変調もしくは位相変調されたキャリア信号を復調
するために、従来、ＰＬＬ（フェーズ・ロックド・ルー
プ）が用いられるのが一般的であった。周波数変調され
たキャリア信号の場合、ＰＬＬのローパスフィルタから
復調されたディジタルデータが得られ、位相変調された
キャリア信号の場合、発振回路の発振周波数をキャリア
周波数の２倍とし、その出力信号の２分周信号とキャリ
ア信号との位相比較回路から復調されたディジタルデー
タが得られる。

【００１２】しかし、かかるＰＬＬを非接触型ＩＣカー
ドに組み込んでＩＣ化する場合、そのローパスフィルタ
等によってＩＣ回路が大型、かつ高価なものとなり、好
ましいものではなかった。

【００１３】本発明の目的は、かかる問題を解消し、簡
単かつ安価な手段でもって変調キャリア信号からディジ
タルデータを復調可能とするデータ伝送方式を提供する
ことにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディジタルデータの“１”，“０”ビッ
トの境界でキャリア信号の周期を無変調時よりも拡げ
る。

【００１５】

【作用】キャリア信号の周期を判定し、その周期が他の
期間よりも長いとき、ディジタルデータの“１”，
“０”ビットの境界と判定する。かかる周期の判定手段
としては、キャリア信号の無変調時の周期よりも長く、
拡げられた該周期よりも短かい時定数の再トリガマルチ
バイブレータ等簡単な構成の回路を用いることができ
る。

【００１６】

【実施例】以下、本発明の実施例を図面によって説明す
る。図１は本発明によるデータ伝送方式の一実施例を示
す説明図である。この実施例を図１３に示したＩＣカー
ドシステムに適用した場合について説明すると、データ
処理回路４から出力される図１（ａ）に示すディジタル
データに対し、変調回路５からは図１（ｂ）に示す変調
キャリア信号が出力される。この変調キャリア信号は、
変調前の１／２周期をＴとすると、ディジタルデータ
（図１（ａ））の“１”，“０”ビットの境界で１／２
周期が変調前の１／２周期の２倍、即ち、２Ｔに拡げら
れる。ここでは、ディジタルデータのかかる境界から１
サイクル分１／２周期が２Ｔに拡張されている。変調キ
ャリア信号のこの部分以外では、１／２周期が変調前の
長さＴに保たれる。

【００１７】このような変調を行なう変調回路５の一具
体例を図２に示す。但し、１９は２分周回路、２０はセ
レクタであり、図１に対応する部分には同一符号をつけ
ている。

【００１８】同図において、クロック発生回路９から出
力される１／２周期がＴと一定のクロックはセレクタ２
０に供給されるとともに、２分周回路１９で分周されて
１／２周期が２Ｔのクロックとなり、セレクタ２０に供
給される。一方、データ処理回路４からは、図１（ａ）
に示すディジタルデータの“１”，“０”ビットの境界
毎に、クロック発生回路９から出力されるクロックの２
周期４Ｔの幅のセレクト信号が出力される。セレクタ２
０は通常クロック発生回路９からのクロックを選択する
が、データ処理回路４からセレクト信号が供給される
と、その信号期間２分周回路１９の出力クロックを選択
する。これにより、セレクタ２０からは図１（ａ）に示
す変調キャリア信号が得られる。

【００１９】かかる変調キャリア信号は、図１３におい
て、ドライブ回路６、結合コイル７，１０を介して非接
触型ＩＣカード３に供給される。非接触型ＩＣカード３
では、整流回路１１で整流された後、受信回路１４に供
給され、ディジタルデータに復調されるが、この復調動
作を図１によって説明する。

【００２０】図１（ｂ）に示す変調キャリア信号が整流
回路１１で整流されて受信回路１４に供給され、まず、
この変調キャリア信号が波形成形される。この波形成形
された変調キャリア信号を図１（ｃ）に示すが、ここで
は、簡単な波形で図示するために、図１（ｂ）の波形を
直接波形成形したように示している。

【００２１】次に、図１（ｃ）に示す変調キャリア信号
の各１／２周期の時間長を検出し、その１／２周期が２
Ｔのとき、図１（ｄ）に示すように、パルス（以下、エ
ッジパルスという）を発生させる。ここでは、変調キャ
リア信号で２Ｔの１／２周期が２回続くので、エッジパ
ルスは２回続けて発生する。そして、エッジパルスが２
回続けて発生したとき図１（ｅ）に示すようにレベルが
反転するデータを形成する。このデータが変調キャリア
信号（図１（ｂ））から復調されてディジタルデータで
ある。

【００２２】以上の復調動作をなす復調回路の一具体例
を図３に示す。但し、２１は波形成形回路、２２は再ト
リガマルチバイブレータ、２３はデータ形成回路であ
る。

【００２３】同図において、波形成形回路２１では図１
（ｃ）に示した変調キャリア信号が形成される。再トリ
ガマルチバイブレータ２２は時定数ＴＭがＴ＜ＴＭ＜２
Ｔに設定され、図１（ｃ）に示した変調キャリア信号の
各エッジでトリガされる。再トリガマルチバイブレータ
２２は、上記の時定数ＴＭを有しているから、図１
（ｄ）で示すエッジパルスを出力する。続けて発生する
２つのエッジパルスの時間間隔は２Ｔである。

【００２４】データ形成回路２３は、２Ｔ間隔でエッジ
パルスが供給されたとき、レベル反転するデータを形成
する。かかるデータ形成回路２３としては、例えばエッ
ジパルスを２Ｔだけ遅延する遅延回路と、入力されるエ
ッジパルスと遅延回路で遅延されたエッジパルスとが一
致したときトリガパルスを発生するアンドゲートと、こ
のトリガパルスでトリガされるＴ型フリップフロップ回
路とで構成することができる。

【００２５】以上のように、復調回路としては、ＰＬＬ
を用いることなく、簡単でかつＩＣ化に適した回路構成
のものを用いることができる。また、変調回路としても
同様である。

【００２６】なお、ディジタルデータを図１（ｂ）に示
すようなキャリア信号として伝送する場合には、初期ビ
ットとして“０”もしくは“１”ビットの予め決められ
たビットを伝送し、また、データ形成回路２３では、こ
の初期ビットに合わせて初期状態を設定する。これによ
り、常に正しくディジタルデータが復調される。

【００２７】上記実施例では、ディジタルデータの
“１”，“０”の境界でキャリア信号の１サイクル分の
時間幅を２倍としたが、図４に示すように、１／２サイ
クル分を時間幅伸長するようにしてもよい。但し、図４
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）の信号は図１
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）の信号に夫々
対応する。この場合には、変調回路としては、基本構成
は図２と同様であるが、２分周回路１９の代りに反転回
路を用い、また、データ処理回路４から出力されるセレ
ト信号はクロック発生回路９からのクロックの１周期２
Ｔに等しいパルス幅とする。

【００２８】かかる変調キャリア信号の復調は図１に示
した実施例と同様になされるが、エッジパルスは、図４
（ｄ）に示すように、単発で発生する。このために、図
３に示すような復調回路を用いる場合、データ形成回路
２３としてはＴ型フリップフロップ回路を用いることが
でき、これによって、図４（ｅ）に示すように、元のデ
ィジタルデータが得られる。

【００２９】以上のようにして、この実施例において
も、図１に示した実施例と同様の効果が得られる。

【００３０】図５は本発明によるデータ伝送方式のデー
タ復調をより容易化しうるさらに他の実施例を示す説明
図である。この実施例は、ディジタルデータの“１”，
“０”ビットの境界で所定期間変調キャリア信号を一定
レベルに保持され、このレベルは“０”ビットから
“１”ビットに移るとき逆に“１”ビットから“０”ビ
ットに移るときとで異ならせるものである。図５におい
ては、変調キャリア信号は、ディジタルデータの“０”
ビットと“１”ビットとで位相が１８０°異なるように
位相変調されており、さらに、レベルが一定に保持され
る上記所定期間を、変調キャリア信号の周期をＴ′とし
て、２Ｔ′の時間長として、そのレベルを“０”ビット
から“１”ビットに移るときには“Ｌ”（低レベル）、
逆に“１”ビットから“０”ビットに移るときには
“Ｈ”（高レベル）としている。

【００３１】かかる変調キャリア信号においても、ディ
ジタルデータの“０”，“１”ビットの境界で、“Ｌ”
または“Ｈ”の期間では、通常部の周期がＴ′であるの
に対し、２Ｔ′に拡大している。

【００３２】かかるディジタルデータを受信する側で
は、レベルが一定となる２Ｔ′の時間長の期間のレベル
を検出することにより、ディジタルデータを復調するこ
とができる。この実施例では、かかる２Ｔ′の時間長の
期間のレベルによって“０”，“１”ビットが判別でき
るため、変調キャリア信号の位相変調は利用していない
が、このように変調キャノア信号をディジタルデータで
位相変調しておけば、位相復調回路を用いた受信部でも
ディジタルデータの復調が可能となる。

【００３３】図６はかかる変調キャリアを生成する変調
回路の一具体例を示すブロック図であって、２４，２５
はＤ−ＦＦ（Ｄ型フリップフロップ回路、２７〜２９は
インバータ、３０，３１はアンドゲート、３２はオア回
路、３３はＥＸ−ＯＲ排他的オア回路、３４はアンドゲ
ード、３５はＤ−ＦＦ）であり、図１３に対応する部分
には同一符号をつけている。

【００３４】また、図７は図６の各部の信号を示すもの
であって、図６に対応する信号には同一符号をつけてい
る。

【００３５】この具体例は図１３の変調回路５としたも
のであって、図６において、データ処理回路４（図１
３）からのディジタルデータＤＡＴＡはＤ−ＦＦ２４の
Ｄ入力となり、クロック発生回路９（図１３）からの周
期Ｔ′のクロックφの立上りエッジでラッチされる。従
って、Ｄ−ＦＦ２４からは、図７に示すように、クロッ
クφに位相同期したディジタルデータＤＡＴＡ′が得ら
れる。

【００３６】Ｄ−ＦＦ２４からのディジタルデータＤＡ
ＴＡ′は、Ｄ−ＦＦ２５において、クロックφの立上り
エッジでラッチされる。これにより、このＤ−ＦＦ２５
からは、ディジタルデータＤＡＴＡ′よりもクロックφ
の１周期分遅れたディジタルデータが出力される。この
ディジタルデータはディジタルデータＤＡＴＡ′ととも
にＥＸ−ＯＲ回路３３に供給される。これにより、ＥＸ
−ＯＲ回路３３からは、ディジタルデータＤＡＴＡ′の
エッジ毎に、クロックφの１周期長の“Ｌ”のエッジパ
ルスＥＧが得られる。

【００３７】一方、Ｄ−ＦＦ２４から出力されるディジ
タルデータＤＡＴＡ′は、アンドゲート３０に供給され
るとともに、インバータ２８で反転されてアンドゲート
３１に供給される。また、クロックφも、アンドゲート
３１に供給されるとともに、インバータ２９で反転され
てアンドゲート３０に供給される。従って、アンドゲー
ド３０では、ディジタルデータ３０がクロックφの反転
をクロックφ（−）でサンプリングされ、アンドゲート
３１では、ディジタルデータ３０の反転データがクロッ
クφでサンプリングされる。アンドゲート３０，３１の
出力はオア回路３２で加算される。

【００３８】いま、ディジタルデータＤＡＴＡ′の
“Ｈ”期間が“０”ビット、“Ｌ”期間が“１”ビット
とすると、アンドゲート３０はディジタルデータＤＡＴ
Ａ′の“０”ビットを反転クロックφ（−）でサンプリ
ングし、アンドゲート３１はディジタルデータの“１”
ビットをクロックφでサンプリングしたことになる。従
って、オア回路３２からは、ディジタルデータＤＡＴ
Ａ′の“０”ビットと“１”ビットとで位相が１８０°
異なる変調信号が得られる。この位相の反転時点はディ
ジタルデータＤＡＴＡ′の“０”，“１”ビットの境界
となる。従って、このオア回路３２の出力信号はいわゆ
るＰＳＫ（フェーズ・シフト・キーイング）信号であ
る。

【００３９】クロック発生回路９（図１３）からは、ク
ロックφの２倍の周波数のクロック２φも供給される。
このクロック２φは立上りエッジがクロックφの立下り
エッジと同期しており、インバータ２７で反転される。
インバータ２７から出力される反転クロック２φ（−）
は、ＥＸ−ＯＲ回路３３からのエッジパルスＥＧととも
にアンドゲート３４に供給され、このエッジパルスＥＧ
のパルス期間の反転クロック２φ（−）が除かれる。

【００４０】Ｄ−ＦＦ３５はオア回路３２からのＰＳＫ
信号をＤ入力とし、アンドゲート３４からのクロック２
φ（−）′の立上りエッジでサンプルホールドする。こ
れにより、Ｄ−ＦＦ３５のＱ端子からは、図５で説明し
た変調キャリア信号Ｍ−ＰＳＫが得られる。

【００４１】なお、Ｄ−ＦＦ３５のＱ（−）端子からは
この変調キャリア信号Ｍ−ＰＳＫ信号の反転信号が出力
され、これと変調キャリア信号Ｍ−ＰＳＫとがドライバ
６に供給される。ドライバ６では、これら信号によって
別々のスイッチがオン、オフし、これにより、変調キャ
リア信号Ｍ−ＰＳＫの電流がコイル７に流れることにな
る。

【００４２】次に、図５に示した変調キャリア信号の復
調について説明する。図８は復調回路の一具体例の一部
を示す図であって、３６，３７は遅延回路、３８，３９
はアンドゲートである。

【００４３】同図において、ここでは、遅延回路とアン
ドゲートからなる回路が２個直列接続されているものと
する。図５に示した変調キャリア信号Ａは、アンドゲー
ト３８に供給されるとともに、遅延回路３６でｔＤだけ
遅延されてアンドゲート３８に供給される。図示するよ
うな回路構成の場合、この遅延回路ｔＤは、 ０＜ｔＤ＜Ｔ′／２ に設定される。従って、アンドゲート３８からは、変調
キャリア信号Ａよりも立上りエッジがｔＤだけ遅れ、立
下りエッジは変調キャリア信号Ａと一致した信号Ｂが得
られる。この信号Ｂは、各“Ｈ”期間が変調キャリア信
号よりもτＤだけ短かくなる。

【００４４】アンドゲート３８の出力信号Ｂはアンドゲ
ート３９に供給されるとともに、遅延回路３７でｔＤ′
だけ遅延されたアンドゲート３９に供給される。この遅
延回路３７の遅延量ｔＤ′は、 Ｔ′／２−ｔＤ＜ｔＤ′＜Ｔ′／２＋ｔＤ に設定される。これによると、アンドゲート３８の出力
信号Ｂのうちの時間幅が（Ｔ′／２−τＤ）以下の
“Ｈ”部分は除かれてしまう。

【００４５】そこで、いま、図９（ａ）に示すように、
変調キャリア信号Ａのうちの時間τＴ′だけ“Ｈ”とな
る部分（ディジタルデータが“１”ビットから“０”ビ
ットに移る部分）についてみると、遅延回路３６の出力
信号は図９（ｂ）に示すようになり、従って、アンドゲ
ート３８の出力信号Ｂは図９（ｃ）に示すようになる。
そこで、遅延回路３７の出力信号は図９（ｄ）に示すよ
うになり、この結果、アンドゲート３９からは、図９
（ｅ）に示すように、２Ｔ′の“Ｈ”期間の信号が得ら
れる。即ち、アンドゲート３９の出力信号は、変調キャ
ャリア信号Ａのディジタルデータが“１”ビットから
“０”ビットに移ったタイミングを表わす。

【００４６】ディジタルデータが“０”ビットから
“１”ビットに移るときの２Ｔ′の“Ｌ”期間では、図
８に示す手段では信号が得られない。これを可能とする
ためには、図８と同一構成の手段を設け、これの入力と
して変調キャリア信号を反転したものとすればよい。か
かる手段の出力信号によってフリップフロップ回路をリ
セットし、図８の出力信号でのこのフリップフロップ回
路をセットすることにより、元のディジタルデータが得
られる。

【００４７】いま、図８に示すような遅延回路とアンド
ゲートからなる回路をｎ段従続接続し、これら遅延回路
の遅延量の合計をＴＤとすると、変調キャリア信号の
“１”，“０”ビット部分（Ｔ′／２周期部分）が除か
れ、かつ“１”，“０”ビットの境界の２Ｔ′期間部分
が必ず残るためには、 Ｔ′／２＜ＴＤ＜２Ｔ′ であればよい。そこで、総遅延量ＴＤを変調キャリア信
号の周期Ｔ′に設定しようとした場合、そのバラツキは
−５０％〜＋１００％の範囲で許容されることになる。

【００４８】“１”，“０”ビットの境界部をＴ′の時
間幅とした場合には、 Ｔ′／２＜ＴＤ＜Ｔ′ となり、ＴＤ＝２／３×Ｔ′とすると、そのバラツキは
−２５％〜＋５０％で許容されるが、２Ｔ′の時間幅と
したときよりも許容範囲が狭くなる。一般に、“１”，
“０”ビットの境界での信号の時間幅を大きくすればす
る程総遅延量ＴＤのバラツキの許容範囲は大きくなる。
この場合、“１”，“０”ビットでの変調部分の位相は
１８０°異ならなければならないことから、“１”，
“０”ビットの境界での信号の時間幅は変調キャリア信
号の周期Ｔ′の整数倍でなければならない。

【００４９】一方、この“１”，“０”ビットの境界で
の信号の時間幅を大きくとると、この信号は一定レベル
であるから、変調キャリア信号のこの部分で長い期間直
流成分が存在することになる。このため、かかる変調キ
ャリア信号をリーダライタ、ＩＣカード間で伝送する
と、コイルを介して伝送するため、この直流成分が送ら
れず、その部分で大きく変調キャリア信号の中心レベル
が変動して歪みが生ずる。このために、“１”，“０”
ビットの境界での信号の時間幅を余り長くすることがで
きず、上記総遅延量ＴＤのバラツキの許容範囲からみ
て、２Ｔ′にすることが適当である。

【００５０】図１０は図５に示した変調キャリア信号の
復調手段の他の具体例を示すブロック図であって、４０
〜４３は遅延回路、４４，４５はアンドゲート、４６は
ＳＲ−ＦＦ（セット・リセット型フリップフロップ回
路）である。

【００５１】図８にした具体例は、“１”，“０”ビッ
トの境界での“Ｈ”，“Ｌ”の信号毎に設けるものであ
ったが、図１０に示す具体例は、遅延回路を共用してこ
れら“Ｈ”，“Ｌ”の信号を検出できるようにしたもの
である。ここでは、４個の遅延回路が用いられている
が、２個以上であれば任意でよい。

【００５２】図５に示した変調キャリア信号Ａは、直接
アンドゲート４４に、また、反転されてアンドゲート４
５に夫々供給されるとともに、遅延回路４０〜４３で順
次時間ｔＤずつ遅延される。これら遅延回路４０〜４３
の出力信号は直接アンドゲート４４に供給され、また、
夫々反転されてアンドゲート４５に供給される。

【００５３】遅延回路４０〜４３の遅延量ｔＤを適宜設
定することにより、図８に示した具体例と同様にして、
アンドゲート４４から変調キャリア信号Ａにおける
“１”，“０”ビットの境界での“Ｈ”の信号が検出さ
れ、アンドゲート４５から同様に“Ｌ”の信号が検出さ
れる。ＳＲ−ＦＦ４６はアンドゲート４４の出力信号に
よってセットされ、アンドゲート４５の出力信号にょっ
てリセットされる。これにより、ＳＲ−ＦＦ４６のＱ端
子からは、変調キャリア信号Ａから復調されたディジタ
ルデータが出力されることになる。

【００５４】なお、遅延回路４０〜４３の遅延量は互い
に異なるものであってもよく、夫々をアンドゲート４
４，４５から変調キャリア信号の“１”，“０”の境界
だの信号が得られるように設定すればよい。いずれにし
ても、遅延回路４０〜４３の総遅延量のバラツキの許容
範囲は上記のようになる。

【００５５】図１１は図５にした変調キャリア信号の復
調手段のさらに他の実施例を示すブロック図であって、
４７，４８は電流源、４９はコンデンサ、５０はアン
プ、５１はＬＰＦである。

【００５６】同図において、電流源４７は変調キャリア
信号“Ｈ”期間でオンし、電流源４８はその“Ｌ”期間
でオンする。変調キャリアＡの“Ｈ”期間では、電流源
４７からコンデンサ４９に充電電流が流れてその充電電
圧が高くなり、変調キャリアＡの“Ｈ”期間では、コン
デンサ４９から電流源４８に放電電流が流れてその充電
電圧が低くなる。

【００５７】そこで、図１２（ａ）に示す変調キャリア
信号Ａが入力されると、図１２（ｂ）に示すように、
“１”，“０”ビットのＴ′周期の期間では、Ｔ′／２
期間単位でコンデンサ４９が交互に充放電するから、コ
ンデンサ４９の充電電圧はこのＴ′／２期間の周期で変
化するが、“１”ビットから“０”ビットに移る境界で
の“Ｈ”の２Ｔ′期間では、コンデンサ４９の充電電圧
は大きく上昇し、また、“０”ビットから“１”ビット
に移る境界での“Ｌ”の２Ｔ′期間では、コンデンサ４
９の充電電圧は大きく下降する。従って、コンデンサ４
９の充電電圧を、アンプ５０で増幅した後、ＬＰＦ５１
に供給して高周波成分を除去することにより、図１２
（ｃ）に示すように、“１”ビットで“Ｌ”，“０”ビ
ット“Ｈ”となる元のディジタルデータが得られる。

【００５８】以上のように、図５に示した変調キャリア
信号に対しても、ＰＬＬを用いることなく、簡単でかつ
ＩＣ化に適した回路構成のものを用いることができる。

【００５９】なお、図５に示した実施例では、変調キャ
リア信号は、“１”，“０”ビットで異なる位相とする
ＰＳＫ変調されたものとしたが、この実施例では、これ
ら“１”，“０”ビットの境界での信号のレベルで
“０”，“１”ビットを判別できるから、必ずしもＰＳ
Ｋ変調を用いる必要がない。但し、この場合には、変調
キャリア信号の位相は一定であるから、“１”，“０”
ビットの境界での信号の時間幅は、 ＮＴ′＋Ｔ′／２（但し、Ｎ＝１，２，３……） となる。この場合も、図８、図１０及び図１１に示した
手段によってディジタルデータの復調が可能であり、上
記のように、図８、図１０での遅延回路の総遅延量のバ
ラツキの許容範囲、伝送される変調キャリア信号の歪み
などを考慮して、“１”，“０”ビットの境界の信号の
時間幅を３Ｔ′／２（Ｎ＝１）とするのが適当である。

【００６０】以上、本発明の実施例を説明したが、本発
明はこれら実施例のみに限定されるものではない。例え
ば、上記実施例はＩＣカードシステムに適用したもので
あったが、本発明はＩＣカードシステム以外のシステム
にも適用可能であることはいうまでもない。また、キャ
リア信号の１／２周期の拡張時間幅を変調前の２倍とし
たが、これに限るものではない。

【００６１】また、上記実施例では、カード型の非接触
型情報媒体を例として説明したが、ペンダント型あるい
はコイン型情報媒体においても良好に適用できる。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
復調回路として、簡単でかつＩＣ化に適した回路構成の
ものとすることができる。

【図面の簡単な説明】

【図１】本発明によるデータ伝送方式の一実施例を示す
説明図である。

【図２】図１に示した実施例のための変調回路の一具体
例を示すブロック図である。

【図３】図１に示した実施例のための復調回路の一具体
例を示すブロック図である。

【図４】本発明によるデータ伝送方式の他の実施例を示
す説明図である。

【図５】本発明によるデータ伝送方式の他の実施例を示
す説明図である。

【図６】図５に示した実施例のための変調回路の一具体
例を示すブロック図である。

【図７】図６の各部の信号を示す波形図である。

【図８】図５に示した実施例のための復調回路の一具体
例を示すブロック図である。

【図９】図８に示した具体例の動作を示すタイミング図
である。

【図１０】図５に示した実施例のための復調回路の他の
具体例を示すブロック図である。

【図１１】図５に示した実施例のための復調回路のさら
に他の具体例を示すブロック図である。

【図１２】図１１の各部の信号を示す波形図である。

【図１３】非接触型ＩＣカードによるＩＣカードシステ
ムの例を示すブロック図である。

【符号の説明】

２ リーダライタ ３ 非接触型ＩＣカード ５ 変調回路 ７，１０ 結合コイル １４ 受信回路 Ｔ 復調前のキャリア信号の１／２周期の時間幅 Ｔ´ 復調前のキャリア信号の１周期の時間幅

フロントページの続き (72)発明者 竹内 隆 東京都港区虎ノ門一丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 (72)発明者 家木 俊温 東京都港区虎ノ門一丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 “１”，“０”ビットからなるディジタ
   ルデータでキャリア信号を変調して伝送するものであっ
   て、 該キャリア信号は、該ディジタルデータの“１”，
   “０”ビットの境界で変調され、該境界での周期が他の
   部分での周期よりも拡大されていることを特徴とするデ
   ータ伝送方式。