KR880000913Y1 - High speed schmitt triger circuit using p-type mos - Google Patents
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Abstract
내용 없음.No content.
Description
제1(a)도는 통상의 슈미트 트리거회로의 트리거 레벨전압을 보인 곡선도.FIG. 1 (a) is a curve diagram showing the trigger level voltage of a normal Schmitt trigger circuit.
제1(b)도는 슈미트 트리거회로의 과도 특성도.1 (b) is a transient characteristic diagram of the Schmitt trigger circuit.
제2(a)도 및 제2(b)도는 종래의 씨 모오스 슈미트 트리거회로도.2 (a) and 2 (b) are conventional Sea Moschmitt trigger circuit diagrams.
제3도는 본 고안에 따른 씨 모오스 슈미트 트리거 회로도.3 is a sea MOS Schmitt trigger circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
M1, M2, M3: P MOS 트랜지스터 M4, M5, M6: N MOS 트랜지스터M 1 , M 2 , M 3 : P MOS transistors M 4 , M 5 , M 6 : N MOS transistors
본 고안은 씨 모오스 트랜지스터를 이용한 고속작동의 슈미트 트리거회로에 관한 것으로 특히 고속작동가능한 인터페이스 회로로써의 슈미트 트리거회로에 관한 것이다.The present invention relates to a Schmitt trigger circuit of a high speed operation using a sea MOS transistor, and more particularly to a Schmitt trigger circuit as a high speed operation interface circuit.
씨 모오스 논리회로로는 다른 어떤 논리회로 보다도 적력소모가 적고 잡음에 강하다는 장점을 가지고 있으나 LSTTL논리회로에 비해 속도가 늦으므로 고속용으로 사용하기에는 적합하지 않았다. 그러나 공정의 발달로 실리콘 게이트 씨 모오스가 출현하면서 이와 같은 단점을 보완하여 전력소모도 적고 속도도 LSTTL에 필적하는 고속 씨 모오스가 개발되었다. 그런데 이 제품들은 논리 임계전압(Thresh old Voltage)이 LSTTL과 다르므로 기존의 시스템과 함께 사용하기 위해서는 외부에 따로 인터페이스 회로를 부착해야 하는 어려움이 있게된다.The CMOS logic circuit has the advantages of less force consumption and noise resistance than other logic circuits, but it is not suitable for high speed use because it is slower than LSTTL logic circuit. However, with the development of the process, the emergence of silicon gate seed mode has been developed to compensate for this drawback, and a high speed seed mode that has low power consumption and comparable speed to LSTTL has been developed. However, since these products have different logic threshold voltages from LSTTL, there is a difficulty in attaching an interface circuit externally for use with existing systems.
따라서 이러한 인터페이스 회로를 내장하게 되면 LSTTL과 병존할 수 있게 되는데 현재 이러한 목적으로 슈미트 트리거회로를 많이 사용하고 있으며 제1(a)도 및 제1(b)도는 그의 전기적 특성을 나타낸것이다. 제1(a)도는 공지의 일반적 슈미트 트리거회로의 입력전압(Vin)과 출력전압(Vout)사이의 히스테리식스 특성을 보인 것으로 도면중 VT +및 VT -는 각각 하이 또는 로우 레벨 트리거 전압을 나타낸것이다.Therefore, if such an interface circuit is embedded, it can coexist with LSTTL. Currently, Schmitt trigger circuits are used for this purpose, and FIGS. 1 (a) and 1 (b) show electrical characteristics thereof. Figure 1 (a) shows the hysteretic characteristics between the input voltage (Vin) and the output voltage (Vout) of the conventional Schmitt trigger circuit known in the art, V T + and V T - in the figure shows the high or low level trigger voltage, respectively It is shown.
한편 제1(b)도는 슈미트 트리거 회로의 과도해석 특성도를 나타낸것으로 슈미트 트리거회로의 입력전압(Vin)과 출력전압(Vout)사이의 전달 시간지연을 나타낸 것으로 모오스 트랜지스터의 트레인 공급전압 V0D의VDD되는 점을 선택하였을때의 시간지연을 tPLH와 tPHL로 나타낸 전기적특성 곡선이다.On the other hand in the 1 (b) turning train supply voltage Mohs transistor illustrates the propagation time delay between the transient analysis characteristic input voltage of the Schmitt trigger circuit as shown to FIG. (Vin) and output voltage (Vout) of the Schmitt trigger circuit V 0D The time delay when selecting the point V DD is the electrical characteristic curve represented by t PLH and t PHL .
종래의 일반적인 씨 모오스 슈미트 트리거회로는 몇개의 인버어터와 궤환회로로 구성되어 있다. 제2(a)도 및 제2(b)도는 종래의 슈미트 트리거 회로를 나타낸 것으로 제2(a)도중 피모오스 트랜지스터(이하 P MOS라 함)M10-M12와 엔 모오스 트랜지스터(이하 NMOS라 함)M13,M14로 제1의 인버어터를 구성하며 P MOS M15와 N MOS M16으로 제2의 인버어터를 구성하고 비반전 출력단자의 출력을 궤환트랜지스터 M17과M18로 궤환시킨 2개의 인버어터와 궤환회로로 구성된 슈미트 트리거 회로이다.The conventional general CMOS Schmitt trigger circuit is composed of several inverters and feedback circuits. 2 (a) and 2 (b) show a conventional Schmitt trigger circuit, and in FIG. 2 (a), a PMOS transistor (hereinafter referred to as P MOS) M 10 -M 12 and an NMOS transistor (hereinafter referred to as NMOS) The first inverter is composed of M 13 and M 14, and the second inverter is composed of P MOS M 15 and N MOS M 16 . This is a Schmitt trigger circuit consisting of two inverters and a feedback circuit whose outputs are fed back to feedback transistors M 17 and M 18 .
이와 같은 슈미트 트리거 회로에서는 사용된 트랜지스터의 수가 많아 기생캐패시턴스 성분이 커지게 되고, 회로와 인체간의 정전용량에 의해 발생되는 보디효과(Body Effect)와 기생캐패시턴스 증가의 영향으로 신호처리 속도가 늦어진다는 결점이 있었다. 또한 제2(b)도는 P MOS M20과 N MOS M21로 구성된 인버어터와 P MOSM22와 N MOSM23으로 구성된 또하나의 인버어터를 직렬 접속하고 비반전 출력단자에서 한 개의 P MOS M24의 게이트로 궤환시킨 궤환회로로 구성된 슈미트 트리거 회로이다. 이와 같은 회로는 슈미트 트리거회로의 트리거 레벨(VT +,VT -)에 해석이 용이하여 슈미트 트리거 회로의 특성을 쉽게 조절할 수 있고 사용트랜지스터의 수가 적어 보디효과가 전혀 없어 속도가 많이 개선된다는 장점을 가지고 있으나 논리임계전압이(여기서 Vcc는 회로의 공급전원)레벨이 되는 경우에 전달지연시간 측정시 제1(b)도의 tPHL과tPLH의 균형을 이루기 용이하지 않다는 결점이 있어 왔다.In this Schmitt trigger circuit, the number of transistors used increases the parasitic capacitance component, and the signal processing speed becomes slow due to the increase in the body effect and parasitic capacitance caused by the capacitance between the circuit and the human body. There was this. Also, in FIG. 2 (b), an inverter configured with P MOS M 20 and N MOS M 21 and another inverter composed with P MOSM 22 and N MOSM 23 are connected in series, and the non-inverting output terminal is connected. Is a Schmitt trigger circuit composed of a feedback circuit fed back to the gate of one P MOS M 24 . Such a circuit may trigger level of Schmitt trigger circuit (V T +, V T - ) analysis can facilitate to easily adjust the characteristics of the Schmitt trigger circuit on and the number of write I is no body effect advantage that the speed is greatly improved in the use transistor Logic threshold voltage (Where Vcc is the supply voltage of the circuit), there has been a drawback that it is not easy to balance t PHL and t PLH in FIG. 1 (b) when measuring the propagation delay time.
따라서 본 고안의 목적은 트랜지스터의 수를 적게하여 회로설계시 신호에 따른 회로해석(분석)이 용이한 고속 논리용 슈미트 트리거 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a Schmitt trigger circuit for high-speed logic that enables easy circuit analysis (analysis) according to signals during circuit design by reducing the number of transistors.
본 고안의 또다른 목적은 입출력신호간 지연 시간의 라이싱 타임(rising time)과 폴링타임(falling time)의 균형을 좋게하여 양 시간지연의 균형을 맞출수 있는 고속 슈미트 트리거 회로를 제공함에 있다.Another object of the present invention is to provide a high-speed Schmitt trigger circuit that can balance both time delays by improving the balancing time (rising time) and falling time (falling time) of the delay time between input and output signals.
이하 본 고안을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
제3도는 본 고안에 따른 슈미트 트리거회로로서 P MOS 트랜지스터 M1과 N MOS트랜지스터 M4로 구성된 씨 모오스 트랜지스터의 제1인버어터와 P MOS트랜지스터 M3와 N MOS 트랜지스터 M6으로 구성된 씨 모오스 트랜지스터의 제2인버어터 및 P' MOS트래니지스터 M2와 N MOS트랜지스터 M5를 구성된 궤환회로의 구성이다. 여기서 VDD는 드레인 공급전압이며 Vout는 반전출력전압,는 비반전 출력전압이다.3 is a Schmitt trigger circuit according to the present invention, the first inverter of the S-MOS transistor composed of P MOS transistor M 1 and the N MOS transistor M 4 and the S-MOS transistor composed of P MOS transistor M 3 and N MOS transistor M 6 . It is a configuration of a feedback circuit composed of a second inverter and a P 'MOS transistor M 2 and an N MOS transistor M 5 . Where V DD is the drain supply voltage and Vout is the inverted output voltage, Is the non-inverting output voltage.
본 고안에 따른 제3도의 슈미트 트리거 회로의 입력전압 Vin이 정상 상태에서 "로우(Low)"인 경우에는 P MOS 트랜지스터 M1이 도통되어 반전 출력전압 Vout는 "하이"상태가 되며 이 반전 출력전압에 의해 N MOS 트랜지스터 M6이 도통되므로서 비 반전 출력전압는 "로우"상태로되고 이 비반전 출력전압에 의해 궤환 P MOS 트랜지스터 M2가 도통되어(궤환 N MOS트랜지스터M5는 오프됨)반전 출력전압 Vout는 계속"하이"상태를 유지하게 된다. 한편 입력전압 Vin이 점차 증가함에 따라 P MOS 트랜지스터 M2의 드레인과 소오스간의 전류 I1은 모오스 트랜지스터의 전류 대전압특성 곡선의 포화영역의 전류에서 선형영역의 전류로 감소되가며 궤환 P MOS 트랜지스터 M2는 비반전 출력전압가 "로우"상태인한 궤환 P MOS 트랜지스터 M2의 드레인과 소오스간의 전류 I2는 계속 포화영역의 전류를 증가해 가게된다. 따라서 입력전압 Vin이 점차 증가함에 따른 P MOS 트랜지스터 M1과M2및 N MOS 트랜지스터 M4의 드레인 소오스간의 전류 I1,I2,I4의 전류 관계식은 하기의식과 같다.When the input voltage Vin of the Schmitt trigger circuit of FIG. 3 according to the present invention is " low " in the normal state, the P MOS transistor M 1 is turned on so that the inverted output voltage Vout becomes a "high" state. N MOS transistor M 6 conducts by the non-inverting output voltage Becomes " low " and the feedback P MOS transistor M 2 is conducted by this non-inverting output voltage (the feedback N MOS transistor M 5 is turned off) so that the inverting output voltage Vout remains " high ". On the other hand, as the input voltage Vin increases gradually, the current I 1 between the drain and the source of the P MOS transistor M 2 decreases from the current in the saturation region of the MOS transistor to the current in the linear region, and the feedback P MOS transistor M 2 is the non-inverting output voltage The current I 2 between the drain and the source of the feedback P MOS transistor M 2 in which the state is "low" continues to increase the current in the saturation region. Thus, the current relationship of the input voltage Vin P MOS transistor in accordance as the growing M 1 and M 2 and the N MOS transistor M 4 currents I 1, I 2, I 4 between the drain of the source is equal to consciousness.
I1+ I2= I4......(1)I 1 + I 2 = I 4 ...... (1)
같은 방법으로 입력전압 Vin이 "하이"상태에서 "로우"상태로 변할때에는 궤환 P MOS 트랜지스터 M2는 오프상태가 되고 P MOS 트랜지스터 M1및 N MOS 트랜지스터 M4,M5가 도통되어 상기 트랜지스터들의 드레인 소오스간의 전류 I1, I4, I5는 하기의 식과 같은 관계를 갖게된다.In the same way, when the input voltage Vin changes from the "high" state to the "low" state, the feedback P MOS transistor M 2 is turned off and the P MOS transistors M 1 and N MOS transistors M 4 and M 5 are conducted. The currents I 1 , I 4 , and I 5 between the drain sources have the following relationship.
I1= I4+ I5......(2)I 1 = I 4 + I 5 ...... (2)
한편 모오스트랜지스터의 선형영역 즉 VGS-VTVDS영역에서의 드레인 소오스간의 전류 IL은 하기의 식과 같다.On the other hand, the current I L between the drain sources in the linear region of the MOS transistor, that is, V GS -V T V DS , is expressed by the following equation.
또한 모오스 트랜지스터의 포화 영역 즉 VGS-VTVDS영역에서의 드레인 소오스간의 포화전류 I5는 하기식과 같다.In addition, the saturation current I 5 between the drain sources in the saturation region of the MOS transistor, that is, the V GS -V T V DS region is as follows.
여기서 VGS는 게이트 소오스간 전압, VT는 임계전압(Threshold Voltage), VDS는 드레인 소오스간전압, Uo는 채널의 표면전하 또는 로울의 이동도(Movility), Eox는 게이트 산화막의 유전율, Eo는 진공의 유전율, Tox는 채널의 산화막두께, W는 채널폭, L는 채널의 길이이다. 따라서 상기식(1)과(2)를 상술한 각 모오스 트랜지스터의 동작상태를 고려하여 상기식(3)과(4)를 적용하므로서 논리임계전압이로 둘때 신호지연시간의 상승 및 하강시간을 매칭시킬 수 있어 본 고안에 따른 제3도의 슈미트 트리거회로의 트리거 레벨전압 VT +및 VT -를 또한 쉽게 결정할 수 있게된다.Where V GS is the gate source voltage, V T is the threshold voltage, V DS is the drain source voltage, Uo is the surface charge or roll mobility of the channel, Eox is the dielectric constant of the gate oxide, and Eo Is the dielectric constant of vacuum, Tox is the oxide thickness of the channel, W is the channel width, and L is the channel length. Therefore, the logic threshold voltage is reduced by applying the formulas (3) and (4) in consideration of the operating states of the respective MOS transistors described in the formulas (1) and (2). It is possible to match the rise and fall times of the signal delay time when it is set so that the trigger level voltages V T + and V T − of the Schmitt trigger circuit of FIG. 3 can be easily determined.
그러나 P MOS트랜지스터 M3와 N MOS트랜지스터 M6의 경우는 트리거 레벨전압에 직접적인 영향을 미치지는 않으나 상기 P MOS트랜지스터 M3와 N MOS 트랜지스터 M6으로 구성되는 제2의 인버어터의 논리 임계전압(Threshold Voltage)을 적당히 조절함으로서 속도를 좀더 개선할 수 있게된다.However, P MOS transistor M 3 and the N MOS transistor M 6 cases, direct, but not affect the P MOS transistor M 3 and the logical threshold voltage of the two-inverter consisting of the N MOS transistor M 6 the trigger level voltage ( By adjusting the Threshold Voltage properly, the speed can be further improved.
본 고안에 따른 제3도의 씨 모오스 슈미트 트리거회로는 논리임계전압이로 둘때 제2(a)도의 회로보다 약 0.5ns정도 개선되고, 제2(b)도와 같은 종래의 씨 모오스 슈미트 트리거 회로와 비교해 보면 슈미트 트리거의 트리거 레벨전압이 똑같은 경우 트랜지스터가 한개 더 늘어남에 따라 면적은 증가하게 되나 논리임계전압에 의해 결정되는 신호의 전달지연시간 tPHL및 tPLH의 균형이 좋아져 속도가 40-80%정도 개선되는 이점을 갖게된다.According to the present invention, the Sea Morse Schmitt trigger circuit of FIG. 3 has a logic threshold voltage. When compared to the circuit of Fig. 2 (a), it is improved by about 0.5ns, and compared with the conventional SeaMOS Schmitt trigger circuit as shown in Fig. 2 (b), when the trigger level voltage of the Schmitt trigger is the same, as one more transistor increases, Although the area is increased, the propagation delay time t PHL and t PLH of the signal determined by the logic threshold voltage is well balanced, and the speed is improved by about 40-80%.
따라서 본 고안에 따른 씨 모오스 슈미트 트리거회로는 고속 씨 모오스 논리의 인터페이스 회로로 사용될수 있으며 트리거 레벨전압의 조정도 용이해지는 이점도 갖게 된다.Therefore, the sea MOS Schmitt trigger circuit according to the present invention can be used as an interface circuit of the high speed sea MOS logic, and also has the advantage of easy adjustment of the trigger level voltage.
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