KR870011531A - 코드 중복 사용 디스플레이 회로 - Google Patents

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KR870011531A
KR870011531A KR1019860004171A KR860004171A KR870011531A KR 870011531 A KR870011531 A KR 870011531A KR 1019860004171 A KR1019860004171 A KR 1019860004171A KR 860004171 A KR860004171 A KR 860004171A KR 870011531 A KR870011531 A KR 870011531A
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인흥환
인홍환
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삼성전자 주식회사
한형수
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes

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Abstract

내용 없음

Description

코드 중복 사용 디스플레이 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 회로도

Claims (1)

  1. 아스키 코드, 기능 및 한글 코드를 어드레스(10a,10b) 신호로 입력하여 텍스트 데이타와 어트리뷰트 데이타가 출력되도록 하는 텍스트램(20), 어트리뷰트램(30)와, 한글패턴과 영문 및 세미그래픽 패턴이 입력되는 로우어드레스(200)와 데이타 어드레스 지정신호에 의해 형성되어 출력되도록 하는 제 1, 2롬(100,110)을 구비한 컴퓨터 디스플레이 시스템에 있어서,
    상기 텍스트램(20)의 출력으로부터 한글 데이타의 어드레스를 구성하기 위해 래치하는 제 1 래치회로(40)와, 상기 어트리뷰트램(30)의 출력으로부터 어트리뷰트 데이타를 래치하며 특정 1비트(53)를 분리출력하여 상기 제 2 롬(110)의 최상위 비트 어드레스에 입력되도록 하는 제 3 래치회로(50)와, 상기 텍스트램(20)의 출력 데이타로부터 영/세미그래픽과 한글에 따라 1 또는 2바이트를 계산하여 래치하는 제 2 래치회로(60)와, 문자 발생 클럭신호(71)에 따라 상기 제3래치회로(50)의 출력과 특징 비트(53)를 래치하는 제4래치회로(70)와, 상기 제2래치회로(60)의 출력을 래치하여 상기 제 1 래치회로(40) 출력과 같이 상기 제 1, 2 롬(100,110)의 어드래스 신호에 입력하는 제 5 래치회로(80)와, 상기 제 4 래치회로(40)를 통한 어트리뷰트램(30)에서 선택된 비트 신호를 문자클럭에 따라 래치하여 상기 제 2 롬(110)에 입력되며 한편 영문과 세미 그래픽이 텍스트코드에서 공유된 코드에서 분리되어 출력되도록 한 제 6 래치회로(90)로 구성된 것을 특징으로 하는 코드 중복 사용 디스플레이 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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