KR870009458A - 반도체 장치와 그 형성 방법 - Google Patents

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Abstract

내용 없음

Description

반도체 장치와 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명에 따른 수단 및 방법에 따라 반도체장치의 일부에 대한 개략 횡단면도.

Claims (14)

  1. 제1표면을 갖춘 기판을 제공하는 단계와,
    각각 제1 및 제2측면 디멘죤을 갖는 적어도 제1 및 제2블로킹 영역을 상기 제1표면상에 형성하되, 여기서 제1 및 제2블로킹 영역이 상기 기판의 제1영역에 의해 분리되고, 상기 기판의 제2영역이 상기 블로킹 영역에 의해 상기 기판의 제1영역으로부터 분리되는 상태에 있는 단계와,
    상기 제`1표면상에 마스크를 제공하고 상기 마스크를 적어도 부분적으로 상기 제2블로킹 영역상으로 확장시키며, 상기 기판의 적어도 상기 제1영역을 노출시키는 개구를 구비하게 하는 단계와,
    상기 기판의 상기 제2영역을 실제로 도핑하지 않고서, 상기 기판의 적어도 상기 제1영역에 있는 상기 마스크내의 상기 개구를 통하여 제1도펀트를 제1예정 도펀트 농도로 도핑하는 단계와,
    상기 마스크를 제거하고, 상기 기판의 상기 제1 및 제2영역에 상기 제1도펀트와는 다른 제2도펀트를 제2예정 도펀트 농도로 도핑하는 단계와,
    상기 기판의 상기 제1 및 제2영역상에 금속간 형성층을 동시에 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  2. 제1항에 있어서, 상기 제2도펀트 농도는 상기 제1도펀트 농도보다 낮은 것을 특징으로 하는 반도체 장치 형성 방법.
  3. 제1항에 있어서,
    상기 증착단계 전에 상기 제1 및 제2블로킹 영역의 측벽상에 측벽 절연영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  4. 제1항에 있어서,
    상기 증착단계 전에, 상기 도핑단계동안 도핑된 영역중 적어도 일부의 경계를 짓는 측 분리벽을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성방법.
  5. 제1항에 있어서,
    상기 도핑단계동안 도핑된 영역의 경계를 짓는 측분리벽을 제공하는 단계를 더 포함하며,
    여기서 상기 기판의 상기 제1영역과 제2영역 사이의 적어도 상기 제2블로킹 영역은 상기 분리벽의 한 부분에서 상기 분리벽의 대향 부분으로 측면방향으로 확장되는 것을 특징으로 하는 반도체 장치 방법.
  6. 제1항에 있어서,
    상기 증착단계 후에, 상기 기판의 물질과 상기 금속간 물질을 형성하도록 반응하지 않은 상기 금속간 형성층의 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성방법.
  7. 제1항에 있어서,
    상기 증착단계 동안이나 또는 다음에 상기 기판과 함께 금속간 조성물을 형성하도록 상기 금속간 형성층을 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  8. 제1항에 있어서,
    상기 마스크 제공 단계는 적어도 상기 제1블로킹 영역을 노출하는 개구를 구비한 마스크를 제공하는 단계를 포함하며, 상기 기판의 상기 제1영역과 상시 기판의 제3영역은 상기 기판의 상기 제1영역으로부터 상기 제1블로킹 영역만큼 측면상으로 분리된 것을 특징으로 하는 반도체 장치 형성 방법.
  9. 제1표면을 갖춘 기판을 제공하는 단계와,
    제1 및 제2측면 디멘죤을 각각 적어도 제1 및 제2블로킹 영역을 상기 제1표면상에 형성하되, 상기 제1 및 제2블로킹 영역은 상기 기판의 제1영역에 의해 분리되고, 상기 기판의 제2영역은 상기 기판의 상기 제1영역으로부터 상기 블로킹 영역만큼 분리되는 상황에 있는 단계와,
    상기 기판의 상기 제1 및 제2영역을 제1예정 도펀트 농도로 도핑하는 단계와,
    상기 기판의 적어도 상기 제2영역에서 상기 제1표면상이 마스크를 제공하고 상기 기판의 적어도 상기 제1영역을 노출하는 개구를 구비하는 단계와,
    상기 기판의 적어도 상기 제1영역에 있는 상기 마스크내의 상기 개구를 통하여 제2도펀트를 제2예정 도펀트 농도로 도핑하는 단계와,
    상기 마스크를 제거하는 단계와,
    상기 기판의 상기 제1 및 제2영역상에 동시에 도전층을 선택적으로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  10. 제9항에 있어서, 상기 제1도펀트 농도는 상기 제2도펀트 농도를 초과하는 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제10항에 있어서,
    상기 제2도펀트 농도는 상기 제1도펀트 농도를 초과하는 것을 특징으로 하는 반도체 장치 형성 방법.
  12. 반도체 기판과,
    상기 기판내에 위치하는 관 영역과,
    소스, 드레인 및 관 접점을 포함하는 상기 관 영역을 실제로 둘러싸는 측면 분리수단과,
    상기 소스와 드레인 사이에서 상기 기판위에 배치된 활성 게이트와,
    상기 소스 또는 드레인 중 하나와 상기 관 접점사이에서 상기 기판위에 배치된 비활성 게이트를 포함하는 것을 특징으로 하는 MOS 장치.
  13. 제12항에 있어서,
    상기 비활성 게이트 및 상기 관 접점을 전기적으로 접속하는 단락 수단을 더 포함하는 것을 특징으로 하는 MOS 장치.
  14. 반도체 기판과,
    상기 기판에 위치하는 관 영역과,
    제1장치 영역 및 관 접점을 포함하는 상기 관 영역을 실제로 둘러싸는 측면 분리수단과,
    상기 제1장치 영역과 상기 관 접점사이에서 상기 기판위에 배치되고 상기 영역 사이에서 자체 배열되며 상기 분리수단의 한 부분에서부터 상기 분리수단의 다른 부분으로 측면 방향으로 횡단 확장되는 전기적 비활성 도체 영역을 포함하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US6139647A (en) * 1995-12-21 2000-10-31 International Business Machines Corporation Selective removal of vertical portions of a film
US5858843A (en) * 1996-09-27 1999-01-12 Intel Corporation Low temperature method of forming gate electrode and gate dielectric
US5795807A (en) * 1996-12-20 1998-08-18 Advanced Micro Devices Semiconductor device having a group of high performance transistors and method of manufacture thereof
JP3119190B2 (ja) * 1997-01-24 2000-12-18 日本電気株式会社 半導体装置の製造方法
US5702972A (en) * 1997-01-27 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating MOSFET devices
US5952696A (en) * 1997-01-30 1999-09-14 Advanced Micro Devices Complementary metal oxide semiconductor device with selective doping
JPH10242420A (ja) 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法
US5963784A (en) * 1997-05-09 1999-10-05 Vlsi Technology, Inc. Methods of determining parameters of a semiconductor device and the width of an insulative spacer of a semiconductor device
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP3379062B2 (ja) * 1997-12-02 2003-02-17 富士通カンタムデバイス株式会社 半導体装置及びその製造方法
KR100263480B1 (ko) * 1998-01-13 2000-09-01 김영환 이에스디 보호회로 및 그 제조방법
GB2335539B (en) * 1998-03-17 2000-02-02 United Microelectronics Corp Manufacturing method for self-aligned local interconnects and contacts
US6486525B1 (en) 1998-07-14 2002-11-26 Texas Instruments Incorporated Deep trench isolation for reducing soft errors in integrated circuits
KR100290900B1 (ko) * 1998-09-11 2001-07-12 김영환 정전기 보호용 트랜지스터의 제조 방법
US6046087A (en) * 1999-02-10 2000-04-04 Vanguard International Semiconductor Corporation Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region
US6228722B1 (en) * 1999-04-16 2001-05-08 United Microelectronics Corp. Method for fabricating self-aligned metal silcide
DE19957533A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) * 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
KR100408414B1 (ko) * 2001-06-20 2003-12-06 삼성전자주식회사 반도체 소자 및 그 제조방법
US6461905B1 (en) 2002-02-22 2002-10-08 Advanced Micro Devices, Inc. Dummy gate process to reduce the Vss resistance of flash products
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
JP4846239B2 (ja) 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US8017997B2 (en) * 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
US9997522B2 (en) 2015-12-03 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE575275A (ko) * 1958-02-03 1900-01-01
US3158504A (en) * 1960-10-07 1964-11-24 Texas Instruments Inc Method of alloying an ohmic contact to a semiconductor
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US4208781A (en) * 1976-09-27 1980-06-24 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
NL7701172A (nl) * 1977-02-04 1978-08-08 Philips Nv Halfgeleidergeheugeninrichting.
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
EP0072690A3 (en) * 1981-08-17 1983-11-09 Fujitsu Limited A mis device and a method of manufacturing it
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
JPS58175846A (ja) * 1982-04-08 1983-10-15 Toshiba Corp 半導体装置の製造方法
US4480375A (en) * 1982-12-09 1984-11-06 International Business Machines Corporation Simple process for making complementary transistors
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS60169163A (ja) * 1984-02-13 1985-09-02 Hitachi Ltd 半導体装置

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Publication number Publication date
US4753897A (en) 1988-06-28
JPH0714062B2 (ja) 1995-02-15
JPS62229935A (ja) 1987-10-08
DE3641507A1 (de) 1987-09-17
KR950003220B1 (ko) 1995-04-06
SG122792G (en) 1993-02-19
GB8705079D0 (en) 1987-04-08
GB2187889B (en) 1990-10-17
HK37893A (en) 1993-04-30
GB2187889A (en) 1987-09-16

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