KR850005737A - Photonic Relay - Google Patents

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KR850005737A
KR850005737A KR1019850000316A KR850000316A KR850005737A KR 850005737 A KR850005737 A KR 850005737A KR 1019850000316 A KR1019850000316 A KR 1019850000316A KR 850000316 A KR850000316 A KR 850000316A KR 850005737 A KR850005737 A KR 850005737A
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엠. 킨저 다니엘 (외 1)
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제럴드 에이 코리스
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Abstract

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Description

광기전련 릴레이Photonic Relay

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 한개의 칩에 집적되어질 수 있는 발명의 새로운 희로의 첫번째 예의 회로도.1 is a circuit diagram of a first example of a new furnace of the invention that can be integrated on one chip.

제2도는 제1도에서 보여준 새로운 양방향 출력반도체 전계효과 트랜지스터의 등가회로도.2 is an equivalent circuit diagram of the novel bidirectional output semiconductor field effect transistor shown in FIG.

제3도는 제1도의 광기전력 절연체 회로부분에 대한 시간특성으로서 출력전압특성.3 is an output voltage characteristic as a time characteristic for the photovoltaic insulator circuit portion of FIG.

Claims (30)

입력 에너지화 단자를 갖는 LED와, 상기 LED에 광학적으로 결합되고, 상기 LED에 의한 발광에 대하여 그 사이에서 발생된 전압의 갖는 양, 음 출력단자를 갖고 있는 상기 광기전력파일(pile), 즉 그것으로부터 격리된 광기전력파일로 구성되며, 기판단자와 게이트단자, 그리고 첫번째와 두번째 출력단자를 갖고, 그 출력단자사이에 약 50V이상을 견딜 수 있으며, 기판단자와 상기 게이트 사이에 약 1V이상의 전압을 공급함으로써 도전하여 스윗치되는 쌍방향 출력반도체 전계효과 트랜지스터를 포함하여 특징을 나타내는 광기전력 격리기, 상기 양, 음 출력단자를 지나 연결된 약 100KΩ이상의 값을 갖는 저항, 상기 게이트 단자에 열결된 캐소오드와, 상기 광기전력파일의 양(+)단자에 연결된 애노오드를 갖는 다이오드, 상기 기판단자에 연결된 콜렉터와, 상기 다이오드의 상기 캐소오드에 연결된 에미터, 상기 다이오드의 상기 애노오드에 연결된 베이스를 갖는 고이득 트랜지스터. 그 때문에 상기 광기전력 파일로부터 출력의 발생은 높은 속도로 상기 전계효과 트랜지스터를 ON시키기 위하여 충분한 출력을 발생하며, 그때문에 상기 파일의 전압출력이 주어진 값이하로 떨어지며, 상기 고이득 트랜지스터는 릴레이회로 입력 임피던스를 감소시키기 이하여 ON되도록 구성되는 광전기전력으로 동작하는 고체소자를 이용한 릴레이회로.An LED having an input energizing terminal and the photovoltaic pile, optically coupled to the LED, having a positive, negative output terminal having a voltage generated therebetween for light emission by the LED, ie It is composed of photovoltaic piles isolated from and has a substrate terminal, a gate terminal, and first and second output terminals, and can withstand about 50V or more between the output terminals, and a voltage of about 1V or more between the substrate terminal and the gate. A photovoltaic isolator comprising a bidirectional output semiconductor field effect transistor electrically conductively switched by supplying a resistor, a resistor having a value of about 100 KΩ or more connected between the positive and negative output terminals, a cathode connected to the gate terminal; A diode having an anode connected to the positive terminal of the photovoltaic pile, a collector connected to the substrate terminal, and the A high gain transistor having an emitter coupled to the cathode of an ion and a base coupled to the anode of the diode. Therefore, the generation of an output from the photovoltaic pile produces a sufficient output to turn on the field effect transistor at a high speed, so that the voltage output of the pile falls below a given value, and the high gain transistor is input to a relay circuit. Relay circuit using a solid-state device operating with photovoltaic power configured to be turned on after reducing the impedance. 청구범위 제1항에 있어서 상기 고이득 트랜지스터가 PNP트랜지스터인 것을 특징으로 하는 회로.The circuit of claim 1 wherein the high gain transistor is a PNP transistor. 청구범위 제2항에 있어서 상기 전계효과 트랜지스터와 상기 다이오드, 상기 PNP트랜지스터와 상기 저항이 한개의 실리콘칩에 형성된 직접소자인 것을 특징으로 하는 회로.The circuit according to claim 2, wherein said field effect transistor, said diode, said PNP transistor, and said resistor are direct elements formed on one silicon chip. 청구범위 제1,2,3항에 있어서, 상기 전계효과 트랜지스터가 약 25Ω이하의 상기 출력단자사이의 도전 저항을 갖고, OFF시 누설전류를 무시할만한 금속산화 반도체 전계효과 트랜지스터 소자인 것을 특징으로 하는 회로.4. The field effect transistor according to claims 1, 2 and 3, characterized in that the field effect transistor is a metal oxide semiconductor field effect transistor element having a conductive resistance between the output terminals of about 25 mA or less and neglecting leakage current when turned off. Circuit. 도전성 형의 높은 저항성 기판을 구성하는 트랜지스터로서 상기 기판의 표면에 주입된 기판과 다른 도전성의 얕고 높은 저항의 주입영역이 형성되며, 상기 주입영역에 다른 도전성형의 횡으로 배치된 첫번째와 두번째의 드레인 영역이 형성되며, 상기 주입영역에 상기 하나의 도전성형의 중앙영역이 형성되며, 상기 드레인영역에서 간격지워진 사이에 위치하고 상기 주입영역을 통해 뻗어나가며 상기 다른 도전성형의 소오스영역이 상기 중앙영역의 표면에 형성되며, 상기 하나의 도전형에서 상기 다른 도전성형으로 바뀔 수 있는 중앙영역에 채널을 정의하며, 절연게이트가 상기 주입영역의 표면에 침착되고, 상기 채널을 따라 배열되며 게이트 절연층이 상기 채널과 상기 게이트 사이에 침착되고 첫번째와 두번째의 드레인 전극이 상기 첫번째와 두번째의 드레인에 각각 연결되며, 소오스 전극은 상기 소오스영역과, 상기 중앙영역에 연결되고 상기 소오스 전극은 상기 게이트 근처에 침착되며, 그것들로부터 절연되며, 상기 채널이 상기 게이트의 전압에 의해 바뀔때 상기 드레인 전극과 상기 소오스 전극사이를 쌍방으로 흐를 수 있는 쌍방향 전도성 절연게이트 전계효과 트랜지스터.A transistor constituting a highly resistive substrate of a conductive type is formed with a shallow, high resistance implantation region of conductivity different from the substrate implanted on the surface of the substrate, and the first and second drains arranged laterally of another conductivity type in the implantation region. A region is formed, and a central region of the one conductive type is formed in the implantation region, and is located between the drained regions and extends through the implantation region so that the other conductive source region is a surface of the central region. A channel formed in a central region that can be changed from the one conductive type to the other conductive type, wherein an insulating gate is deposited on the surface of the implanted region, arranged along the channel and a gate insulating layer is formed in the channel. And between the gate and the first and second drain electrodes A source electrode connected to the source drain, the source electrode being connected to the source region and the central region, the source electrode being deposited near the gate and insulated therefrom, when the channel is changed by the voltage of the gate; A bidirectional conductive insulated gate field effect transistor capable of flowing between a drain electrode and the source electrode in both directions. 청구범위 제5항에 있어서 상기 하나의 도전성형은 P형이고, 상기 다른 도전성형은 N형인 것을 특징으로 하는 소자.6. A device according to claim 5, wherein said one conductivity type is P type and said other conductivity type is N type. 청구범위 제5항과 제6항에 있어서 상기 주입영역은 약 5미크론의 깊이를 갖는 것을 특징으로 하는 소자.7. A device in accordance with claims 5 and 6 wherein the implantation region has a depth of about 5 microns. 청구범위 제5항, 제6항, 제7항에 있어서 상기 게이트 절연층은 약 700Å의 두께를 갖는 것을 특징으로 하는 소자.8. A device in accordance with claims 5, 6 and 7 wherein the gate insulating layer has a thickness of about 700 GPa. 청구범위 제5항, 제6항, 제7항, 제8항에 있어서 상기 소오스가 상기 중앙영역속에 첫번째, 두번째의 각각의 채널을 제한하는 두개의 간격지워진 소오스영역을 포함하는 것을 특징으로 하는 소자.9. A device in accordance with claims 5, 6, 7, and 8 wherein said source comprises two spaced source regions limiting respective first and second channels within said central region. . 청구범위 제9항에 있어서 상기 중앙영역의 낮은 도전성 부분의 측면 엣지(edge)부분은 상기 소오스 영역과 같은 확산창문에 의해 제한되어 상기 소오스영역이 자동 배열되어지는 소자.10. A device in accordance with claim 9 wherein the side edge portion of the lower conductive portion of the central region is limited by a diffusion window such as the source region so that the source region is automatically arranged. 전술한 모든 청구범위에 있어서 상기 드레인영역과 상기 중앙영역, 상기 소오스영역은 서로 간격지워진 평행나선을 포함하는 것을 특징으로 하는 소자.The device of claim 1, wherein the drain region, the center region, and the source region include parallel spirals spaced apart from each other. 청구범위 제11항에 있어서, 세번째, 네번째의 드레인영역이 상기 중앙영역의 반대방향에 침착되고 상기 첫번째와 두번째의 드레인영역과 동축으로 위치하며, 상기 중앙영역과 상기 소오스영역은 상기 첫번째와 두번째의 드레인 영역사이에 침착된 상기 중앙영역의 한끝으로부터 길이로 뻗어나간 첫번째 부분과 상기 세번째와 네번째의 드레인 영역사이에 길이로 침착된 반대끝으로부터 길이로 뻗어나간 두번째의 부분을 갖으며 세번째와 네번째의 드레인 전극은 상기 세번째와 네번째의 드레인 영역에 연결되고 상기 첫번째와 두번째의 드레인 전극은 첫번째 공통출력단자를 형성시키기 위해 다른쪽에 연결되어지며 상기 세번째와 네번째의 드레인 영역은 두번째 공통출력단자를 형성시키기 위해 다른쪽에 연결되어지며, 여기서 전류가 상기 채널이 반전될 때 상기 첫번째와 두번째의 출력단자사이에 쌍방향으로 흐를 수 있는 것을 특징으로 하는 소자.12. The apparatus of claim 11, wherein a third and fourth drain regions are deposited in opposite directions of the central region and coaxially with the first and second drain regions, wherein the central region and the source region are formed of the first and second drain regions. A third and fourth drain having a first portion extending in length from one end of the central region deposited between the drain regions and a second portion extending in length from the opposite end deposited in length between the third and fourth drain regions; An electrode is connected to the third and fourth drain regions and the first and second drain electrodes are connected to the other side to form a first common output terminal, and the third and fourth drain regions are different to form a second common output terminal. Is connected to the side, where the current is And the device can flow bidirectionally between the first and second output terminals when inverted. 청구범위 제12항에 있어서, 상기 첫번째와 두번째의 드레인 영역은 횡단면에서 상기 첫번째와 두번째의 드레인 영역과 본질적으로 같은 다수의 돌기(손가락 모양)를 갖는 첫번째의 손가락(빗살)모양 드레인 영역의 요소이며, 여기서 상기 세번째와 네번째의 드레인 영역은 상기 세번째와 네번째의 드레인 영역과 본질적으로 같은 다수의 손가락 모양을 갖는 두번째의 손가락모양 드레인 영역의 요소이고, 각기의 중앙영역, 소오스, 채널을 상기 첫번째와 두번째의 손가락모양 드레인 영역의 각 손가락 쌍사이에 존재하는 것을 특징으로 하는 소자.13. The device of claim 12 wherein the first and second drain regions are elements of a first finger (drain) drain region having a number of protrusions (finger shapes) that are essentially the same in cross section as the first and second drain regions. Wherein the third and fourth drain regions are elements of a second finger-shaped drain region having a plurality of finger shapes that are essentially the same as the third and fourth drain regions, and each center region, source, and channel are represented by the first and second drain regions. An element, characterized in that it is present between each pair of fingers of the finger-shaped drain region of the. 전술한 청구범위에 있어서 상기 기판에 집적된 다이오드와 PNP트랜지스터를 포함하며, 상기 다이오드는 상기 주입영역에 형성된 P형 다이오드 영역과 상기 P형 다이오드 영역에 형성된 N형영역을 이루며, 상기 PNP트랜지스터는 상기 주입영역에 형성된 P형 트랜지스터 에미터영역과 상기 주입영역으로 구성되어 있는 상기 PNP트랜지스터의 베이스 영역과 상기 P형 기판으로 구성된 상기 PNP트랜지스터의 콜렉터영역으로 구성되는 것을 특징으로 하는 소자.According to the above claims, a diode integrated on the substrate and a PNP transistor, wherein the diode comprises a P-type diode region formed in the injection region and the N-type region formed in the P-type diode region, the PNP transistor is A device comprising: a P-type transistor emitter region formed in an injection region, a base region of the PNP transistor composed of the injection region, and a collector region of the PNP transistor composed of the P-type substrate. 청구범위 제14항에 있어서 상기 기판에 집적된 저항을 포함하며, 상기 저항은 상기 기판의 표면 바깥쪽 주변의 적어도 한부분 주위로 뻗치는 격리된 고저항 나선으로 구성되는 것을 특징으로 하는 소자.15. A device according to claim 14, comprising a resistor integrated in said substrate, said resistor consisting of isolated high resistance spirals extending around at least a portion of the periphery of the outer surface of said substrate. 한 도전성형의 고저항 기판과 상기 기판위에 다른 도전성형을 갖는 얕고 높은 저항의 공핍층과 상기 공핍층의 표면에 형성된 상기 다른 도전성형의 같이 길게 연장된 서로의 모서리끝이 다른 것과 떨어져 있는 첫번째와 두번째의 드레인 영역과 상기 공핍층의 표면에 형성되고 평행으로 뻗어나가며, 상기 첫번째와 두번째의 드레인 영역으로부터 측면으로 떨어져 있고, 다른 것으로부터 하나를 분할하는 연장된 중앙영역과 상기 중앙영역의 표면에 형성되고 같이 뻗어나간 한 도전성형의 소오스영역과 상기 소오스영역이 모서리가 상기한 도전성형의 상기 다른 도전성형으로부터 반전될 수 있는 실장된 채널을 제한하는 상기 중앙영역의 한 모서리부터 떨어져 있으며, 상기 신장된 채널위에 있는 상기 기판표면위의 게이트 절연층, 상기 게이트 절연층위에 배치되어 있고, 게이트 전극과, 상기 첫번째와 두번째의 드레인 영역에 연결된 첫번째와 두번째의 드레인 전극으로 구성되대 상기 채널이 반전될 때 상기 첫번째와 두번째의 드레인 전극사이를 쌍방향으로 전류가 흐를 수 있는 것을 특징으로 하는 쌍방향 도전성 게이트 전계효과 트랜지스터.A shallow high resistive depletion layer having one conductive high resistivity substrate and another conducting form on the substrate, and the other long, elongated edges of the other conductive forms formed on the surface of the depletion layer are separated from the other; Formed on the surface of the second drain region and the depletion layer and extending in parallel, and formed on the surface of the central region and an extended central region which is laterally separated from the first and second drain regions and divides one from the other And the source region of one conductivity type and the source region extending apart from one corner of the center region where the corners limit the mounted channel that can be reversed from the other conductivity of the conductivity type. A gate insulating layer on the surface of the substrate over the channel, the gate insulating layer And a gate electrode and first and second drain electrodes connected to the first and second drain regions so that current can flow in both directions between the first and second drain electrodes when the channel is inverted. A bidirectional conductive gate field effect transistor. 청구범위 제16항에 있어서 상기 소오스영역에 신장된 소오스 전극이 연결되며, 상기 소오스 전극이 상기 게이트 전극으로부터 절연된 상태로 접근되어 배치되어 있는 것을 특징으로 하는 소자.The device of claim 16, wherein a source electrode extending to the source region is connected to the source electrode, and the source electrode is disposed in an insulated state from the gate electrode. 청구범위 제16항에 있어서 상기 첫번째와 두번째의 드레인 영역은 횡단면에서 상기 첫번째와 두번째 영역과 동등한 다수의 평행의 손가락 모양을 각각 갖는 첫번째와 두번째의 손각락모양 드레인 영역의 요소이며, 여기서 상기 중앙영역과 상기 소오스영역에 동등한 신장된 중앙영역과 소오스영역은 상기 각 첫번째와 두번째 손가락모양 드레인영역의 드레인영역 손가락쌍의 인접된 사이에 있는 것을 특징으로 하는 소자.17. The first and second drain regions of claim 16, wherein the first and second drain regions are elements of a first and second handkerchief drain regions each having a plurality of parallel finger shapes equivalent to the first and second regions in cross section, wherein the central region And an extended center region and a source region equivalent to the source region are between adjacent drain region finger pairs of the first and second finger drain regions, respectively. LED방사원과 사각의 평행한 파이프 형태로서 상기 소자의 수직면으로 뻗어간 접합이 직렬로 연결된 광기전력스택과 상기 LED와 상기 광기전력스택을 함유하는 틀을 구성하되 상기 LED와 상기 광기전력스택사이에 요구된 전기절연을 획득하기 위하여 약 20mm보다 크게 상기 LED는 상기 광기전력스택에서 떨어지며, 상기 LED는 상기 소자의 한 수직면의 중앙에 위치하며, 상기 소자의 적어도 한 수직면에 발광할수 있도록 배열되어 있으며, 상기 소자는 상기 LED에 의해 상기 소자의 한 수직면의 중앙에 위치하며, 상기 스택의 적어도 한 수직면에 발광할 수 있도록 배열되어 있으며, 상기 스택은 상기 LED에 의해 상기 스택의 적어도 한 수직면의 조사를 일정하게 하도록 비교적 낮은 높이인 50mm이하로 되어 있으며, 상기 스택은 다수의 동일한 단결정 실리콘칩의 수직스택으로 구성되며, 상기 각 칩은 평평한 첫번째와 두번째의 평행한 표면을 갖는 엷은 기판을 구성하되 상기 칩은 P형 도전성물질의 기판을 갖으며, 상기 각 칩은 상기 첫번째 표면으로 뻗으며, 상기 첫번째 표면의 모든 표면을 가로질러 일정한 길이로 확산된 얕은 N형을 갖으며, 상기 각 칩은 상기 두번째 표면의 모든 표면을 일정한 길이로 가로지른 상기 P형 기판보다 높은 도전성의 상기 두번째 표면으로 뻗어간 얕은 P+층을 갖으며, 다수의 높은 도전성충이 같은 방향의 상기 각칩을 순방향으로 상기 스택과 연결기구와 전기적으로 연결시키기 위해 상기 스택의 인접된 칩사이에 있으며, 상기 P형 기판과 상기 각 칩의 상기 N형 층사이의 접합모서리가 상기 스택의 모서리에 조사될 수 있도록 상기 스택의 수직면의 적어도 한 표면을 따라 노출되어 있으며, 상기 스택의 반대끝에 첫번째와 두번째의 전극이 포함되어 있는 광기전력 격리기.An LED radiator and a square parallel pipe form a photovoltaic stack in which a junction extending in the vertical plane of the device is connected in series, and a frame containing the LED and the photovoltaic stack, but required between the LED and the photovoltaic stack. The LED is separated from the photovoltaic stack so as to obtain electrical insulation, which is greater than about 20 mm, the LED is located at the center of one vertical plane of the device and is arranged to emit light on at least one vertical plane of the device. The device is located at the center of one vertical plane of the device by the LED and is arranged to emit light on at least one vertical plane of the stack, the stack being constantly illuminated by the LED to irradiate at least one vertical plane of the stack. Is less than 50mm, which is a relatively low height. Each chip comprises a thin substrate having a flat first and second parallel surface, wherein the chip has a substrate of P-type conductive material, each chip extending to the first surface, Having a shallow N-type spreading to a constant length across all surfaces of the first surface, each chip extending to the second surface of higher conductivity than the P-type substrate crossing all surfaces of the second surface to a constant length Having a shallow P + layer, a plurality of high conductive charges are between adjacent chips in the stack to electrically connect the respective chips in the same direction with the stack and the coupling mechanism in a forward direction, wherein the P-type substrate and each chip The junction edges between the N-type layers of are exposed along at least one surface of the vertical plane of the stack so that the edges of the stack can be irradiated Was, group at the end opposite of said photovoltaic stack that contains the electrodes of the first and second isolated. 청구범위 제19항에 있어서 상기 각 칩의 두께가 상기 칩의 상기 수직면에의 방사에 의해 상기 기판에 발생되는 소수캐리어의 평균 확산길이보다 적으며, 상기 P+층은 상기 P형기판과 상기 N형층으로 만들어진 수집접합으로 소수변환 캐리어를 반사시키기 위한 반사경으로 동작하는 것을 특징으로 하는 소자.20. The device of claim 19, wherein the thickness of each chip is less than the average diffusion length of minority carriers generated on the substrate by radiation to the vertical plane of the chip, wherein the P + layer is the P-type substrate and the N-type layer. A device, characterized in that for operating as a reflector for reflecting the minority conversion carriers made of a collection junction. 상기 광기전력스택이 다수의 동등한 단결정 실리콘칩의 수직더미로 구성되어 있으며, 상기 각 칩은 평평한 첫번째와 두번째의 평행한 표면을 갖는 엷은 기판을 구성하며, 상기 각 칩은 긴 수명의 P형 물질의 기판을 갖으며, 상기 각 칩은 상기 첫번째 표면위를 일정한 길이로 가로지른 상기 첫번째 표면으로 뻗어간 얕은 N+확산층을 갖으며, 다수의 고도전층이 동일한 방향으로 있는 상기 각 칩과 상기 스택이 순방향으로 전기, 기계적으로 연결되도록 상기 각 스택의 인접된 칩사이에 있으며, 상기 P형 기판과 상기 각 칩의 N+층 사이의 접합모서리가 상기 스택의 모서리에 조사할 수 있도록 상기 스택의 수직면의 적어도 한 표면을 따라 노출되어 있으며, 상기 스택의 반대끝에 첫번째와 두번째의 전극이 있는 반도체 소자의 조정으로 연결사용하기 위한 광기전력스택.The photovoltaic stack consists of a vertical pile of a number of equivalent single crystal silicon chips, each chip comprising a thin substrate having a flat first and second parallel surface, each chip of a long life P-type material. Each chip having a shallow N + diffusion layer extending over the first surface to the first surface across a predetermined length, the plurality of highly conductive layers being in the same direction and the stack being forward At least one surface of a vertical plane of the stack, between adjacent chips of each stack so as to be electrically and mechanically connected, so that a junction edge between the P-type substrate and the N + layer of each chip can be irradiated to the edge of the stack Light for use in connection with the adjustment of a semiconductor device exposed along the first and second electrodes at opposite ends of the stack Electromotive force stack. 청구범위 제21항에 있어서 상기 각 칩은 상기 두번째 표면으로 뻗으며, 상기 두번째 표면의 모든 표면위에서 일정한 깊이로 가로지르는 상기 P형 기판보다 도전성이 큰 얕은 P+확산층을 갖는 것을 특징으로 하는 소자.22. A device in accordance with claim 21 wherein each chip has a shallow P + diffusion layer that extends to the second surface and is more conductive than the P-type substrate across a constant depth on all surfaces of the second surface. 청구범위 제21,22항에 있어서 상기 각 칩의 두께는 상기 칩의 상기 수직면에의 방사에 의해 발생된 소수캐리어의 평균 확산거리보다 작아야 하며, 상기 P+층은 상기 P형 기판과 상기 N+층에 의해 형성된 수집접합에 소수변환 캐리어를 반사시키기 위한 반사경의 역활한 하는 것을 특징으로 하는 소자.23. The method of claim 21, 22 wherein the thickness of each chip must be less than the average diffusion distance of minority carriers generated by radiation of the chip to the vertical plane, wherein the P + layer is formed on the P-type substrate and the N + layer. And a reflector for reflecting the minority conversion carrier to the collection junction formed by the device. 청구범위 제21,22,23항에 있어서 상기 N+층은 상기 첫번째 표면에 1×1020-4×1020/㎤의 불순물 원자에 의한 도전도를 갖으며, 여기서 N+층은 알미늄 호일이 합금으로 돌때 P도전형으로 바뀌지 않는 것을 특징으로 하는 소자. 23. The N + layer of claim 21,22,23 has a conductivity of 1 × 10 20 -4 × 10 20 / cm 3 of impurity atoms on the first surface, wherein the N + layer is an aluminum foil A device characterized in that it does not change to a P conductivity type when it is turned on. 청구범위 제21,22,23,24항에 있어서 상기 다수의 고전도층은 알미늄, 알미늄합금, 알미늄-실리콘 저융점 합금중에서 선택된 물질로서 1mm정도의 두께의 박층인 것을 특징으로 하는 소자.The device according to claim 21, 22, 23, 24, wherein the plurality of high conductive layers are selected from aluminum, aluminum alloy, and aluminum-silicon low melting point alloy and are thin layers having a thickness of about 1 mm. 청구범위 제21,22,23,24,25항에 있어서 상기 칩은 9mm보다 적은 두께이며, 상기 소자는 약 15칩 이하로 되어있는 소자.The device of claim 21, 22, 23, 24, 25, wherein the chip is less than 9 mm thick and the device is about 15 chips or less. 청구범위 제26항에 있어서 N+층은 인불순물 확산에 의해 형성되며, 상기 인불순물을 상기 P형 기판에서 금속이온의 게터(getter)작용을 하여 상기 P형 기판의 수명을 증가시키는 것을 특징으로 하는 소자.27. The N + layer is formed by diffusion of phosphorus impurity, and the phosphorus impurity acts as a getter of the metal ions in the P-type substrate to increase the life of the P-type substrate. device. 출력트랜지스터가 드레인, 소오스, 게이트 전극을 갖으며, 스위칭 회로는 높고 낮은 전압사이를 스위칭할 수 있는 첫번째와 두번째의 단자를 갖는 단일방향의 입력전압원을 갖으며, 상기 전압원의 첫번째와 두번째의 단자, 상기 다이오드와 상기 게이트와 상기 출력트랜지스터의 소오스 전극은 극성에 따라 직렬로 밀집하여 연결되었으며, 상기 전압원으로 부터의 전류는 상기 전압원이 상기 높은전압으로 되었을때 상기 다이오드를 통하여 상기 출력트랜지스터의 게이트 용량에 충전될 수 있으며, 상기 스위칭 트랜지스터의 첫번째와 두번째의 전극은 상기 출력트랜지스터의 상기 게이트와 소오스 전극에 각각 연결되어 있으며, 상기 조정전극은 상기 전압원의 상기 첫번째 단자에 연결되며, 상기 스위칭 트랜지스터는 상기 전압원의 전압이 상기 높은 전압에서 상기 낮은 전압으로 감소할때 상기 게이트 용량을 방전시키는 통로를 제한하도록 스위치온이 되는 출력금속산화 반도체 전계효과 트랜지스터의 고속스위치을 위한 스위칭회로.The output transistor has a drain, a source and a gate electrode, and the switching circuit has a unidirectional input voltage source having first and second terminals capable of switching between high and low voltages, the first and second terminals of the voltage source, The diode, the gate, and the source electrode of the output transistor are densely connected in series according to polarity, and the current from the voltage source is connected to the gate capacitance of the output transistor through the diode when the voltage source becomes the high voltage. And a first electrode and a second electrode of the switching transistor are connected to the gate and the source electrode of the output transistor, respectively, the regulating electrode is connected to the first terminal of the voltage source, and the switching transistor is the voltage source. The voltage of the above A switching circuit for a high-speed switch of an output metal oxide semiconductor field effect transistor that is switched on to limit a passage for discharging the gate capacitance when the voltage decreases from the voltage to the low voltage. 청구범위 제28항에 있어서 상기 출력트랜지스터의 게이트와 소오스전극 사이에 클램핑회로가 연결되며 상기 클램핑 회로는 상기 드레인과 소오스 전극사이의 전압의 dv/dt가 주워진 값보다 클때 상기 출력트랜지스터의 드레인 게이트간 기생용량에서 밀러(Miller)전류를 바이패스시킬 수 있는 동작을 하는 것을 특징으로 하는 릴레이.The drain gate of the output transistor according to claim 28, wherein a clamping circuit is connected between the gate and the source electrode of the output transistor, and the clamping circuit is a drain gate of the output transistor when the dv / dt of the voltage between the drain and the source electrode is greater than a given value. Relay, characterized in that the operation to bypass the Miller (Miller) current in the parasitic capacitance. 청구범위 제29항에 있어서 상기 클램핑 회로는 저항과 캐패시터가 직렬로 연결되어 있으며, 상기 저항과 캐패시터가 트랜지스터와 병렬로 연결되어 있으며, 상기 트랜지스터는 상기 저항과 캐패시터 사이의 연결점에 연결된 조정단자를 갖는 것을 특징으로 하는 릴레이.30. The clamping circuit of claim 29 wherein a resistor and a capacitor are connected in series, the resistor and capacitor are connected in parallel with a transistor, and the transistor has an adjustment terminal connected to a connection point between the resistor and the capacitor. Relay, characterized in that. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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