KR850000902B1 - Thin film transistor - Google Patents

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Abstract

The thin film FET is manufactured using an amorphous alloy of silicon, fluoride and hydrogen with a geometry similary to VMOS. This alloy is not degraded by time and enables various characteristics to be obtained. A layer of metal for the drain is deposited on a substrate(72) and has its central are cut away. Above the drain is a layer of amorphous alloy whose central area is cut away to align with that in the drain layer. A layer of metal for the source is deposited on top of the previous layers with its central area cut away. A gate isolator(82) is deposited on the source layer to maintain the V- shaped layer. An oxide film is deposited on the gate isolator to form a passive layer.

Description

박막 트랜지스터Thin film transistor

제1도는 본 발명에 따라 형성된 V-MOS형 트랜지스터와 유사한 금속 소-스 및 드레인역을 가지는 박막 증착에 의한 전계효과 트랜지스터의 실시예를 나타내는 수직 단면도.1 is a vertical cross-sectional view showing an embodiment of a field effect transistor by thin film deposition having a metal source and drain region similar to a V-MOS transistor formed in accordance with the present invention.

제2도는 제1도에 도시한 트랜지스터의 회로도.2 is a circuit diagram of the transistor shown in FIG.

제3도는 제1도에 도시한 트랜지스터와 유사하지만 반도체의 소-스 및 드레인역을 가지는 박막증착에 의한 전계효과 트랜지스터의 제2의 실시예를 나타내는 수직 단면도.3 is a vertical sectional view showing a second embodiment of the field effect transistor by thin film deposition similar to the transistor shown in FIG. 1 but having a source and drain region of a semiconductor.

제4도는 제3도에 도시한 트랜지스터의 회로도.4 is a circuit diagram of the transistor shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

70, 90 : MOS상 구조 76, 96 : 비정질합금70, 90: MOS phase structure 76, 96: amorphous alloy

78, 98 : 소-스 영역 74, 94 : 드레인역78, 98: source region 74, 94: drain station

80, 102 : 게이트절연체80, 102: gate insulator

본 발명은 박막전계효과 트란지스터에 관하여 특히 적어도 실리콘과 불소를 함유하는 비정질(非晶質 : amorphous) 합금으로 형성된 타잎의 박막전계효과 트란지스터에 관한 것이다. 이점에 관하여서는 에스. 알. 오브신스카와 엠. 이주의 미국특허 제 4,217,374호 "결정질 반도체와 동등한 비정질 반도체"및 에스. 알. 오브신스키와 에이. 마단의 미국특허 제 4,226,898호(동일명칭)를 참조하기 바란다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film field effect transistors, in particular to thin film field effect transistors of a type formed of an amorphous alloy containing at least silicon and fluorine. On this point S. egg. Obsinska and M. US Patent No. 4,217,374 "Amorphous Semiconductors Equivalent to Crystalline Semiconductors" and S.J. egg. Obsinski and A. See, for example, US Pat. No. 4,226,898 (the same name).

실리콘은 거대한 결정질 반도체 산업의 기반이고, 오늘날 생산되는 시판의 접적회로의 거의 전부에 사용되는 재료이다. 결정질 반도체 기술이 상업적 규모에 달하면 그것은 현재의 거대한 반도체 소자 제조산업의 기초로 된다. 이것은 실질적으로 결함이 없는 게르마늄, 특히 실리콘 결정을 생장시키고 나아가서 이들을 P형 및 N형의 도전(導電)영역을 포함하는 외인성(外因性 : extrinsic)물질로 전환시키는 과학자의 유능함의 덕분이었다. 이것은 도전율을 높여 그 P 또는 N도전 타잎을 제어하기 위하여 실질적으로 순수한 이와같은 결정물질로 치환형 불순물로서 도입되는 도너(donor : N) 또는 억셉터(acceptor ; P)의 도판트(dopant)물질을 100만분의 1(ppm)단위로 확산시킴으로써 달성된다.Silicon is the foundation of the huge crystalline semiconductor industry and is used for almost all of the commercially available integrated circuits produced today. When crystalline semiconductor technology reaches a commercial scale, it is the basis of the current huge semiconductor device manufacturing industry. This was due to the scientists' ability to grow substantially defect-free germanium, especially silicon crystals, and then convert them into extrinsic materials containing P- and N-type conductive regions. It is a purely crystalline material such as donor (N) or acceptor (P) dopant material that is introduced as a substitutional impurity in order to control the P or N conductive type by increasing the conductivity. Achieved by diffusion in units of parts per million (ppm).

P-N접합의 결정을 형성하기 위한 반도체 제조 프로세스는 대단히 복잡하고 시간이 걸리고 비용이 많이드는 공정 및 높은 처리 온도를 필요로한다. 이와같이 트란지스터 전류 제어용 소자(素子 : device)에서 사용되는 이들 결정질 물질은 실리콘 또는 게르마늄의 단결정(單結晶)을 생장(生長)시키고 또 P-N접합을 필요로하는 경우는 대단히 소량의 그리고 엄정량의 도판트로서 이와같은 단결정을 도핑(doping)함으로써 매우 신중하게 제어되는 여러조건 아래서 제조한다. 이들 결정생장 프로세스는, 그위에 집적화된 기억회로가 형성되는 비교적 작은 결정 웨이퍼(wafer)를 생산한다.Semiconductor fabrication processes to form crystals of P-N junctions require highly complex, time consuming and expensive processes and high processing temperatures. As such, these crystalline materials used in transistor current control devices grow very small and exact amounts of platelets when growing single crystals of silicon or germanium and requiring PN junctions. By doping such a single crystal as a tracer it is prepared under a number of conditions that are very carefully controlled. These crystal growth processes produce relatively small crystal wafers on which integrated memory circuits are formed.

웨이퍼 규모의 집적화 기술에 있어서는 결정 웨이퍼의 작은 면적이 그위에 형성될 수 있는 집적회로의 전체 치수를 제한한다. 디스플레이 기술에서와 같이 큰 면적을 필요로하는 용도에 있어서는 이 결정 웨이퍼는 필요하고 요망되는 만큼의 큰 면적을 가지는 결정 웨이퍼를 제조하는 것이 불가능하다.In wafer scale integration techniques, the small area of the crystalline wafer limits the overall dimensions of the integrated circuit that can be formed thereon. In applications requiring a large area, such as in display technology, this crystal wafer is impossible to manufacture a crystal wafer with a large area as needed and desired.

이와같은 소자는 또는 형의 도판트(dopant)를 기판(substrate)으로 확산함으로써 적어도 부분적으로 형성된다. 게다가 각 소자는 기판으로 확산되는 분리 채널(isolation Channel)사이에 형성된다. 실리콘 웨이퍼에 있어서는 충전 밀도(웨이퍼면의 단위 면적당의 소자수)도 역시 제약되지만 이것은 각 소자에 있어서 누설전류와 각각이 바람직하지 않은 열을 발생시키는 소자들을 조작하는데에 필요한 전력때문이다. 실리콘 웨이퍼는 열을 용이하게 발산하지 않는다. 또 누설 전류는 휴대 가능한 용도에 있어서 밧테리 즉 전력전지의 수명에 악 영향을 미친다. MOS형의 회로에 있어서는 스윗칭 속도는 게이트(gate)의 길이와 직접 관계가 있고 길이가 최고로 짧으면 속도가 가장 빠르게 된다. 확산법(擴散法), 포토리토그러피(photolithography)법 기타 결정 제조법은 게이트의 길이를 얼마나 짧게 할 수 있냐 하는 것을 제약한다.Such a device is formed at least in part by diffusing a dopant of or type onto a substrate. In addition, each device is formed between isolation channels that diffuse into the substrate. The charge density (number of devices per unit area of wafer surface) is also constrained for silicon wafers, but this is due to the leakage current and the power required to manipulate the elements, each of which generates undesirable heat for each device. Silicon wafers do not readily dissipate heat. In addition, leakage current adversely affects the life of a battery, i. In the MOS type circuit, the switching speed is directly related to the length of the gate, and the shortest length results in the fastest speed. Diffusion, photolithography, and other crystal manufacturing methods limit how short the gate can be.

더구나, 상기의 충전밀도는 전지 치수가 각 소자의 코스트와 지수적 관계를 가지기 때문에 대단히 중요하게 된다. 예컨데 다이(die)치수가 인수(factor) 2만큼 감소하게 된다면 그 결과 코스트는 인수 6만큼 감소한다. 요약하면 결정질 실리콘을 사용한 정류소자 및 집적회로의 파타메타(parameter)는 소망하는대로 변경할 수 없고 다량의 재료 및 높은 처리온도를 필요로하고 비교적 적은 면적의 웨이퍼 상에만 형성 가능하고 제조는 고가로되고 시간을 요하는 것이다. 비정질 실리콘에 기초를 둔 각 소자는 이들 결정질 실리콘의 결점을 제거할 수 있다. 비정질 실리콘은 결정질 실리콘보다도 빠르고 용이하게 낮은 온도에서 큰 면적으로 제조할 수 있다.Moreover, the above charge density becomes very important because the battery dimension has an exponential relationship with the cost of each element. For example, if the die dimension is reduced by factor 2, the resulting cost is reduced by factor 6. In summary, the parameters of rectifiers and integrated circuits using crystalline silicon cannot be changed as desired, require large amounts of material and high processing temperatures, can only be formed on relatively small wafers, and manufacturing is expensive and time consuming. It is required. Each device based on amorphous silicon can eliminate the drawbacks of these crystalline silicon. Amorphous silicon can be prepared in larger areas at lower temperatures faster and easier than crystalline silicon.

따라서, 필요에 응하여 데포지션(deposition)설비의 치수에만 제약되는 비교적 큰 면적을 각각 포함할 수 있고 또 P형 및 N형의 물질을 형성하여 그 결정질 물질에 의하여 제조되는 것에 비하여 코스트 및(또는) 조작상 우수한 P-N 접합정류기 및 제소자를 형성하기 위하여 도핑(doping)이 가능한 비정질의 반도체 합금 혹은 박막을 용이하게 형성하기 위한 프로세스를 개발하기 위하여 많은 노력이 기울어져 왔다. 장기간 이와같은 노력은 실질적으로 비생산적이었다. 비정질의 실리콘 또는 게르마늄(제4족)의 막은 통상 4층으로 형성되고 그 에네르기갭(energy)에 있어서 고밀도의 국제화(localized)상태를 일으키는 미공(微孔) 및 단자상 응어리(dangling bonds) 기타 결함을 가지는 것으로 알려져 왔다.Thus, if necessary, it may include relatively large areas limited only to the dimensions of the deposition equipment, and may be formed of P-type and N-type materials, which are more expensive and / or lower than those produced by the crystalline material. Many efforts have been made to develop a process for easily forming an amorphous semiconductor alloy or thin film that can be doped to form an operationally superior PN junction rectifier and a device. This long-term effort has been practically unproductive. Amorphous silicon or germanium (Group 4) films are usually formed in four layers and form microporous and terminal dangling bonds and other defects that cause high density localized conditions in the energy gap. It has been known to have.

비정질 실리콘 반도체막의 에네르기 갭에 있어서 고밀도의 국제화 상태의 존재는 트랜지스터 기타 전류제어 소자의 적용을 위한 P-N접합을 형성하는데는 이와같은 막을 부적당한 것으로 하는 도전대(conduction-nbands)혹은 가전자대(Valence bands)에 바로 접근한 페르머 준위(Fermi level)를 변화시키기 위하여 이와같은 막이 성공적으로 도핑되거나 기타 변성조치를 할 수 없겠끔 되는 결과는 초래했다.The presence of high density internationalization in the energetic gap of amorphous silicon semiconductor films has caused conduction-nbands or valence bands that make such films unsuitable for forming PN junctions for the application of transistors and other current control devices. This resulted in a successful doping or other denaturation of such membranes to alter the Fermi level, which immediately approached.

비정질 실리콘 및 게르마늄에 관련된 상기의 제문제를 가능한한 억제하자는 시도로서 스코트랜드 단디주단디 대학의 카네기 물리 연구소의 떠블유. 이. 스피어 및 피. 지. 레 콤베르는, 비정질 실리콘 또는 게르마늄에 있어서 에네르기 갭의 국재화 상태를 감소시키 이것을 진성 결정질 실리콘 또는 게르마늄에 더욱 가깝게 만들고 또 결정질 물질의 도핑에 있어서와 같이 적당한 종래의 도판트(dopiant)를 사용하여 비결정질 물질을 대체적(代替的)으로 도핑하여 이들을 외인성의 P 또는 N 형의 도전성으로 만든다고 하는 목적에 대하여, 솔리드 스테이트 콤뮤니케이션지의 1975년판 제17권의 1193-1196면에 계재된 논문 "비정질 실리콘의 치환형 도핑"에 대하여 연구를 했다.Sudden oil from the Carnegie Institute of Physics at Dandijudandi University in Scotland as an attempt to suppress as far as possible the above problems associated with amorphous silicon and germanium. this. Spear and blood. G. Les Comber reduces the localization state of the energy gap in amorphous silicon or germanium, making it closer to intrinsic crystalline silicon or germanium and using suitable conventional dopiants, such as in doping crystalline materials. For the purpose of roughly doping amorphous materials to make them extrinsic P- or N-type conductivity, the article "Amorphous Silicon," published by Solid State Communications, Vol. 17, pp. 17, 1975. Substitutional doping ".

상기 국재화 상태의 감소는 비정질 실리콘막의 백열 방전데포지션(deposition)에 의하여 달성되는바, 이 경우 시란(SiH4)가스가 고주파의 백열 방전에 의하여 분해되어 약 500-600°K(227-327℃)의 기판 온도에서 기판상에 부착되는 반응작용관내로 시란가스를 통과시켰다. 이와같이 기판상에 부착된 물질은 실리콘과 수소로 이루어지는 진성(intrinsic)의 비정질 물질이었다. 도프된 비정질 물질을 형성하기 위하여 N형 도전성을 위한 포스핀(PH3)가스와 P형 도전성을 위한 디보란(B2H6)가스를 미리 시란가스와 혹합하여 두고 이것을 전과 마찬가지의 조작조건하에 백열 방전 반응관내로 통과시켰다. 사용한 도판트의 기체상의 농도는 약 5×10-6내지 10-8체적부이었다. 이와같이 부착된 물질은 아마도 치환형의 인(phosphours) 또는 붕소의 도판트를 포함하고 외인성의 N 또는 P형의 도전성을 나타냈다.The reduction of the localization state is achieved by incandescent discharge deposition of the amorphous silicon film, in which case the silane (SiH 4 ) gas is decomposed by the incandescent discharge of high frequency to about 500-600 ° K (227-). Silane gas was passed into a reaction tube attached to the substrate at a substrate temperature of 327 캜). The material attached to the substrate was an intrinsic amorphous material composed of silicon and hydrogen. In order to form the doped amorphous material, phosphine (PH 3 ) gas for N-type conductivity and diborane (B 2 H 6 ) gas for P-type conductivity were previously combined with the silane gas, and the same operating conditions as before. Under the incandescent discharge reaction tube. The gas phase concentration of the used dopant was about 5 × 10 −6 to 10 −8 parts by volume. The material thus attached probably contained dopants of substituted phosphorus or boron and exhibited exogenous N or P type conductivity.

이들 연구자에게는 알려지지 않았던 것이지만 다른 연구자들에 의하여 시란(SiH4)중의 수소가 백열 방전 데포지션하는 사이 실리콘의 단자상 응어리(dangling bonds)의 다수와 최적온도에서 결합하여, 에네르기 갭에 있어서 국재화 상태의 밀도를 실질적으로 감소시켜 비정질 물질의 전자적 성상(properties)을 대응하는 결정질 물질의 그것에 적당하게 더욱 접근시킨다고 하는 목적에 가까이간것이 지금에야 알려졌다. 디. 아이존스, 떠블유. 이. 스피어, 피. 지. 레. 콤베어, 에스. 리. 및 알. 메르틴즈도 또같은 데포지션법을 사용하여 Ge-H형태의 GeH4을 조제하는 방법에 대하여 연구했다. 얻어진 물질은 그 에네르기 갭에 있어서 높은 밀도의 국재화(localized)상태의 증거를 나타냈다. 이 물질은 도프할 수 있지만 Si-H를 사용한 경우에 얻어질 수 있는것 보다도 효율이 실질적으로 저하했다.Although unknown to these researchers, other researchers have found that hydrogen in the SiH 4 bonds at the optimum temperature with many of the dangling bonds of silicon during incandescent discharge deposition, localizing in the energetic gap. It is now known to approach the goal of substantially reducing the density of states to suitably more closely approach the electronic properties of amorphous materials to those of corresponding crystalline materials. D. I Jones, Shumble You. this. Spear, blood. G. re. Comveyor S. Lee. And al. Mertinz also studied the preparation of GeH 4 in the Ge-H form using the same deposition method. The material obtained showed evidence of high density localized state in its energy gap. This material can be doped but the efficiency is substantially lower than what can be obtained with Si-H.

필소피컬 매가진 B 제39권의 147면(1979년)에 보고된 이 연구에 있어서는 저자는 큰 밀도의 갭 상태 때문에 얻어진 물질은 "도핑 실험 및 가능성이 있는 용도에 대하여 Si보다 매력이 부족한 물질이다"라고 결론 내리고 있다.In this study, reported on page 147 (1979) of Physical Magazine B, Volume 39, the authors concluded that the material obtained due to the high density of the gaps was "less attractive than Si for doping experiments and potential applications." Is concluded. "

상술한 시란법에 수소를 포함하는 것은 시란중의 수소대 실리콘의 고정된 비율에 근거하여 제한을 초래할뿐만 아니라 최고로 중요한 것은 여러가지의 Si대 H의 결합형태가 이들 물질에 있어서 유해한 결과를 가져볼 수 있는 별도의 비결합 상태를 발생시키는 일이다.The inclusion of hydrogen in the aforementioned Siran method not only results in limitations based on the fixed ratio of hydrogen to silicon in the Silan, but most importantly, the various Si to H bond forms have detrimental effects on these materials. This creates a separate, non-binding state that can be seen.

따라서, 유효한 P 및 N형 도핑에 관하여 특히 유해한 이들 물질중의 국재화 상태의 밀도를 저하시키는 기본적인 제약이 존재한다. 시란을 부착시킨 물질의 상태의 결과로서 얻어지는 밀도는 좁은 소진폭(depletion width)을 초래하고 이것은 다시 그 작용이 자유담체(carrier)의 드리프트(drift)에 의존하는 소자의 효율을 제한한다. 실리콘과 수소만을 사용하여 이들 물질을 형성하는 방법은 또 상술의 파라메타의 전부에 영향을 미치는 높은 밀도의 표면 상태를 초래한다.Thus, there is a fundamental constraint that reduces the density of localized states in these materials which are particularly harmful with respect to effective P and N type doping. The density obtained as a result of the state of the silane-attached material results in a narrow depletion width, which in turn limits the efficiency of the device whose action depends on the drift of the carrier. The method of forming these materials using only silicon and hydrogen also results in a high density surface state that affects all of the above parameters.

시란가스로부터의 실리콘의 백열 방전 데포지션법의 개발이 행해진후 알곤(sputtering 증착법에 의하여 필요함)과 분자상태의 수소의 혼합물의 분위기에서 비정질 실리콘막의 스퍼터링(sputtering) 증착법(蒸着法에 대하여 연구가 이루어졌고 부착된 비정질 실리콘막의 특성에 대하여 이와같은 분자상태의 수소라는 결과를 얻었다.After the development of the incandescent discharge deposition method of silicon from silane gas, a study was conducted on the sputtering deposition method of an amorphous silicon film in an atmosphere of a mixture of argon (sputtering deposition method) and molecular hydrogen. The molecular nature of the formed amorphous silicon film was obtained.

이 연구는 수소가 에네르기 갭에 있어서 국재화 상태를 감소시키도록 결합하는 보상물로서 작용한 것을 나타내었다. 그러나 에네르기 갭에 있어서 국재화 상태가 스퍼터링 증착법에 있어서 감소된 정도는 상기의 시란 데포지션법에 의하여 달성된 것보다도 훨씬 적었다. 상술의 P 및 N형 도판트(dopant)물질도 역시 스퍼터링방법에 도입되어 P 및 N형의 도핑 제어된 물질을 생성시켰다. 이들 물질은 백열 방전법에서 얻어진 물질보다도 낮은 도핑 효과를 가지는 것이었다. 그 어느 방법도 시판용 P-N접합 소자의 제조를 위한 충분히 높은 억셉터 농도를 사용하여 효율적인 P형 도핑 제어를 행한 물질을 생성시키지 않았다. N형 도핑 효율은 바람직한 용납할만한 상업 레벨 보다도 낮고, P형 도핑 효율에 대하여는 밴드 갭(band gap)에 있어서 국재화 상태의 수률 증가하기 때문에 특히 불만스런 것이었다.This study showed that hydrogen acted as a compensator to bind to reduce the localization state in the energy gap. However, the extent to which the localization state in the energy gap is reduced in the sputtering deposition method is much smaller than that achieved by the above-mentioned silane deposition method. The P and N type dopant materials described above were also introduced into the sputtering method to produce doped controlled materials of P and N type. These materials had a lower doping effect than the materials obtained by the incandescent discharge method. Neither method produced a material with efficient P-type doping control using a sufficiently high acceptor concentration for the production of commercially available P-N junction elements. N-type doping efficiency was particularly unsatisfactory because of lower than acceptable commercial levels and increased yield of localized states in the band gap for P-type doping efficiency.

트랜지스타의 여러가지 막이 다른 전기적 특성을 가지는 다른 물질로부터 만들어지는 박막 트랜지스타 및 소자의 여러가지의 제조방법 및 구성 방법이 제안되어 왔다. 예를들자면, 상기와 같이 시란으로 형성되는 닉켈 산화막, 실리콘막, 비정질 실리콘막 및 비정질 실리콘과 수소의 막을 사용하는 박막 트랜지스터가 제기되어 왔다. 또 플레나(planar)-MOS구조와 같이 여러가지의 기하학적 형태가 제기되어 왔다.Various fabrication methods and construction methods for thin film transistors and devices in which the various films of the transistor star are made from different materials having different electrical properties have been proposed. For example, a thin film transistor using a nickel oxide film, a silicon film, an amorphous silicon film, and a film of amorphous silicon and hydrogen formed of silane as described above has been proposed. In addition, various geometric forms have been proposed, such as planar-MOS structures.

결정질 실리콘에 더욱 닮게하려고 하는 시도로 시란가스로부터 얻은 수소에 의하여 변성되고 결정질 실리콘을 도핑하는 것과 같은 방법으로 도핑한 비정질 실리콘을 미리 증착하는 것은 모든 중요한 점에 있어서 도프제어된 결정 실리콘의 경우보다도 열등한 특성을 가진다. 레. 콤베르와 스피어 및 상술한 다른 사람에 의하여 보고된 것처럼 시란에 기초를 둔 트랜지스터 소자에 있어서는 누설 전류는 10-11암페어로 낮고 포화전류는 약 5×10-6암페아로 보이며 소자의 스윗칭 주파수는 약 104Hz로 보이고 그 물질이 시간이 흐름에 따라 열화(劣化)하기 때문에 그 안정성이 낮다.In an attempt to resemble crystalline silicon more in advance, deposition of doped amorphous silicon in the same manner as the doping of crystalline silicon, modified by hydrogen from silane gas, is important in all respects than doped controlled crystalline silicon. Inferior properties re. As reported by Comber and Spear and others described above, for a Siran-based transistor device, the leakage current is as low as 10 -11 amps and the saturation current appears to be about 5 x 10 -6 amps and the switching frequency of the device Is about 10 4 Hz and its stability is low because the material deteriorates with time.

상술의 1980년 8월 12일 발행의 에스. 알. 오브신스키와 엠. 이주와의 미국특허 제 4,217,374호 "결정질 반도체와 동등한 비정질 반도체"와 1980년 10월 7일 발행의 에스. 알. 오브신스카와 에이. 마단의 미국특허 제 4,276,898호(동일명칭)에 있어서는, 실리콘과 불소를 함유하는 비정질 합금을 사용하는 실질적으로 감광성(感光性)의 정류소자인 태양전지의 제조가 제안되어 있다.S of August 12, 1980 publication mentioned above. egg. Obsinski and M. US Patent No. 4,217,374 "Amorphous Semiconductors Equivalent to Crystalline Semiconductors", and S., issued October 7, 1980. egg. Obsinska and A. In US Pat. No. 4,276,898 (the same name) of Mardan, the manufacture of a solar cell which is a substantially photosensitive rectifying element using an amorphous alloy containing silicon and fluorine is proposed.

본 발명에 의하면 소-스(source)영역, 드레인(drain)영역, 게이트 절연체와 이들과 결합된 적어도 실리콘과 불소를 함유하는 박막증착 비정질 합금과 상기 게이트 절연체와 접촉하는 게이트 전극을 가지는 박막 전계효과 트랜지스터가 제공된다.According to the present invention, a thin film field effect having a source source, a drain region, a gate insulator, a thin film-deposited amorphous alloy containing at least silicon and fluorine bonded thereto, and a gate electrode in contact with the gate insulator Transistors are provided.

이 비정질 합금은 비정질 합금조성 Sia-Fb-Hc와 같은 수소도 함유한다. 단 여기서 a는 80 내지 98원자 % b는 1 내지 10원자 % C는 1 내지 10원자 %의 범위내에 있다. 전계효과 트랜지스터는 본 발명의 V-MOS형 구조를 포함하여 여러가지 기하학적 형상을 가질 수 있고 또 여러가지의 기판상에 증착될 수 있고 박막전계효과 트랜지스터의 활성 영역간의 절연체와 금속과 같은 전도성의 기판을 포함한다. 이 트랜지스터는 절연체 반도체 절연된 금속 또는 절연된 반도체 기판상에 증착될 수 있다. 여러가지 기판상에 형성될 수 있고 또 누설전류 및 작동전류가 적기때문에 이 트랜지스터는 상호의 표면상에 형성되는 즉 퇴적(stacked)이 가능하다.This amorphous alloy also contains hydrogen such as amorphous alloy composition Si a -F b -H c . Provided that a is 80 to 98 atomic% b is 1 to 10 atomic% C in the range of 1 to 10 atomic%. The field effect transistor can have various geometric shapes, including the V-MOS type structure of the present invention, can be deposited on various substrates, and includes a conductive substrate such as an insulator and a metal between the active regions of the thin film field effect transistor. do. This transistor can be deposited on an insulator semiconductor insulated metal or on an insulated semiconductor substrate. Because it can be formed on various substrates and the leakage current and operating current are small, the transistor can be formed on the surface of each other, that is, stacked.

박막전계효과 트랜지스터는 선택된 특정의 형상 및 선택된 불소물질막의 두께에 따라서, 예컨대, 10-6암페아 정도의 또 10-4암페아 이하 또는 이 보다 큰 DC포화전류, 적어도 10MHz의 상한 차단 주파수, 약 10의 큰 오프저항, 오프저항 비율 및 막 10-11암페아 이하의 대단히 적은 누설 전류와 같이 여러가지의 바람직한 특성을 가질수 있다. 더욱이 상기 합금은 시간에 따라 열화(劣化)되지 않는다.The thin film field effect transistor may have a DC saturation current of about 10 −6 amps or less or greater than or equal to 10 −4 amps, an upper cutoff frequency of at least 10 MHz, depending on the specific shape selected and the thickness of the selected fluorine material film. It can have various desirable properties such as large off resistance of 10, off resistance ratio and very small leakage current of less than 10 -11 amperes. Moreover, the alloy does not deteriorate with time.

본 발명의 한 목적은 소-스역과 드레인역과 게이트 절연체와 상기 소-스역 드레인역 및 게이트 절연체에 합체된 박막증착 반도체 합금으로 이루어지는 V-MOS상(狀) 구성을 가지는 것을 특징으로 하는 박막전계효과 트랜지스터 소자의 제공에 있다.An object of the present invention is to have a thin film field effect, comprising a V-MOS phase structure consisting of a thin-film-deposited semiconductor alloy incorporated in a source-drain and drain region and a gate insulator and the source-drain region and gate insulator. Provided is a transistor device.

본 발명의 바람직한 실시예는 본 명세서에 첨부된 도면을 참조하여 기술하기로 한다.Preferred embodiments of the present invention will be described with reference to the accompanying drawings.

제1도에는 본 발명의 교시에 따라서 형성된 박막전계효과 트랜지스터(70)로 도시한 새로운 V-MOS상의 구성을 도시한다. 기판(72)상에는 드레인 금속의 층(74)가 제일먼저 증착되고 그 밴드의 중심부는 절제 또는 식각(蝕刻)된다. 이 드레인 금속층(74)의 표면에는 비정질 합금의 얇은층(76)가 증착되고 그 중심부가 드레인금속층(74)의 절제부분과 정합(整合)상태로 절제 또는 식각된다.FIG. 1 shows the construction of a new V-MOS phase shown by a thin film field effect transistor 70 formed in accordance with the teachings of the present invention. A layer 74 of drain metal is deposited first on the substrate 72 and the center of the band is ablation or etched. A thin layer 76 of an amorphous alloy is deposited on the surface of the drain metal layer 74, and the center of the drain metal layer 74 is cut or etched to match the cutout portion of the drain metal layer 74.

마찬가지로 소-스 금속층(78)이 비정질합금층(76)상에 증착되고 그 대응하는 중심부가 절제되어 있다. 혹은 모든층은 그 증착후 단일 공정으로 식각할 수 있다. 다음에 산화물 게이트로 불려지는 게이트 절연체(80)가 소-스 금속층(78)상에 그리고 중심부의 V자형 절제공간(82) 속으로 또 층부(74, 76, 78)의 경사진 모서리 부분 및 노출된 기판(72)상에 증착된다. 다음에 게이트 금속(84)를 게이트 절연체(80)상에 증착시키고 산화물 휠드(field)로 식별되는 절연층(86)을 수동층으로서 게이트 금속(84)상에 증착시킨다. V형절제공간(82 : open space)을 가지는 이 특정의 V-MOS형 구성은 소-스 금속(78)과 드레인 금속(74)사이에 비정질합금층(76)을 경유하는 매우 짧은 거리(L)가 확보된다고 하는 장점을 가진다. 이 층의 두께 즉 거리 L은 높은 작동 주파수를 초래하게 한다. 산화물 휠드(field)라 불리는 절연물질의 절연층(86)은 금속산화물, 이산화규소 또는 질화규소와 같은 다른 절연체로써 만들수 있다. 소-스 금속(78)과 드레인 금속(74)은 알루미늄, 몰리브덴과 같은 적당한 전도성이 있는 금속 또는 금, 팔라듐, 백금 또는 크롬과 같은 높은 작업함수(work function)금속으로써 형성시킬 수 있다. 게이트 절연체(80)는 질화물, 이산화규소, 또는 질화 실리콘 물질이어도 좋다.Similarly, a source metal layer 78 is deposited on the amorphous alloy layer 76 and its corresponding central portion is ablated. Alternatively all layers can be etched in a single process after deposition. Gate insulator 80, then referred to as oxide gate, is exposed on the source metal layer 78 and into the V-shaped ablation space 82 at the center and at the inclined edges of the layer portions 74, 76, 78 and exposed. Is deposited on the substrate 72. A gate metal 84 is then deposited on the gate insulator 80 and an insulating layer 86 identified as an oxide field is deposited on the gate metal 84 as a passive layer. This particular V-MOS type configuration with V-shaped ablation space 82 has a very short distance (L) via the amorphous alloy layer 76 between the source metal 78 and the drain metal 74. ) Is secured. The thickness of this layer, or distance L, leads to a high operating frequency. Insulating layer 86 of an insulating material called an oxide field may be made of other insulators such as metal oxides, silicon dioxide or silicon nitride. The source metal 78 and the drain metal 74 may be formed from a suitable conductive metal such as aluminum, molybdenum or a high work function metal such as gold, palladium, platinum or chromium. The gate insulator 80 may be a nitride, silicon dioxide, or silicon nitride material.

실리콘과 불소를 함유라고 게다가 수소도 포함하는 합금을 비정 합금층(76)의 형성을 위하여 사용한다. 이 합금은 많은 다른 회로에 사용하는 것을 가능하게하는 바람직한 여러가지 특성을 가지고 있다. 비정질합금층(76)은 Sia-Fb-Hc인 조성으로 만들어지는 것이 바람직하며 여기서 a는 80 내지 98원자 % b는 1 내지 10원자 % C는 1 내지 10원자 %의 범위이다.An alloy containing silicon and fluorine and also hydrogen is used for the formation of the amorphous alloy layer 76. This alloy has several desirable properties that make it possible to use it in many different circuits. The amorphous alloy layer 76 is preferably made of a composition of Si a -F b -H c , where a is 80 to 98 atoms% b is 1 to 10 atoms% C is in the range of 1 to 10 atoms%.

상기 합금은 10 내지 1000ppm인 량의 주기율표 제5족 또는 제3족의 물질로부터 얻은 도판트로 도프제여가 가능하다. 이 도판트 물질과 도핑량은 변함 수 있다. 비정질 물질의 합금층(76)의 두께는 100 내지 5000Å의 범위내에 있고 사용한 두께는 약 1000Å이다. 소-스 금속(78)과 드레인금속(74)은 500 내지 20,000Å의 범위의 두께를 가지고 사용한 두께는 약 2000A이다. 게이트 금속(84)는 금속으로 만들어지는 것으로 설명했으나 필요에 따라서 도프제어한 반도체 물질을 형성할 수도 있다. 트랜지스터(70)의 게이트(G), 소-스(S), 드레인(D)의 회로를 제2도에 도시한다. 제3도에는 실리콘과 불소(N 또는 P형)을 함유하는 합금층(94, 96, 98)을 증착시킨 기판(92)상에 형성된 다른 V-MOS상의 박막전계효과 트랜지스터(90)을 도시한다.The alloy may be doped with a dopant obtained from a material of group 5 or 3 of the periodic table in an amount of 10 to 1000 ppm. The dopant material and doping amount can vary. The thickness of the alloy layer 76 of amorphous material is in the range of 100 to 5000 kPa and the thickness used is about 1000 kPa. The source metal 78 and the drain metal 74 have a thickness in the range of 500 to 20,000 mm 3 and the thickness used is about 2000 A. Although the gate metal 84 has been described as being made of a metal, a doped controlled semiconductor material may be formed as necessary. The circuit of the gate G, the source S, and the drain D of the transistor 70 is shown in FIG. FIG. 3 shows another V-MOS thin film field effect transistor 90 formed on a substrate 92 on which alloy layers 94, 96, and 98 containing silicon and fluorine (N or P type) are deposited. .

각층(94, 96, 98)은 그 중심부(100)를 절제 또는 식각한다. 다음에 산화물 게이트로 식별되는 게이트 절연체(102)를 층(98)의 가장자리 부분위에 증착시키고, 층(94, 96, 98)의 노출부와 접촉시키고 또 도시한 바와같이 기판(92)의 노출부와 접촉시킨다. 게이트금속(104)는 게이트 절연체(102)상에 층착되고 최후로 산화물휠드와 같은 절연층(106)이 게이트 금속(104)상에 증착된다. 트랜지스터(90)는 층(94)와 층(96)사이 및 층(96)과 층(98)사이에 형성된 반대방향으로 편향된(biased) P-N접합을 이용하여 동작한다. 트랜지스터(90)는 소-스역(98)과 드레인역(94)이 Si-F-H와 은같 반도체 합금으로 만들어진 점을 제외하고는 제1도에 도시한 트랜지스터(70)와 유사하다.Each layer 94, 96, 98 cuts or etches its central portion 100. A gate insulator 102, identified as an oxide gate, is then deposited over the edge portion of layer 98, in contact with the exposed portions of layers 94, 96, 98 and exposed portions of substrate 92 as shown. Contact with. Gate metal 104 is deposited on gate insulator 102 and finally an insulating layer 106 such as an oxide wheel is deposited on gate metal 104. Transistor 90 operates using oppositely biased P-N junctions formed between layers 94 and 96 and between layers 96 and 98. The transistor 90 is similar to the transistor 70 shown in FIG. 1 except that the source region 98 and the drain region 94 are made of a semiconductor alloy such as Si-F-H.

트랜지스터(70, 90)으로 도시한 본 발명의 V-MOS상의 구성은, 예컨대 시란으로 증착되는 적어도 수소를 함유하는 실리콘 합금만이 아닌 어떤 증착 반도체 물질과도 함께 사용가능하다고 하는 장점을 가지는 것이다.The configuration of the V-MOS of the present invention, shown by transistors 70 and 90, has the advantage that it can be used with any deposited semiconductor material, for example not only silicon alloys containing at least hydrogen deposited with silane. .

트랜지스터(90)의 회로를 제4도에 도시한다.The circuit of the transistor 90 is shown in FIG.

소-스역 또는 드레인역이 증착된 기판을 가로질러 Y축 도체와 같이 뻗어 있도록 여러가지의 트랜지스터(70, 90)를 매트릭스상으로 형성할 수 있다. 다음에 드레인역 또는 소-스역을 증착시켜 그 다음에 X축 도체와 접속되는 분리된 드레인 혹은 소-스역을 형성한다.Various transistors 70 and 90 can be formed in a matrix so that the source or drain regions extend like a Y-axis conductor across the deposited substrate. A drain region or source-source region is then deposited to form a separate drain or source region that is then connected to the X-axis conductor.

이와같이 전계효과 트랜지스터(70, 90) PROM 소자와 관련시켜 사용하여 기억 영역과 분리소자를 구성하는 기억회로내의 분리소자를 형성할 수 있다.In this way, the field effect transistors 70 and 90 can be used in conjunction with the PROM element to form the isolation element in the memory circuit that constitutes the memory region and the isolation element.

본문중에 설명한 본 발명의 여러가지 실시예의 박막전계효과 트랜지스터는 매우 소형이면서 이제까지 기술한 바와같이 대단히 양호한 작동지는 특성을 트랜지스터를 제공하는 것이다. 제1, 3도의 86,106과 같은 트랜지스터 표면의 절연층은 다른 트랜지스터를 그위에 형성하기 위한 절연층을 형성하여 퇴적 트랜지스터 형태를 제공하고 따라서 소자의 충전밀도를 더욱 증대시키기 위하여 사용할 수 있다. 이것은 각층이 증착되기 때문에 또 각 소자의 작동전류 및 누설전류가 낮기 때문에 가능하다.The thin film field effect transistors of various embodiments of the present invention described herein are very small and provide transistors with very good operating characteristics as described above. An insulating layer on the surface of the transistor, such as 86, 106 in FIGS. 1 and 3, forms an insulating layer for forming another transistor thereon to provide a stacked transistor form and thus can be used to further increase the charge density of the device. This is possible because each layer is deposited and the operating current and leakage current of each element are low.

이제가지의 기술로부터 본 발명의 교시에 따라서 Si-F-H인 조성의 합금을 함유하는 박막전계 효과 트랜지스타가 많은 장점을 가지는 것이 명백할 것이다. 쇼트키 배리어는 또 MIS(금속절연게이트 반도체)접촉일 수도 있다. 또한, 하나의 소자중의 게이트 도체는 금속, 포리실리콘 또는 도프제어한 반도체 물질로하고 동일한 금속 또는 반도체 물질을 함께 사용하는 대신에 다른 금속 또는 반도체의 드레인 물질을 사용하는 것도 가능하다.From the following description it will be apparent that according to the teachings of the present invention, thin film field effect transistors containing alloys of composition Si-F-H have many advantages. The Schottky barrier may also be a MIS (Metal Insulated Gate Semiconductor) contact. It is also possible for the gate conductor in one element to be a metal, polysilicon or doped controlled semiconductor material and to use the drain material of another metal or semiconductor instead of using the same metal or semiconductor material together.

Claims (1)

소-스, 드레인, 도체를 부착시킨 게이트를 가지는 박막수직전계효과 트랜지스터에 있어서, 상기 소-스(78, 98)와 드레인(74, 94)이 서로 포개져 기판(72, 92)에 평행하게 배열되어 있으며, 증착된 비정질 반도체 합금층(76, 96)이 상기 소-스(78, 98)와 드레인(74, 94)과 접촉하면서 그 사이에 뻗어있고, 상기 게이트(80, 84 ; 102, 104)는 상기 소-스(78, 98)와 드레인(74, 94)사이의 비정질 반도체 합금층(76, 96)에 전장(electric field)을 적용하도록 배치되어 그 사이에 전기 전도를 일으키는 점을 특징으로 하는 트랜지스터.In a thin film vertical field effect transistor having a gate to which a source, a drain, and a conductor are attached, the source (78, 98) and the drain (74, 94) are stacked on each other and parallel to the substrate (72, 92). Arranged, the deposited amorphous semiconductor alloy layers 76, 96 extend between and in contact with the sources 78, 98 and drains 74, 94, and the gates 80, 84; 104 is arranged to apply an electric field to the amorphous semiconductor alloy layers 76 and 96 between the sources 78 and 98 and the drains 74 and 94 to cause electrical conduction therebetween. Transistor.
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