KR840006269A - 단일동축도선을통해수신되는데이타비트스트림의동기화장치 - Google Patents

단일동축도선을통해수신되는데이타비트스트림의동기화장치 Download PDF

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KR840006269A
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레위스 피. 엘빙거
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Abstract

내용 없음

Description

단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 상호 작용식 터미널 데이타 처리 시스템의 블록 다이어그 램.
제2도는 고속 링크 콘크롤러(HSLC)의 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
12 : 고속 링크 콘트롤러(HSLC) 14 : 디바이스 콘트롤러
20 : 주 컴퓨터 72 : 통신 콘트롤러
75 : 데이타 회복 논리회로 75-18 : 비교기
75-14 : 가산기 75-16 : 카운터

Claims (10)

  1. 데이타 비트 신호의 전송을 위해 단일 도체 동축 버스(12-1,12-2)에 공통으로 결합된 고속 링크 콘트롤러(HSLC)(12)와 다수의 작업대(16-17 내지 16-48)를 포함하고, 상기 HSLC(12)는 상기 데이타 비트 신호를 수신하는 데이타 회복 논리(75)를 포함하며, 상기 데이타 회복 논리(75)는 상기 다수의 작업대중의 하나로부터 수신된 상기 데이타 비트 신호를 동기시키기 위해 동기화 장치를 포함하는 상호 작용식 터미널 시스템에 있어서, 상기 동기화 장치는 연속적인 번호의 반복순서를 나타내는 제1의 다수의 2진수 신호를 발생하기 위한 제1의 수단(75-16)과, 입력단자의 제1세트로 인가되는 제1의 다수의 2진수 신호와 입력단자의 제2세트로 인가되는 제2다수의 2진수 신호를 포함하고 상기 제1 및 제2의 다수의 2진수 신호가 같지 않다는 수치인 제1신호(A＞B, A＜B)와, 제1의 다수의 2진수 신호가 제2의 다수의 2진수 신호보다 작은 수치를 가질 때 제2신호(A＜B)를 발생하는 제2의 수단(75-18)과, 입력단자의 제3세트로 인가되는 제1의 다수의 2진수 신호와 제3의 다수의 2진수 신호를 포함하고, 그중 하나의 신호가 입력단자의 제4세트로 인가되는 제2의 신호가 되고 상기 제1 및 제3의 다수의 2진수의 합을 나타내는 제4의 다수의2진수 신호를 발생하는 제3의 수단(75-14)과, 제3의 신호를 발생키 위한 제1의 신호와 0데이타 비트를 대표하는 데이타 비트 신호에 반응하고, 상기 제1수단(75-16)은 상기 제4의 다수의 2진 신호와 동일한 값을 갖는 제1의 다수의 2진 신호를 발생키 위해 상기 제3의 신호에 반응하고, 거기서 제1의 다수의 2진수 신호가 제2의 다수의 2진수 신호보다 적을 때 상기 제2의 신호의 2진수 값으로 상기 제1의 다수의 2진수 신호의 수치를 증가시키고 또한 제1 및 제2의 다수의 데이타 신호가 동일한 수치에서 상기 0데이타 비트 신호를 수신하기 위하여 상기 제1다수의 2진수 신호가 제2다수의 2진수 신호보다 클 때 상기 제1의 다수의 2진수 신호의 값을 감소시키는 게이팅 수단(76-36)을 포함하고 있는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  2. 제1항에 있어서, 상기 제1다수의 2진수 신호는 십진수 0에서 15까지의 반복순서를 나타내는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  3. 제1항에 있어서, 상기 제2다수의 2진수 신호는 십진수 8의 값을 갖는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  4. 제1항에 있어서, 상기 제3다수의 2진수 신호는 제1다수의 2진수 신호가 십진수 8보다 큰 값을 가릴때 십진수 0의 값을 가지며, 상기 제3다수의 2진수 신호는 제1다수의 2진수 신호가 십진수 8보다 작은값을 가질때 십진수 2의 값을 가지는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  5. 제1항에 있어서, 상기 제1의 다수의 2진수 신호는 상기 제1의 0데이타 비트가 상기 게이팅 수단(75-36)으로 인가될때 십진수 8보다 작은 값을 가지며, 다수의 2진수 신호가 십진수 8의 값일때 상기 0데이타 비트의 후속비트를 수신할때까지 십진수 1로 증가된 제1의 다수의 2진수 신호의 값을 제2의 제1다수의 2진수 신호가 가지면서 상기 제2의 0데이타 비트가 상기 게이팅 수단(75-36)에 의해 수신될때 십진수 8다 작은 값을 가지는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  6. 제1항에 있어서, 상기 제3의 다수의 2진수 신호는 상기 제3의 0데이타 비트가 상기 게이팅 수단(75-36)에 의해 수신되고 상기 제4의 0데이타 비트가 상기 게이팅 수단(75-36)에 의해 수신될때 십진수8보다 큰 값을 가지는 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  7. 제6항에 있어서, 상기 제1수단은 카운터(75-16)인 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  8. 제7항에 있어서, 상기 제2수단은 비교기(75-18)인 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  9. 제8항에 있어서, 상기 제3수단은 가산기(75-14)인 것을 특징으로 하는 단일 동축도선을 통해 수신되는 데이타 비트 스트림의 동기화 장치.
  10. 2진 디지탈 데이타로 표시된 수신신호를 갖는 데이타 입력장치의 클럭유닛을 동기화하며, 상기 클럭유닛이 복수의 수신신호가 존재하는 주파수에서 동작하는 클럭신호 발생기를 포함하는 장치에 있어서 ; 상기 클럭신호를 수신하도록 결합되고 수신된 클럭신호가 순환적으로 카운트하게금 증가되며, 산출된 카운트의 전류 값을 표시하는 제1신호세트(QA-QD)를 전달하고, 제어신호(CTRLD)를 수신하는 입력단자세트에 인가된 제2신호세트에 따른 상기 카운트 값을 설정하기 위한 입력단자세트(A-D)를 갖는 순환카운터(S1-S4)와 ; 상기 제1신호세트를 수신하고 소정의 번호로서 표시된 카운트 값을 비교하며 상기 카운트 값이 상기 번호와 동일할때 제1신호를 전달하고 상기 카운트 값이 상기 번호보다 작을때에 제2신호를 전달하는 비교기(75-18)와 ; 상기 제1신호세트를 수신하고, 상기 제2신호로서 제어될때 소정량을 제1신호세트로 표시된 상기 카운트 값에 추가하며, 발생된 합성값으로 표시된 상기 제2신호세트(51-54)를 형성하도록 상기 카운터에 결합되는 가산기(75-14) 및 ; 수신된 2진 디지탈 데이타 신호의 발생에 대응한 상기 제1신호의 부재에 의해서 상기 제어신호의 발생을 가능하도록 하는 게이트 회로(75-36)를 구비함으로써 상기 제1신호세트의 적어도 하나의 신호가 수신 데이타를 클럭하도록 사용되는 것을 특징으로 하는 데이터 입력장치의 클럭유닛 동기화 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019830004672A 1982-09-30 1983-09-30 단일동축도선을통해수신되는데이타비트스트림의동기화장치 KR910001404B1 (ko)

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AU574332B2 (en) 1988-07-07
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