KR20240104277A - 표시 패널 및 이를 포함하는 전자 기기 - Google Patents

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KR20240104277A
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metal layer
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insulating layer
inorganic insulating
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이종찬
오유리
유기복
이동혁
이진숙
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Abstract

본 발명은 개구영역, 상기 개구영역의 적어도 일부를 둘러싸는 표시영역 및 상기 개구영역과 상기 표시영역 사이의 중간영역을 포함하는, 기판, 상기 표시영역 상에 배치되며, 화소전극, 대향전극 및 상기 화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드, 상기 중간영역 상에 배치되며, 상기 개구영역을 둘러싸는 그루브를 정의하는 무기절연층 및 상기 중간영역 상에 배치되며, 상기 그루브 내에 위치하는 제1금속층, 상기 제1금속층 상에 배치되며 상기 무기절연층의 상면과 교차하는 방향으로 돌출된 팁을 갖는 제2금속층을 포함하는, 세퍼레이터;를 포함하는, 표시 패널을 제공한다.

Description

표시 패널 및 이를 포함하는 전자 기기 {DISPLAY PANEL AND ELECTRONIC APPARATUS COMPRISING THE SAME}
본 발명의 실시예들은 표시 패널 및 이를 포함하는 전자 기기에 관한 것이다.
근래에 표시 패널은 그 용도가 다양해지고 있다. 또한, 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 패널 중 표시영역이 차지하는 면적을 확대하면서, 표시 패널에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역에 중 일부에 다양한 구성요소를 배치하기 위한 연구가 이루어지고 있다.
본 발명은 표시영역 내에 다양한 종류의 컴포넌트들을 배치할 수 있는 영역을 가지면서도 신뢰성이 향상된 표시 패널 및 이를 포함하는 전자 기기를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 개구영역, 상기 개구영역의 적어도 일부를 둘러싸는 표시영역 및 상기 개구영역과 상기 표시영역 사이의 중간영역을 포함하는, 기판, 상기 표시영역 상에 배치되며, 화소전극, 대향전극 및 상기 화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드, 상기 중간영역 상에 배치되며, 상기 개구영역을 둘러싸는 그루브를 정의하는 무기절연층 및 상기 중간영역 상에 배치되며, 상기 그루브 내에 위치하는 제1금속층, 상기 제1금속층 상에 배치되며 상기 무기절연층의 상면과 교차하는 방향으로 돌출된 팁을 갖는 제2금속층을 포함하는, 세퍼레이터;를 포함하는, 표시 패널이 제공된다.
일 실시예에서, 상기 중간층은 상기 화소전극에 대응하여 위치하는 발광층 및 상기 표시영역으로부터 상기 중간영역으로 연장되는 기능층을 포함하고, 상기 팁이 상기 무기절연층의 상면으로부터 돌출된 돌출 높이는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 클 수 있다.
일 실싱예에서 상기 제1금속층의 두께는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 클 수 있다.
일 실시예에서, 상기 기능층은 상기 제2금속층과 중첩하는 제1부분 및 상기 제1부분과 분리된 제2부분을 포함할 수 있다.
일 실시예에서, 상기 대향전극은 상기 제2금속층과 중첩하는 제1부분 및 상기 제1부분과 분리된 제2부분을 포함할 수 있다.
일 실시예에서, 표시 패널은 상기 무기절연층과 상기 세퍼레이터 사이에 배치되는 서브금속층을 더 포함할 수 있다.
일 실시예에서, 상기 중간영역에서 상기 서브금속층은 상기 무기절연층의 상면의 적어도 일부분을 덮을 수 있다.
일 실시예에서, 상기 서브금속층은 상기 그루브의 내측면 및 바닥면에만 배치될 수 있다.
일 실시예에서, 표시 패널은 상기 그루브의 중심선을 따라 배치되고, 상기 서브금속층, 상기 제1금속층 및 상기 제2금속층을 관통하는 개구를 더 포함할 수 있다.
일 실시예에서, 상기 팁은 제1팁 및 상기 기판에 수직한 방향에서 바라볼 때 상기 제1팁으로부터 이격된 제2팁을 포함할 수 있다.
일 실시예에서, 상기 팁은 상기 기판의 상면과 제1각도를 이루고, 상기 제1각도는 70도 내지 90도일 수 있다.
일 실시예에서, 표시 패널은 상기 기판과 상기 세퍼레이터 사이에 위치하며, 상기 그루브의 바닥면을 이루는 에치 스토퍼를 더 포함할 수 있다.
일 실시예에서, 상기 그루브 및 상기 세퍼레이터는 복수 개 구비되고, 상기 중간영역은 제1서브영역 및 제2서브영역을 포함하고, 상기 무기절연층은 상기 제1서브영역 상에 배치되며 제1그루브를 갖는 제1무기절연층 및 상기 제2서브영역 상에 배치되며 제2그루브를 갖는 제2무기절연층을 포함하고, 상기 기판의 상면으로부터 상기 제1무기절연층의 상면까지의 제1높이는 상기 기판의 상면으로부터 상기 제2무기절연층의 상면까지의 제2높이와 상이할 수 있다.
일 실시예에서, 상기 제2그루브는 상기 제1서브영역과 상기 제2서브영역 사이의 경계와 중첩하여 배치될 수 있다.
본 발명의 다른 일 관점에 따르면, 개구영역, 상기 개구영역의 적어도 일부를 둘러싸는 표시영역 및 상기 개구영역과 상기 표시영역 사이의 중간영역을 포함하는, 표시 패널 및 상기 표시 패널의 상기 개구영역에 중첩하여 배치되는 컴포넌트를 포함하며, 상기 표시 패널은, 기판, 상기 표시영역에 중첩하여 상기 기판 상에 배치되며, 화소전극, 대향전극 및 상기 화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드, 상기 중간영역에 중첩하여 상기 기판 상에 배치되며, 상기 개구영역을 둘러싸는 그루브를 갖는 무기절연층 및 상기 중간영역에 중첩하여 상기 기판 상에 배치되며, 상기 그루브 내에 위치하는 제1금속층 및 상기 제1금속층 상에 배치되며 상기 무기절연층의 상면과 교차하는 방향으로 돌출된 팁을 갖는 제2금속층을 포함하는, 세퍼레이터를 포함하는, 전자 기기가 제공된다.
일 실시예에서, 상기 중간층은 상기 화소전극에 대응하여 위치하는 발광층 및 상기 표시영역으로부터 상기 중간영역으로 연장되는 기능층을 포함하고, 상기 팁이 상기 무기절연층의 상면으로부터 돌출된 돌출 높이는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 클 수 있다.
일 실시예에서, 상기 제1금속층의 두께는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 클 수 있다.
일 실시예에서, 상기 기능층은 상기 제2금속층과 중첩하는 제1부분 및 상기 제1부분과 분리된 제2부분을 포함할 수 있다.
일 실시예에서, 전자 기기는 무기절연층과 상기 세퍼레이터 사이에 배치되는 서브금속층을 더 포함할 수 있다.
일 실시예에서, 상기 중간영역에서 상기 서브금속층은 상기 무기절연층의 상면의 적어도 일부분을 덮을 수 있다.
일 실시예에서, 상기 서브금속층은 상기 그루브의 내측면 및 바닥면에만 배치될 수 있다.
일 실시예에서, 전자 기기는 상기 그루브의 중심선을 따라 배치되고, 상기 서브금속층, 상기 제1금속층 및 상기 제2금속층을 관통하는 개구를 더 포함할 수 있다.
일 실시예에서, 상기 팁은 제1팁 및 상기 기판에 수직한 방향에서 바라볼 때 상기 제1팁으로부터 이격된 제2팁을 포함할 수 있다.
일 실시예에서, 상기 팁은 상기 기판의 상면과 제1각도를 이루고, 상기 제1각도는 70도 내지 90도일 수 있다.
일 실시예에서, 전자 기기는 상기 기판과 상기 세퍼레이터 사이에 위치하고, 상기 그루브의 바닥면을 이루는 에치 스토퍼를 더 포함할 수 있다.
일 실시예에서, 상기 그루브 및 상기 세퍼레이터는 복수 개 구비되고, 상기 중간영역은 제1서브영역 및 제2서브영역을 포함하고, 상기 무기절연층은 상기 제1서브영역 상에 배치되며 제1그루브를 갖는 제1무기절연층 및 상기 제2서브영역 상에 배치되며 제2그루브를 갖는 제2무기절연층을 포함하고, 상기 기판의 상면으로부터 상기 제1무기절연층의 상면까지의 제1높이는 상기 기판의 상면으로부터 상기 제2무기절연층의 상면까지의 제2높이와 상이할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시영역 내에 다양한 종류의 컴포넌트들을 배치할 수 있는 영역을 가지면서도 신뢰성이 향상된 표시 패널 및 이를 포함하는 전자 기기를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따른 단면을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널이 포함하는 어느 하나의 화소를 간략하게 나타내는 등가회로도이다.
도 5는 본 발명의 표시 패널의 일부를 발췌하여 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타내는 단면도로, 도 5의 Ⅲ-Ⅲ'선을 따른 단면을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타내는 단면도로, 도 6의 Ⅴ영역을 나타낸다.
도 8는 본 발명의 다른 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타내는 단면도이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 표시 패널의 제조 공정 중 세퍼레이터를 형성하는 공정을 개략적으로 나타내는 단면도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 세퍼레이터들을 개략적으로 나타내는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 장치 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 전술한 전자 기기는 휠 수 있거나(bendable), 접을 수 있거나(foldable), 돌돌 말 수(rollable) 있다. 도 1에서는 설명의 편의를 위해 일 실시예에 따른 전자 기기(1)가 스마트 폰으로 사용되는 것을 도시한다.
전자 기기(1)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 전자 기기(1)는 도 1과 같이 x방향의 단변과 y방향의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. x방향의 단변과 y방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전자 기기(1)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 타원형, 또는 비정형 형상으로 형성될 수 있다.
전자 기기(1)는 개구영역(OA, 또는 제1영역) 및 개구영역(OA)을 적어도 부분적으로 둘러싸는 표시영역(DA, 또는 제2영역)을 포함할 수 있다. 전자 기기(1)는 개구영역(OA)과 표시영역(DA) 사이에 위치하는 중간영역(IA) 및 표시영역(DA)의 외측을 둘러싸는 외곽영역(PA)을 포함할 수 있다. 중간영역(IA) 및 외곽영역(PA)은 은 각각 빛을 방출하지 않는 비표시영역에 해당할 수 있다.
개구영역(OA)은 표시영역(DA)의 내측에 위치할 수 있다. 일 실시예로, 개구영역(OA)은 도 1에 도시된 바와 같이 표시영역(DA)의 좌상측에 배치될 수 있다. 또는, 개구영역(OA)은 표시영역(DA)의 상측 중앙에 배치되거나 우상측에 배치되는 것과 같이 다양한 위치에 배치될 수 있다. 본 명세서의 평면도 상에서 "좌", "우", "상", "하"는 전자 기기(1)에 수직한 방향에서 전자 기기(1)를 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌"는 -x 방향, "우"는 +x 방향, "상"은 +y 방향, "하"는 -y 방향을 가리킨다. 도 1에서는 개구영역(OA)이 하나 배치된 것을 도시하나, 다른 실시예로서 개구영역(OA)은 복수 개 구비될 수 있다.
도 2은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따른 단면을 나타낸다.
도 2를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)의 개구영역(OA)에 배치되는 컴포넌트(70)를 포함할 수 있다. 표시 패널(10) 및 컴포넌트(70)는 하우징(HS)에 수용될 수 있다.
표시 패널(10)은 표시층(20), 입력감지층(40), 광학기능층(50), 및 커버윈도우(60)를 포함할 수 있다.
표시층(20)은 이미지를 표시하기 위하여 빛을 방출하는 표시요소(또는 발광요소)들 및 각각의 표시요소에 연결되어 표시요소에 전기 신호를 인가하는 화소회로들을 포함할 수 있다. 표시요소는 발광다이오드, 예컨대 유기 발광층을 포함하는 유기발광다이오드를 포함할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시층(20) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시층(20) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)을 형성하는 공정은 표시층(20)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력감지층(40)과 표시층(20) 사이에 개재되지 않을 수 있다. 도 2에는 입력감지층(40)이 표시층(20)과 광학기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력감지층(40)은 광학기능층(50) 위에 배치될 수 있다.
광학기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버윈도우(60)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입의 편광자는 연신형 합성수지 필름을 포함하고, 액정 코팅타입의 편광자는 소정의 배열로 배열된 액정들을 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시층(20)의 발광다이오드들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시층(20)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
표시 패널(10)은 개구(10H)를 포함할 수 있다. 이와 관련하여, 도 2는 표시층(20), 입력감지층(40), 및 광학기능층(50)이 각각 제1내지 제3개구(20H, 40H, 50H)를 포함하며, 제1내지 제3개구(20H, 40H, 50H)들이 서로 중첩되는 것을 도시한다.
제1개구(20H)는 표시층(20)의 상면으로부터 바닥면을 관통할 수 있고, 제2개구(40H)는 입력감지층(40)의 상면으로부터 바닥면을 관통할 수 있으며, 제3개구(50H)는 광학기능층(50)의 상면으로부터 바닥면을 관통할 수 있다.
표시 패널(10)의 개구(10H), 예컨대 제1내지 제3개구(20H, 40H, 50H)들은 개구영역(OA)에 서로 중첩하도록 위치할 수 있다. 제1내지 제3개구(20H, 40H, 50H)의 크기(또는 직경)은 서로 같거나 서로 다를 수 있다.
다른 실시예로, 표시층(20), 입력감지층(40), 및 광학기능층(50) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 표시층(20), 입력감지층(40), 및 광학기능층(50) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다.
커버윈도우(60)는 광학기능층(50) 상에 배치될 수 있다. 커버윈도우(60)는 광학기능층(50)과의 사이에 개재된 투명 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 커버윈도우(60)는 글래스재 또는 플라스틱재를 포함할 수 있다. 예컨대, 커버윈도우(60)는 초박형 글래스(ultra-thin glass) 윈도우를 포함할 수 있다. 예컨대, 커버윈도우(60)는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
개구영역(OA)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트(70)가 위치하는 일종의 컴포넌트 영역(예, 센서 영역, 카메라 영역, 스피커 영역 등)일 수 있다. 컴포넌트(70)는 표시 패널(10)의 개구(10H)와 중첩하도록 표시 패널(10)의 아래에 배치될 수 있다.
컴포넌트(70)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(70)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 개구영역(OA)은 컴포넌트(70)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)에 해당한다.
다른 실시예로, 전자 기기(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(70)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 이 경우, 바늘과 같은 컴포넌트(70)가 외부로 노출될 수 있도록 커버윈도우(60)는 도 1에 도시된 것과 달리 개구영역(OA)에 위치하는 개구를 포함할 수 있다. 또는, 전자 기기(1)가 스피커와 같은 컴포넌트(70)를 포함하는 경우에도 커버윈도우(60)는 개구영역(OA)에 대응하는 개구를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 평면도이다.
도 3을 참조하면, 표시 패널(10)은 개구영역(OA), 표시영역(DA), 중간영역(IA), 및 외곽영역(PA)을 포함할 수 있다.
표시 패널(10)은 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 화소(P)는 빛이 방출되는 최소면적으로서, 적색, 녹색 또는 청색의 빛이 방출되는 영역이다. 표시 패널(10)은 각 화소(P)의 발광다이오드에서 방출되는 빛을 이용하여 이미지를 표시할 수 있다.
각 화소(P)는 표시요소로서, 유기발광다이오드를 포함할 수 있다. 다른 실시예로서 표시 패널(10)은 유기발광다이오드 대신에 무기발광다이오드를 포함할 수도 있다. 본 명세서에서는 이하 화소(P)가 표시요소로서 유기발광다이오드를 포함하는 것을 설명한다. 화소(P)가 표시영역(DA)에 배치되었다고 함은, 유기발광다이오드(OLED)가 표시영역(DA)에 배치된 것을 나타낼 수 있다.
중간영역(IA)은 개구영역(OA)을 둘러쌀 수 있다. 중간영역(IA)은 빛을 방출하는 유기발광다이오드 등의 표시요소가 배치되지 않은 영역으로, 중간영역(IA)에는 개구영역(OA) 주변에 구비된 화소(P)들에 신호를 제공하는 신호라인들이 지나갈 수 있다. 예컨대, 데이터선(DL)들 및/또는 스캔선(SL)들은 도 3에 도시된 바와 같이 표시영역(DA)을 y방향 및/또는 x방향을 따라 가로지르되, 데이터선(DL)들 및/또는 스캔선(SL)들의 일 부분들은 개구영역(OA)에 형성된 표시 패널(10)의 개구(10H)의 에지를 따라 중간영역(IA)에서 우회할 수 있다.
외곽영역(PA)에는 각 화소(P)에 스캔신호를 제공하는 스캔 드라이버(2100), 각 화소(P)에 데이터신호를 제공하는 데이터 드라이버(2200), 및 제1전원전압 및 제2전원전압을 제공하기 위한 제1메인 전원배선(미도시) 및 제2메인 전원배선(미도시)이 배치될 수 있다. 도 3에는 데이터 드라이버(2200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(2200)는 표시 패널(10)의 일 측에 배치된 패드와 전기적으로 접속된 회로기판(printed circuit board) 상에 배치될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널이 포함하는 어느 하나의 화소를 간략하게 나타내는 등가회로도이다.
도 4a를 참조하면, 각 화소(P)는 스캔선(SL), 데이터선(DL) 및 구동전압선(PL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)에 의해서 구현될 수 있다. 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 제1트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제2트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 제2트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 를 제어할 수 있다. 유기발광다이오드(OLED)는 구동전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS, 또는 공통전압)을 제공받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Id)를 전달받아 발광할 수 있다.
도 4b를 참조하면, 화소회로(PC)는 제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 및 부스트 커패시터(boost capacitor, Cbt)를 포함할 수 있다. 일부 실시예로서, 화소회로(PC)는 부스트 커패시터(Cbt)를 포함하지 않을 수 있으며, 이하에서는 부스트 커패시터(Cbt)를 포함하는 화소회로(PC)에 대하여 설명한다.
제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예컨대, 제3 및 제4트랜지스터(T3, T4)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 다른 실시예로, 제3, 제4, 및 제7트랜지스터(T3, T4, T7)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 또는, 제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 하나의 트랜지스터만 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)는 신호선에 연결될 수 있다. 신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔선(SL2), 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 발광제어신호(En)를 전달하는 발광제어선(EL), 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn), 및 제1스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하며, 초기화 전압선(VIL)은 제1트랜지스터(T1)의 제1게이트전극 및 유기발광다이오드(OLED)의 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)의 제1게이트전극(또는 제1제어전극)은 스토리지 커패시터(Cst)와 연결되어 있고, 제1트랜지스터(T1)의 제1전극은 제5트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되며, 제1트랜지스터(T1)의 제2전극은 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 제1트랜지스터(T1)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(Id)를 공급할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)의 제2게이트전극(또는 제2제어전극)은 제1스캔선(SL1)에 연결되어 있고, 제2트랜지스터(T2)의 제1전극은 데이터선(DL)에 연결되어 있으며, 제2트랜지스터(T2)의 제2전극은 제1트랜지스터(T1)의 제1전극에 연결되어 있으면서 제5트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되어 있다. 제2트랜지스터(T2)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1트랜지스터(T1)의 제1전극으로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)는 제1트랜지스터(T1)의 문턱 전압을 보상하는 보상 트랜지스터일 수 있다. 제3트랜지스터(T3)의 제3게이트전극(또는 보상 제어전극)은 제2스캔선(SL2)에 연결되어 있다. 제3트랜지스터(T3)의 제1전극은 제1노드(N1)를 통하여 스토리지 커패시터(Cst)의 하부전극(CE1) 및 제1트랜지스터(T1)의 제1게이트전극에 연결되어 있다.
제1노드(N1)는 제1트랜지스터(T1)의 제1게이트전극, 제3트랜지스터(T3)의 제1전극, 제4트랜지스터(T4)의 제2전극, 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 연결되는 영역일 수 있다
제3트랜지스터(T3)의 제1전극은 제4트랜지스터(T4)에 연결될 수 있다. 제3트랜지스터(T3)의 제2전극은 제1트랜지스터(T1)의 제2전극에 연결되어 있으면서 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 제3트랜지스터(T3)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제3트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 제1트랜지스터(T1)의 제1게이트전극과 제2전극을 전기적으로 연결하여 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제1트랜지스터(T1)의 제1게이트전극을 초기화하는 제1초기화 트랜지스터일 수 있다. 제4트랜지스터(T4)의 제4게이트전극(또는 제4제어전극)은 이전 스캔선(SLp)에 연결되어 있다. 제4트랜지스터(T4)의 제1전극은 초기화 전압선(VIL)에 연결되어 있다. 제4트랜지스터(T4)의 제2전극은 스토리지 커패시터(Cst)의 하부전극(CE1), 제3트랜지스터(T3)의 제1전극 및 제1트랜지스터(T1)의 제1게이트전극에 연결될 수 있다. 제4트랜지스터(T4)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제4트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 제1트랜지스터(T1)의 제1게이트전극에 전달하여 제1트랜지스터(T1)의 제1게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
제5트랜지스터(T5)는 동작제어 트랜지스터일 수 있다. 제5트랜지스터(T5)의 제5게이트전극(또는 제5제어전극)은 발광제어선(EL)에 연결되어 있으며, 제5트랜지스터(T5)의 제1전극은 구동전압선(PL)과 연결되어 있고, 제5트랜지스터(T5)의 제2전극은 제1트랜지스터(T1)의 제1전극 및 제2트랜지스터(T2)의 제2전극과 연결되어 있다. 제5트랜지스터(T5)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제6트랜지스터(T6)는 발광제어 트랜지스터일 수 있다. 제6트랜지스터(T6)의 제6게이트전극(또는 제6제어전극)은 발광제어선(EL)에 연결되어 있고, 제6트랜지스터(T6)의 제1전극은 제1트랜지스터(T1)의 제2전극 및 제3트랜지스터(T3)의 제2전극에 연결되어 있으며, 제6트랜지스터(T6)의 제2전극은 제7트랜지스터(T7)의 제2전극 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다. 제6트랜지스터(T6)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 제1전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(Id)가 흐르도록 할 수 있다.
제7트랜지스터(T7)는 유기발광다이오드(OLED)의 화소전극을 초기화하는 제2초기화 트랜지스터일 수 있다. 제7트랜지스터(T7)의 제7게이트전극(또는 제7제어전극)은 이후 스캔선(SLn)에 연결되어 있다. 제7트랜지스터(T7)의 제1전극은 제2초기화 전압선(VIL)에 연결되어 있다. 제7트랜지스터(T7)의 제2전극은 제6트랜지스터(T6)의 제2전극 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있다. 제7트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다. 도 4b는 제7트랜지스터(T7)는 이후 스캔선(SLn)에 연결된 것을 도시하고 있으나, 다른 일 실시예에서, 제7트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다.
스토리지 커패시터(Cst)는 하부전극(CE1)과 상부전극(CE2)을 포함한다. 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1트랜지스터(T1)의 제1게이트전극과 연결되며, 스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 제1트랜지스터(T1)의 제1게이트전극의 전압과 제1전원전압(ELVDD) 차에 대응하는 전하를 저장할 수 있다.
부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제2트랜지스터(T2)의 제2게이트전극 및 제1스캔선(SL1)에 연결되며, 제4전극(CE4)은 제1노드(N1)에 연결될 수 있다. 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 제1노드(N1)의 전압을 상승시킬 수 있으며, 제1노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
일 실시 형태로, 도 4b는 제3 및 제4트랜지스터(T3, T4)는 NMOS(n-channel MOSFET)이고, 제1, 제2, 제5 내지 제7트랜지스터(T1, T2, T5, T6, T7)은 PMOS(p-channel MOSFET)인 것을 설명하고 있다. 표시 패널의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 5는 본 발명의 표시 패널의 일부를 발췌하여 나타낸 평면도이다.
화소(P)들이 표시영역(DA)에 배치되며, 개구영역(OA)과 표시영역(DA) 사이에는 중간영역(IA)이 위치할 수 있다. 화소(P)들은 표시영역(DA)에서 개구영역(OA) 및 중간영역(IA)을 둘러싸도록 배열될 수 있다.
화소(P)의 위치는 유기발광다이오드(OLED)의 위치에 해당할 수 있다. 화소(P)가 표시영역(DA)에 배치되었다고 함은, 유기발광다이오드(OLED)가 표시영역(DA)에 배치된 것을 나타낼 수 있다.
개구영역(OA)에 인접한 화소(P)들은 평면상에서 개구영역(OA)을 중심으로 상호 이격되어 배치될 수 있다. 화소(P)들은 개구영역(OA)을 중심으로 상하로 이격되어 배치되거나, 개구영역(OA)을 중심으로 좌우로 이격되어 배치될 수 있다.
중간영역(IA)에는 세퍼레이터(SP)들이 상호 이격되어 배열될 수 있다. 각각의 세퍼레이터(SP)들은 평면도 상에서(예컨대, 기판의 상면에 대략 수직한 방향에서 보았을 때), 폐루프 형상을 가질 수 있다. 일부 실시예에서, 세퍼레이터(SP)들은 도 5에 도시된 바와 같이 동심원을 이루도록 배열될 수 있다.
적어도 하나의 격벽(PW)이 중간영역(IA)에 배치될 수 있다. 격벽(PW)은 평면도 상에서 폐루프 형상을 가질 수 있다. 일부 실시예로서 도 5는 중간영역(IA)에 하나의 격벽(PW)이 위치하는 것을 도시하고 있으나, 다른 실시예로서, 중간영역(IA)에 두개의 격벽(PW)이 상호 이격되어 위치할 수 있다.
세퍼레이터(SP)들 표시영역(DA)과 격벽(PW) 사이에 및/또는 격벽(PW)과 개구영역(OA) 사이에 위치할 수 있다. 일부 실시예로서, 도 5은 표시영역(DA)과 격벽(PW) 사이에 두 개의 세퍼레이터(SP)들 위치하고, 격벽(PW)과 개구영역(OA) 사이에 두 개의 세퍼레이터(SP)들이 위치하는 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로 표시영역(DA)과 격벽(PW) 사이에 하나의 세퍼레이터(SP)가 배치되거나 세 개 이상의 세퍼레이터(SP)들이 배치될 수 있다. 격벽(PW)과 개구영역(OA) 사이에 하나의 세퍼레이터(SP)가 배치되거나 세 개 이상의 세퍼레이터(SP)들이 배치될 수 있다.
표시 패널(10)의 기판은 개구영역(OA)에 해당하는 관통홀(100H)을 포함하기에, 본 명세서에서 개구영역(OA)은 기판의 관통홀(100H)을 지칭하는 것으로 볼 수 있다. 예컨대, 세퍼레이터(SP)들이 격벽(PW)과 개구영역(OA) 사이에 위치한다고 함은, 세퍼레이터(SP)들이 격벽(PW)과 관통홀(100H) 사이에 위치하는 것을 나타낼 수 있다
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타내는 단면도로, 도 5의 Ⅲ-Ⅲ'선을 따른 단면도에 해당할 수 있으며, 도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타내는 단면들로, 도 6의 Ⅴ영역을 나타낸다. 도 7은 표시영역(DA)과 격벽(PW) 사이의 제1영역(A1)에 위치한 세퍼레이터(SP)들의 구조를 설명하고 있으나, 격벽(PW)과 개구영역(OA) 사이의 제2영역(A2)에 위치한 세퍼레이터(SP)들도 동일한 구조를 가질 수 있다.
도 6을 참조하면, 표시 패널(10)은 표시영역(DA), 개구영역(OA) 및 이들 사이의 중간영역(IA)을 포함할 수 있다. 표시 패널(10)은 표시 패널(10)의 구성요소들이 배치되는 기판(100)을 포함하며, 기판(100)은 표시영역(DA), 개구영역(OA) 및 이들 사이의 중간영역(IA)를 포함한다고 할 수 있다.
기판(100)의 표시영역(DA) 상에 화소회로(PC)가 배치되고, 화소회로(PC) 상에 화소회로(PC)와 전기적으로 연결되는 유기발광다이오드(OLED)가 배치될 수 있다.
기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 예컨대, 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
제1버퍼층(101a) 및 제2버퍼층(101b)은 기판(100)의 상면에 배치될 수 있다. 제1버퍼층(101a) 및 제2버퍼층(101b)은 불순물이 화소회로(PC)의 제1반도체층(Act1)으로 침투하는 것을 방지할 수 있다. 제1버퍼층(101a) 및 제2버퍼층(101b)은 실리콘나이트라이드, 실리콘옥시나이트라이드 및 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제1버퍼층(101a) 및 제2버퍼층(101b)의 사이에는 하부금속층(BML)이 배치될 수 있다. 하부금속층(BML)은 외부 광이 제1박막트랜지스터(TFT1) 및/또는 제2박막트랜지스터(TFT2)에 도달하는 것을 차단할 수 있다. 일부 실시예에서, 하부금속층(BML)에는 정전압 또는 신호가 인가되어, 정전기 방전에 의한 화소회로(PC)의 손상을 방지할 수 있다. 도 6에서는 하나의 하부금속층(BML)이 화소회로(PC) 아래에 위치하는 것을 도시하고 있으나, 다른 일부 실시예에서, 하부금속층(BML)은 복수로 배치될 수도 있다. 하부금속층(BML)은 금속 물질을 포함할 수 있다. 예컨대, 하부금속층(BML)은 알루미늄, 백금, 팔라듐, 은, 마그네슘, 금, 니켈, 네오디뮴, 이리듐, 크롬, 칼슘, 몰리브데늄, 티타늄, 텅스텐 및/또는 구리를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
화소회로(PC)는 제2버퍼층(101b) 상에 배치될 수 있다. 화소회로(PC)는 복수의 트랜지스터들 및 스토리지 커패시터(Cst)를 포함할 수 있으며, 이와 관련하여 도 5는 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)를 도시한다.
제1박막트랜지스터(TFT1)는 제2버퍼층(101b) 상의 제1반도체층(Act1) 및 제1반도체층(Act1)의 채널영역과 중첩하는 제1게이트전극(G1)을 포함할 수 있다. 제1반도체층(Act1)은 실리콘계 반도체물질, 예컨대, 폴리 실리콘을 포함할 수 있다. 제1반도체층(Act1)은 채널영역과 채널영역 양측에 배치된 불순물 영역들을 포함할 수 있다. 채널영역의 양측에 배치된 불순물 영역 중 어느 하나는 소스영역이고 다른 하나는 드레인영역에 해당할 수 있다.
제1반도체층(Act1)과 제1게이트전극(G1) 사이에는 제1게이트절연층(103)이 배치될 수 있다. 제1게이트절연층(103)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제1게이트전극(G1)은 몰리브데넘, 알루미늄, 구리, 티타늄 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst)는 서로 중첩하는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다. 일 실시예로, 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1박막트랜지스터(TFT1)의 제1게이트전극(G1)을 포함할 수 있다. 예컨대, 제1박막트랜지스터(TFT1)의 제1게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)과 일체로 형성될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 몰리브데넘, 알루미늄, 구리, 티타늄 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)과 상부전극(CE2) 사이에는 제1층간절연층(105)이 배치되고, 스토리지 커패시터(Cst)의 상부전극(CE2) 상에는 제2층간절연층(107)이 배치될 수 있다. 제1층간절연층(105) 및 제2층간절연층(107) 각각은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제2박막트랜지스터(TFT2)의 제2반도체층(Act2)은 제2층간절연층(107) 상에 배치될 수 있다. 제2반도체층(Act2)은 산화물계 반도체 물질을 포함할 수 있다. 예컨대, 제2반도체층(Act2)은 Zn 산화물계 물질, 예컨대 Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제2반도체층(Act2)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
일부 실시예에서, 제2박막트랜지스터(TFT2)는 제2반도체층(Act2)의 채널영역에 중첩하는 하부게이트전극(G3a) 및 상부게이트전극(G3b)을 포함하는 이중 게이트 구조를 가질 수 있다. 일부 실시예에서, 하부게이트전극(G3a)은 생략될 수 있다.
하부게이트전극(G3a)은 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일한 층에 배치될 수 있다. 예컨대, 하부게이트전극(G3a)은 제1층간절연층(105)과 제2층간절연층(107) 사이에 배치될 수 있다. 하부게이트전극(G3a)은 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일한 물질을 포함할 수 있다.
상부게이트전극(G3b)은 제2게이트절연층(109)을 사이에 두고, 제2반도체층(Act2) 상에 배치될 수 있다. 상부게이트전극(G3b)은 몰리브데넘, 알루미늄, 구리, 티타늄 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 제2게이트절연층(109)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제3층간절연층(110)은 상부게이트전극(G3b) 상에 배치될 수 있다. 제3층간절연층(110)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
도 6은 스토리지 커패시터(Cst)의 상부전극(CE2)이 제2박막트랜지스터(TFT2)의 하부게이트전극(G3a)과 동일한 층에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 스토리지 커패시터(Cst)의 상부전극(CE2)은 제2박막트랜지스터(TFT2)의 제2반도체층(Act2)와 동일한 층에 배치될 수 있다.
제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 연결전극(CM)을 통해 전기적으로 연결될 수 있다. 연결전극(CM)은 제3층간절연층(110) 상에 배치될 수 있다. 연결전극(CM)의 일 측은 제1박막트랜지스터(TFT1)의 제1게이트전극(G1)에 접속될 수 있고, 연결전극(CM)의 타 측은 제2박막트랜지스터(TFT2)의 제2반도체층(Act2)에 접속될 수 있다.
연결전극(CM)은 몰리브데넘, 알루미늄, 구리, 티타늄 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 예컨대, 연결전극(CM)은 티타늄층/알루미늄층/티타늄층(Ti/Al/Ti)으로 이루어진 다층 구조를 가질 수 있다.
제1평탄화층(111)은 연결전극(CM) 상에 배치될 수 있다. 일부 실시예에서, 제1평탄화층(111)은 유기절연물을 포함할 수 있다. 유기절연물은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
데이터선(DL) 등의 신호배선은 제1평탄화층(111) 상에 배치될 수 있으며, 제2평탄화층(113)으로 커버될 수 있다. 도 6은 데이터선(DL)이 제1평탄화층(111)상에 형성된 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 데이터선(DL)은 연결전극(CM)과 동일한 층, 예컨대, 제3층간절연층(110) 상에 배치될 수 있다.
데이터선(DL)은 몰리브데넘, 알루미늄, 구리, 티타늄 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 예컨대, 데이터선(DL)은 티타늄층/알루미늄층/티타늄층(Ti/Al/Ti)으로 이루어진 다층 구조를 가질 수 있다.
제2평탄화층(113)은 유기절연물을 포함할 수 있다. 유기절연물은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
유기발광다이오드(OLED)은 화소전극(210), 화소전극(210) 상의 중간층(220) 및 중간층(220) 상의 대향전극(230)을 포함할 수 있다.
화소전극(210)은 제2평탄화층(113) 상에 배치될 수 있다. 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 전술한 반사막의 위 및/또는 아래에 도전성 산화물층을 더 포함할 수 있다. 도전성 산화물층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및/또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함할 수 있다. 일 실시예로, 화소전극(210)은 ITO층/Ag층/ ITO층의 3층 구조를 가질 수 있다.
화소전극(210)의 가장자리는 뱅크층(115)에 중첩할 수 있다. 뱅크층(115)은 화소전극(210)의 일부분에 중첩하는 화소개구를 포함할 수 있다. 뱅크층(115)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane)와 같은 유기절연물을 포함할 수 있다. 일부 실시예에서, 뱅크층(115)은 차광성 물질을 포함할 수 있다. 차광성 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈(Ni), 알루미늄(Al), 몰리브데넘(Mo) 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다.
중간층(220)은 뱅크층(115)의 발광개구를 통해 화소전극(210)과 중첩하는 발광층(222)을 포함할 수 있다. 발광층(222)은 적색, 녹색, 또는 청색의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 일부 실시예에서, 발광층(222)은 무기물 또는 양자점을 포함할 수 있다.
중간층(220)은 제1기능층(221) 및/또는 제2기능층(223)을 포함할 수 있다. 제1기능층(221)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층(223)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
일부 실시예에서, 발광층(222)은 화소전극(210)에 대응하여 패터닝되되, 제1기능층(221) 및/또는 제2기능층(223)은 표시영역(DA)의 전면(全面)에 대하여 일체(一體)로 구비될 수 있다. 이러한 경우, 제1기능층(221) 및 제2기능층(223)은 중간영역(IA)으로 연장될 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
봉지층(300)은 유기발광다이오드(OLED) 상에 배치되며 유기발광다이오드(OLED)를 밀봉할 수 있다. 봉지층(300)은 무기봉지층 및 유기봉지층을 포함할 수 있다. 일 실시예로, 도 6은 봉지층(300)이 제1 및 제2무기봉지층(310, 330) 및 이들 사이에 개재된 유기봉지층(320)을 포함하는 것을 도시한다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다.
유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
기판(100) 상에 적층된 무기절연물을 포함하는 절연층들을 무기절연층(IL)이라 할 수 있다. 예컨대, 도 6에서는 무기절연층(IL)이 제1버퍼층(101a) 내지 제3층간절연층(110)을 포함하는 것을 도시하고 있으나 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1버퍼층(101a), 제2버퍼층(101b), 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110 중 일부는 생략될 수 있다.
도 6의 중간영역(IA)을 참조하면, 표시영역(DA)의 무기절연층(IL)의 적어도 일부는 기판(100)의 관통홀(100H)을 향해 연장될 수 있다. 다르게 말하면, 무기절연층(IL)의 적어도 일부는 표시영역(DA) 및 중간영역(IA)에 위치할 수 있다. 예컨대, 개구영역(OA)을 향하는 무기절연층(IL)의 에지는 관통홀(100H)을 정의하는 기판(100)의 에지와 실질적으로 동일한 수직선 상에 위치할 수 있다.
제1평탄화층(111)의 에지 및 제2평탄화층(113)의 에지는 중간영역(IA)에 위치할 수 있다. 예컨대, 제1층간절연층(111)의 에지 및 제2평탄화층(113)의 에지는 중간영역(IA)에 배치된 세퍼레이터(SP)들 중에서 가장 표시영역(DA)에 가까이 배치된 세퍼레이터(SP)와 표시영역(DA) 사이에 위치할 수 있다.
중간영역(IA)은 제2평탄화층(113)의 에지로부터 격벽(PW)까지의 제1영역(A1)과, 격벽(PW)으로부터 관통홀(100H)까지의 제2영역(A2)을 포함할 수 있다.
일부 실시예에서, 제1영역(A1) 및 제2영역(A2)에는 개구영역(OA)를 둘러싸는 에치 스토퍼(ES, etch stopper)가 배치될 수 있다. 에치 스토퍼(ES)는 무기절연층(IL)의 일부를 식각하여 그루브(GR)를 형성할 때, 그루브(GR)의 바닥면을 정의할 수 있다. 에치 스토퍼(ES)는 하부금속층(BML), 제1박막트랜지스터(TFT1)의 제1반도체층(Act1), 제1박막트랜지스터(TFT1)의 제1게이트전극(G1), 제2박막트랜지스터(TFT2)의 제2반도체층(Act2), 또는 제2박막트랜지스터(TFT2)의 상부게이트전극(G3b)과 동일 층에 배치될 수 있다. 이와 관련하여, 도 6은 에치 스토퍼(ES)가 제1박막트랜지스터(TFT1)의 제1반도체층(Act1)과 동일한 층에 배치된 것을 도시하고 있으며, 에치 스토퍼(ES)는 실리콘계 반도체 물질을 포함할 수 있다.
일부 실시예에서, 도 6 및 도 7에 도시된 바와 같이, 하나의 에치 스토퍼(ES) 상에 복수의 세퍼레이터(SP)들이 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1영역(A1) 또는 제2영역(A2) 각각에서 에치 스토퍼(ES)는 복수 개로 구비될 수도 있다. 복수 개의 에치 스토퍼(ES)들은 동일한 층에 배치되거나, 서로 상이한 층에 배치될 수 있다.
무기절연층(IL)은 도 7에 도시된 바와 같이 제1영역(A1)에서 개구영역(OA)을 둘러싸는 하나 이상의 그루브(GR, groove)를 가질 수 있다. 본 명세서에서, 그루브(GR)는 무기절연층(IL)이 아래 방향(-z 방향, 예컨대, 두께 방향)으로 일부가 제거되고 일부는 남아있는 영역을 의미할 수 있다. 다시 말해, 무기절연층(IL)은 개구영역(OA)을 둘러싸는 하나 이상의 그루브(GR)를 정의할 수 있다. 예컨대, 도 7에서는 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)의 일부가 제거되어 그루브(GR)의 측면을 이루고, 에치 스토퍼(ES)가 그루브(GR)의 바닥면을 이루는 것을 도시하고 있다. 평면도 상에서 그루브(GR)들은 폐루프 형상을 가지며, 상호 이격되어 배열될 수 있다.
제1영역(A1)에 무기절연층(IL)의 상면(ILu) 및 그루브(GR)의 내측면과 바닥면을 덮도록 제1서브금속층(151)이 배치될 수 있다. 제1서브금속층(151)은 도전물질을 포함할 수 있다. 여기서 도전물질은 금속 및/또는 투명도전성산화물일 수 있다. 예컨대, 제1서브금속층(151)은 티타늄, 몰리브데넘 및 텅스텐에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예로서, 제1서브금속층(151)은 인듐주석산화물(ITO)와 같은 투명도전성산화물을 포함할 수 있다. 일부 실시예에서 제1서브금속층(151)은 생략될 수 있다.
제1서브금속층(151) 상에 세퍼레이터(SP)들이 배치될 수 있다. 예컨대, 제1영역(A1)에 배치되고 상호 이격된 그루브(GR)들에 대응하여, 제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2)가 각각 배치될 수 있다.
제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2) 각각은 제1금속층(153) 및 제1금속층(153) 상에 위치하는 제2금속층(155)을 포함할 수 있다. 제1금속층(153) 및 제2금속층(155)은 각각 도전 물질을 포함할 수 있다. 제1금속층(153)은 제1서브금속층(151) 및 제2금속층(155)에 포함된 도전 물질과 다른 도전 물질을 포함할 수 있다.
일부 실시예로서, 제1금속층(153)은 금속을 포함할 수 있다. 예컨대, 제1금속층(153)은 구리, 알루미늄, 백금, 팔라듐, 은, 마그네슘, 금, 니켈, 네오디뮴, 이리듐, 크로뮴, 리튬, 칼슘 및 몰리브데넘에서 선택된 적어도 하나를 포함할 수 있다.
제2금속층(155)은 금속 및/또는 투명도전성산화물을 포함할 수 있다. 일 실시예로, 제2금속층(155)는 티타늄, 몰리브데넘 및 텅스텐에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예로서, 제2금속층(155)은 인듐주석산화물(ITO)와 같은 투명도전성산화물을 포함할 수 있다. 일부 실시예에서 제2금속층(155)은 제1서브금속층(151)과 동일한 물질을 포함할 수 있다.
일부 실시예로서, 제1서브금속층(151) 및 세퍼레이터(SP)들은 도 6을 참조하여 설명한 연결전극(CM), 데이터선(DL) 또는 화소전극(210) 중 어느 하나와 동일한 공정에서 함께 생성될 수 있다. 예컨대, 제1서브금속층(151)과 세퍼레이터(SP)들의 제1금속층(153) 및 제2금속층(155)이 3층 구조를 이루는 경우, 연결전극(CM), 데이터선(DL) 또는 화소전극(210)도 3층 구조일 수 있다. 다른 일 실시예로, 제1서브금속층(151)이 생략되는 경우 연결전극(CM), 데이터선(DL) 또는 화소전극(210)은 이층 구조를 가질 수 있다.
제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2) 각각의 제1금속층(153)은 대응하는 그루브(GR)의 측벽 및 바닥면을 따라 일정한 두께로 형성될 수 있다. 이 때, 제1금속층(153)의 최상면(153u)은 무기절연층(IL)의 상면(ILu)과 실질적으로 동일한 레벨에 위치하거나,무기절연층(IL)의 상면(ILu)보다 높은 레벨에 위치할 수 있다. 본 명세서에서, 'A와 B가 실질적으로 동일한 레벨에 배치된다'고 함은 기판(100)의 상면으로부터 A까지의 수직거리와 기판(100)의 상면으로부터 B까지의 수직거리가 오차 범위 내에서 실질적으로 동일한 것을 나타내며, 'A가 B보다 높은 레벨에 배치된다'고 함은 기판(100)의 상면으로부터 A까지의 수직거리가 기판(100)의 상면으로부터 B까지의 수직거리보다 큰 것을 나타낸다.
세퍼레이터(SP)들은 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 돌출된 팁(PT)들을 가질 수 있다. 예컨대, 제1세퍼레이터(SP1)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제1팁(PT1) 및 제2팁(PT2)를 형성할 수 있다. 평면도 상에서, 무기절연층(IL)의 상면(ILu)으로 돌출되는 제1팁(PT1)과 제2팁(PT2)는 상호 이격될 수 있다. 마찬가지로 제2세퍼레이터(SP2)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제3팁(PT3) 및 제4팁(PT4)를 형성할 수 있다. 평면도 상에서, 무기절연층(IL)의 상면(ILu)으로 돌출되는 제3팁(PT3)과 제4팁(PT4)는 상호 이격될 수 있다.
제1팁(PT1)과 제2팁(PT2)의 이격 거리 및 제3팁(PT3)와 제4팁(PT4)의 이격 거리는 각각 대응하는 그루브(GR)의 폭(GRw)에 의하여 결정될 수 있다. 예컨대, 제1팁(PT1) 및 제2팁(PT2), 제3팁(PT3) 및 제4팁(PT4)는 각각 대응하는 그루브(GR)의 측벽으로부터 제1거리(d1)만큼 이격될 수 있다. 이 때, 제1거리(d1)는 제1금속층(153)의 두께(t2)와 실질적으로 동일하거나, 그보다 클 수 있다. 도 6에서는 그루브(GR)들의 폭(GRw)이 동일한 것을 도시하고 있으나, 다른 실시예에서, 그루브(GR)들 각각의 폭은 상이할 수 있다.
팁(PT)의 끝단으로부터 제1금속층(153)의 상면(153u)까지 팁(PT)의 돌출 높이(h1)는 제1기능층(221)의 두께, 제2기능층(223)의 두께 및 대향전극(230)의 두께의 합(t1)보다 클 수 있다. 이 때, 팁(PT)의 돌출 높이(h1)는 제1금속층(153)의 두께(t2)와 같거나 그보다 클 수 있다. 따라서, 제1금속층(153)의 두께(t2)는 제1기능층(221)의 두께, 제2기능층(223)의 두께 및 대향전극(230)의 두께의 합(t1)보다 클 수 있다. 예컨대, 제1기능층(221)의 두께, 제2기능층(223)의 두께 및 대향전극(230)의 두께의 합(t1)은 약 3,000 내지 4,000 이고, 제1금속층(153)의 두께(t2)는 약 5,000 내지 약 10,000 일 수 있다.
팁(PT)들에 의하여 제1기능층(221), 제2기능층(223) 및 대향전극(230)은 상호 이격된 분리 부분들을 가질 수 있다. 예컨대, 제1기능층(221) 및 제2기능층(223) 각각은 세퍼레이터(SP)의 제2금속층(155) 상에 배치되는 제1부분(221a, 223a)과, 팁(PT)들에 의하여 제1부분(221a, 223a)과 분리된 제2부분(221b, 223b)을 포함할 수 있다. 마찬가지로, 대향전극(230)은 세퍼레이터(SP)의 제2금속층(155) 상에 배치되는 제1부분(230a)과 팁(PT)들에 의하여 제1부분(230a)과 분리된 제2부분(230b)을 포함할 수 있다. 제1기능층(221) 및 제2기능층(223)의 제1부분(221a, 223a) 및 대향전극(230)의 제1부분(230a) 각각은 세퍼레이터(SP)의 팁(PT)의 일 면 상에 배치되고, 제1기능층(221) 및 제2기능층(223)의 제2부분(221b, 223b) 및 대향전극(230)의 제2부분(230b)은 세퍼레이터(SP)의 팁(PT)의 타 면과 직접 접촉할 수 있다.
유기물을 포함하는 제1기능층(221) 및 제2기능층(223)이 중간영역(IA)에서 분리되므로, 기판(100)의 관통홀(100H)을 통해 유입되는 수분 등의 불순물이 제1기능층(221) 및 제2기능층(223)을 통해 유기발광다이오드(OLED)로 진행하는 것을 방지할 수 있다.
팁(PT)들은 무기절연층(IL)의 상면(ILu)과 교차하는 방향을 따라 연장되어, 무기절연층(IL)과 만나지 않도록 이격될 수 있다. 예컨대, 제1세퍼레이터(SP1)의 제2팁(PT2)은 기판(100)의 상면과 제1각도(θ1)를 이루어, 무기절연층(IL)의 상면(ILu)으로부터 분리될 수 있다. 이때 제1각도(θ1)는 약 70도 내지 약 90도일 수 있다.
비교예로서, 세퍼레이터의 팁들이 기판의 상면과 수평하게 배치되어 세퍼레이터가 처마 구조를 갖는 경우, 수평 방향으로 팁의 길이를 확보하기 위하여 이미지를 표시하지 않는 데드 스페이스(dead space)가 확장될 수 있다. 반면, 본 발명의 실시예들에 따른 세퍼레이터(SP)의 팁(PT)들은 기판(100)의 상면과 대략 수직하게 배치되어, 데드 스페이스인 중간영역(IA)의 폭을 감소시킬 수 있다. 또한, 팁(PT)의 하면에 공극이 발생하지 않아, 제조 공정 중에 발생하는 표시 패널(10)의 불량을 감소시킬 수 있다.
도 6 및 도 7을 참조하면, 봉지층(300)은 중간영역(IA)으로 연장될 수 있다. 제1무기봉지층(310)은 상대적으로 스텝 커버리지가 우수하기 때문에, 세퍼레이터(SP)와 전체적으로, 그리고 연속적으로 중첩할 수 있다. 예컨대, 제1무기봉지층(310)은 세퍼레이터(SP)의 팁(PT)의 내측면, 상면 및 외측면과 중첩하도록 연속적으로 연장될 수 있다.
격벽(PW)은 중간영역(IA)에 위치할 수 있다. 격벽(PW)은 앞서 도 5를 참조하여 설명한 바와 같이 평면도 상에서 폐루프 형상을 가질 수 있다. 격벽(PW)은 유기봉지층(320)의 형성시 사용되는 물질의 흐름을 제어할 수 있다. 따라서, 유기봉지층(320)의 에지는 격벽(PW)과 인접하여 위치할 수 있다.
세퍼레이터(SP)들 중 일부는 유기봉지층(320)에 중첩할 수 있다. 예컨대, 표시영역(DA)에 위치하는 유기발광다이오드(OLED)와 격벽(PW) 사이의 제1영역(A1)에 배치된 세퍼레이터(SP)들은 유기봉지층(320)에 중첩될 수 있다. 격벽(PW)과 기판(100)의 관통홀(100H) 사이의 제2영역(A2)에 배치된 세퍼레이터(SP)들 상에는 유기봉지층(320)이 존재하지 않을 수 있다. 제1무기봉지층(310)과 제2무기봉지층(330)은 제2영역(A2)에 배치되는 세퍼레이터(SP)들 상에서 서로 접촉할 수 있다.
도 8는 본 발명의 다른 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타내는 단면도로, 도 6의 Ⅴ영역을 나타낸다. 도 8은 표시영역(DA)과 격벽(PW) 사이의 제1영역(A1)에 위치한 세퍼레이터(SP)들의 구조를 설명하고 있으나, 격벽(PW)과 개구영역(OA) 사이의 제2영역(A2)에 위치한 세퍼레이터(SP)들도 동일한 구조를 가질 수 있다.
도 8을 참조하면, 제1영역(A1)은 제1서브영역(S1)과 제2서브영역(S2)을 가질 수 있다. 제1서브영역(S1)에는 제1무기절연층(IL1)이 배치되고, 제2서브영역(S2)에는 제2무기절연층(IL2)가 배치될 수 있다. 제1무기절연층(IL1)과 제2무기절연층(IL2)는 각각 표시영역(DA, 도 6 참조)에서 중간영역(IA, 도 6 참조)으로 연장된 무기절연층(IL, 도 6 참조)의 적어도 일부 층들을 포함할 수 있다. 이와 관련하여, 도 8에서는 제1무기절연층(IL1)이 제1버퍼층(101a), 제2버퍼층(101b), 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)을 포함하고, 제2무기절연층(IL2)이 제1버퍼층(101a), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)을 포함하는 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1무기절연층(IL1)의 상면(ILu1)과 제2무기절연층(IL2)의 상면(ILu2)은 서로 상이한 레벨에 위치할 수 있다. 예컨대, 도 8에 도시된 바와 같이, 기판(100)의 상면(100u)으로부터 제1무기절연층(IL1)의 상면(ILu1)까지의 거리인 제1무기절연층(IL1)의 두께(st1)는, 기판(100)의 상면(100u)으로부터 제2무기절연층(IL2)의 상면(ILu2)까지의 거리인 제2무기절연층(IL2)의 두께(st2)보다 클 수 있다.
제1서브영역(S1)에는 제1에치 스토퍼(ES1)가 위치하고, 제2서브영역(S2)에넌 제2에치 스토퍼(ES2)가 위치할 수 있다. 도 6을 참조하여 설명한 바와 같이, 제1에치 스토퍼(ES1) 및 제2에치 스토퍼(ES2) 각각은 하부금속층(BML), 제1박막트랜지스터(TFT1)의 제1반도체층(Act1), 제1박막트랜지스터(TFT1)의 제1게이트전극(G1), 제2박막트랜지스터(TFT2)의 제2반도체층(Act2), 또는 제2박막트랜지스터(TFT2)의 상부게이트전극(G3b)과 동일 층에 배치될 수 있다. 이와 관련하여 도 8은 제1에치 스토퍼(ES1)가 제1박막트랜지스터(TFT1)의 제1반도체층(Act1)과 동일 층에 배치되고, 제2에치 스토퍼(ES2)가 하부금속층(BML)과 동일 층에 배치되는 것을 도시한다. 이 때, 제1에치 스토퍼(ES1)는 제1박막트랜지스터(TFT1)의 제1반도체층(Act1)과 동일한 물질을 포함하고, 제2에치 스토퍼(ES2)는 하부금속층(BML)과 동일한 물질을 포함할 수 있다.
제1무기절연층(IL1)은 제1서브영역(S1)에 위치하는 제1그루브(GR1)를 가지고, 제2무기절연층(IL2)는 제2서브영역(S2)에 위치하는 제2그루브(GR2)를 가질 수 있다. 제2그루브(GR2)는 제1서브영역(S1)과 제2서브영역(S2)의 경계(SE)에 인접하여 배치될 수 있다. 다시 말해, 제1무기절연층(IL1)이 제2그루브(GR2)의 일 측 측벽을 이루고, 제2무기절연층(IL2)가 제2그루브(GR2)의 타 측 측벽을 이룰 수 있다. 따라서, 제2그루브(GR2)를 사이에 두고 제1무기절연층(IL1)의 상면(ILu1)과 제2무기절연층(IL2)의 상면(ILu2)이 서로 다른 레벨에 배치될 수 있다.
제1무기절연층(IL1)의 상면(ILu1), 제1그루브(GR1)의 측벽과 바닥면, 제2무기절연층(IL2)의 상면(ILu2) 및 제2그루브(GR2)의 측벽과 바닥면을 덮도록 제1서브금속층(151)이 배치될 수 있다. 제1서브금속층(151)은 도전물질을 포함할 수 있다. 여기서 도전물질은 금속 및/또는 투명도전성산화물일 수 있다. 예컨대, 제1서브금속층(151)은 티타늄, 몰리브데넘 및 텅스텐에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예로서, 제1서브금속층(151)은 인듐주석산화물(ITO)와 같은 투명도전성산화물을 포함할 수 있다. 일부 실시예에서 제1서브금속층(151)은 생략될 수 있다.
제1서브금속층(151) 상에 세퍼레이터(SP)들이 배치될 수 있다. 예컨대, 제1그루브(GR1)에 대응하여 제1세퍼레이터(SP1)이 배치되고, 제2그루브(GR2)에 대응하여 제2세퍼레이터(SP2)가 배치될 수 있다.
제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2) 각각은 제1금속층(153) 및 제1금속층(153) 상에 위치하는 제2금속층(155)을 포함할 수 있다. 제1금속층(153) 및 제2금속층(155)은 각각 도전 물질을 포함할 수 있다. 제1금속층(153)은 제1서브금속층(151) 및 제2금속층(155)에 포함된 도전 물질과 다른 도전 물질을 포함할 수 있다.
일부 실시예로서, 제1금속층(153)은 금속을 포함할 수 있다. 예컨대, 제1금속층(153)은 구리, 알루미늄, 백금, 팔라듐, 은, 마그네슘, 금, 니켈, 네오디뮴, 이리듐, 크로뮴, 리튬, 칼슘 및 몰리브데넘에서 선택된 적어도 하나를 포함할 수 있다.
제2금속층(155)은 금속 및/또는 투명도전성산화물을 포함할 수 있다. 티타늄, 몰리브데넘 및 텅스텐에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예로서, 제2금속층(155)은 인듐주석산화물(ITO)와 같은 투명도전성산화물을 포함할 수 있다. 일부 실시예에서 제2금속층(155)은 제1서브금속층(151)과 동일한 물질을 포함할 수 있다.
일부 실시예로서, 제1서브금속층(151) 및 세퍼레이터(SP)들은 도 6을 참조하여 설명한 연결전극(CM) 또는 데이터선(DL) 중 어느 하나와 동일한 공정에서 함께 생성될 수 있다. 예컨대, 제1서브금속층(151)과 세퍼레이터(SP)들의 제1금속층(153) 및 제2금속층(155)이 3층 구조를 이루는 경우, 연결전극(CM) 또는 데이터선(DL)도 3층 구조를 가질 수 있다. 다른 일 실시예로, 제1서브금속층(151)이 생략되는 경우 연결전극(CM) 또는 데이터선(DL)은 이층 구조를 가질 수 있다.
제1세퍼레이터(SP1)의 제1금속층(153)은 제1그루브(GR1)의 측벽 및 바닥면을 따라 일정한 두께로 형성되고, 제2세퍼레이터(SP2)의 제1금속층(153)은 제2그루브(GR2)의 측벽 및 바닥면을 따라 일정한 두께로 형성될 수 있다. 이 때, 제1세퍼레이터(SP1)의 제1금속층(153)의 최상면(153u1)은 제1무기절연층(IL1)의 상면(ILu1)과 동일하거나 인접한 레벨에 위치할 수 있다. 제2세퍼레이터(SP2)의 제1금속층(153)의 최상면(153u2)은 제2무기절연층(IL2)의 상면(ILu2)과 동일하거나 인접한 레벨에 위치할 수 있다.
제1서브영역(S1)과 제2서브영역(S2)의 경계(SE)에서, 제1무기절연층(IL1)의 상면(ILu1)과 제2세퍼레이터(SP2)의 제1금속층(153)의 최상면(153u2)는 기판(100)에 수직한 방향으로 단차를 가질 수 있다. 단차에 의하여 제1서브영역(S1)과 제2서브영역(S2)의 경계(SE)에서 제1기능층(221), 제2기능층(223) 및 대향전극(230)은 상호 이격된 분리 부분들을 가질 수 있다. 예컨대, 제1기능층(221) 및 제2기능층(223) 각각은 제1무기절연층(IL1) 상의 제2부분(221b, 223b)과 제2세퍼레이터(SP2)의 제1금속층(153)의 최상면(153u2) 상의 제3부분(221c, 223c)을 포함할 수 있다. 마찬가지로 대향전극(230)은 제1무기절연층(IL1) 상의 제2부분(230b)과 제2세퍼레이터(SP2)의 제1금속층(153)의 최상면(153u2) 상의 제3부분(230c)을 포함할 수 있다.
일부 실시예에서, 제1서브영역(S1)과 제2서브영역(S2)의 경계(SE)에는 제1무기절연층(IL1)의 상면(ILu1)으로부터 돌출된 서브 팁(미도시)이 배치될 수 있다. 서브 팁(미도시)은 제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2)를 형성하는 공정에서, 수직 방향 식각비와 수평 방향 식각비가 상이하여 형성되는 것일 수 있다. 서브 팁(미도시)은 제1서브영역(S1)과 제2서브영역(S2)의 경계(SE)에서 제1기능층(221), 제2기능층(223) 및 대향전극(230)을 분리할 수 있다.
제1세퍼레이터(SP1)의 제2금속층(155)의 양 측 에지는 제1무기절연층(IL1)의 상면(ILu1)과 교차하는 방향(+z 방향)으로 꺾여 제1팁(PT1) 및 제2팁(PT2)를 형성할 수 있다. 평면도 상에서, 제1무기절연층(IL1)의 상면(ILu)으로 돌출되는 제1팁(PT1)과 제2팁(PT2)는 상호 이격될 수 있다. 마찬가지로 제2세퍼레이터(SP2)의 제2금속층(155)의 양 측 에지는 제2무기절연층(IL2)의 상면(ILu2)과 교차하는 방향(+z 방향)으로 꺾여 제3팁(PT3) 및 제4팁(PT4)를 형성할 수 있다. 평면도 상에서, 제2무기절연층(IL2)의 상면(ILu2)으로 돌출되는 제3팁(PT3)과 제4팁(PT4)는 상호 이격될 수 있다.
팁(PT)들에 의하여 제1기능층(221), 제2기능층(223) 및 대향전극(230)은 상호 이격된 분리 부분들을 가질 수 있다. 예컨대, 제1기능층(221) 및 제2기능층(223) 각각은 세퍼레이터(SP)의 제2금속층(155) 상에 배치되는 제1부분(221a, 223a)과, 팁(PT)들에 의하여 제1부분(221a, 223a)과 분리된 제2부분(221b, 223b)을 포함할 수 있다. 상술한 바와 같이 제1기능층(221) 및 제2기능층(223)의 제2부분(221b, 223b)은 제1무기절연층(IL1)의 상면(ILu1)과 제2세퍼레이터(SP2)의 제1금속층(153)의 최상면(153u2) 사이의 단차에 의하여, 제3부분(221c, 223c)로 분리될 수 있다. 마찬가지로, 대향전극(230)은 세퍼레이터(SP)의 제2금속층(155) 상에 배치되는 제1부분(230a)과 팁(PT)들에 의하여 제1부분(230a)과 분리된 제2부분(230b)을 포함할 수 있다.
유기물을 포함하는 제1기능층(221) 및 제2기능층(223)이 중간영역(IA)에서 분리되므로, 기판(100)의 관통홀(100H)을 통해 유입되는 수분 등의 불순물이 제1기능층(221) 및 제2기능층(223)을 통해 유기발광다이오드(OLED)로 진행하는 것을 방지할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 표시 패널의 제조 공정 중 세퍼레이터를 형성하는 공정을 개략적으로 나타내는 단면도들이다.
도 9a를 참조하면, 중간영역(IA)의 제1영역(A1)에 그루브(GR)들을 갖는 무기절연층(IL)을 형성할 수 있다. 그루브(GR)들은 무기절연층(IL)의 일부를 식각하여 형성되며, 상호 이격되어 배치될 수 있다. 일 실시예에서, 제1영역(A1)에 에치 스토퍼(ES)가 배치될 수 있다. 이 때, 그루브(GR)의 깊이는 에치 스토퍼(ES)의 위치에 의해 결정될 수 있다.
예컨대, 무기절연층(IL)은 제1버퍼층(101a), 제2버퍼층(101b), 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)을 포함할 수 있다. 제2버퍼층(101b)(101b)이트절연층(103) 사이에는 에치 스토퍼(ES)가 위치할 수 있다. 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)의 일부를 식각하여 에치 스토퍼(ES)를 바닥면으로 갖는 그루브(GR)들을 형성할 수 있다.
다른 일부 실시예들에서, 도 8에 도시된 바와 같이, 무기절연층(IL)은 상면의 높이가 다른 제1무기절연층(IL1) 및 제2무기절연층(IL2)를 가질 수도 있다.
도 9b를 참조하면, 무기절연층(IL)의 상면(ILu) 및 그루브(GR)들의 측벽과 바닥면을 덮도록 제1서브금속층(151), 제2서브금속층(152) 및 제3서브금속층(154)이 순차적으로 형성될 수 있다. 일부 실시예에서 제1서브금속층(151)은 생략될 수 있다.
제1서브금속층(151), 제2서브금속층(152) 및 제3서브금속층(154)은 각각 도전성 물질을 포함할 수 있다. 제2서브금속층(152)은 제1서브금속층(151) 및/또는 제3서브금속층(154)에 포함된 도전성 물질과 다른 도전성 물질을 포함할 수 있다.
일부 실시예로서, 제2서브금속층(152)은 금속 물질을 포함할 수 있다. 예컨대, 제2서브금속층(152)은 구리, 알루미늄, 백금, 팔라듐, 은, 마그네슘, 금, 니켈, 네오디뮴, 이리듐, 크로뮴, 리튬, 칼슘 및 몰리브데넘에서 선택된 적어도 하나를 포함할 수 있다.
제1서브금속층(151) 및/또는 제3서브금속층(154)은 금속 및/또는 투명도전성산화물을 포함할 수 있다. 일 실시예로 제1서브금속층(151) 및/또는 제3서브금속층(154)은 티타늄, 몰리브데넘 및 텅스텐에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예로서, 제1서브금속층(151) 및/또는 제3서브금속층(154)은 인듐주석산화물(ITO)와 같은 투명도전성산화물을 포함할 수 있다. 일부 실시예에서 제3서브금속층(154)은 제1서브금속층(151)과 동일한 물질을 포함할 수 있다.
일부 실시예로서, 제1서브금속층(151), 제2서브금속층(152) 및 제3서브금속층(154)는 도 6을 참조하여 설명한 연결전극(CM) 또는 데이터선(DL) 중 어느 하나와 동일한 공정에서 함께 생성될 수 있다.
이 후, 제2서브금속층(152) 및 제3서브금속층(154)의 일부를 식각하여, 도 9c에 도시된 바와 같이 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 돌출된 팁(PT)들을 갖는 세퍼레이터(SP)들을 형성할 수 있다. 수직 방향의 식각 선택비와 수평 방향의 식각 선택비가 상이하므로, 무기절연층(IL)의 상면(ILu)과 평행한 방향의 제3서브금속층(154)의 일부분이 제거되고, 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)의 제3서브금속층(154)의 일부분은 잔존하여 팁(PT)들을 형성할 수 있다.
이 후, 후속 공정을 통하여 제3서브금속층(154)와 상이한 식각비를 갖는 제2서브금속층(152)이 추가적으로 식각되어 제1금속층(153) 및 제2금속층(155)를 포함하는 제1세퍼레이터(SP1) 및 제2세퍼레이터(SP2)가 형성될 수 있다.
제1세퍼레이터(SP1)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제1팁(PT1) 및 제2팁(PT2)를 형성할 수 있다. 마찬가지로 제2세퍼레이터(SP2)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제3팁(PT3) 및 제4팁(PT4)를 형성할 수 있다. 평면도 상에서, 무기절연층(IL)의 상면(ILu)으로 돌출되는 제3팁(PT3)과 제4팁(PT4)는 상호 이격될 수 있다. 팁(PT)들의 돌출 높이는 제2서브금속층(152)의 두께에 의해 결정될 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 세퍼레이터들을 개략적으로 나타내는 단면도들이다.
도 10을 참조하면, 제1영역(A1)에 개구영역(OA, 도 6 참조)을 둘러싸는 하나 이상의 그루브(GR)가 배치될 수 있다. 그루브(GR)는 무기절연층(IL)이 아래 방향(-z 방향, 예컨대, 두께 방향)으로 일부가 제거되고 일부는 남아있는 영역을 의미할 수 있다. 도 10에서는 제1게이트절연층(103), 제1층간절연층(105), 제2층간절연층(107), 제2게이트절연층(109) 및 제3층간절연층(110)의 일부가 제거되어 그루브(GR)의 측면을 이루고, 에치 스토퍼(ES)가 그루브(GR)의 바닥면을 이루는 것을 도시하고 있다. 평면도 상에서 그루브(GR)들은 폐루프 형상을 가지며, 상호 이격되어 배열될 수 있다.
제1영역(A1)에 그루브(GR)의 내측면과 바닥면을 덮도록 제1서브금속층(151)이 배치될 수 있다. 제1서브금속층(151)은 그루브(GR)의 내측면과 바닥면에만 배치되고, 무기절연층(IL)의 상면(ILu)에는 위치하지 않을 수 있다. 즉, 제1서브금속층(151)의 무기절연층(IL)의 상면(ILu)에 위치하는 부분은 제거되어, 제1서브금속층(151)은 제1세퍼레이터(SP1)와 무기절연층(IL) 사이에 개재되는 제1-1서브금속층(151a)과 제2세퍼레이터(SP2)와 무기절연층(IL) 사이에 개재되는 제1-2서브금속층(151b)으로 분리될 수 있다.
세퍼레이터(SP)들은 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 돌출된 팁(PT)들을 가질 수 있다. 예컨대, 제1세퍼레이터(SP1)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제1팁(PT1) 및 제2팁(PT2)를 형성할 수 있다. 평면도 상에서, 무기절연층(IL)의 상면(ILu)으로 돌출되는 제1팁(PT1)과 제2팁(PT2)는 상호 이격될 수 있다. 마찬가지로 제2세퍼레이터(SP2)의 제2금속층(155)의 양 측 에지는 무기절연층(IL)의 상면(ILu)과 교차하는 방향(+z 방향)으로 꺾여 제3팁(PT3) 및 제4팁(PT4)를 형성할 수 있다. 평면도 상에서, 무기절연층(IL)의 상면(ILu)으로 돌출되는 제3팁(PT3)과 제4팁(PT4)는 상호 이격될 수 있다.
도 11을 참조하면, 제1영역(A1)에 그루브(GR)의 내측면과 바닥면을 덮도록 제1서브금속층(151)이 배치될 수 있다. 제1서브금속층(151)은 그루브(GR)의 내측면과 바닥면에만 배치되고, 무기절연층(IL)의 상면(ILu)에는 위치하지 않을 수 있다.
제1서브금속층(151) 및 제1세퍼레이터(SP1)는 제1그루브(GR1)의 중심선(GCL1)을 따라 배치되는 제1개구(OP1)를 정의할 수 있다. 예컨대, 제1개구(OP1)는 제1서브금속층(151), 제1세퍼레이터(SP1)의 제1금속층(153, 도 10 참조) 및 제2금속층(155, 도 10 참조)를 관통할 수 있다. 마찬가지로, 제1서브금속층(151) 및 제2세퍼레이터(SP2)는 제2그루브(GR2)의 중심선(GCL2)을 따라 배치되는 제2개구(OP2)를 정의할 수 있다. 예컨대, 제2개구(OP2)는 제1서브금속층(151), 제2세퍼레이터(SP2)의 제1금속층(153, 도 10 참조) 및 제2금속층(155, 도 10 참조)를 관통할 수 있다.
평면도 상에서 제1그루브(GR1)와 제2그루브(GR2)가 상호 이격된 동심원을 이루므로, 제1개구(OP1)과 제2개구(OP2) 역시 상호 이격된 동심원을 이룰 수 있다.
제1서브금속층(151)은 제1개구(OP1)에 의해 제1그루브(GR1) 내에서 제1-3서브금속층(151c) 및 제1-4서브금속층(151d)으로 분리되어 이격될 수 있다. 제1세퍼레이터(SP1)는 제1개구(OP1)에 의해 제1-1세퍼레이터(SP1a)와 제1-2세퍼레이터(SP1b)로 분리되어 이격될 수 있다. 이 때, 제1개구(OP1)의 내측면은 제2금속층(155)이 제1금속층(153)으로부터 돌출된 언더컷 구조를 가질 수 있다.
제1서브금속층(151)은 제2개구(OP2)에 의해 제2그루브(GR2) 내에서 제1-5서브금속층(151e) 및 제1-6서브금속층(151f)으로 분리되어 이격될 수 있다. 제2세퍼레이터(SP2)는 제2개구(OP2)에 의해 제2-1세퍼레이터(SP2a)와 제2-2세퍼레이터(SP2b)로 분기되어 이격될 수 있다. 이 때, 제2개구(OP2)의 내측면은 제2금속층(155)이 제1금속층(153)으로부터 돌출된 언더컷 구조를 가질 수 있다.
따라서, 제1기능층(221, 도 6 참조), 제2기능층(223, 도 6 참조) 및 대향전극(230, 도 6 참조)은 제1개구(OP1)의 내측면에 형성된 언더컷 구조와 제2개구(OP2)의 내측면에 형성된 언더컷 구조에 의하여 분리될 수 있다. 제1기능층(221) 및 제2기능층(223)이 제1개구(OP1) 및 제2개구(OP2)에 의하여 분리됨에 따라, 기판(100)의 관통홀(100H, 도 6 참조)을 통해 유입되는 수분 등의 불순물이 제1기능층(221) 및 제2기능층(223)을 통해 유기발광다이오드(OLED)로 진행하는 것을 방지하거나 감소시킬 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 패널은 표시영역(DA, 도 6 참조)의 화소회로(PC, 도 6 참조), 신호 배선들 및 유기발광다이오드(OLED, 도 6 참조)를 형성하는 공정 외의 추가적인 공정 없이도 기능층의 분리를 위한 세퍼레이터(SP)들을 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 전자 기기
10: 표시 패널
100: 기판
101a: 제1버퍼층
101b: 제2버퍼층
103: 제1게이트절연층
105: 제1층간절연층
107: 제2층간절연층
110: 제3층간절연층
111: 제1평탄화층
113: 제2평탄화층
115: 뱅크층
210: 화소전극
220: 중간층
221: 제1기능층
222: 발광층
223: 제2기능층
230: 대향전극
300: 봉지층
SP: 세퍼레이터
ES: 에치 스토퍼
PT: 팁

Claims (26)

  1. 개구영역, 상기 개구영역의 적어도 일부를 둘러싸는 표시영역 및 상기 개구영역과 상기 표시영역 사이의 중간영역을 포함하는, 기판;
    상기 표시영역 상에 배치되며, 화소전극, 대향전극 및 상기 화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드;
    상기 중간영역 상에 배치되며, 상기 개구영역을 둘러싸는 그루브를 정의하는 무기절연층; 및
    상기 중간영역 상에 배치되며, 상기 그루브 내에 위치하는 제1금속층, 상기 제1금속층 상에 배치되며 상기 무기절연층의 상면과 교차하는 방향으로 돌출된 팁을 갖는 제2금속층을 포함하는, 세퍼레이터;를 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 중간층은 상기 화소전극에 대응하여 위치하는 발광층 및 상기 표시영역으로부터 상기 중간영역으로 연장되는 기능층을 포함하고,
    상기 팁이 상기 제1금속층의 상면으로부터 돌출된 돌출 높이는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 큰, 표시 패널
  3. 제2항에 있어서,
    상기 제1금속층의 두께는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 큰, 표시 패널.
  4. 제2항에 있어서,
    상기 기능층은 상기 제2금속층과 중첩하는 제1부분; 및
    상기 제1부분과 분리된 제2부분;을 포함하는, 표시 패널.
  5. 제1항에 있어서,
    상기 대향전극은 상기 제2금속층과 중첩하는 제1부분; 및
    상기 제1부분과 분리된 제2부분;을 포함하는, 표시 패널.
  6. 제1항에 있어서,
    상기 무기절연층과 상기 세퍼레이터 사이에 배치되는 서브금속층;을 더 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 중간영역에서 상기 서브금속층은 상기 무기절연층의 상면의 적어도 일부분을 덮는, 표시 패널.
  8. 제6항에 있어서,
    상기 서브금속층은 상기 그루브의 내측면 및 바닥면에만 배치되는, 표시 패널.
  9. 제8항에 있어서,
    상기 그루브의 중심선을 따라 배치되고, 상기 서브금속층, 상기 제1금속층 및 상기 제2금속층을 관통하는 개구;를 더 포함하는, 표시 패널.
  10. 제1항에 있어서,
    상기 팁은 제1팁 및 상기 기판에 수직한 방향에서 바라볼 때 상기 제1팁으로부터 이격된 제2팁을 포함하는, 표시 패널.
  11. 제1항에 있어서,
    상기 팁은 상기 기판의 상면과 제1각도를 이루고,
    상기 제1각도는 70도 내지 90도인, 표시 패널.
  12. 제1항에 있어서,
    상기 기판과 상기 세퍼레이터 사이에 위치하며, 상기 그루브의 바닥면을 이루는 에치 스토퍼;를 더 포함하는, 표시 패널.
  13. 제1항에 있어서,
    상기 그루브 및 상기 세퍼레이터는 복수 개 구비되고,
    상기 중간영역은 제1서브영역 및 제2서브영역을 포함하고,
    상기 무기절연층은 상기 제1서브영역 상에 배치되며 제1그루브를 갖는 제1무기절연층 및 상기 제2서브영역 상에 배치되며 제2그루브를 갖는 제2무기절연층을 포함하고,
    상기 기판의 상면으로부터 상기 제1무기절연층의 상면까지의 제1높이는 상기 기판의 상면으로부터 상기 제2무기절연층의 상면까지의 제2높이와 상이한, 표시 패널.
  14. 제13항에 있어서,
    상기 제2그루브의 일 경계는 상기 제1서브영역과 상기 제2서브영역 사이의 경계와 중첩하여 배치되는, 표시 패널.
  15. 개구영역, 상기 개구영역의 적어도 일부를 둘러싸는 표시영역 및 상기 개구영역과 상기 표시영역 사이의 중간영역을 포함하는, 표시 패널; 및
    상기 표시 패널의 상기 개구영역에 중첩하여 배치되는 컴포넌트를 포함하며,
    상기 표시 패널은,
    기판;
    상기 표시영역에 중첩하여 상기 기판 상에 배치되며, 화소전극, 대향전극 및 상기 화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드;
    상기 중간영역에 중첩하여 상기 기판 상에 배치되며, 상기 개구영역을 둘러싸는 그루브를 정의하는 무기절연층; 및
    상기 중간영역에 중첩하여 상기 기판 상에 배치되며, 상기 그루브 내에 위치하는 제1금속층 및 상기 제1금속층 상에 배치되며 상기 무기절연층의 상면과 교차하는 방향으로 돌출된 팁을 갖는 제2금속층을 포함하는, 세퍼레이터;를 포함하는, 전자 기기.
  16. 제15항에 있어서,
    상기 중간층은 상기 화소전극에 대응하여 위치하는 발광층 및 상기 표시영역으로부터 상기 중간영역으로 연장되는 기능층을 포함하고,
    상기 팁이 상기 제1금속층의 상면으로부터 돌출된 돌출 높이는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 큰, 전자 기기.
  17. 제16항에 있어서,
    상기 제1금속층의 두께는 상기 기능층의 두께와 상기 대향전극의 두께의 합보다 큰, 전자 기기.
  18. 제16항에 있어서,
    상기 기능층은 상기 제2금속층과 중첩하는 제1부분; 및
    상기 제1부분과 분리된 제2부분;을 포함하는, 전자 기기.
  19. 제15항에 있어서,
    상기 무기절연층과 상기 세퍼레이터 사이에 배치되는 서브금속층;을 더 포함하는, 전자 기기.
  20. 제19항에 있어서,
    상기 중간영역에서 상기 서브금속층은 상기 무기절연층의 상면의 적어도 일부분을 덮는, 전자 기기.
  21. 제19항에 있어서,
    상기 서브금속층은 상기 그루브의 내측면 및 바닥면에만 배치되는, 전자 기기.
  22. 제19항에 있어서,
    상기 그루브의 중심선을 따라 배치되고, 상기 서브금속층, 상기 제1금속층 및 상기 제2금속층을 관통하는 개구;를 더 포함하는, 전자 기기.
  23. 제15항에 있어서,
    상기 팁은 제1팁 및 상기 기판에 수직한 방향에서 바라볼 때 상기 제1팁으로부터 이격된 제2팁을 포함하는, 전자 기기.
  24. 제15항에 있어서,
    상기 팁은 상기 기판의 상면과 제1각도를 이루고,
    상기 제1각도는 70도 내지 90도인, 전자 기기.
  25. 제15항에 있어서,
    상기 기판과 상기 세퍼레이터 사이에 위치하고, 상기 그루브의 바닥면을 이루는 에치 스토퍼;를 더 포함하는, 전자 기기.
  26. 제15항에 있어서,
    상기 그루브 및 상기 세퍼레이터는 복수 개 구비되고,
    상기 중간영역은 제1서브영역 및 제2서브영역을 포함하고,
    상기 무기절연층은 상기 제1서브영역 상에 배치되고 제1그루브를 정의하는 제1무기절연층 및 상기 제2서브영역 상에 배치되며 제2그루브를 정의하는 제2무기절연층을 포함하고,상기 기판의 상면으로부터 상기 제1무기절연층의 상면까지의 제1높이는 상기 기판의 상면으로부터 상기 제2무기절연층의 상면까지의 제2높이와 상이한, 전자 기기.
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