KR20240098250A - 표시 장치 - Google Patents

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KR20240098250A
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배광수
김건희
안태경
조상환
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삼성디스플레이 주식회사
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Abstract

표시 장치는 베이스층; 상기 베이스층 상에 배치된 회로층; 및 상기 회로층 상에 배치되고, 발광 소자들 및 상기 발광 소자들 사이에 배치된 수광 소자를 포함하는 소자층을 포함하고, 상기 소자층은, 대응되는 상기 발광 소자들과 중첩하는 발광 개구부들 및 상기 수광 소자에 중첩하는 수광 개구부를 포함하는 화소 정의층; 및 스페이서 개구부 및 상기 스페이서 개구부와 연결되고 상기 화소 정의층의 상면을 노출시키는 브릿지 홈을 포함하고, 상기 화소 정의층 상에 배치된 스페이서층을 포함하고, 상기 발광 소자들 및 상기 수광 소자에 공통적으로 포함되고, 상기 스페이서층에 의해 부분적으로 단선된 공통층을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 발명이다. 보다 상세하게는, 생체 정보 인식이 가능한 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 생체 정보를 감지하기 위한 기능을 함께 포함하고 있다.
생체 정보 인식 방식으로는 전극들 사이에 형성된 정전용량 변화를 감지하는 정전용량 방식, 광 센서를 이용하여 입사되는 광을 감지하는 광 방식, 압전체 등을 활용하여 진동을 감지하는 초음파 방식 등이 있다.
본 발명은 생체 정보 인식을 위한 센서의 센싱 성능을 개선할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 다른 표시 장치는, 베이스층; 상기 베이스층 상에 배치된 회로층; 및 발광 소자들 및 상기 발광 소자들 사이에 배치된 수광 소자를 포함하고, 상기 회로층 상에 배치된 소자층을 포함하고, 상기 소자층은, 대응되는 상기 발광 소자들과 중첩하는 발광 개구부들 및 상기 수광 소자에 중첩하는 수광 개구부를 포함하는 화소 정의층; 및 상기 수광 개구부와 중첩하는 스페이서 개구부 및 상기 스페이서 개구부와 연결되고 상기 화소 정의층의 상면을 노출시키는 브릿지 홈을 포함하고, 상기 수광 개구부와 인접한 상기 화소 정의층 상에 배치된 스페이서층을 포함하고, 상기 발광 소자들 및 상기 수광 소자에 공통적으로 포함되고, 상기 스페이서층과 비중첩한 공통층을 포함한다.
상기 발광 소자들 및 상기 수광 소자에 공통적으로 포함되고, 상기 공통층 상에 배치되고, 상기 스페이서층과 비중첩한 캐소드 전극을 포함하는 것을 특징으로 할 수 있다.
상기 공통층은 정공 제어층 및 전자 제어층을 포함하고, 상기 스페이서층을 둘러싸는 상기 공통층의 일부분은 상기 스페이서 개구부 내에 배치된 상기 공통층의 다른 부분과 상기 브릿지 홈을 통해 연결되고, 상기 스페이서층을 둘러싸는 상기 캐소드 전극의 일 부분은 상기 스페이서 개구부 내에 배치된 상기 캐소드 전극의 다른 부분과 상기 브릿지 홈을 통해 연결된 것을 특징으로 할 수 있다.
상기 스페이서층은 상기 화소 정의층과 접촉하는 하면, 상기 하면과 대향되는 상면, 상기 하면과 상기 상면에 연결된 측면을 포함하고, 상기 하면과 상기 측면 사이의 각도는 둔각인 것을 특징으로 할 수 있다.
상기 스페이서층은 상기 화소 정의층 상에 배치된 제1 부분 및 상기 제1 부분의 일부를 노출시키고 상기 제1 부분 상에 배치된 제2 부분을 포함하고, 상기 제1 부분 중 상기 제2 부분으로 노출된 부분은 상기 수광 소자보다 상기 발광 소자들에 인접한 것을 특징으로 할 수 있다.
상기 제1 부분은 상기 화소 정의층과 접촉하는 하면, 상기 제2 부분으로부터 노출된 제1 상면, 상기 하면과 상기 제1 상면에 연결되고 상기 발광 영역들과 인접한 제1 측면, 및 상기 수광 소자와 인접한 제2 측면을 포함하고, 상기 제2 부분은 제2 상면, 상기 제1 상면 및 상기 제2 상면에 연결된 제3 측면, 및 상기 제1 상면과 상기 제2 측면에 연결된 제4 측면을 포함하고, 상기 제2 측면과 상기 제4 측면은 서로 정렬되고, 상기 하면과 상기 제1 측면 사이 및 상기 하면과 상기 제2 측면 사이의 각도는 둔각인 것을 특징으로 할 수 있다.
상기 스페이서층의 폭은 12um이상 18um이하인 것을 특징으로 할 수 있다.
상기 브릿지 홈을 정의하는 상기 스페이서층의 측면들 사이의 폭은 3.5um이상 5um이하인 것을 특징으로 할 수 있다.
상기 스페이서층의 외각으로부터 인접한 상기 발광 개구부들까지의 이격 거리는 서로 동일한 것을 특징으로 할 수 있다.
상기 발광 소자들은 서로 다른 제1 내지 제3 컬러광을 생성하고, 상기 발광 개구부들은, 상기 제1 컬러광이 제공되고 상기 수광 개구부를 사이에 두고 제1 방향으로 이격된 제1 발광 개구부들, 상기 제1 컬러광과 상이한 제2 컬러광이 제공되는 제2 발광 개구부, 상기 제1 컬러광 및 상기 제2 컬러광과 상이한 제3 컬러광이 제공되고 상기 제2 발광 개구부와 상기 수광 개구부를 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 이격된 제3 발광 개구부를 포함하고, 상기 제2 발광 개구부의 면적은 상기 제1 발광 개구부들의 면적 및 상기 제3 발광 개구부들의 면적보다 크고, 상기 제2 발광 개구부는 어느 하나의 상기 제1 발광 개구부와 상기 제1 방향 및 상기 제2 방향과 교차하는 제1 사선 방향으로 이격되고, 상기 제3 발광 개구부는 다른 하나의 상기 제1 발광 개구부와 상기 제1 사선 방향으로 이격된 표시 장치.
상기 스페이서층은 상기 제1 내지 제3 발광 개구부들 사이에 배치되고, 상기 수광 개구부의 적어도 일부를 둘러싸는 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 및 상기 제2 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제3 홈을 포함하는 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 상기 제2 홈 과 연결되고 상기 수광 개구부와 상기 다른 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제3 홈, 상기 제3 홈과 연결되고 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제4 홈, 및 상기 제4 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제5 홈을 포함하는 것을 특징으로 할 수 있다.
상기 스페이서층은 상기 제1 내지 제3 발광 개구부들 사이에 배치되고, 상기 수광 개구부의 적어도 일부를 둘러싸는 바디부, 및 각각이 서로 다른 색의 광을 제공하는 상기 발광 개구부들 사이에 배치되고 상기 바디부로부터 상기 제1 사선 방향 및 상기 제1 사선 방향과 교차하는 제2 사선 방향 중 대응되는 방향으로 연장된 돌출부들을 더 포함하는 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 어느 하나의 상기 제1 발광 개구부와 상기 제2 발광 개구부 사이에 배치된 상기 돌출부에 포함되고 상기 제2 사선 방향으로 연장된 사선 홈, 상기 사선 홈과 연결되고 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 및 상기 제2 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제3 홈을 포함하는 것을 특징으로 할 수 있다.
상기 브릿지 홈은 상기 어느 하나의 상기 제1 발광 개구부와 상기 제2 발광 개구부 사이에 배치된 상기 돌출부에 포함되고 상기 제2 사선 방향으로 연장된 사선 홈, 상기 사선 홈과 연결되고 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 상기 제2 홈 과 연결되고 상기 수광 개구부와 상기 다른 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제3 홈, 상기 제3 홈과 연결되고 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제4 홈, 및 상기 제4 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제5 홈을 포함하는 것을 특징으로 할 수 있다.
상기 회로층 상에 배치되어 상기 발광 소자들 및 상기 수광 소자들을 커버하는 봉지층; 및 상기 봉지층 상에 배치되고 적어도 하나의 감지 절연층 및 상기 화소 정의층과 중첩하는 도전층을 포함하는 입력 센서를 더 포함하는 것을 특징으로 할 수 있다.
상기 발광 개구부들 및 상기 수광 개구부와 중첩하는 차광 개구부들을 포함하고, 상기 화소 정의층과 중첩하고, 상기 입력 센서 상에 배치된 차광층 및 대응되는 상기 차광 개구부들에 배치된 컬러 필터들을 포함하는 광 제어층을 더 포함하고, 상기 발광 개구부들과 중첩하는 상기 차광 개구부들을 정의하는 상기 차광층의 측면은, 상기 수광 개구부와 중첩하는 상기 차광 개구부를 정의하는 상기 차광층의 측면에 비해 상기 화소 정의층의 중심과 인접한 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 수광 소자에 인접하여 화소 정의층 상에 스페이서층을 형성함으로써, 수광 소자 주변에서 공통층을 부분적으로 단선시킬 수 있다. 따라서, 수광 소자는 공통층을 통해 발광 소자들과 전기적으로 연결되지만, 수광 소자에 축적된 전류가 공통층을 통해 누설되는 현상을 방지하거나 감소(또는 최소화)시킬 수 있다.
스페이서층을 통해 공통층을 부분적으로 단선시켜, 전류의 누설을 차단함으로써, 수광 소자를 이용하여 생체 정보를 인식하는 센서의 센싱 성능을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 5a는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이다.
도 5b는 도 5a에 도시된 화소 및 센서의 동작을 설명하기 위한 파형도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부 영역을 확대한 평면도이다.
도 7a는 도 6의 I-I'를 따라 절단한 표시 장치의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시 패널의 일부 영역을 확대한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부 영역을 확대한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시 장치(DD)는 제1 방향(DR1)에 평행한 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 평행한 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직한 법선 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면(IS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 나란할 수 있다. 표시 장치(DD)에서 생성된 영상들(IM)은 표시면(IS)을 통해 사용자에게 제공될 수 있다.
표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손(US_F) 등 신체의 일부에 의한 접촉 또는 별도의 장치(예를 들어, 액티브 펜 또는 디지타이저 등)에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
표시 장치(DD)는 외부에서 인가되는 사용자의 생체 정보를 감지할 수 있다. 표시 장치(DD)의 표시면(IS)에는 사용자의 생체 정보를 감지할 수 있는 생체 정보 감지 영역이 제공될 수 있다. 생체 정보 감지 영역은 투과 영역(TA)의 전체 영역에 제공되거나, 투과 영역(TA)의 일부 영역에 제공될 수 있다. 도 1에서는 본 발명의 일 예로 투과 영역(TA)의 전체가 생체 정보 감지 영역으로 활용되는 것을 도시하였으나 이에 한정되는 것은 아니며 투과 영역(TA) 중 일 영역 만이 생체 정보 감지 영역으로 정의될 수 있으며, 어느 하나의 실시예로 한정되는 것은 아니다.
표시 장치(DD)는 윈도우(WM), 표시 모듈(DM), 및 하우징(EDC)을 포함할 수 있다. 본 실시예에서, 윈도우(WM)와 하우징(EDC)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 모듈(DM)은 표시 패널(DP) 및 입력 센서(INS)을 포함할 수 있다. 표시 패널(DP)은 전기적 신호에 따라 영상을 표시하고, 입력 센서(INS)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 다양한 형태로 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시패널, 무기발광 표시패널, 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있고, 무기발광 표시패널의 발광층은 무기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
도 2를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로층(DP_CL), 소자층(DP_ED), 및 봉지층(TFE)을 포함한다. 본 발명에 따른 표시 패널(DP)은 플렉서블(flexible) 표시 패널일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 폴딩축을 기준으로 폴딩되는 폴더블(foldable) 표시 패널 또는 리지드(rigid) 표시 패널일 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP_CL)은 베이스층(BL) 상에 배치된다. 회로층(DP_CL)은 베이스층(BL)과 소자층(DP_ED) 사이에 배치된다. 회로층(DP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(DP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수 개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수 개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다.
외부 정보는 생체 정보일 수 있다. 본 발명의 일 예로, 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 회로층(DP_CL)은 화소 구동 회로 및/또는 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(DP_ED)은 화소들 각각에 포함된 발광 소자 및 센서들 각각에 포함된 수광 소자를 포함할 수 있다. 본 발명의 일 예로, 수광 소자는 포토 다이오드일 수 있다. 수광 소자는 사용자의 지문에 의해 반사된 광을 감지 또는 광에 반응하는 센서일 수 있다. 회로층(DP_CL) 및 소자층(DP_ED)에 대해서는 후술하도록 한다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다.
표시 패널(DP) 상에 입력 센서(INS)가 형성될 수 있다. 입력 센서(INS)는 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 센서(INS)는 연속 공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 센서(INS)가 표시 패널(DP) 상에 직접 배치되는 경우, 별도의 접착부재가 입력 센서(INS)와 봉지층(TFE) 사이에 배치되지 않는다. 대안적으로 입력 센서(INS)와 표시 패널(DP) 사이에 접착부재가 배치될 수 있다. 이 경우, 입력 센서(INS)는 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 접착부재에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
입력 센서(INS)는 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 센서(INS)는 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 센서(INS)로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
표시 모듈(DM)은 컬러 필터층(CFL)을 더 포함할 수 있다. 본 발명의 일 예로, 컬러 필터층(CFL)은 입력 센서(INS) 상에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 컬러 필터층(CFL)은 표시 패널(DP)과 입력 센서(INS) 사이에 배치될 수도 있다. 컬러 필터층(CFL)은 복수 개의 컬러필터들 및 블랙 매트릭스를 포함할 수 있다.
입력 센서(INS) 및 컬러 필터층(CFL)의 구조에 관한 자세한 사항은 후술될 것이다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 입력 센서(INS)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin), 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
하우징(EDC)은 윈도우(WM)와 결합된다. 하우징(EDC)은 윈도우(WM)와 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(DM)은 내부 공간에 수용될 수 있다. 하우징(EDC)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(EDC)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(EDC)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 도시되지 않았으나, 표시 모듈(DM)과 하우징(EDC) 사이에는 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 배터리 모듈 등이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 스캔 드라이버(300), 발광 드라이버(350), 전압 발생기(400), 및 리드 아웃 회로(500)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS), 및 제4 제어 신호(RCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 스캔 라인들로 스캔 신호들을 출력할 수 있다.
전압 발생기(400)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 일 실시예에서, 전압 발생기(400)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 제2 초기화 전압(VINT2), 및 리셋 전압(Vrst)을 발생한다.
표시 패널(DP)은 투과 영역(TA, 도 1에 도시됨)에 대응하는 표시 영역(DA) 및 베젤 영역(BZA, 도 1에 도시됨)에 대응하는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA)에 배치되는 복수의 화소들(PX) 및 표시 영역(DA)에 배치되는 복수의 센서들(FX)을 포함할 수 있다. 본 발명의 일 예로, 복수의 센서들(FX) 각각은 서로 인접하는 두 개의 화소들(PX) 사이에 배치될 수 있다. 복수의 화소들(PX) 및 복수의 센서들(FX)은 제1 및 제2 방향(DR1, DR2) 상에서 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 복수의 센서들(FX) 중 제1 방향(DR1) 상에서 서로 인접한 두 개의 센서들(FX) 사이에는 두 개 이상의 화소들(PX)이 배치되거나, 복수의 센서들(FX) 중 제2 방향(DR2) 상에서 서로 인접한 두 개의 센서들(FX) 사이에는 두 개 이상의 화소들(PX)이 배치될 수 있다.
표시 패널(DP)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 발광 제어 라인들(EML1~EMLn), 데이터 라인들(DL1~DLm), 및 리드아웃라인들(RL1~RLh)을 더 포함한다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 및 발광 제어 라인들(EML1~EMLn)은 제2 방향(DR2)으로 연장된다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 및 발광 제어 라인들(EML1~EMLn)은 제1 방향(DR1)으로 서로 이격되어 배열된다. 데이터 라인들(DL1~DLm) 및 리드아웃라인들(RL1~RLh)은 제1 방향(DR1)로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 발광 제어 라인들(EML1~EMLn), 그리고 데이터 라인들(DL1~DLm)에 각각 전기적으로 연결된다. 예를 들어, 복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 그러나, 각 화소(PX)에 연결되는 스캔 라인의 개수는 이에 한정되지 않으며, 변경될 수 있다.
복수의 센서들(FX)은 기입 스캔 라인들(SWL1~SWLn) 및 리드아웃라인들(RL1~RLh)에 각각 전기적으로 연결된다. 복수의 센서들(FX) 각각은 1개의 스캔 라인들에 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 각 센서(FX)에 연결되는 스캔 라인의 개수는 가변될 수 있다. 본 발명의 일 예로, 리드아웃라인들(RL1~RLh)의 개수는 데이터 라인들(DL1~DLm)의 개수의 1/2에 해당할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 대안적으로, 리드아웃라인들(RL1~RLh)의 개수는 데이터 라인들(DL1~DLm)의 개수의 1/4 또는 1/8 등에 해당할 수 있다.
스캔 드라이버(300)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 초기화 스캔 라인들(SIL1~SILn)로 초기화 스캔 신호들을 출력하고, 보상 스캔 라인들(SCL1~SCLn)로 보상 스캔 신호들을 출력한다. 또한, 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 기입 스캔 라인들(SWL1~SWLn)로 기입 스캔 신호들을 출력하고, 블랙 스캔 라인들(SBL1~SBLn)로 블랙 스캔 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)는 제1 및 제2 스캔 드라이버를 포함할 수 있다. 제1 스캔 드라이버는 초기화 스캔 신호들 및 보상 스캔 신호들을 출력할 수 있고, 제2 스캔 드라이버는 기입 스캔 신호들 및 블랙 스캔 신호들을 출력할 수 있다.
발광 드라이버(350)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 발광 드라이버(350)는 구동 컨트롤러(100)로부터 제2 제어 신호(ECS)를 수신한다. 발광 드라이버(350)는 제2 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)가 발광 제어 라인들(EML1~EMLn)에 연결될 수 있다. 이 경우, 발광 드라이버(350)는 생략되고, 스캔 드라이버(300)가 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다.
리드 아웃 회로(500)는 구동 컨트롤러(100)로부터 제4 제어 신호(RCS)를 수신한다. 리드 아웃 회로(500)는 제4 제어 신호(RCS)에 응답해서, 리드아웃라인들(RL1~RLh)로부터 감지 신호들을 수신할 수 있다. 리드 아웃 회로(500)는 리드아웃라인들(RL1~RLh)로부터 수신된 감지 신호들을 가공하고, 가공된 감지 신호들(S_FS)을 구동 컨트롤러(100)로 제공할 수 있다. 구동 컨트롤러(100)는 감지 신호들(S_FS)에 근거하여 생체 정보를 인식할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 4a를 참조하면, 표시 패널(DP)은 복수의 화소들(PXR, PXG1, PXG2, PXB) 및 복수의 센서들(FX)을 포함한다.
복수의 화소들(PXR, PXG1, PXG2, PXB)은 복수의 기준 화소 유닛(RPU)으로 그룹지어 질 수 있다. 본 발명의 일 예로, 각 기준 화소 유닛(RPU)은 4개의 화소, 즉 2개의 제1 화소(PXG1, PXG2, 이하, 제1 및 제2 그린 화소), 제3 화소(PXR, 이하, 레드 화소), 및 제4 화소(PXB, 이하, 블루 화소)를 포함할 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 포함되는 화소의 개수는 이에 한정되지 않는다. 대안적으로, 각 기준 화소 유닛(RPU)은 3개의 화소, 즉 제1 그린 화소(PXG1, 또는 제2 그린 화소(PXG2)), 레드 화소(PXR), 및 블루 화소(PXB)를 포함할 수 있다.
제1 및 제2 그린 화소(PXG1, PXG2)는 제1 및 제2 발광 소자(ED_G1, ED_G2, 이하, 제1 및 제2 그린 발광 소자)를 각각 포함하고, 레드 화소(PXR)는 제3 발광 소자(ED_R, 이하, 레드 발광 소자)를 포함하며, 블루 화소(PXB)는 제4 발광 소자(ED_B, 이하, 블루 발광 소자)를 포함한다. 본 발명의 일 예로, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 컬러광(예를 들면, 그린광)을 출력하고, 레드 발광 소자(ED_R)는 제1 컬러광과 다른 제2 컬러광(예를 들면, 레드광)을 출력하며, 블루 발광 소자(ED_B)는 제1 및 제2 컬러광과 다른 제3 컬러광(예를 들면, 블루광)을 출력한다. 제1 그린 발광 소자(ED_G1)로부터 출력된 그린광은 제2 그린 발광 소자(ED_G2)로부터 출력된 그린광과 동일한 파장대를 가질 수 있다.
제1 및 제2 방향(DR1, DR2) 상에서, 레드 발광 소자들(ED_R) 및 블루 발광 소자들(ED_B)은 서로 교대로 반복되어 배치될 수 있다. 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)은 제1 방향(DR1) 상에서 서로 교대로 반복되어 배치되고, 제2 방향(DR2) 상에서 서로 교대로 반복되어 배치된다. 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)은 제1 및 제2 방향(DR1, DR2) 상에서, 레드 발광 소자들(ED_R) 및 블루 발광 소자들(ED_B)과 서로 다른 행 및 서로 다른 열에 배치될 수 있다.
본 발명의 일 예로, 레드 발광 소자(ED_R)는 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)보다 큰 크기를 가질 수 있다. 또한, 블루 발광 소자(ED_B)는 레드 발광 소자(ED_R)보다 크거나 동일한 크기를 가질 수 있다. 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 각각의 크기는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)은 서로 동일한 크기를 가질 수도 있다.
제1 및 제2 그린 발광 소자(ED_G1, ED_G2)는 레드 및 블루 발광 소자(ED_R, ED_B)와 다른 형상을 가질 수 있다. 본 발명의 일 예로, 레드 및 블루 발광 소자(ED_R, ED_B) 각각은, 제2 방향(DR2)보다 제1 방향(DR1)으로 긴 팔각형 형상을 가질 수 있다. 레드 및 블루 발광 소자(ED_R, ED_B)는 서로 같거나 다른 크기를 가질 수 있으나, 동일한 형상을 갖는다. 레드 및 블루 발광 소자(ED_R, ED_B) 각각의 형상은 이에 한정되지 않는다. 예를 들어, 레드 및 블루 발광 소자(ED_R, ED_B) 각각은 제1 방향(DR1) 및 제2 방향(DR2) 상에서 동일한 길이를 갖는 팔각형 형상을 가질 수 있고, 또는 정사각형 및 직사각형 형상 중 하나의 형상을 가질 수도 있다.
제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 방향(DR1)보다 제2 방향(DR2)의 길이가 긴 팔각형 형상을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)는 서로 동일한 크기 및 동일한 형상을 갖는다. 그러나, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)의 형상은 이에 제한되는 것은 아니다. 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 방향(DR1) 및 제2 방향(DR2) 상에서 동일한 길이를 갖는 팔각형 형상을 가질 수 있고, 또는 정사각형 및 직사각형 형상 중 하나의 형상을 가질 수도 있다.
제1 그린 발광 소자(ED_G1)는 제1 그린 화소 구동 회로(G1_PD)에 전기적으로 연결된다. 구체적으로, 제1 그린 발광 소자(ED_G1)는 제1 그린 애노드 전극(G1_AE) 및 제1 그린 발광층(G1_EL)을 포함하고, 제1 그린 애노드 전극(G1_AE)은 제1 그린 화소 구동 회로(G1_PD)와 컨택홀을 통해 접속된다. 제2 그린 발광 소자(ED_G2)는 제2 그린 화소 구동 회로(G2_PD)에 전기적으로 연결된다. 구체적으로, 제2 그린 발광 소자(ED_G2)는 제2 그린 애노드 전극(G2_AE) 및 제2 그린 발광층(G2_EL)을 포함하고, 제2 그린 애노드 전극(G2_AE)은 제2 그린 화소 구동 회로(G2_PD)와 컨택홀을 통해 접속된다.
제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 서로 동일한 크기를 가질 수 있다. 제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 서로 같거나 다른 형상을 가질 수 있다. 본 발명의 일 예로, 제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 동일 평면 상에서 서로 다른 형상을 갖는다. 제1 그린 애노드 전극(G1_AE)과 제2 그린 애노드 전극(G2_AE)은 서로 다른 크기 및 서로 다른 형상을 가질 수 있다.
레드 발광 소자(ED_R)는 레드 화소 구동 회로(R_PD)에 전기적으로 연결된다. 구체적으로, 레드 발광 소자(ED_R)는 레드 애노드 전극(R_AE) 및 레드 발광층(R_EL)을 포함하고, 레드 애노드 전극(R_AE)은 레드 화소 구동 회로(R_PD)와 컨택홀을 통해 접속된다. 블루 발광 소자(ED_B)는 블루 화소 구동 회로(B_PD)에 전기적으로 연결된다. 구체적으로, 블루 발광 소자(ED_B)는 블루 애노드 전극(B_AE) 및 블루 발광층(B_EL)을 포함하고, 블루 애노드 전극(B_AE)은 블루 화소 구동 회로(B_PD)와 컨택홀을 통해 접속된다.
센서들(FX) 각각은 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 적어도 하나의 수광 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지부(LSU)는 k개의 수광 소자를 포함하고, k개의 수광 소자 중 하나가 센서 구동 회로에 접속된다. 여기서, k는 2 이상의 자연수일 수 있다. 도 4a에서는 k가 2인 경우를 도시하였다. k가 2인 경우, 광감지부(LSU)는 두 개의 수광 소자(이하, 제1 및 제2 수광 소자(OPD1, OPD2)라 지칭함)를 포함한다. 본 발명의 일 예로, 두 개의 수광 소자 즉, 제1 및 제2 수광 소자(OPD1, OPD2)가 하나의 기준 화소 유닛(RPU)에 대응하여 배치될 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 대응하여 배치되는 수광 소자의 개수는 이에 한정되지 않는다. 예를 들어, 각 기준 화소 유닛(RPU)에 하나의 수광 소자가 대응하여 배치될 수도 있다.
제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제2 방향(DR2) 상에서 레드 및 블루 발광 소자(ED_R, ED_B) 사이에 배치된다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 제1 그린 발광 소자(ED_G1) 또는 제2 그린 발광 소자(ED_G2)에 인접하여 배치될 수 있다. 첫번째 기준 화소 유닛 행에서, 제1 수광 소자(OPD1)와 제1 그린 발광 소자(ED_G1)는 제1 방향(DR1)으로 서로 인접하고, 제2 수광 소자(OPD2)와 제2 그린 발광 소자(ED_G2)는 제1 방향(DR1)으로 서로 인접한다. 두번째 기준 화소 유닛 행에서, 제1 수광 소자(OPD1)와 제2 그린 발광 소자(ED_G2)는 제1 방향(DR1)으로 서로 인접하고, 제2 수광 소자(OPD2)와 제1 그린 발광 소자(ED_G1)는 제1 방향(DR1)으로 서로 인접한다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 서로 인접한 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 사이에 배치된다.
제1 및 제2 수광 소자(OPD1, OPD2) 각각은 동일한 크기 및 동일한 형상을 가질 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 레드 및 블루 발광 소자(ED_R, ED_B)보다 작은 크기를 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)보다 작거나 같은 크기를 가질 수 있다. 그러나, 제1 및 제2 수광 소자(OPD1, OPD2) 각각의 크기는 특별히 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 레드 및 블루 발광 소자(ED_R, ED_B)와 다른 형상을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 정사각형 형상을 가질 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각의 형상은 이에 한정되는 않는다. 대안적으로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제2 방향(DR2)보다 제1 방향(DR1)으로 긴 직사각형 형상을 가질 수 있다.
센서 구동 회로(O_SD)는 제1 및 제2 수광 소자(OPD1, OPD2) 중 하나(예를 들어, 제1 수광 소자(OPD1))에 접속된다. 센서 구동 회로(O_SD)는 제1 방향(DR1) 상에서 레드 및 블루 화소 구동 회로(R_PD, B_PD)와 동일한 길이를 가질 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 수광 소자(OPD1, OPD2) 중 하나(예를 들어, 제1 수광 소자(OPD1))와 중첩할 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 중 하나(예를 들어, 제1 그린 발광 소자(ED_G1))와 중첩할 수 있다.
제1 수광 소자(OPD1)는 제1 센싱 애노드 전극(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 수광 소자(OPD2)는 제2 센싱 애노드 전극(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제1 센싱 애노드 전극(O_AE1)은 센서 구동 회로(O_SD)와 컨택홀을 통해 직접 접속된다.
센서들(FX) 각각은 제1 및 제2 수광 소자(OPD1, OPD2)를 전기적으로 연결시키는 라우팅 배선(RW)을 더 포함할 수 있다. 라우팅 배선(RW)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)에 전기적으로 연결된다. 본 발명의 일 예로, 라우팅 배선(RW)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)에 일체로 형성될 수 있다.
라우팅 배선(RW), 제1 센싱 애노드 전극(O_AE1), 및 제2 센싱 애노드 전극(O_AE2)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 라우팅 배선(RW), 제1 센싱 애노드 전극(O_AE1), 및 제2 센싱 애노드 전극(O_AE2)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
라우팅 배선(RW)에 의해 제1 및 제2 수광 소자(OPD1, OPD2)는 센서 구동 회로(O_SD)에 병렬 연결될 수 있다. 따라서, 제1 및 제2 수광 소자(OPD1, OPD2)는 센서 구동 회로(O_SD)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다.
도 4b와 같이 k가 4인 경우, 광감지부(LSUa)는 4개의 수광 소자(이하, 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)라 지칭함)를 포함할 수 있다. 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4) 중 하나(예를 들어, 제3 수광 소자(OPD3))가 센서 구동 회로(O_SDa)에 접속된다.
센서들(FX) 각각은 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)를 전기적으로 연결시키는 3개의 라우팅 배선(이하, 제1 내지 제3 라우팅 배선(RW1, RW2, RW3)이라 지칭함)을 더 포함할 수 있다. 제1 라우팅 배선(RW1)은 4개의 수광 소자들(OPD1, OPD2, OPD3, OPD4) 중 제1 방향(DR1)으로 인접한 두 개의 수광 소자들(즉, 제1 및 제3 수광 소자(OPD1, OPD3))을 전기적으로 연결한다. 제2 라우팅 배선(RW2)은 4개의 수광 소자들(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 수광 소자들(즉, 제1 및 제2 수광 소자(OPD1, OPD2))을 전기적으로 연결한다. 제3 라우팅 배선(RW3)은 4개의 수광 소자들(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 수광 소자(즉, 제3 및 제4 수광 소자(OPD3, OPD4))를 전기적으로 연결한다.
제1 수광 소자(OPD1)는 제1 센싱 애노드 전극(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 수광 소자(OPD2)는 제2 센싱 애노드 전극(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제3 수광 소자(OPD3)는 제3 센싱 애노드 전극(O_AE3) 및 제3 광전 변환층(O_RL3)을 포함하고, 제4 수광 소자(OPD4)는 제4 센싱 애노드 전극(O_AE4) 및 제4 광전 변환층(O_RL4)을 포함한다. 제3 센싱 애노드 전극(O_AE3)은 센서 구동 회로(O_SDa)와 컨택홀을 통해 직접 접속된다. 센서 구동 회로(O_SDa)는 제1 방향(DR1) 상에서 레드 및 블루 화소 구동 회로(R_PD, B_PD)보다 큰 길이를 가질 수 있다. 따라서, 센서 구동 회로(O_SDa)는 평면 상에서 제1 내지 제4 수광 소자(OPD1~OPD4) 중 두 개(예를 들어, 제1 및 제3 수광 소자(OPD1, OPD3))와 중첩하여 배치될 수 있다. 센서 구동 회로(O_SDa)는 평면 상에서 두 개의 그린 발광 소자들(예를 들어, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2))과 중첩할 수 있다.
제1 라우팅 배선(RW1)은 제1 센싱 애노드 전극(O_AE1) 및 제3 센싱 애노드 전극(O_AE3)에 전기적으로 연결되고, 제2 라우팅 배선(RW2)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)에 전기적으로 연결된다. 제3 라우팅 배선(RW3)은 제3 센싱 애노드 전극(O_AE3) 및 제4 센싱 애노드 전극(O_AE4)에 전기적으로 연결된다. 본 발명의 일 예로, 제1 내지 제3 라우팅 배선(RW1~RW3)은 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)에 일체로 형성될 수 있다.
제1 내지 제3 라우팅 배선(RW1~RW3), 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 제1 내지 제3 라우팅 배선들(RW1, RW2, RW3), 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
제1 내지 제3 라우팅 배선들(RW1, RW2, RW3)에 의해 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 병렬 연결될 수 있다. 따라서, 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다.
센서 구동 회로(O_SD, O_SDa)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)은 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 드라이버(300, 도 3 참조)는 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)과 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이고, 도 5b는 도 5a에 도시된 화소 및 센서의 동작을 설명하기 위한 파형도이다.
도 5a에는 도 3에 도시된 복수의 화소들(PX) 중 하나의 화소(예를 들어, 레드 화소(PXR))의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 상기 레드 화소(PXR)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다. 또한, 도 5a에는 도 3에 도시된 복수의 센서들(FX) 중 하나의 센서(FX)의 등가 회로도가 예시적으로 도시된다. 복수의 센서들(FX) 각각은 동일한 회로 구조를 가지므로, 상기 센서(FX)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다.
도 5a를 참조하면, 상기 레드 화소(PXR)는 데이터 라인들(DL1~DLm) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(SIL1~SILn) 중 j번째 초기화 스캔 라인(SILj), 보상 스캔 라인들(SCL1~SCLn) 중 j번째 보상 스캔 라인(SCLj), 기입 스캔 라인들(SWL1~SWLn) 중 j번째 기입 스캔 라인(SWLj), 블랙 스캔 라인들(SBL1~SBLn) 중 j번째 블랙 스캔 라인(SBLj), 발광 제어 라인들(EML1~EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된다.
레드 화소(PXR)는 레드 발광 소자(ED_R) 및 레드 화소 구동 회로(R_PD)를 포함한다. 레드 발광 소자(ED_R)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 레드 발광 소자(ED_R)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
레드 화소 구동 회로(R_PD)는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2), 그리고 하나의 커패시터(Cst)를 포함한다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5 트랜지스터들(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)은 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터이고, 제1, 제2, 제5 트랜지스터들(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)은 LTPS 트랜지스터일 수 있다.
본 발명에 따른 레드 화소 구동 회로(R_PD)의 구성은 도 5a에 도시된 실시예에 제한되지 않는다. 도 5a에 도시된 레드 화소 구동 회로(R_PD)는 하나의 예시에 불과하고 레드 화소 구동 회로(R_PD)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
j번째 초기화 스캔 라인(SILj), j번째 보상 스캔 라인(SCLj), j번째 기입 스캔 라인(SWLj), j번째 블랙 스캔 라인(SBLj), 및 j번째 발광 제어 라인(EMLj)은 각각 j번째 초기화 스캔 신호(SIj), j번째 보상 스캔 신호(SCj), j번째 기입 스캔 신호(SWj), j번째 블랙 스캔 신호(SBj), 및 j번째 발광 제어 신호(EMj)를 레드 화소(PXR)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 레드 화소(PXR)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 3 참조)에 입력되는 영상 신호(RGB, 도 3 참조)에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2)은 각각 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 레드 화소(PXR)로 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 각각 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 레드 화소(PXR)로 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 레드 발광 소자(ED_R) 사이에 접속된다. 제1 트랜지스터(T1)는 제1 발광 제어 트랜지스터(ET1)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)를 경유하여 레드 발광 소자(ED_R)의 레드 애노드 전극(R_AE, 도 4a 참조)과 연결된 제2 전극, 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 레드 발광 소자(ED_R)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(SWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(SWLj)을 통해 전달받은 기입 스캔 신호(SWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(SCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(SCLj)을 통해 전달받은 j번째 보상 스캔 신호(SCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(SILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(SILj)을 통해 전달받은 j번째 초기화 스캔 신호(SIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제1 발광 제어 트랜지스터(ET1)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제2 발광 제어 트랜지스터(ET2)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 레드 발광 소자(ED_R)의 레드 애노드 전극(R_AE, 도 4a 참조)에 연결된 제2 전극, 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)은 j번째 발광 제어 라인(EMLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제1 발광 제어 트랜지스터(ET1)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 레드 발광 소자(ED_R)에 전달될 수 있다.
제5 트랜지스터(T5)는 제2 초기화 전압(VINT2)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)의 제2 전극과 연결된 제2 전극, 및 블랙 스캔 라인(SBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 초기화 전압(VINT2)은 제1 초기화 전압(VINT1)보다 낮거나 같은 전압 레벨을 가질 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 레드 발광 소자(ED_R)의 캐소드 전극은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제2 구동 전압(ELVSS)은 제1 및 제2 초기화 전압(VINT1, VINT2)보다 낮은 전압 레벨을 가질 수 있다.
도 5a 및 도 5b를 참조하면, j번째 발광 제어 신호(EMj)는 비발광 구간(NEP)동안 하이 레벨을 갖는다. 비발광 구간(NEP) 내에서, j번째 초기화 스캔 신호(SIj)가 활성화된다. j번째 초기화 스캔 신호(SIj)의 활성화 구간(AP1, 이하, 제1 활성화 구간) 동안, j번째 초기화 스캔 라인(SILj)을 통해 하이 레벨의 j번째 초기화 스캔 신호(SIj)가 제공되면, 하이 레벨의 j번째 초기화 스캔 신호(SIj)에 응답해서 제4 트랜지스터(T4)가 턴-온된다. 제1 초기화 전압(VINT1)은 턴-온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 제3 전극에 전달되고, 제1 초기화 전압(VINT1)으로 제1 노드(N1)가 초기화된다. 따라서, 제1 활성화 구간(AP1)은 레드 화소(PXR)의 초기화 구간으로 정의될 수 있다.
다음, j번째 보상 스캔 신호(SCj)가 활성화되고, j번째 보상 스캔 신호(SCj)의 활성화 구간(AP2, 이하, 제2 활성화 구간) 동안, j번째 보상 스캔 라인(SCLj)을 통해 하이 레벨의 j번째 보상 스캔 신호(SCj)가 공급되면 제3 트랜지스터(T3)가 턴-온된다. 제1 트랜지스터(T1)는 턴-온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 제1 활성화 구간(AP1)은 제2 활성화 구간(AP2)과 비중첩할 수 있다.
제2 활성화 구간(AP2) 내에서 j번째 기입 스캔 신호(SWj)가 활성화된다. j번째 기입 스캔 신호(SWj)는 활성화 구간(AP4, 이하, 제4 활성화 구간) 동안 로우 레벨을 갖는다. 제4 활성화 구간(AP4) 동안, 로우 레벨의 j번째 기입 스캔 신호(SWj)에 의해 제2 트랜지스터(T2)가 턴-온된다. 그러면, i번째 데이터 라인(DLi)으로부터 공급된 i번째 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압("Di-Vth")이 제1 트랜지스터(T1)의 제3 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 제3 전극의 전위는 보상 전압("Di-Vth")이 될 수 있다. 제4 활성화 구간(AP4)은 제2 활성화 구간(AP2)과 중첩할 수 있다. 제2 활성화 구간(AP2)의 지속 시간은 제4 활성화 구간(AP4)의 지속 시간보다 클 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압("Di-Vth")이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다. 여기서, j번째 보상 스캔 신호(SCj)의 하이 레벨 구간은 레드 화소(PXR)의 보상 구간으로 지칭될 수 있다.
한편, j번째 보상 스캔 신호(SCj)의 제2 활성화 구간(AP2) 내에서 j번째 블랙 스캔 신호(SBj)가 활성화된다. j번째 블랙 스캔 신호(SBj)는 활성화 구간(AP3, 이하, 제3 활성화 구간)동안 로우 레벨을 갖는다. 제3 활성화 구간(AP3) 동안, 제5 트랜지스터(T5)는 j번째 블랙 스캔 라인(SBLj)을 통해 로우 레벨의 j번째 블랙 스캔 신호(SBj)를 공급받아 턴-온된다. 제5 트랜지스터(T5)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제5 트랜지스터(T5)를 통해 빠져나갈 수 있다. 제3 활성화 구간(AP3)은 제2 활성화 구간(AP2)과 중첩할 수 있다. 제2 활성화 구간(AP2)의 지속 시간은 제3 활성화 구간(AP3)의 지속 시간보다 클 수 있다. 제3 활성화 구간(AP3)은 제4 활성화 구간(AP4)보다 선행하고, 제4 활성화 구간(AP4)과 비중첩할 수 있다.
레드 화소(PXR)가 블랙 영상을 표시하는 경우, 제1 트랜지스터(T1)의 최소 구동 전류가 구동 전류(Id)로 흐르더라도 레드 발광 소자(ED_R)가 발광하게 된다면, 레드 화소(PXR)는 정상적으로 블랙 영상을 표시할 수 없다. 따라서, 본 발명의 일 실시예에 따른 레드 화소(PXR) 내 제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 최소 구동 전류의 일부를 바이패스 전류(Ibp)로서 레드 발광 소자(ED_R) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 구동 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서 제1 트랜지스터(T1)로 흐르는 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서 제1 트랜지스터(T1)로 흐르는 최소 구동 전류(예를 들어 10pA 이하의 전류)가 레드 발광 소자(ED_R)에 전달되어 블랙 계조의 영상이 표시된다. 레드 화소(PXR)가 블랙 영상을 표시하는 경우, 최소 구동 전류에 대한 바이패스 전류(Ibp)의 영향이 상대적으로 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 경우, 구동 전류(Id)에 대한 바이패스 전류(Ibp)의 영향은 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 경우, 구동 전류(Id)로부터 제5 트랜지스터(T5)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 전류(즉, 발광 전류(Ied))가 레드 발광 소자(ED_R)로 제공되어 블랙 영상을 확실하게 표현할 수 있다. 따라서, 레드 화소(PXR)는 제5 트랜지스터(T5)를 이용하여 정확한 블랙 계조 영상을 구현할 수 있고, 그 결과 콘트라스트비를 향상시킬 수 있다.
다음, j번째 발광 제어 라인(EMLj)으로부터 공급되는 j번째 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 로우 레벨의 발광 제어 신호(EMj)에 의해 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)이 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 제3 전극의 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제2 발광 제어 트랜지스터(ET2)를 통해 구동 전류(Id)가 레드 발광 소자(ED_R)에 공급되어 레드 발광 소자(ED_R)에 전류(Ied)가 흐른다.
다시 도 5a를 참조하면, 센서(FX)는 리드아웃라인들(RL1~RLh) 중 d번째 리드아웃라인(RLd), j번째 기입 스캔 라인(SWLj), 및 리셋 제어 라인(RCL)에 접속된다.
센서(FX)는 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 서로 병렬 연결된 k개의 수광 소자를 포함할 수 있다. k가 2인 경우, 제1 및 제2 수광 소자(OPD1, OPD2)는 서로 병렬 연결될 수 있다. k가 4인 경우, 제1 내지 제4 수광 소자(OPD1~OPD4, 도 4b 참조)는 서로 병렬 연결될 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 포토 다이오드일 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 광전 변환층으로 유기 물질을 포함하는 유기 포토 다이오드일 수 있다.
제1 및 제2 수광 소자(OPD1, OPD2)의 제1 및 제2 센싱 애노드 전극(O_AE1, O_AE2, 도 4a 참조)은 제1 센싱 노드(SN1)에 연결되고, 제1 및 제2 수광 소자(OPD1, OPD2)의 제1 및 제2 센싱 캐소드 전극은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제1 및 제2 센싱 캐소드 전극은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B, 도 4a 참조)의 캐소드 전극들과 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제1 및 제2 센싱 캐소드 전극은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)의 캐소드 전극들과 일체로 형성되어 공통 캐소드 전극(C_CE, 도 7a 참조)을 형성할 수 있다.
센서 구동 회로(O_SD)는 3개의 트랜지스터들(ST1~ST3)을 포함한다. 3개의 트랜지스터들(ST1~ST3)은 각각 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2), 및 출력 트랜지스터(ST3)일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2), 및 출력 트랜지스터(ST3) 중 적어도 하나는 산화물 반도체 트랜지스터일 수 있다. 본 발명의 일 예로, 리셋 트랜지스터(ST1)는 산화물 반도체 트랜지스터이고, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 LTPS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 적어도 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)가 산화물 반도체 트랜지스터일 수 있고, 증폭 트랜지스터(ST2)가 LTPS 트랜지스터일 수 있다.
또한, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2), 및 출력 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 PMOS 트랜지스터일 수 있고, 리셋 트랜지스터(ST1)는 NMOS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2), 및 출력 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2), 및 출력 트랜지스터(ST3) 중 일부(예를 들어, 리셋 트랜지스터(ST1))는 레드 화소(PXR)의 제3 및 제4 트랜지스터들(T3, T4)과 동일한 타입의 트랜지스터일 수 있다. 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 레드 화소(PXR)의 제1, 제2 및 제5 트랜지스터들(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)과 동일한 타입의 트랜지스터일 수 있다.
본 발명에 따른 센서 구동 회로(O_SD)의 회로 구성은 도 5a에 제한되지 않는다. 도 5a에 도시된 센서 구동 회로(O_SD)는 하나의 예시에 불과하고 센서 구동 회로(O_SD)의 구성은 변형되어 실시될 수 있다.
리셋 트랜지스터(ST1)는 리셋 전압(Vrst)을 수신하는 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극, 및 리셋 제어 신호(RST)를 수신하는 제3 전극을 포함한다. 리셋 트랜지스터(ST1)는 리셋 제어 신호(RST)에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 제어 신호(RST)로 리셋시킬 수 있다. 리셋 제어 신호(RST)는 리셋 제어 라인(RCL)을 통해 제공되는 신호일 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 대안적으로, 리셋 제어 신호(RST)는 j번째 보상 스캔 라인(SCLj)을 통해 공급되는 j번째 보상 스캔 신호(SCj)일 수 있다. 즉, 리셋 트랜지스터(ST1)는 j번째 보상 스캔 라인(SCLj)으로부터 공급된 j번째 보상 스캔 신호(SCj)를 리셋 제어 신호(RST)로써 수신할 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 적어도 리셋 제어 신호(RST)의 활성화 구간 동안 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다. 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨로 유지되는 DC 전압일 수 있다.
리셋 트랜지스터(ST1)는 직렬 연결된 복수의 서브 리셋 트랜지스터들을 포함할 수 있다. 예를 들어, 리셋 트랜지스터(ST1)는 두 개의 서브 리셋 트랜지스터들(이하, 제1 및 제2 서브 리셋 트랜지스터라 함)을 포함할 수 있다. 이 경우, 제1 서브 리셋 트랜지스터의 제3 전극 및 제2 서브 리셋 트랜지스터의 제3 전극은 리셋 제어 라인(RCL)에 연결된다. 또한, 제1 서브 리셋 트랜지스터의 제2 전극과 제2 서브 리셋 트랜지스터의 제1 전극은 서로 전기적으로 연결될 수 있다. 또한 제1 서브 리셋 트랜지스터의 제1 전극으로 리셋 전압(Vrst)이 인가되며, 제2 서브 리셋 트랜지스터의 제2 전극은 제1 센싱 노드(SN1)와 전기적으로 연결될 수 있다. 그러나, 서브 리셋 트랜지스터의 개수는 이에 한정되지 않고, 다양하게 변형될 수 있다.
증폭 트랜지스터(ST2)는 센싱 구동 전압(SLVD)을 수신하는 제1 전극, 제2 센싱 노드(SN2)와 연결된 제2 전극, 및 제1 센싱 노드(SN1)와 연결된 제3 전극을 포함한다. 증폭 트랜지스터(ST2)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 제2 센싱 노드(SN2)로 센싱 구동 전압(SLVD)을 인가할 수 있다. 본 발명의 일 예로, 센싱 구동 전압(SLVD)은 제1 구동 전압(ELVDD), 제1 및 제2 초기화 전압(VINT1, VINT2) 중 하나일 수 있다. 센싱 구동 전압(SLVD)이 제1 구동 전압(ELVDD)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 구동 전압 라인(VL1)에 전기적으로 연결될 수 있다. 센싱 구동 전압(SLVD)이 제1 초기화 전압(VINT1)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 초기화 전압 라인(VL3)에 전기적으로 연결될 수 있고, 센싱 구동 전압(SLVD)이 제2 초기화 전압(VINT2)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제2 초기화 전압 라인(VL4)에 전기적으로 연결될 수 있다.
출력 트랜지스터(ST3)는 제2 센싱 노드(SN2)와 연결된 제1 전극, d번째 리드아웃라인(RLd)과 연결된 제2 전극, 및 출력 제어 신호를 수신하는 제3 전극을 포함한다. 출력 트랜지스터(ST3)는 출력 제어 신호에 응답해서 감지 신호(FSd)를 d번째 리드아웃라인(RLd)으로 전달할 수 있다. 출력 제어 신호는 j번째 기입 스캔 라인(SWLj)을 통해 공급되는 j번째 기입 스캔 신호(SWj)일 수 있다. 즉, 출력 트랜지스터(ST3)는 기입 스캔 라인(SWLj)으로부터 공급된 j번째 기입 스캔 신호(SWj)를 출력 제어 신호로써 수신할 수 있다.
센서(FX)의 광감지부(LSU)는 발광 소자들(ED_R, ED_G1, ED_G2, ED_B, 도 4a 참조)의 발광 구간동안 광에 노출될 수 있다. 상기 광은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B, 도 4a 참조) 중 어느 하나로부터 출력된 광일 수 있다.
만일 사용자의 손(US_F, 도 1 참조)이 표시면을 터치하면, 제1 및 제2 수광 소자(OPD1, OPD2)는 지문의 융선(ridge) 또는 융선 사이의 골(valley)에 의해 반사된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
증폭 트랜지스터(ST2)는 제3 전극으로 입력되는 제1 센싱 노드(SN1)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 증폭기(source follower amplifier)일 수 있다.
제4 활성화 구간(AP4) 동안 출력 트랜지스터(ST3)에는 j번째 기입 스캔 라인(SWLj)을 통해 로우 레벨의 j번째 기입 스캔 신호(SWj)가 공급된다. 로우 레벨의 j번째 기입 스캔 신호(SWj)에 대응하여 출력 트랜지스터(ST3)가 턴 온 되면, 증폭 트랜지스터(ST2)를 통해 흐르는 전류에 대응하는 감지 신호(FSd)가 d번째 리드아웃라인(RLd)으로 출력될 수 있다.
다음, 리셋 구간동안 리셋 제어 라인(RCL)을 통해 하이 레벨의 리셋 제어 신호(RST)가 공급되면 리셋 트랜지스터(ST1)가 턴 온 된다. 리셋 구간은 리셋 제어 라인(RCL)의 활성화 구간(즉, 하이 레벨 구간)으로 정의될 수 있다. 대안적으로, 리셋 트랜지스터(ST1)가 PMOS 트랜지스터로 이루어질 경우, 리셋 구간동안 로우 레벨의 리셋 제어 신호(RST)가 리셋 제어 라인(RCL)으로 공급될 수 있다. 리셋 구간동안 제1 센싱 노드(SN1)는 리셋 전압(Vrst)에 대응하는 전위로 리셋될 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가지 가질 수 있다.
다음, 리셋 구간이 종료되면, 광감지부(LSU)는 수신된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부 영역을 확대한 평면도이다. 도 7a는 도 6의 I-I'를 따라 절단한 표시 장치의 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 일부 영역을 확대한 단면도이다. 도 6에는 발광 소자들(ED_G1, ED_G2, ED_B, ED_R)과 스페이서층(SPC)의 평면상에서의 배치관계를 예시적으로 도시하였다.
도 6 내지 도 7a를 참조하면, 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP), 입력 센서(INS), 및 광 제어층(OSL)을 포함할 수 있다. 일 실시예에 따른 표시 장치(DD)는 광 제어층(OSL) 상에 배치된 윈도우(WM)를 더 포함할 수 있다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)의 전면은 표시 장치(DD)의 도 1에서 설명한 표시면(IS)을 정의할 수 있다. 표시면(IS)은 투과 영역(TA)과 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다. 일 실시예에 따른 윈도우는 지문 방지층, 하드 코팅층, 반사 방지층 중 적어도 어느 하나의 기능층을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 패널(DP)은 베이스층(BL), 회로층(DP_CL), 화소 정의층(PDL), 스페이서층(SPC), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
회로층(DP_CL)은 배리어층(BRL) 및/또는 버퍼층(BFL)을 포함할 수 있다. 배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴은 제1 반도체 패턴으로 정의된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 7a에서 제1 반도체 패턴의 일부분을 도시한 것일 뿐 화소의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P-타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N-타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널부)에 해당한다. 다시 말해, 제1 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 신호 라인(또는 연결 전극)일 수 있다.
도 7a에 도시된 것과 같이, 제1 트랜지스터(T1)의 제1 전극(S1), 채널부(A1), 제2 전극(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 채널부(A1)로부터 서로 반대 방향으로 연장된다.
도 7a에는 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(CSL)은 평면 상에서 제2 발광 제어 트랜지스터(ET2, 도 5a 참조)의 제2 전극에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩하며, 제1 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일수 있다.
제1 절연층(10)뿐만 아니라 후술하는 회로층(DP_CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 제3 전극(G1)이 배치된다. 제3 전극(G1)은 금속 패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 제3 전극(G1)은 제1 트랜지스터(T1)의 채널부(A1)와 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 제3 전극(G1)은 마스크 역할을 할 수 있다.
제1 절연층(10) 상에 제3 전극(G1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제3 전극(G1)과 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 제3 전극(G1)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터(Cst, 도 5a 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
본 발명의 일 실시예에서 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 상부전극(UE)이 배치된다. 상부전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(30) 상에 반도체 패턴이 배치된다. 이하, 제3 절연층(30) 상에 직접 배치된 반도체 패턴은 제2 반도체 패턴으로 정의된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
도 7a에서 제2 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소의 다른 영역에 제2 반도체 패턴이 더 배치될 수 있다. 제2 반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 전도성이 크다. 환원 영역은 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 채널부에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 채널부일 수 있고, 다른 일부분은 트랜지스터의 제1 전극 또는 제2 전극일 수 있다.
도 7a에 도시된 것과 같이, 제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3), 및 제2 전극(D3)이 제2 반도체 패턴으로부터 형성된다. 제1 전극(S3) 및 제2 전극(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(S3) 및 제2 전극(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제3 절연층(30) 상에 제2 반도체 패턴을 커버하는 제4 절연층(40)이 배치된다. 본 실시예에서 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제3 트랜지스터(T3)의 제3 전극(G3)이 배치된다. 제3 전극(G3)은 금속 패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 제3 전극(G3)은 제3 트랜지스터(T3)의 채널부(A3)와 중첩한다.
본 발명의 일 실시예에서 제4 절연층(40)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 제3 트랜지스터(T3)의 제3 전극(G3)이 배치된다. 본 실시예에서 제3 전극(G3)은 절연패턴과 평면상에서 동일한 형상을 가질 수 있다. 본 실시예에서 설명의 편의상 1개의 제3 전극(G3)을 도시하였으나, 제3 트랜지스터(T3)는 2개의 제3 전극들을 포함할 수 있다.
제4 절연층(40) 상에 제3 전극(G3)을 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 5a 참조)의 제1 전극 및 제2 전극은 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)과 동일한 공정을 통해서 형성될 수 있다.
회로층(DP_CL)은 센서 구동 회로(O_SD, 도 5a 참조)의 반도체 패턴의 일부분을 더 포함할 수 있다. 설명의 편의를 위하여, 센서 구동 회로(O_SD)의 반도체 패턴 중 리셋 트랜지스터(ST1)를 도시하였다. 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1), 및 제2 전극(STD1)은 제3 반도체 패턴으로부터 형성된다. 본 발명의 일 예로, 제3 반도체 패턴은 제3 트랜지스터(T3)의 제2 반도체 패턴과 동일한 금속 산화물을 포함할 수 있다. 제3 반도체 패턴은 제2 반도체 패턴과 동일한 공정을 통해 형성될 수 있다. 리셋 트랜지스터(ST1)의 제1 전극(STS1) 및 제2 전극(STD1)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(STS1) 및 제2 전극(STD1)은 제3 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제4 절연층(40)은 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1), 및 제2 전극(STD1)을 커버하도록 배치된다. 제4 절연층(40) 상에 리셋 트랜지스터(ST1)의 제3 전극(STG1)이 배치된다. 본 실시예에서 리셋 트랜지스터(ST1)의 제3 전극(STG1)은 금속 패턴의 일부일 수 있다. 리셋 트랜지스터(ST1)의 제3 전극(STG1)은 리셋 트랜지스터(ST1)의 채널부(STA1)와 중첩한다. 본 실시예에서 설명의 편의 상 1개의 제3 전극(STG1)을 도시하였으나, 리셋 트랜지스터(ST1)는 2개의 제3 전극들을 포함할 수도 있다.
본 발명의 일 예로, 리셋 트랜지스터(ST1)는 제3 트랜지스터(T3)와 동일층 상에 배치될 수 있다. 즉, 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1), 및 제2 전극(STD1)은 제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3), 및 제2 전극(D3)과 동일한 공정을 통해 형성될 수 있다. 별도로 도시하진 않았으나, 센서 구동 회로(O_SD, 도 5a 참조)의 증폭 트랜지스터(ST2, 도 5a 참조) 및 출력 트랜지스터(ST3, 도 5a 참조)의 제1 전극 및 제2 전극은 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)과 동일한 공정을 통해서 형성될 수 있다. 이처럼 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD, 도 4a 참조)을 형성하는 공정을 통해 센서 구동 회로(O_SD, 도 5a 참조)를 동시에 형성할 수 있어, 센서 구동 회로(O_SD, 도 5a 참조)를 형성하기 위한 추가 공정을 필요로 하지 않아 공정 효율을 개선할 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제6 절연층(60) 및 제7 절연층(70)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결전극(CNE10)이 배치될 수 있다. 제1 연결전극(CNE10)은 제1 내지 제5 절연층들(10 내지 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 연결되고, 제2 연결전극(CNE20)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결전극(CNE10)에 연결될 수 있다. 본 발명의 일 실시예에서 제5 절연층(50) 내지 제7 절연층(70) 중 적어도 어느 하나는 생략될 수도 있다.
제5 절연층(50) 상에는 제3 연결전극(CNE11)이 더 배치될 수 있다. 제3 연결전극(CNE11)은 제4 및 제5 절연층들(40, 50)을 관통하는 제3 컨택홀(CH3)을 통해 리셋 트랜지스터(ST1)의 제2 전극(STD1)과 연결되고, 제4 연결전극(CNE21)은 제6 절연층(60)을 관통하는 제4 컨택홀(CH4)을 통해 제3 연결전극(CNE11)에 연결될 수 있다.
소자층(DP_ED)은 회로층(DP_CL) 상에 배치된다. 소자층(DP_ED)은 제1 그린 애노드 전극(G1_AE) 및 센싱 애노드 전극(O_AE)을 포함할 수 있다. 도 7a에 도시된 바와 같이, 제1 그린 애노드 전극(G1_AE)은 제7 절연층(70)을 관통하는 제5 컨택홀(CH5)을 통해 제2 연결전극(CNE20)에 접속될 수 있다. 센싱 애노드 전극(O_AE)은 제7 절연층(70)을 관통하는 제6 컨택홀(CH6)을 통해 제4 연결전극(CNE21)에 접속될 수 있다.
소자층(DP_ED)은 회로층(DP_CL) 상에 배치된 화소 정의층(PDL)을 포함한다. 화소 정의층(PDL)은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)에 대응하여 정의된 발광 개구부들 및 수광 소자들(OPD)에 대응하여 정의된 수광 개구부들을 포함할 수 있다. 발광 개구부들은 대응되는 발광 소자에 포함된 애노드 전극의 적어도 일부분을 노출시키고, 수광 개구부들은 대응되는 수광 소자에 포함된 센싱 애노드 전극의 적어도 일부분을 노출시킨다. 도 7a는 제1 그린 발광 소자(ED-G1)와 대응되는 그린 발광 개구부(G_OP) 및 하나의 수광 소자(OPD)와 대응되는 수광 개구부(O_OP)를 예시적으로 도시하였다. 일 실시예에 따른 화소 정의층(PDL)은 블랙 컬러를 포함할 수 있다.
발광 개구부들에 의해 화소 정의층(PDL)로부터 노출된 애노드 전극의 적어도 일부분은 광이 제공되는 발광 영역으로 정의될 수 있다. 예컨대, 복수 개의 화소들(PX, 도 3 참조)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX, 도 3 참조)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역들과 발광 영역들에 인접한 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 영역을 에워쌀 수 있다.
수광 개구부들은 대응되는 수광 소자(OPD)의 센싱 애노드 전극(O_AE)을 노출시킨다. 화소 정의층(PDL)의 각 수광 개구부는 수광 영역을 정의할 수 있다. 예컨대, 복수 개의 센서들(FX, 도 3 참조)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 센서들(FX, 도 3 참조)이 배치된 영역은 센싱 영역으로 정의될 수 있고, 하나의 센싱 영역은 수광 영역들과 수광 영역들에 인접한 비수광 영역을 포함할 수 있다. 비수광 영역은 수광 영역을 에워쌀 수 있다.
스페이서층(SPC)은 수광 소자(OPD)와 인접한 화소 정의층(PDL) 상에 배치될 수 있다. 일 방향에서 스페이서층(SPC)의 폭은 화소 정의층(PDL)의 폭보다 작을 수 있다. 따라서, 화소 정의층(PDL)의 상면의 일 부분은 스페이서층(SPC)으로부터 노출될 수 있다. 일 실시예에 따르면, 스페이서층(SPC)의 제3 방향(DR3)에서의 두께는 화소 정의층(PDL)의 두께보다 작을 수 있다.
일 실시예에 따르면, 스페이서층(SPC)은 화소 정의층(PDL)과 일체의 형상을 가질 수 있다. 즉, 스페이서층(SPC)은 화소 정의층(PDL)에 발광 개구부들 및 수광 개구부들을 형성하기 위한 패터닝 공정을 통해 동시에 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 스페이서층(SPC)은 화소 정의층(PDL)과 개별 공정에 의해 형성될 수 있으며, 이때, 스페이서층(SPC)과 화소 정의층(PDL)은 서로 다른 물질을 포함할 수 있다.
스페이서층(SPC)은 단면상에서 역테이퍼 형상을 가질 수 있다. 이에 따라, 오픈 마스크를 통해 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 공통적으로 형성되는 공통층은 스페이서층(SPC)을 기준으로 부분적으로 단선될 수 있다. 이에 관한 설명은 후술하도록 한다.
도 6 및 도 7a를 참조하면, 스페이서층들(SPC) 각각은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층들(SPC) 각각은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH)을 포함할 수 있다. 스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP)와 중첩할 수 있다. 브릿지 홈(BH)은 스페이서층(SPC)이 배치된 화소 정의층(PDL)의 상면 중 일 부분을 노출시킬 수 있다. 도 6에는 각각의 스페이서층(SPC)에 포함된 브릿지 홈(BH)이 제2 방향(DR2)으로 연장된 것을 도시하였으나, 이에 한정되는 것은 아니다. 브릿지 홈(BH)이 연장된 방향은 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)을 향하는 방향이 아니면 어느 하나로 한정되지 않는다.
일 실시예에 따르면, 제2 방향(DR2)에서 블루 발광 소자(ED_B)와 스페이서층(SPC) 사이의 제2 이격 거리(TH2), 레드 발광 소자(ED_R)와 스페이서층(SPC) 사이의 제1 이격 거리(TH1), 제1 방향(DR1)에서 제1 그린 발광 소자(ED_G1)와 스페이서층(SPC) 사이의 제3 이격 거리(TH3), 및 제2 그린 발광 소자(ED_G2)와 스페이서층(SPC) 사이의 네4 이격 거리(TH4)는 서로 동일할 수 있다.
일 실시예에 따르면, 스페이서층(SPC)의 제1 방향(DR1) 및 제2 방향(DR2)에서의 제1 폭(W-S)은 12um이상 18um이하일 수 있다. 스페이서층(SPC)의 폭이 12um미만일 경우, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 포함된 공통층이 형성될 때, 스페이서층(SPC)에 의해 단선되지 않을 수 있다. 스페이서층(SPC)의 제2 폭이 18um초과일 경우, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이의 이격 거리가 증가하게 되어 표시 품질이 저하될 수 있다.
발광 소자들 중 스페이서층(SPC)과 가장 인접한 일 면에서부터 수광 소자(OPD)와 인접한 스페이스층(SPC)의 일 면까지의 제3 폭(W-E)은 제1 이격 거리와 제1 폭(W-S)의 합으로 정의될 수 있다.
스페이서층(SPC) 중 브릿지 홈(BH)을 정의하는 스페이서층(SPC)의 측면들 사이의 폭(W-B)은 3.5um이상 5um이하일 수 있다.
다시, 도 7a를 참조하면, 그린 발광 개구부(G_OP)에 의해 노출된 제1 그린 애노드 전극(G1_AE) 상에 정공 제어층(HCL)이 배치될 수 있다. 또한, 정공 제어층(HCL)은 수광 개구부(O_OP)에 의해 노출된 센싱 애노드 전극(O_AE) 상에 배치될 수 있다.
그린 발광 개구부(G_OP)와 중첩하는 영역에서 정공 제어층(HCL) 상에 제1 그린 발광층(G_EL)이 배치될 수 있다. 수광 개구부(O_OP)와 중첩하는 영역에서 정공 제어층(HCL) 상에 광전 변환층(O_RL)이 배치될 수 있다.
그린 발광 개구부(G_OP)와 중첩하는 영역에서 제1 그린 발광층(G_EL) 상에 전자 제어층(ECL)이 배치될 수 있다. 또한, 전자 제어층(ECL)은 수광 개구부(O_OP)와 중첩하는 영역에서 광전 변환층(O_RL) 상에 배치될 수 있다.
그린 발광 개구부(G_OP)와 중첩하는 영역에서 캐소드 전극(C_CE)은 전자 제어층(ECL) 상에 배치된다. 또한, 캐소드 전극(C_CE)은 수광 개구부(O_OP)와 중첩하는 영역에서 전자 제어층(ECL) 상에 배치될 수 있다.
본 발명에 따르면, 정공 제어층(HCL), 전자 제어층(ECL), 및 캐소드 전극(C_CE)은 오픈 마스크에 의해 증착되어 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 공통적으로 형성되는 공통층으로 정의될 수 있다.
본 발명에 따르면, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 포함된 공통층은 스페이서층(SPC)에 의해 부분적으로 단선될 수 있다. 즉, 공통층 중 스페이서 개구부(S_OP) 내에 배치된 부분은 브릿지 홈(BH)을 통해 인접한 영역에 배치된 공통층과 연결되고, 공통층 중 스페이서층(SPC)과 중첩하는 부분은 스페이서 개구부(S_OP) 내에 배치된 부분과 단선될 수 있다. 따라서, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 포함된 공통층은 스페이서층(SPC)과 비중첩할 수 있다. 본 발명에 따른 스페이서층(SPC)은 역테이퍼 형상을 가짐에 따라, 보다 효율적으로 공통층을 단선시킬 수 있다.
본 발명에 따르면, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 중 그린 컬러의 광을 제공하는 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)과 수광 소자(OPD)를 스페이서층(SPC)을 통해 부분적으로 단락 시킴에 따라, 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)의 발광 시 정공 제어층(ECL)을 통해 수광 소자(OPD)로 전달되는 누설 전류의 패스(path)를 증가시킬 수 있다. 따라서, 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)에서 축적된 전류가 정공 제어층(ECL) 통해 수광 소자(OPD)로 누설되는 현상을 방지하거나 감소(또는 최소화)시킬 수 있다. 이에 따라, 누설 전류가 수광 소자(OPD)로 유입되는 경로를 방지하거나 감소(또는 최소화) 함에 따라, 센싱 성능이 향상된 센서들(FX, 도 3 참조)을 포함한 표시 장치(DD)를 제공할 수 있다.
또한, 수광 소자(OPD)를 구동하기 위한 별도의 전원을 필요로 하지 않고, 발광 소자들(R_ED, G1_ED, G2_ED, B_ED)을 구동하는데 사용되는 전원 배선(예를 들어, 제2 구동 전압 라인(VL2))을 함께 공유할 수 있다. 본 발명에 따르면, 전원 배선을 공유하더라도 스페이서층(SPC)을 통해 공통층을 부분적으로 단선시킴에 따라, 전류의 누설을 차단함으로써, 제1 센싱 노드(SN1, 도 5a 참조)의 전위를 안정적으로 유지시킬 수 있고, 그 결과 센서(FX, 도 3 참조)의 센싱 성능을 개선할 수 있다. 이에 따라, 센싱 성능이 향상된 표시 장치(DD)를 제공할 수 있다.
다시, 도 7a를 참조하면, 스페이서층(SPC) 상에 더미 패턴(DMP)이 배치될 수 있다. 더미 패턴(DMP)은 공통층에 포함된 층들 중 적어도 어느 하나와 동일 물질을 포함할 수 있다. 즉, 더미 패턴(DMP)은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)과 수광 소자들(OPD)에 공통적으로 포함된 공통층을 형성하는 과정에서 스페이서층(SPC)에 의해 단선된 부분일 수 있다.
봉지층(TFE)은 복수의 무기층들(LIL, UIL) 및 무기층들(LIL, UIL) 사이에 배치된 적어도 하나의 유기층(OL)을 포함할 수 있다. 제1 무기층(LIL)은 캐소드 전극(C_CE) 상에 배치될 수 있다. 유기층(OL) 및 제2 무기층(UIL)은 제1 무기층(LIL) 상에 순차적 배치될 수 있다.
제1 및 제2 무기층들(LIL, UIL)은 수분 및/또는 산소로부터 발광 소자를 보호할 수 있다. 제1 및 제2 무기층들(LIL, UIL)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 그러나, 제1 및 제2 무기층들(LIL, UIL)의 물질이 상기 예에 제한되는 것은 아니다.
유기층(OL)은 먼지 입자와 같은 이물질로부터 발광 소자를 보호할 수 있다. 예를 들어, 유기층(OL)은 아크릴 계열 수지를 포함할 수 있다. 그러나, 유기층(OL)의 물질이 상기 예에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(DD)는 입력 센서(INS)를 포함할 수 있다. 입력 센서(INS)는 표시 패널(DP) 상에 배치될 수 있다. 입력 센서(INS)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력 센서(INS)는 제1 감지 절연층(TIL1), 제1 도전층(TML1), 제2 감지 절연층(TIL2), 제2 도전층(TML2), 및 제3 감지 절연층(TIL3)을 포함할 수 있다.
제1 감지 절연층(TIL1)은 제2 무기층(UIL) 상에 직접 배치될 수 있다. 제1 도전층(TML1)은 제1 감지 절연층(TIL1) 상에 배치된다. 제2 감지 절연층(TIL2)은 제1 도전층(TML1)을 커버하고 제1 감지 절연층(TIL1) 상에 배치된다. 제2 도전층(TML2)은 제2 감지 절연층(TIL2) 상에 배치된다. 제3 감지 절연층(TIL3)은 제2 도전층(TML2)을 커버하고 제2 감지 절연층(TIL2) 상에 배치된다. 제1 도전층(TML1) 및 제2 도전층(TML2)은 화소 정의층(PDL)과 중첩할 수 있다.
제1 내지 제3 감지 절연층들(TIL1, TIL2, TIL3)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다.
제1 도전층(TML1) 및 제2 도전층(TML2) 각각은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제2 도전층(TML2)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(TML1)의 도전 패턴과 제2 도전층(TML2)의 도전 패턴들 중 적어도 어느 하나는 제2 감지 절연층(TIL2)을 관통하는 컨택홀을 통해 연결될 수도 있다.
단층 구조의 제1 도전층(TML1) 및 제2 도전층(TML2)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물, 인듐아연산화물, 아연산화물, 또는 인듐아연주석산화물 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층 구조의 제1 도전층(TML1) 및 제2 도전층(TML2)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층 구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 감지 절연층(TIL2)은 제1 도전층(TML1)과 제2 도전층(TML2) 사이에 배치될 수 있다.
광 제어층(OSL)은 입력 센서(INS) 상에 배치될 수 있다. 광 제어층(OSL)은 화소 정의층(PDL)과 중첩하고 차광 개구부들(BM-OP1, BM-OP2)을 포함하는 차광층(BM), 대응되는 차광 개구부(BM-OP1, BM-OP2) 내에 배치된 컬러 필터들(CF_G1, DCF), 및 오버 코팅층(OCL)을 포함할 수 있다. 도 7a에는 제1 그린 발광 소자(ED_G1)와 중첩하는 그린 컬러 필터(CF_G1)를 예시적으로 도시하였으나, 광 제어층(OSL)은 제2 그린 발광 소자(ED_G2), 블루 발광 소자(ED_B), 및 레드 발광 소자(ED_R)와 중첩하는 컬러 필터들을 더 포함할 수 있다.
차광층(BM)은 외부에서 입사하는 외부광을 흡수하여 외부광이 제1 및 제2 도전층들(TML1, TML2)에 반사되는 것을 방지할 수 있다. 제1 차광 개구부(BM-OP1)는 그린 발광 개구부(G_OP)와 중첩하고, 제2 차광 개구부(BM-OP2)는 수광 개구부(O-OP)와 중첩할 수 있다.
본 실시예에 따르면, 제1 차광 개구부(BM-OP1)를 정의하는 차광층(BM)의 제1 측면(B-S1)은 제2 차광 개구부(BM-OP2)를 정의하는 차광층(BM)의 제2 측면(B-S2)에 비해 상대적으로 화소 정의층(PDL)의 중심과 인접할 수 있다. 이에 따라, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)의 출광 효율을 향상시킬 수 있다.
제1 그린 발광 소자(ED_G1)와 중첩하는 그린 컬러 필터(CF-G1)는 그린 컬러를 가질 수 있다. 또한, 제2 그린 발광 소자(ED_G2)와 중첩하는 컬러 필터는 그린 컬러를 갖고, 블루 발광 소자(ED_B)와 중첩하는 컬러 필터는 블루 컬러를 갖고, 레드 발광 소자(ED_R)와 중첩하는 컬러 필터는 레드 컬러를 가질 수 있다. 표시 장치(DD)는 컬러 필터들을 포함함에 따라, 외부에서 입사하는 광을 필터링 할 수 있고, 표시 장치(DD)의 외부광 반사율을 감소 시킬 수 있다.
일 실시예에 따르면, 광 제어층(OSL)은 수광 개구부(O_OP)와 중첩하는 더미 컬러 필터(DCF)를 더 포함할 수 있다. 더미 컬러 필터(DCF)는 그린, 레드, 블루 중 어느 하나의 컬러를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 더미 컬러 필터(DCF)는 생략될 수 있다.
도 7b를 참조하면, 스페이서층(SPC)은 화소 정의층(PDL)과 접촉하는 하면(S-B), 하면(S-B)과 대향되는 상면(S-U), 및 하면(S-B)과 상면(S-U)을 연결하는 측면(S-S)을 포함할 수 있다.
일 실시예에 따르면, 하면(S-B)과 측면(S-S) 사이의 제1 각도(Θ1)는 둔각일 수 있다. 이에 따라, 상면(S-U)과 측면(S-S) 사이의 각도는 예각일 수 있다. 본 실시예에 따른 스페이서층(SPC)은 단면상에서 역테이퍼 형상을 가짐에 따라, 공통층들을 보다 효율적으로 단선시킬 수 있다.
그린 발광층(G_EL)은 증착 개구부(M-OP)가 형성된 마스크(FMM)를 이용하여 증착 공정을 통해 형성될 수 있다. 화살표는 그린 발광층(G_EL)을 형성하는 과정에서 증착 물질이 입사되는 방향을 예시적으로 도시한 것이다.
본 실시예에 따르면, 역테이퍼 형상의 스페이서층(SPC)을 포함함에 따라, 그린 발광층(G_EL)을 형성하는 증착 물질이 광전 변환층(O_RL)이 형성될 영역에 증착되는 것을 방지할 수 있다.
본 실시예에 따르면, 고해상도 제품에서 발광 소자들(ED_R, ED_G1, ED_G2, ED_B, 도 4a 참조) 사이의 간격이 감소함에 따라 화소 정의층(PDL)의 폭이 감소되어 발광층을 형성하는 증착 마진이 감소되더라도 역테이퍼 형상의 스페이서층(SPC)을 포함함에 따라 스페이서층(SPC)과 인접한 발광층들의 증착 수율을 향상시킬 수 있다. 이에 따라, 표시 품질에 개선된 표시 장치(DD)를 제공할 수 있다.
도 8을 참조하면, 일 실시예에 따른 스페이서층(SPC-A)은 화소 정의층(PDL) 상에 배치된 제1 부분 및 제1 부분 상에 배치된 제2 부분을 포함할 수 있다. 제2 부분은 그린 발광층(G_EL) 인접한 제1 부분의 일부를 노출시킬 수 있다. 제1 부분 및 제2 부분은 실질적으로 일체의 구성이나 설명의 편의를 위해 구분하여 설명하도록 한다. 제1 부분 및 제2 부분은 슬릿 마스크로 형성하거나 하프톤 공정으로 형성할 수 있다.
제1 부분은 화소 정의층(PDL)과 접촉하는 하면(S-B), 하면(S-B)과 대향되고 제2 부분으로부터 노출된 제1 상면(S-U1), 하면(S-B)과 제1 상면(S-U1)을 연결하는 제1 측면(S-S1), 및 제1 측면(S-S1)과 대향되고 광전 변환층(O_RL)과 인접한 제2 측면(S-S2)을 포함할 수 있다.
제2 부분은 하면(S-B)과 대향되는 제2 상면(S-U2), 제1 상면(S-U1)과 제2 상면(S-U2)을 연결하는 제3 측면(S-S3), 및 제3 측면(S-S3)과 대향되는 제4 측면(S-S4)을 포함할 수 있다.
일 실시예에 따르면, 하면(S-B)과 제1 측면(S-S1) 사이의 각도 및 하면(S-B)과 제2 측면(S-S2)사이의 제2 각도(Θ2)는 둔각일 수 있다. 제4 측면(S-S4)과 제1 상면(S-U1)의 연장선상(점선) 사이의 제3 각도(Θ3)는 둔각일 수 있다. 일 실시예에 따르면, 제4 측면(S-S4)은 제2 측면(S-S2)과 정렬될 수 있다. 따라서, 제2 각도(Θ2)와 제3 각도(Θ3)는 서로 동일할 수 있다. 제3 측면(S-S3)과 제1 상면(S-U1)의 연장선상(점선) 사이의 제4 각도(Θ4)는 예각일 수 있다.
본 실시예에 따르면, 이단 형상의 스페이서층(SPC-A)을 포함함에 따라, 그린 발광층(G_EL)을 형성하는 증착 물질이 광전 변환층(O_RL)이 형성될 영역에 증착되는 것을 방지할 수 있다.
본 실시예에 따르면, 고해상도 제품에서 발광 소자들(ED_R, ED_G1, ED_G2, ED_B, 도 4a 참조) 사이의 간격이 감소함에 따라 화소 정의층(PDL)의 폭이 감소되어 발광층을 형성하는 증착 마진이 감소되더라도 이단 형상의 스페이서층(SPC-A)을 포함함에 따라 스페이서층(SPC-A)과 인접한 발광층들의 증착 수율을 향상시킬 수 있다. 이에 따라, 표시 품질에 개선된 표시 장치(DD)를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다. 도 10은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다. 도 11은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다. 도 12는 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다. 도 13은 본 발명의 일 실시예에 따른 발광 소자들과 스페이서층의 배치 관계를 도시한 평면도이다. 도 4a 내지 도 7b에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다.
도 9를 참조하면, 일 실시예에 따른 스페이서층(SPC-1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층(SPC-1)은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH-1)을 포함할 수 있다. 스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP, 도 7a 참조)와 중첩할 수 있다. 브릿지 홈(BH-1)은 스페이서층(SPC-1)이 배치된 화소 정의층(PDL, 도 7a 참조)의 상면 중 일 부분을 노출시킬 수 있다. 스페이서 개구부(S_OP)는 화소 정의층(PDL, 도 7a 참조)에 포함된 수광 개구부(O_OP)와 중첩하고, 브릿지 홈(BH-1)은 스페이서층(SPC-1)이 배치된 화소 정의층(PDL, 도 7a 참조)의 상면을 노출시킬 수 있다. 공통층은 스페이서층(SPC-1)에 의해 부분적으로 단선되고, 스페이서 개구부(S_OP) 내에 배치된 공통층과 스페이서층(SPC-1)의 외측에 배치된 공통층은 브릿지 홈(BH-1)을 통해 연결될 수 있다.
일 실시예에 따른 브릿지 홈(BH-1)은 제1 홈(B1), 제2 홈(B2), 및 제3 홈(B3)을 포함할 수 있다.
제1 홈(B1)은 수광 소자(OPD)와 제1 그린 발광 소자(ED_G1) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제2 홈(B2)은 제1 홈(B1)과 연결되고 수광 소자(OPD)와 레드 발광 소자(ED_R) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제3 홈(B3)은 제2 홈(B2) 및 스페이서 개구부(S_OP)와 연결되고 제2 방향(DR2)으로 연장될 수 있다.
도 10을 참조하면, 일 실시예에 따른 스페이서층(SPC-2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층(SPC-2)은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH-2)을 포함할 수 있다. 스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP, 도 7a 참조)와 중첩할 수 있다. 브릿지 홈(BH-2)은 스페이서층(SPC-2)이 배치된 화소 정의층(PDL, 도 7a 참조)의 상면 중 일 부분을 노출시킬 수 있다.
공통층은 스페이서층(SPC-2)에 의해 부분적으로 단선되고, 스페이서 개구부(S_OP) 내에 배치된 공통층과 스페이서층(SPC-2)의 외측에 배치된 공통층은 브릿지 홈(BH-2)을 통해 연결될 수 있다.
일 실시예에 따른 브릿지 홈(BH-2)은 제1 홈(B1), 제2 홈(B2), 제3 홈(B3), 제4 홈(B4), 및 제5 홈(B5)을 포함할 수 있다.
제1 홈(B1)은 수광 소자(OPD)와 제1 그린 발광 소자(ED_G1) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제2 홈(B2)은 제1 홈(B1)과 연결되고 수광 소자(OPD)와 레드 발광 소자(ED_R) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제3 홈(B3)은 제2 홈(B2)과 연결되고 수광 소자(OPD)와 제2 그린 발광 소자(ED_G2) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제4 홈(B4)은 제3 홈(B3)과 연결되고 수광 소자(OPD)와 블루 발광 소자(ED_B) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제5 홈(B5)은 제4 홈(B4) 및 스페이서 개구부(S_OP)와 연결되고 제2 방향(DR2)으로 연장될 수 있다.
도 11을 참조하면, 일 실시예에 따른 스페이서층(SPC-3)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층(SPC-3)은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH-3)을 포함하는 바디부(BD) 및 바디부(BD)로부터 돌출된 돌출부들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 바디부(BD)와 돌출부들(PR1, PR2, PR3, PR4)은 실질적으로 일체의 구성이나 설명의 편의를 위해 구분하여 설명하도록 한다.
스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP, 도 7a 참조)와 중첩할 수 있다. 브릿지 홈(BH-3)은 바디부(BD)가 배치된 화소 정의층(PDL, 도 7a 참조)의 상면 중 일 부분을 노출시킬 수 있다. 공통층은 스페이서층(SPC-3)에 의해 부분적으로 단선되고, 스페이서 개구부(S_OP) 내에 배치된 공통층과 스페이서층(SPC-3)의 외측에 배치된 공통층은 브릿지 홈(BH-3)을 통해 연결될 수 있다.
제1 및 제3 돌출부들(PR1, PR3)은 대응되는 바디부(BD)로부터 제4 방향(DR4)으로 돌출되고, 제2 및 제4 돌출부들(PR2, PR4)은 대응되는 바디부(BD)로부터 제5 방향(DR5)으로 돌출될 수 있다.
따라서, 제1 및 제3 돌출부들(PR1, PR3) 각각은 제5 방향(DR5)에서 인접한 발광 영역들 사이에 배치되고, 제2 및 제4 돌출부들(PR2, PR4) 각각은 제4 방향(DR4)에서 인접한 발광 영역들 사이에 배치될 수 있다.
일 실시예에 따른 브릿지 홈(BH-3)은 스페이서 개구부(S_OP)와 연결되고, 수광 소자(OPD)와 블루 발광 소자(ED_B) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다.
도 12를 참조하면, 일 실시예에 따른 스페이서층(SPC-4)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층(SPC-4)은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH-4)의 일부를 포함하는 바디부(BD), 및 바디부(BD)로부터 돌출되고 브릿지 홈(BH-4)의 나머지 일부를 포함하는 돌출부들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 바디부(BD)와 돌출부들(PR1, PR2, PR3, PR4)은 실질적으로 일체의 구성이나 설명의 편의를 위해 구분하여 설명하도록 한다.
스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP, 도 7a 참조)와 중첩할 수 있다. 브릿지 홈(BH-4)은 바디부(BD)가 배치된 화소 정의층(PDL, 도 7a 참조)의 상면 중 일 부분을 노출시킬 수 있다. 공통층은 스페이서층(SPC-4)에 의해 부분적으로 단선되고, 스페이서 개구부(S_OP) 내에 배치된 공통층과 스페이서층(SPC-4)의 외측에 배치된 공통층은 브릿지 홈(BH-4)을 통해 연결될 수 있다.
제1 및 제3 돌출부들(PR1, PR3)은 대응되는 바디부(BD)로부터 제4 방향(DR4)으로 돌출되고, 제2 및 제4 돌출부들(PR2, PR4)은 대응되는 바디부(BD)로부터 제5 방향(DR5)으로 돌출될 수 있다.
따라서, 제1 및 제3 돌출부들(PR1, PR3) 각각은 제5 방향(DR5)에서 인접한 발광 영역들 사이에 배치되고, 제2 및 제4 돌출부들(PR2, PR4) 각각은 제4 방향(DR4)에서 인접한 발광 영역들 사이에 배치될 수 있다.
일 실시예에 따른 브릿지 홈(BH-4)은 사선 홈(SE), 제1 홈(B1), 제2 홈(B2), 및 제3 홈(B3)을 포함할 수 있다.
사선 홈(SE)은 제1 돌출부(PR1)에 포함될 수 있다. 제1 돌출부(PR1)는 제5 방향(DR5)을 따라 이격된 발광 소자들(ED_G1, ED_B) 사이에 배치될 수 있다. 사선 홈(SE)은 제4 방향(DR4)을 따라 연장될 수 있다. 제1 홈(B1)은 사선 홈(SE)과 연결되고 수광 소자(OPD)와 제1 그린 발광 소자(ED_G1) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제2 홈(B2)은 제1 홈(B1)과 연결되고 수광 소자(OPD)와 레드 발광 소자(ED_R) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제3 홈(B3)은 제2 홈(B2) 및 스페이서 개구부(S_OP)와 연결되고 제2 방향(DR2)으로 연장될 수 있다.
도 13을 참조하면, 일 실시예에 따른 스페이서층(SPC-5)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치되고, 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 사이에 배치된 수광 소자(OPD)의 적어도 일부를 둘러쌀 수 있다.
스페이서층(SPC-5)은 스페이서 개구부(S_OP) 및 스페이서 개구부(S_OP)와 연결된 브릿지 홈(BH-5)의 일부를 포함하는 바디부(BD), 및 바디부(BD)로부터 돌출되고 브릿지 홈(BH-5)의 나머지 일부를 포함하는 돌출부들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 바디부(BD)와 돌출부들(PR1, PR2, PR3, PR4)은 실질적으로 일체의 구성이나 설명의 편의를 위해 구분하여 설명하도록 한다.
스페이서 개구부(S_OP)는 대응되는 수광 개구부(O_OP, 도 7a 참조)와 중첩할 수 있다. 브릿지 홈(BH-5)은 바디부(BD)가 배치된 화소 정의층(PDL, 도 7a 참조)의 상면 중 일 부분을 노출시킬 수 있다. 공통층은 스페이서층(SPC-5)에 의해 부분적으로 단선되고, 스페이서 개구부(S_OP) 내에 배치된 공통층과 스페이서층(SPC-5)의 외측에 배치된 공통층은 브릿지 홈(BH-5)을 통해 연결될 수 있다.
제1 및 제3 돌출부들(PR1, PR3)은 대응되는 바디부(BD)로부터 제4 방향(DR4)으로 돌출되고, 제2 및 제4 돌출부들(PR2, PR4)은 대응되는 바디부(BD)로부터 제5 방향(DR5)으로 돌출될 수 있다.
따라서, 제1 및 제3 돌출부들(PR1, PR3) 각각은 제5 방향(DR5)에서 인접한 발광 영역들 사이에 배치되고, 제2 및 제4 돌출부들(PR2, PR4) 각각은 제4 방향(DR4)에서 인접한 발광 영역들 사이에 배치될 수 있다.
일 실시예에 따른 브릿지 홈(BH-5)은 사선 홈(SE), 제1 홈(B1), 제2 홈(B2), 제3 홈(B3), 제4 홈(B4), 및 제5홈(B5)을 포함할 수 있다.
사선 홈(SE)은 제1 돌출부(PR1)에 포함될 수 있다. 제1 돌출부(PR1)는 제5 방향(DR5)을 따라 이격된 발광 소자들(ED_G1, ED_B) 사이에 배치될 수 있다. 사선 홈(SE)은 제4 방향(DR4)을 따라 연장될 수 있다. 제1 홈(B1)은 사선 홈(SE)과 연결되고 수광 소자(OPD)와 제1 그린 발광 소자(ED_G1) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제2 홈(B2)은 제1 홈(B1)과 연결되고 수광 소자(OPD)와 레드 발광 소자(ED_R) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제3 홈(B3)은 제2 홈(B2)과 연결되고 수광 소자(OPD)와 제2 그린 발광 소자(ED_G2) 사이에 배치되고 제2 방향(DR2)으로 연장될 수 있다. 제4 홈(B4)은 제3 홈(B3)과 연결되고 수광 소자(OPD)와 블루 발광 소자(ED_B) 사이에 배치되고 제1 방향(DR1)으로 연장될 수 있다. 제5 홈(B5)은 제4 홈(B4) 및 스페이서 개구부(S_OP)와 연결되고 제2 방향(DR2)으로 연장될 수 있다.
상술한 실시예들에 따르면, 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)의 발광 시 정공 제어층(ECL, 도 7a 참조)을 통해 수광 소자(OPD)로 전달되는 누설 전류의 패스(path)를 증가시킬 수 있다. 따라서, 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)에서 축적된 전류가 정공 제어층(ECL) 통해 수광 소자(OPD)로 누설되는 현상을 방지하거나 감소(또는 최소화)시킬 수 있다. 이에 따라, 누설 전류가 수광 소자(OPD)로 유입되는 경로를 방지하거나 감소(또는 최소화) 함에 따라, 센싱 성능이 향상된 센서들(FX, 도 3 참조)을 포함한 표시 장치(DD)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 DP: 표시 패널
DP_ED: 소자층 DP_CL: 회로층
ED, ED_R, ED_G, ED_B: 발광 소자
OPD: 수광 소자 PDL: 화소 정의층
SPC: 스페이서층

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 회로층; 및
    발광 소자들 및 상기 발광 소자들 사이에 배치된 수광 소자를 포함하고, 상기 회로층 상에 배치된 소자층을 포함하고,
    상기 소자층은,
    대응되는 상기 발광 소자들과 중첩하는 발광 개구부들 및 상기 수광 소자에 중첩하는 수광 개구부를 포함하는 화소 정의층; 및
    상기 수광 개구부와 중첩하는 스페이서 개구부 및 상기 스페이서 개구부와 연결되고 상기 화소 정의층의 상면을 노출시키는 브릿지 홈을 포함하고, 상기 수광 개구부와 인접한 상기 화소 정의층 상에 배치된 스페이서층을 포함하고,
    상기 발광 소자들 및 상기 수광 소자에 공통적으로 포함되고, 상기 스페이서층과 비중첩한 공통층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자들 및 상기 수광 소자에 공통적으로 포함되고, 상기 공통층 상에 배치되고, 상기 스페이서층과 비중첩한 캐소드 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 공통층은 정공 제어층 및 전자 제어층을 포함하고,
    상기 스페이서층을 둘러싸는 상기 공통층의 일부분은 상기 스페이서 개구부 내에 배치된 상기 공통층의 다른 부분과 상기 브릿지 홈을 통해 연결되고,
    상기 스페이서층을 둘러싸는 상기 캐소드 전극의 일 부분은 상기 스페이서 개구부 내에 배치된 상기 캐소드 전극의 다른 부분과 상기 브릿지 홈을 통해 연결된 표시 장치.
  4. 제1 항에 있어서,
    상기 스페이서층은 상기 화소 정의층과 접촉하는 하면, 상기 하면과 대향되는 상면, 및 상기 하면과 상기 상면에 연결된 측면을 포함하고,
    상기 하면과 상기 측면 사이의 각도는 둔각인 표시 장치.
  5. 제1 항에 있어서,
    상기 스페이서층은 상기 화소 정의층 상에 배치된 제1 부분 및 상기 제1 부분의 일부를 노출시키고 상기 제1 부분 상에 배치된 제2 부분을 포함하고,
    상기 제1 부분 중 상기 제2 부분으로 노출된 부분은 상기 수광 소자보다 상기 발광 소자들에 인접한 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 부분은 상기 화소 정의층과 접촉하는 하면, 상기 제2 부분으로부터 노출된 제1 상면, 상기 하면과 상기 제1 상면에 연결되고 상기 발광 영역들과 인접한 제1 측면, 및 상기 수광 소자와 인접한 제2 측면을 포함하고,
    상기 제2 부분은 제2 상면, 상기 제1 상면 및 상기 제2 상면에 연결된 제3 측면, 및 상기 제1 상면과 상기 제2 측면에 연결된 제4 측면을 포함하고,
    상기 제2 측면과 상기 제4 측면은 서로 정렬되고,
    상기 하면과 상기 제1 측면 사이 및 상기 하면과 상기 제2 측면 사이의 각도는 둔각인 표시 장치.
  7. 제1 항에 있어서,
    상기 스페이서층의 폭은 12um이상 18um이하인 표시 장치.
  8. 제1 항에 있어서,
    상기 브릿지 홈을 정의하는 상기 스페이서층의 측면들 사이의 폭은 3.5um이상 5um이하인 표시 장치.
  9. 제1 항에 있어서,
    상기 스페이서층의 외각으로부터 인접한 상기 발광 개구부들까지의 이격 거리는 서로 동일한 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자들은 서로 다른 제1 내지 제3 컬러광을 생성하고,
    상기 발광 개구부들은,
    상기 제1 컬러광이 제공되고 상기 수광 개구부를 사이에 두고 제1 방향으로 이격된 제1 발광 개구부들, 상기 제1 컬러광과 상이한 제2 컬러광이 제공되는 제2 발광 개구부, 상기 제1 컬러광 및 상기 제2 컬러광과 상이한 제3 컬러광이 제공되고 상기 제2 발광 개구부와 상기 수광 개구부를 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 이격된 제3 발광 개구부를 포함하고,
    상기 제2 발광 개구부의 면적은 상기 제1 발광 개구부들의 면적 및 상기 제3 발광 개구부들의 면적보다 크고,
    상기 제2 발광 개구부는 어느 하나의 상기 제1 발광 개구부와 상기 제1 방향 및 상기 제2 방향과 교차하는 제1 사선 방향으로 이격되고,
    상기 제3 발광 개구부는 다른 하나의 상기 제1 발광 개구부와 상기 제1 사선 방향으로 이격된 표시 장치.
  11. 제10 항에 있어서,
    상기 스페이서층은 상기 제1 내지 제3 발광 개구부들 사이에 배치되고, 상기 수광 개구부의 적어도 일부를 둘러싸는 표시 장치.
  12. 제11 항에 있어서,
    상기 브릿지 홈은 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 표시 장치.
  13. 제11 항에 있어서,
    상기 브릿지 홈은 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 및 상기 제2 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제3 홈을 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 브릿지 홈은 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 상기 제2 홈 과 연결되고 상기 수광 개구부와 상기 다른 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제3 홈, 상기 제3 홈과 연결되고 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제4 홈, 및 상기 제4 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제5 홈을 포함하는 표시 장치.
  15. 제10 항에 있어서,
    상기 스페이서층은 상기 제1 내지 제3 발광 개구부들 사이에 배치되고, 상기 수광 개구부의 적어도 일부를 둘러싸는 바디부, 및 각각이 서로 다른 색의 광을 제공하는 상기 발광 개구부들 사이에 배치되고 상기 바디부로부터 상기 제1 사선 방향 및 상기 제1 사선 방향과 교차하는 제2 사선 방향 중 대응되는 방향으로 연장된 돌출부들을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 브릿지 홈은 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 표시 장치.
  17. 제15 항에 있어서,
    상기 브릿지 홈은 상기 어느 하나의 상기 제1 발광 개구부와 상기 제2 발광 개구부 사이에 배치된 상기 돌출부에 포함되고 상기 제2 사선 방향으로 연장된 사선 홈, 상기 사선 홈과 연결되고 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 및 상기 제2 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제3 홈을 포함하는 표시 장치.
  18. 제15 항에 있어서,
    상기 브릿지 홈은 상기 어느 하나의 상기 제1 발광 개구부와 상기 제2 발광 개구부 사이에 배치된 상기 돌출부에 포함되고 상기 제2 사선 방향으로 연장된 사선 홈, 상기 사선 홈과 연결되고 상기 수광 개구부와 상기 어느 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제1 홈, 상기 제1 홈과 연결되고 상기 수광 개구부와 상기 제3 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제2 홈, 상기 제2 홈 과 연결되고 상기 수광 개구부와 상기 다른 하나의 제1 발광 개구부 사이에 배치되고 상기 제2 방향으로 연장된 제3 홈, 상기 제3 홈과 연결되고 상기 수광 개구부와 상기 제2 발광 개구부 사이에 배치되고 상기 제1 방향으로 연장된 제4 홈, 및 상기 제4 홈 및 상기 스페이서 개구부와 연결되고 상기 제2 방향으로 연장된 제5 홈을 포함하는 표시 장치.
  19. 제1 항에 있어서,
    상기 회로층 상에 배치되어 상기 발광 소자들 및 상기 수광 소자들을 커버하는 봉지층; 및
    상기 봉지층 상에 배치되고 적어도 하나의 감지 절연층 및 상기 화소 정의층과 중첩하는 도전층을 포함하는 입력 센서를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 개구부들 및 상기 수광 개구부와 중첩하는 차광 개구부들을 포함하고, 상기 화소 정의층과 중첩하고, 상기 입력 센서 상에 배치된 차광층 및 대응되는 상기 차광 개구부들에 배치된 컬러 필터들을 포함하는 광 제어층을 더 포함하고,
    상기 발광 개구부들과 중첩하는 상기 차광 개구부들을 정의하는 상기 차광층의 측면은, 상기 수광 개구부와 중첩하는 상기 차광 개구부를 정의하는 상기 차광층의 측면에 비해 상기 화소 정의층의 중심과 인접한 표시 장치.
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