KR20240096102A - 지터 측정 회로 및 이를 포함하는 지터 분석 장치, 그리고 지터 분석 방법 - Google Patents

지터 측정 회로 및 이를 포함하는 지터 분석 장치, 그리고 지터 분석 방법 Download PDF

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Abstract

지터 분석 장치에서, 제1 지연 회로는 기준 클록을 지연하여 제1 클록을 출력하고, 제1 지연 회로보다 지연 값이 큰 제2 지연 회로가 기준 클록을 지연하여 제2 클록을 출력한다. 테스트 회로는 제1 클록과 제2 클록을 측정하여 지터 성분을 측정한다.

Description

지터 측정 회로 및 이를 포함하는 지터 분석 장치, 그리고 지터 분석 방법{JITTE MEASURING CIRCUIT, JITTER ANALYZING APPARATUS INCLUDING THE SAME, AND JITTER ANALYZING METHOD}
개시 내용은 지터 측정 회로 및 이를 포함하는 지터 분석 장치, 그리고 지터 분석 방법에 관한 것이다.
반도체 장치의 속도 증가와 공정 미세화에 따라 반도체 회로의 노이즈 특성이 중요하다. 특히, 노이즈 특성 중 클록 지터(예를 들면, 클록의 랜덤 지터)는 반도체 장치의 시스템 성능을 떨어뜨릴 수 있다. 노이즈 측정 회로는 예를 들면 온칩 또는 TEG(test element group)에 제공될 수 있다.
노이즈 측정을 위해 링 오실레이터를 사용하여 전파 지연 시간을 측정하는 기술이 있지만, 링 오실레이터의 특성 상 지터가 중첩되며, 전파 지연 시간 측정을 위한 부가 회로가 추가되어 단일 논리 게이트 레벨의 지터를 측정할 수 없을 수 있다. 또한, 지연 회로를 사용하는 기존의 방법은 지연 회로의 전체 지터가 디지털 신호로 변화되므로 지터의 성분 디엠비딩(de-embedding) 및 단일 논리 게이트 레벨의 지터 측정이 어려울 수 있다. 이를 위해, 높은 분해능을 가지는 시간 디지털 변환기(time to digital converter, TDC)를 사용할 수 있지만, 온칩 또는 TEG 공간 상의 면적 제약으로 이를 탑재하기가 어려울 수 있다.
어떤 실시예는 지터 측정 회로 및 이를 포함하는 지터 분석 장치, 그리고 지터 분석 방법을 제공할 수 있다.
한 실시예에 따르면, 제1 지연 회로, 제2 지연 회로 및 테스트 회로를 포함하는 지터 분석 장치가 제공될 수 있다. 상기 제1 지연 회로는 기준 클록을 지연하여 제1 클록을 출력할 수 있다. 상기 제2 지연 회로는 상기 제1 지연 회로보다 지연 값이 크며, 상기 기준 클록을 지연하여 제2 클록을 출력할 수 있다. 상기 테스트 회로는 상기 제1 클록과 상기 제2 클록을 측정하여 지터 성분을 측정할 수 있다.
다른 실시예에 따르면, 제1 지연 회로, 제2 지연 회로, 제1 출력 드라이버 및 제2 출력 드라이버를 포함하는 지터 측정 회로가 제공될 수 있다. 상기 제1 지연 회로는 직렬로 연결되는 복수의 제1 논리 게이트를 포함하며, 상기 복수의 제1 논리 게이트를 통해 기준 클록을 지연하여 제1 클록을 출력할 수 있다. 상기 제2 지연 회로는 직렬로 연결되는 복수의 제2 논리 게이트를 포함하며, 상기 복수의 제2 논리 게이트를 통해 상기 기준 클록을 지연하여 제2 클록을 출력할 수 있다. 상기 제2 논리 게이트의 개수가 상기 제1 논리 게이트의 개수보다 많을 수 있다. 상기 제1 출력 드라이버는 상기 제1 클록과 상기 제2 클록에 기초해서 지터 성분을 분석하는 테스트 회로로 상기 제1 클록을 전달하고, 상기 제2 출력 드라이버는 상기 테스트 회로로 상기 제2 클록을 전달할 수 있다.
또 다른 실시예에 따르면, 반도체 장치의 지터 분석 방법이 제공될 수 있다. 상기 지터 분석 방법은 기준 클록을 제1 개수의 논리 게이트를 통해 지연하여 제1 클록을 출력하는 단계, 상기 기준 클록을 상기 제1 개수보다 많은 제2 개수의 상기 논리 게이트를 통해 지연하여 제2 클록을 출력하는 단계, 상기 제1 클록의 에지가 소정 레벨이 되는 시점을 측정하여 제1 측정 값을 계산하는 단계, 상기 제2 클록의 에지가 상기 소정 레벨이 되는 시점을 측정하여 제2 측정 값을 계산하는 단계, 그리고 상기 제1 측정 값, 상기 제2 측정 값, 상기 제1 개수 및 상기 제2 개수에 기초해서 상기 논리 게이트의 지터 성분을 분석하는 단계를 포함할 수 있다.
도 1은 한 실시예에 따른 지터 분석 장치의 한 예를 나타내는 블록도이다.
도 2는 지터가 발생하는 클록의 한 예를 나타내는 도면이다.
도 3은 도 1에 도시한 제1 지연 회로의 한 예를 나타내는 회로도이다.
도 4는 도 1에 도시한 제2 지연 회로의 한 예를 나타내는 회로도이다.
도 5는 도 1에 도시한 제1 지연 회로에서 출력되는 클록의 측정의 한 예를 설명하는 도면이다.
도 6은 도 1에 도시한 제2 지연 회로에서 출력되는 클록의 측정의 한 예를 설명하는 도면이다.
도 7은 도 1에 도시한 제1 지연 회로에서 출력되는 클록의 측정 값의 분포의 한 예를 나타내는 도면이다.
도 8은 도 1에 도시한 제2 지연 회로에서 출력되는 클록의 측정 값의 분포의 한 예를 나타내는 도면이다.
도 9는 다른 실시예에 따른 지터 분석 장치의 한 예를 나타내는 블록도이다.
도 10은 도 9에 도시한 임피던스 매칭 회로의 한 예를 나타내는 회로도이다.
도 11 및 도 12는 각각 도 9에 도시한 출력 드라이버의 한 예를 나타내는 회로도이다.
도 13 및 도 14는 각각 한 실시예에 따른 지터 분석 방법의 한 예를 나타내는 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 한 실시예에 따른 지터 분석 장치의 한 예를 나타내는 블록도이며, 도 2는 지터가 발생하는 클록의 한 예를 나타내는 도면이다. 도 3은 도 1에 도시한 제1 지연 회로의 한 예를 나타내는 회로도이고, 도 4는 도 1에 도시한 제2 지연 회로의 한 예를 나타내는 회로도이다. 도 5는 도 1에 도시한 제1 지연 회로에서 출력되는 클록의 측정의 한 예를 설명하는 도면이고, 도 6은 도 1에 도시한 제2 지연 회로에서 출력되는 클록의 측정의 한 예를 설명하는 도면이다. 도 7은 도 1에 도시한 제1 지연 회로에서 출력되는 클록의 측정 값의 분포의 한 예를 나타내는 도면이고, 도 8은 도 1에 도시한 제2 지연 회로에서 출력되는 클록의 측정 값의 분포의 한 예를 나타내는 도면이다.
도 1을 참고하면, 지터 분석 장치(10)는 기준 클록 회로(11), 지터 측정 회로(100) 및 테스트 회로(12)를 포함할 수 있다. 지터 측정 회로(100)는 지연 회로(110, 120)를 포함할 수 있다. 어떤 실시예에서, 지터 측정 회로(100)가 기준 클록 회로(11) 및/또는 테스트 회로(12)를 포함할 수도 있다.
기준 클록 회로(11)는 반도체 장치의 기준 클록을 제공할 수 있다. 어떤 실시예에서, 기준 클록 회로(11)는 기준 클록(S1)을 생성하여서 기준 클록(S1)을 제공할 수 있다. 기준 클록 회로(11)는 예를 들면 파형(waveform) 생성 회로일 수 있다.
도 2를 참고하면, 기준 클록(S1)은 소정 주기(231)를 가지도록 제공될 수 있다. 도 2에서 가로 축은 시간을 나타내며, 세로 축은 논리 레벨(또는 전압 레벨)을 나타낸다. 기준 클록(S1)은 로 레벨(L)의 논리 레벨에서 하이 레벨(H)의 논리 레벨로 상승한 후에, 하이 레벨(H)에서 로 레벨(L)로 하강하는 주기(231)를 반복할 수 있다. 그러나 기준 클록(S1)을 수신하는 반도체 회로는 다양한 요인에 의해 지터(jitter)를 경험할 수 있다. 지터는 기준 클록(S1)과 실제로 발생한 클록 사이에 발생하는 신호의 차이며, 기준 클록(S1)의 왜곡으로 나타날 수 있다. 지터로 인해 기준 클록(S1)의 상승 에지(211, 212) 또는 하강 에지(221, 222)가 왜곡되고, 지터로 인해 기준 클록(S1)이 실제 도달 시간보다 늦게 또는 일찍 도달할 수 있다. 예를 들면, 도 2에 도시한 것처럼, 상승 에지(211)나 하강 에지(221)가 빠르게 도달하거나, 상승 에지(212)나 하강 에지(222)가 느리게 도달할 수 있다. 또한, 기준 클록(S1)의 상승 에지(211, 212) 또는 하강 에지(221, 222)의 왜곡으로 인해 기준 클록(S1)의 주기(232)도 원하는 주기(231)보다 짧거나 길어질 수 있다.
지터는 노이즈에 의해 발생하는 랜덤 지터일 수 있으며, 랜덤 지터는 정규 분포를 따를 수 있다. 랜덤 지터는 다양한 요인에 기인하여 변동될 수 있다. 예를 들면, 지터는 PVT(process-voltage-temperature) 변이에 기인하여 변동할 수 있다. 동일하게 설계되어 제조된 회로일지라도, 반도체 제조 공정의 편차에 기인하여 다이(die)마다 지터가 다르게 발생할 있으며, 동일한 다이에서도 지터가 서로 다르게 발생할 수 있다. 또한, 반도체 회로의 온도 및/또는 반도체 회로에 인가되는 전압에 기인하여 지터가 변할 수 있다.
지연 회로(또는 제1 지연 회로)(110)는 기준 클록 회로(11)에서 입력되는 클록(S1)을 지연해서 지연된 지연 클록(S2)을 출력하고, 지연 회로(또는 제2 지연 회로)(120)는 기준 클록 회로(11)에서 입력되는 클록(S1)을 지연해서 지연된 지연 클록(S3)을 출력할 수 있다. 지연 회로(110, 120)는 서로 다른 지연 값을 가지며, 지연 회로(110)보다 지연 회로(120)의 지연 값이 더 길 수 있다.
어떤 실시예에서, 도 3에 도시한 것처럼, 동일한 논리 게이트(111)가 복수의 스테이지(예를 들면, N개의 스테이지)로 연결되어 지연 회로(110)를 구현하고, 마찬가지로 도 4에 도시한 것처럼 동일한 논리 게이트(121)가 복수의 스테이지(예를 들면, M개의 스테이지)로 연결되어 지연 회로(120)를 구현할 수 있다. 즉, 지연 회로(110)는 직렬로 연결되는 복수의 논리 게이트(예를 들면, N개의 논리 게이트)(111)를 포함하고, 지연 회로(120)도 직렬로 연결되는 복수의 논리 게이트(예를 들면, M개의 논리 게이트)(121)를 포함할 수 있다. 지연 회로(110)를 구현하는데 사용되는 단일 논리 게이트(111)와 지연 회로(120)를 구현하는데 사용되는 단일 논리 게이트(121)는 동일한 논리 게이트일 수 있다. 어떤 실시예에서, 두 지연 회로(110, 120)는 스테이지 수를 제외하면 나머지 회로 구성은 동일하게 구현될 수 있다. 논리 게이트(111, 121)는 예를 들면 인버터일 수 있으며, 이에 한정되지 않는다. 이 경우, 지연 회로(120)의 논리 게이트(111)의 개수(즉, 스테이즈의 수)(예를 들면, M)가 지연 회로(110)의 논리 게이트(121)의 개수(즉, 스테이즈의 수)(예를 들면, N)보다 많을 수 있다.
지연 회로(110, 120)는 테스트 회로(12)의 테스트 대상 디바이스(device under test, DUT)일 수 있다. 테스트 회로(12)는 지연 회로(110)에서 지연된 지연 클록(S2) 및 지연 회로(120)에서 지연된 지연 클록(S3)에 기초해서 단일 논리 게이트(111, 121)의 지터 성분을 측정할 수 있다.
어떤 실시예에서, 지터는 정규 분포를 따를 수 있으므로, 테스트 회로(12)는 도 5에 도시한 것처럼 복수의 사이클에서 지연 클록(S2)의 소정 지점의 시간을 각각 측정하고, 도 6에 도시한 것처럼 복수의 사이클에서 지연 클록(S3)의 소정 지점의 시간을 각각 측정할 수 있다. 도 5 및 도 6에서 가로 축은 시간([ps])을 나타내고, 세로 축은 전압 레벨([mV])을 나타낸다. 도 5의 가로 축에서의 두 눈금 사이의 시간 차이는 도 6의 가로 축에서의 두 눈금 사이의 시간 차이와 동일하고, 도 5의 세로 축에서의 두 눈금 사이의 전압 차이는 도 6의 세로 축에서의 두 눈금 사이의 전압 차이와 동일할 수 있다. 어떤 실시예에서, 소정 지점은 지연 클록(S2, S3)의 상승 에지에서 지연 클록(S2, S3)의 레벨이 소정 레벨(Vm)에 도달하는 지점 또는 하강 에지에서 소정 레벨에 도달하는 지점일 수 있다. 도 5 및 도 6의 예에서 소정 지점은 지연 클록(S2, S3)의 상승 에지에서 지연 클록(S2, S3)의 레벨이 클록의 하이 레벨의 중간 레벨 소정 레벨(Vp)에 도달하는 지점일 수 있다. 따라서, 테스트 회로(12)는 지연 클록(S2, S3)이 상승 에지에서 소정 레벨(Vm)에 도달하는 시점(Tm)을 측정할 수 있다.
테스트 회로(12)는 도 7에 도시한 것처럼 지연 클록(S2)의 복수의 사이클에서의 측정 값(소정 레벨(Vm)에 도달하는 시점(Tm))(ME2)의 평균(μ2)을 계산하고, 평균(μ2)과 복수의 사이클에서의 측정 값(ME2)에 기초해서 측정 값(ME2)의 표준 편차(σ2)를 계산할 수 있다. 마찬가지로, 테스트 회로(12)는 도 8에 도시한 것처럼 지연 클록(S3)의 복수의 사이클에서의 측정 값(소정 레벨(Vm)에 도달하는 시점(Tm))(ME3)의 평균(μ3)을 계산하고, 평균(μ3)과 복수의 사이클에서의 측정 값(ME3)에 기초해서 측정 값(ME3)의 표준 편차(σ3)를 계산할 수 있다. 도 7 및 도 8에서 가로 축은 시간([ps])을 나타내고, 세로 축은 측정 표본의 개수를 나타낸다. 도 8의 가로 축에서 두 눈금 사이의 시간 차이는 도 7의 가로 축에서 두 눈금 사이의 시간 차이의 두 배에 해당하고, 도 7의 세로 축에서 두 눈금 사이의 개수 차이는 도 8의 세로 축에서 두 눈금 사이의 개수 차이의 2.5배에 해당할 수 있다.
도 5 내지 도 8에 도시한 것처럼, 지연 회로(120)의 지연 값이 지연 회로(110)의 지연 값보다 크므로, 복수의 사이클에서의 지연 클록(S3)의 상승 에지 및 하강 에지의 분포 폭이 복수의 사이클에서의 지연 클록(S3)의 상승 에지 및 하강 에지의 분포 폭보다 넓게 나타날 수 있다. 도 5 및 도 6에서는 도시의 편의상 에지가 가장 빠른 표본(클록)과 가장 느린 표본(클록)을 도시하고 그 사이의 표본은 검은색으로 칠해져 있다. 도 5 내지 도 8에서의 측정은 표준 편차의 측정을 위한 것이므로, 지연 클록(S2)의 상승 에지의 시작 시점과 지연 클록(S3)의 상승 에지의 시작 시점은 표준 편차의 측정과 관련이 없으며, 임의의 시점으로 설정되어 있다. 도 5 내지 도 8에 도시된 분포를 참고하면, 지연 클록(S2)의 측정 값(ME2)의 표준 편차(σ2)가 지연 클록(S3)의 측정 값(ME3)의 표준 편차(σ3)보다 적은 것을 알 수 있다.
테스트 회로(12)는 지연 클록(S2)의 측정 값(ME2)의 표준 편차(σ2)와 지연 클록(S3)의 측정 값(ME3)의 표준 편차(σ3)를 비교하여 지연 회로(110, 120)에 포함된 단일 논리 게이트의 지터 성분을 계산할 수 있다. 단일 논리 게이트(111, 121)의 지터 성분은 단일 논리 게이트(111, 121)에서 발생하는 지터의 표준 편차일 수 있다.
독립적인 정규 분포를 따르는 일련의 성분에서 발생하는 표준 편차는 각 성분의 표준 편차의 제곱의 합의 제곱근에 대응할 수 있다. 따라서, 도 1에 도시한 회로에서, 테스트 회로(12)에 수신되는 지연 클록(S2)의 측정 값(ME2)의 표준 편차(σ2)는 수학식 1과 같이 주어지고, 테스트 회로(12)에 수신되는 지연 클록(S3)의 측정 값(ME3)의 표준 편차(σ3)는 수학식 2와 같이 주어질 수 있다.
Figure pat00001
Figure pat00002
수학식 1 및 2에서, σ1은 기준 클록 회로(11)에서 발생하는 지터에 의한 표준 편차이고, σE1 2은 기준 클록 회로(11)와 지연 회로(110, 120) 사이의 외부 회로(도시하지 않음)에서 발생하는 지터에 의한 표준 편차이며, σI는 단일 논리 게이트(111, 121)에서 발생하는 지터에 의한 표준 편차이고, σE2 2은 지연 회로(110, 120)와 테스트 회로(12) 사이의 회로(도시하지 않음)에서 발생하는 지터에 의한 표준 편차이다. 또한, N은 지연 회로(110)의 스테이지의 수이고, M은 지연 회로(120)의 스테이지의 수이다.
따라서, 테스트 회로(12)는 수학식 1 및 2에 기초해서 단일 논리 게이트(111, 121)의 지터 성분(σI)을 수학식 3과 같이 계산할 수 있다.
Figure pat00003
어떤 실시예에서, 지연 클록(S2, S3)에서 지터 성분이 측정될 수 있도록, 지연 회로(110, 120)의 스테이지 수(N, M)는 충분히 큰 값으로 설정될 수 있다. 예를 들면, N과 M은 각각 100과 200으로 설정될 수 있다.
어떤 실시예에서, 테스트 회로(12)는 지연 클록(S2, S3)의 측정을 위한 오실레이터와 표준 편차의 연산을 위한 연산 회로(예를 들면, 프로세서)를 포함할 수 있다.
어떤 실시예에서, 테스트 회로(12)는 기준 클록 회로(11)에서 전달되는 클록(S1), 지연 회로(110)에서 지연된 지연 클록(S2) 및 지연 회로(120)에서 지연된 지연 클록(S3)에 기초해서 외부 회로의 지터 성분을 분석할 수 있다.
이상에서 설명한 실시예에 따르면, 테스트 회로(12)에서 수신한 클록의 지터 성분에서 기준 클록 회로(11), 외부 회로 등의 지터 성분을 디엠비딩하고, 단일 논리 게이트의 지터 성분을 측정할 수 있다.
도 9는 다른 실시예에 따른 지터 분석 장치의 한 예를 나타내는 블록도이다. 도 10은 도 9에 도시한 임피던스 매칭 회로의 한 예를 나타내는 회로도이며, 도 11 및 도 12는 각각 도 9에 도시한 출력 드라이버의 한 예를 나타내는 회로도이다.
도 9를 참고하면, 지터 분석 장치(90)는 기준 클록 회로(91), 지터 측정 회로(900) 및 테스트 회로(92)를 포함할 수 있다. 지터 측정 회로(900)는 지연 회로(910, 920), 임피던스 매칭 회로(930) 및 출력 드라이버(940)를 포함할 수 있다.
도 1 내지 도 8을 참고로 하여 설명한 것처럼, 지연 회로(910)는 기준 클록 회로(91)에서 입력되는 클록(S1)을 지연해서 지연된 지연 클록(S2)을 출력하고, 지연 회로(920)는 기준 클록 회로(91)에서 입력되는 클록(S1)을 지연해서 지연된 지연 클록(S3)을 출력할 수 있다. 지연 회로(910, 920)는 서로 다른 지연 값을 가지며, 지연 회로(920)보다 지연 회로(910)의 지연 값이 더 길 수 있다.
임피던스 매칭 회로(930)는 지터 측정 회로(900)의 입력 임피던스 매칭, 즉 기준 클록 회로(91)와 지터 측정 회로(900) 사이의 전송 라인(971, 972)의 임피던스 매칭을 수행할 수 있다. 어떤 실시예에서, 지터 측정 회로(900)는 기준 클록 회로(91)의 전송 라인(971, 972)이 각각 연결되는 입력 패드(951, 952)를 더 포함할 수 있다. 어떤 실시예에서, 지터 측정 회로(900)는 온칩 또는 TEG 형태로 제공될 수 있으며, 입력 패드(951, 952)는 예를 들면 기준 클록 회로(91)의 전송 라인을 지터 측정 회로(900)에 연결하기 위한 접촉 패드(contact pad) 또는 본드 패드(bond pad)일 수 있다. 입력 패드(951, 952)는 기준 클록 회로(91)로부터 전송 라인(971, 972)을 통해 클록(S1)을 수신하고, 클록(S1)을 지연 회로(910, 920)로 각각 전달할 수 있다.
임피던스 매칭 회로(930)는 입력 패드(951, 952)(또는 지연 회로(910, 920))에 각각 제공될 수 있다. 입력 패드(951)(또는 지연 회로(910))에 제공되는 임피던스 매칭 회로(930)를 "제1 임피던스 매칭 회로"라 하고, 입력 패드(952)(또는 지연 회로(920))에 제공되는 임피던스 매칭 회로(930)를 "제2 임피던스 매칭 회로"라 할 수 있다. 어떤 실시예에서, 도 10에 도시한 것처럼, 임피던스 매칭 회로(930)는 예를 들면 센터 탭 종단(center-tab termination) 구조로 형성될 수 있으며, 이에 한정되지 않는다. 예를 들면, 임피던스 매칭 회로(또는 제1 임피던스 매칭 회로)(930)는 전원(VDD1)과 입력 패드(951) 사이에 연결되는 종단 저항(R1)과 입력 패드(951)와 접지단 사이에 연결되는 종단 저항(R2)을 포함할 수 있다. 두 종단 저항(R1, R2)은 동일한 크기(예를 들면, 25Ω)를 가질 수 있다. 두 종단 저항(R1, R2)의 접점을 통해 지연 회로(910)로 클록(S1)이 전달될 수 있다. 그러면 기준 클록 회로(91)의 전송 라인(971)은 기준 클록 회로(91)에 형성된 종단 저항과 임피던스 매칭 회로(930)의 종단 저항(R1 또는 R2)의 분압에 의해 전원 전압(VDD)의 절반으로 종단될 수 있다. 이에 따라, 예를 들면 50Ω 종단을 제공할 수 있다. 입력 패드(952)와 지연 회로(920) 사이에 연결되는 임피던스 매칭 회로(또는 제2 임피던스 매칭 회로)(930)도 제1 임피던스 매핑 회로와 동일한 구조로 형성될 수 있다.
출력 드라이버(940)는 지연 회로(910)에서 지연된 지연 클록(S2)과 지연 회로(920)에서 지연된 지연 클록(S3)을 테스트 회로(92)로 출력할 수 있다. 출력 드라이버(940)는 지연 회로(910, 920)과 테스트 회로(92) 사이의 인터페이스일 수 있다.
어떤 실시예에서, 출력 드라이버(940)는 출력 입력 임피던스 매칭, 즉 지터 측정 회로(900)와 테스트 회로(92) 사이의 전송 라인(981, 982)의 임피던스 매칭을 수행할 수 있다. 어떤 실시예에서, 지터 측정 회로(900)는 테스트 회로(92)로의 전송 라인(981, 982)이 연결되는 출력 패드(961, 962)를 더 포함할 수 있다. 출력 패드(961, 962)는 예를 들면 전송 라인(981, 982)을 지터 측정 회로(900)에 연결하기 위한 접촉 패드 또는 본드 패드일 수 있다. 출력 패드(961, 962)는 출력 드라이버(940)로부터 지연 클록(S2, S3)을 각각 수신하고, 지연 클록(S2, S3)을 전송 라인(981, 982)을 통해 테스트 회로(92)로 전달할 수 있다.
출력 드라이버(940)는 출력 패드(961, 962)(또는 지연 회로(910, 920))에 각각 제공될 수 있다. 출력 패드(961)(또는 지연 회로(910))에 제공되는 출력 드라이버를 "제1 출력 드라이버"라 하고, 출력 패드(962)(또는 지연 회로(920))에 제공되는 출력 드라이버를 "제2 출력 드라이버"라 할 수 있다. 어떤 실시예에서, 도 11에 도시한 것처럼, 출력 드라이버(또는 제1 출력 드라이버)(940)는 예를 들면 전압 모드 드라이버(즉, SST(source-series terminated) 드라이버)(941)로 형성되고, 임피던스 매칭을 위해 출력에 직렬 종단 저항(R3)이 형성될 수 있으며, 이에 한정되지 않는다. 드라이버(941)는 예를 들면 인버터일 수 있다. 인버터는 전원(VDD2)과 노드(N1) 사이에 연결되는 p채널 트랜지스터(예를 들면, PMOS(p-channel metal oxide semiconductor) 트랜지스터)(M1)와 노드(N1)와 접지단 사이에 연결되는 n채널 트랜지스터(예를 들면, NMOS(n-channel metal oxide semiconductor) 트랜지스터)(M2)를 포함할 수 있다. 트랜지스터(M1, M2)의 게이트가 지연 회로(910)의 출력에 연결되고, 노드(N1)와 출력 드라이버(940)의 출력단(OUT) 사이에 종단 저항(R3)이 연결될 수 있다. 출력 드라이버(940)의 출력단(OUT)은 출력 패드(961)에 연결될 수 있다. 이 경우, 트랜지스터(M1, M2)의 턴온 저항을 종단 저항(R3)과 동일한 크기(예를 들면, 25Ω)로 설정할 수 있다. 그러면 지연 회로(910)에 전달되는 지연 클록(S2)의 레벨에 따라 트랜지스터(M1 또는 M2)가 턴온되어 예를 들면 50Ω 종단을 제공할 수 있다. 지연 회로(920)와 출력 패드(962) 사이에 연결되는 출력 드라이버(또는 제2 출력 드라이버)(940)도 제1 출력 드라이버와 동일한 구조로 형성될 수 있다.
어떤 실시예에서, 출력 드라이버(940)는 다중 스테이지(multi-stage)로 연결되는 복수의 드라이버를 포함할 수 있다. 어떤 실시예에서, 드라이버는 예를 들면 인버터일 수 있다. 예를 들면, 도 12에 도시한 것처럼, 출력 드라이버(또는 제2 출력 드라이버)(940)는 지연 회로(910)의 출력을 입력받는 인버터(942), 인버터(942)의 출력을 입력받는 두 개의 인버터(943, 944), 인버터(943, 944)의 출력을 입력받는 네 개의 인버터(945, 946, 947, 948)과 같이 2개씩 팬아웃(fanout)되는 구조를 가질 수 있다. 이 경우, 인버터(943)의 출력이 인버터(945, 946)에 입력되고, 인버터(944)의 출력이 인버터(947, 948)에 입력될 수 있다. 출력 드라이버(940)는 인버터(945-948)의 출력을 합쳐서 출력 패드(961)로 전달할 수 있다. 이에 따라, 출력 패드(961)로 전달되는 지연 클록(S2)의 전류가 증가할 수 있다. 지연 회로(920)와 출력 패드(962) 사이에 연결되는 출력 드라이버(또는 제2 출력 드라이버)(940)도 제1 출력 드라이버와 동일한 구조로 형성될 수 있다.
이상에서 설명한 것처럼, 임피던스 매칭 회로(930)와 출력 드라이버(940)를 사용함으로써, 높은 주파수를 가지는 클록의 지터 측정을 위한 임피던스 매칭을 수행할 수 있다.
도 13은 한 실시예에 따른 지터 분석 방법의 한 예를 나타내는 흐름도이다.
도 13을 참고하면, 지터 분석 장치의 테스트 회로(예를 들면, 도 9의 92)는 서로 다른 지연 값을 가지는 두 지연 회로(예를 들면, 도 9의 910, 920)에서 전달되는 두 지연 클록(예를 들면, 도 9의 S2, S3)을 측정할 수 있다(S1310). 어떤 실시예에서, 테스트 회로(92)는 지연 클록(S2)의 상승 에지 또는 하강 에지가 소정 레벨이 되는 시점을 측정하고, 지연 클록(S2)의 측정 값의 표준 편차를 측정할 수 있다. 또한, 테스트 회로(92)는 지연 클록(S3)의 상승 에지 또는 하강 에지가 소정 레벨이 되는 시점을 측정하고, 지연 클록(S3)의 측정 값의 표준 편차를 측정할 수 있다.
테스트 회로(92)는 지연 클록(S2)의 측정 값과 지연 클록(S3)의 측정 값을 비교할 수 있다(S1320). 어떤 실시예에서, 테스트 회로(92)는 지연 클록(S2)의 측정 값의 표준 편차의 제곱과 지연 클록(S3)의 측정 값의 표준 편차의 차이를 계산할 수 있다. 테스트 회로(92)는 지연 클록(S2)의 측정 값과 지연 클록(S3)의 측정 값의 비교 결과와 두 지연 회로(910, 920)의 스테이지 수의 차이에 기초해서 단일 논리 게이트의 지터 성분을 계산할 수 있다(S1330). 어떤 실시예에서, 테스트 회로(92)는 지연 클록(S2)의 측정 값의 표준 편차의 제곱과 지연 클록(S3)의 측정 값의 표준 편차의 차이를 두 지연 회로(910, 920)의 스테이지 수의 차이로 나눈 값의 제곱근을 단일 논리 게이트의 지터 성분으로 계산할 수 있다.
어떤 실시예에서, 테스트 회로(92)는 단일 논리 게이트의 지터 성분에 기초해서 기준 클록을 사용하는 반도체 회로의 노이즈 모델을 수정할 수 있다(S1340). 테스트 회로(92)는 단일 논리 게이트의 지터 성분으로 단일 논리 게이트의 노이즈 특성을 수치화할 수 있으며, 수치화한 노이즈 특성에 기초해서 반도체 회로의 노이즈 모델을 수정할 수 있다. 또한, 테스트 회로(92)는 논리 게이트 수의 증가에 따른 반도체 회로의 노이즈 특성 마진을 예측할 수 있다.
도 14는 다른 실시예에 따른 지터 분석 방법의 한 예를 나타내는 흐름도이다.
도 14를 참고하면, 지터 분석 장치의 테스트 회로(예를 들면, 도 9의 92)는 기준 클록 회로(예를 들면, 도 9의 91)에서 전달되는 클록(S1) 및 서로 다른 지연 값을 가지는 두 지연 회로(예를 들면, 도 9의 910, 920)에서 전달되는 두 지연 클록(예를 들면, 도 9의 S2, S3)을 측정할 수 있다(S1410). 어떤 실시예에서, 테스트 회로(92)는 클록(S1)의 상승 에지 또는 하강 에지가 소정 레벨이 되는 시점을 측정하고, 클록(S1)의 측정 값의 표준 편차를 측정할 수 있다. 마찬가지로, 도 1 내지 도 12를 참고로 하여 설명한 것처럼, 테스트 회로(92)는 지연 클록(S2, S3)의 측정 값의 표준 편차를 측정할 수 있다.
테스트 회로(92)는 클록(S1)의 측정 값과 지연 클록(S2) 및/또는 지연 클록(S3)의 측정 값을 비교할 수 있다(S1415). 어떤 실시예에서, 테스트 회로(92)는 클록(S1)의 측정 값의 표준 편차와 지연 클록(S2)의 측정 값의 표준 편차를 비교할 수 있다. 수학식 1을 참고로 하여 설명한 것처럼, 지연 클록(S2)의 측정 값의 표준 편차는 기준 클록 회로(예를 들면, 도 9의 91)에서 발생하는 지터에 의한 표준 편차(즉, 클록(S1)의 지터에 따른 표준 편차)의 제곱, 외부 회로(예를 들면, 도 9의 입력 패드(951)과 임피던스 매칭 회로(930))에서 발행하는 지터에 의한 표준 편차의 제곱, 지연 회로(910)에서 발생하는 지터에 의한 표준 편차의 제곱 및 출력 드라이버(예를 들면, 도 9의 940)와 출력 패드(예를 들면, 도 9의 961)에서 발행하는 지터에 의한 표준 편차의 제곱의 합의 제곱근으로 주어질 수 있다. 따라서, 테스트 회로(92)는 클록(S1)의 측정 값의 표준 편차와 지연 클록(S2)의 측정 값의 표준 편차를 비교함으로써, 클록(S1)을 제외한 나머지 성분(입력 패드(951), 임피던스 매칭 회로(930), 지연 회로(910), 출력 드라이버(940) 및 출력 패드(961))의 측정 값이 유의미한지 판단할 수 있다. 마찬가지로, 테스트 회로(92)는 클록(S1)의 측정 값의 표준 편차와 지연 클록(S3)의 측정 값의 표준 편차를 비교함으로써, 클록(S1)을 제외한 나머지 성분(입력 패드(예를 들면, 도 9의 952), 임피던스 매칭 회로(930), 지연 회로(920), 출력 드라이버(940) 및 출력 패드(예를 들면, 도 9의 962))의 측정 값이 유의미한지 판단할 수 있다. 어떤 실시예에서, 클록(S1)의 측정 값의 표준 편차와 지연 클록(S2)의 측정 값의 표준 편차 사이의 차이가 기준 값보다 작으면, 테스트 회로(92)는 나머지 성분의 측정 값이 유의미하지 않다고 판단할 수 있다. 어떤 실시예에서, 나머지 성분의 측정 값이 유의미하지 않은 경우, 테스트 회로(92)는 지연 클록(S2) 및/또는 지연 클록(S3)의 지터를 다시 측정할 수 있다.
도 13을 참고로 하여 설명한 것처럼, 테스트 회로(92)는 지연 클록(S2)의 측정 값과 지연 클록(S3)의 측정 값을 비교하고(S1420), 지연 클록(S2)의 측정 값과 지연 클록(S3)의 측정 값의 비교 결과와 두 지연 회로(910, 920)의 스테이지 수의 차이에 기초해서 단일 논리 게이트의 지터 성분을 분석할 수 있다(S1430). 어떤 실시예에서, 테스트 회로(92)는 단일 논리 게이트의 지터 성분에 기초해서 노이즈 모델을 수정할 수 있다(S1440).
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 기준 클록을 지연하여 제1 클록을 출력하는 제1 지연 회로,
    상기 기준 클록을 지연하여 제2 클록을 출력하며, 상기 제1 지연 회로보다 지연 값이 큰 제2 지연 회로, 그리고
    상기 제1 클록과 상기 제2 클록을 측정하여 지터 성분을 측정하는 테스트 회로
    를 포함하는 지터 분석 장치.
  2. 제1항에서,
    상기 제1 지연 회로는 제1 개수의 스테이지를 포함하고,
    상기 제2 지연 회로는 상기 제1 개수보다 많은 제2 개수의 스테이지를 포함하며,
    상기 제1 개수의 스테이즈와 상기 제2 개수의 스테이지는 각각 논리 게이트를 포함하는
    지터 분석 장치.
  3. 제2항에서,
    상기 테스트 회로는 상기 논리 게이트의 지터 성분을 측정하는, 지터 분석 장치.
  4. 제3항에서,
    상기 테스트 회로는
    상기 제1 클록의 에지가 소정 레벨이 되는 시점을 측정하여 제1 측정 값을 계산하고,
    상기 제2 클록의 에지가 상기 소정 레벨이 되는 시점을 측정하여 제2 측정 값을 계산하고,
    상기 제1 측정 값과 상기 제2 측정 값의 비교 결과와 상기 제2 개수와 상기 제1 개수의 차이에 기초해서 상기 지터 성분을 측정하는
    지터 분석 장치.
  5. 제4항에서,
    상기 테스트 회로는 상기 제2 측정 값의 표준 편차의 제곱과 상기 제1 측정 값이 표준 편차의 제곱의 차이를 상기 제2 개수와 상기 제1 개수의 차이로 나눈 값의 제곱근을 상기 지터 성분으로 측정하는, 지터 분석 장치.
  6. 제1항에서,
    상기 기준 클록을 상기 제1 지연 회로와 상기 제2 지연 회로로 전달하는 전송 라인에서의 임피던스 매칭을 수행하는 임피던스 매칭 회로, 그리고
    상기 제1 지연 회로에서 출력되는 상기 제1 클록과 상기 제2 지연 회로에서 출력되는 상기 제2 클록을 상기 테스트 회로로 전달하며, 상기 제1 클록과 상기 제2 클록을 전달하는 전송 라인에서의 임피던스 매칭을 수행하는 출력 드라이버
    를 더 포함하는 지터 분석 장치.
  7. 직렬로 연결되는 복수의 제1 논리 게이트를 포함하며, 상기 복수의 제1 논리 게이트를 통해 기준 클록을 지연하여 제1 클록을 출력하는 제1 지연 회로,
    직렬로 연결되는 복수의 제2 논리 게이트를 포함하며, 상기 복수의 제2 논리 게이트를 통해 상기 기준 클록을 지연하여 제2 클록을 출력하고, 상기 제2 논리 게이트의 개수가 상기 제1 논리 게이트의 개수보다 많은 제2 지연 회로,
    상기 제1 클록과 상기 제2 클록에 기초해서 지터 성분을 분석하는 테스트 회로로 상기 제1 클록을 전달하는 제1 출력 드라이버, 그리고
    상기 테스트 회로로 상기 제2 클록을 전달하는 제2 출력 드라이버
    를 포함하는 지터 측정 회로.
  8. 제7항에서,
    상기 기준 클록이 전달되는 제1 전송 라인에 연결되는 제1 입력 패드,
    상기 기준 클록이 전달되는 제2 전송 라인에 연결되는 제2 입력 패드,
    상기 제1 출력 드라이버에서 출력되는 상기 제1 클록을 상기 테스트 회로로 전달하는 제3 전송 라인에 연결되는 제1 출력 패드, 그리고
    상기 제2 출력 드라이버에서 출력되는 상기 제2 클록을 상기 테스트 회로로 전달하는 제4 전송 라인에 연결되는 제2 출력 패드
    를 더 포함하는 지터 측정 회로.
  9. 제8항에서,
    상기 제1 입력 패드와 상기 제1 지연 회로 사이에 연결되며, 상기 제1 전송 라인의 임피던스를 매칭하는 제1 임피던스 매칭 회로, 그리고
    상기 제2 입력 패드와 상기 제2 지연 회로 사이에 연결되며, 상기 제2 전송 라인의 임피던스를 매칭하는 제2 임피던스 매칭 회로
    를 포함하는 지터 측정 회로.
  10. 반도체 장치의 지터 분석 방법으로서,
    기준 클록을 제1 개수의 논리 게이트를 통해 지연하여 제1 클록을 출력하는 단계,
    상기 기준 클록을 상기 제1 개수보다 많은 제2 개수의 상기 논리 게이트를 통해 지연하여 제2 클록을 출력하는 단계,
    상기 제1 클록의 에지가 소정 레벨이 되는 시점을 측정하여 제1 측정 값을 계산하는 단계,
    상기 제2 클록의 에지가 상기 소정 레벨이 되는 시점을 측정하여 제2 측정 값을 계산하는 단계, 그리고
    상기 제1 측정 값, 상기 제2 측정 값, 상기 제1 개수 및 상기 제2 개수에 기초해서 상기 논리 게이트의 지터 성분을 분석하는 단계
    를 포함하는 지터 분석 방법.
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