KR20240095971A - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 표시 패널에 복수의 화소가 배치되고, 상기 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자; 상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 제1 트랜지스터; 및 상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터를 포함하고, 상기 화소에 상기 데이터 전압을 프로그래밍하는 리프레시 프레임을 포함하는 프레임을 포함하고, 상기 리프레시 프레임은 샘플링 기간, 및 홀딩 기간을 포함하고, 상기 화소들은 홀수번째 화소행, 및 짝수번째 화소행을 구성하고, 상기 홀수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 홀수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 홀수번째 제2 스캔 신호가 인가되고, 상기 짝수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 짝수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 짝수번째 제2 스캔 신호가 인가되고, 홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는, 짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이하다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것이다.
자발광 소자인 유기 발광 소자(Organic Light Emitting Diode; OLED)는 애노드 전극 및 캐소드 전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 표시 장치는 스스로 발광하는 유기 발광 소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
표시 장치는 유기 발광 소자를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다.
화소들 각각은 유기 발광 소자, 게이트-소스 간 전압에 따라 유기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다.
본 발명이 해결하고자 하는 과제는 홀수번째 화소행과 짝수번째 화소행 간의 휘도 차이를 저감할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 패널에 복수의 화소가 배치되고, 상기 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자; 상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 제1 트랜지스터; 및 상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터를 포함하고, 상기 화소에 상기 데이터 전압을 프로그래밍하는 리프레시 프레임을 포함하는 프레임을 포함하고, 상기 리프레시 프레임은 샘플링 기간, 및 홀딩 기간을 포함하고, 상기 화소들은 홀수번째 화소행, 및 짝수번째 화소행을 구성하고, 상기 홀수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 홀수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 홀수번째 제2 스캔 신호가 인가되고, 상기 짝수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 짝수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 짝수번째 제2 스캔 신호가 인가되고, 홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는, 짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이하다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 패널에 복수의 화소가 배치되고, 상기 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자; 상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 제1 트랜지스터; 및 상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터를 포함하고, 상기 화소에 상기 데이터 전압을 프로그래밍하는 리프레시 프레임을 포함하는 프레임을 포함하고, 상기 리프레시 프레임은 샘플링 기간, 및 홀딩 기간을 포함하고, 상기 화소들은 홀수번째 화소행, 및 짝수번째 화소행을 구성하고, 상기 홀수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 홀수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 홀수번째 제2 스캔 신호가 인가되고, 상기 짝수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 짝수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 짝수번째 제2 스캔 신호가 인가되고, 홀수번째 상기 프레임의 상기 샘플링 기간에서, 상기 홀수번째 제2 스캔 신호 또는 상기 짝수번째 제2 스캔 신호 중 어느 하나가 먼저 인가되고, 짝수번째 상기 프레임의 상기 샘플링 기간에서, 상기 홀수번째 제2 스캔 신호 또는 상기 짝수번째 제2 스캔 신호 중 다른 하나가 먼저 인가된다,
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따르면, 프레임별로 홀수번째 화소행에 인가되는 제2 스캔 신호와 짝수번째 화소행에 인가되는 제2 스캔 신호의 타이밍을 변경하여, 홀수번째 화소행과 짝수번째 화소행 간의 휘도 차이를 저감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 3은 하나의 프레임 동안 일 실시예에 따른 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다.
도 4a는 온 바이어스 스트레스 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4b는 이니셜 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4c는 샘플링 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4d는 에미션 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 게이트 드라이버를 나타내는 도면이다.
도 6은 홀수번째 프레임에서의 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다.
도 7은 짝수번째 프레임에서의 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다.
도 8은 홀수번째 프레임에서의 일 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 9는 짝수번째 프레임에서의 일 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 10은 홀수번째 프레임에서의 다른 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 11은 짝수번째 프레임에서의 다른 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 12는 일 실시예에 따른 표시 장치의 적어도 일부의 단면을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 드라이버(또는 데이터 구동회로)(300) 및 게이트 드라이버(또는 게이트 구동회로)(401, 402)를 포함한다.
표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 드라이버(401, 402)가 배치된 비표시 영역(N/A)을 포함한다.
표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 복수의 스캔 라인들(GL1: GL11, GL12_Odd, GL13, GL2: GL21, GL22_EVEN, GL23 내지 GLn)(도 1에서는, GL11, GL12_Odd, GL22_EVEN, GL13, 및 GLn 만 도시하였음)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1 내지 DLm)이 배치된다. 복수의 화소(P)는 스캔 라인들(GL1: GL11, GL12_Odd, GL13, GL2: GL21, GL22_EVEN, GL23 내지 GLn) 및 m개의 데이터 라인(DL1 내지 DLm)과 전기적으로 연결된다. 이에, 스캔 라인(GL1: GL11, GL12_Odd, GL13, GL2: GL21, GL22_EVEN, GL23 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 최종적으로, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.
일 실시예에서, 화소(P)는 제1 방향 및 제2 방향을 따라 매트릭스 방식으로 배열될 수 있다. 제1 방향을 따라 배치된 복수의 화소(P)들은 각각 화소행을 이룰 수 있다. 예를 들어, 화소행은 복수개일 수 있고, 복수개의 화소행들은 홀수번째 화소행(RP_Odd), 및 짝수번째 화소행(RP_Even)을 포함할 수 있다.
스캔 라인은 제1 내지 제3 스캔 라인들을 포함하고, 상기 제1 내지 제3 스캔 라인들은 각각 화소(P)들과 연결된다. 일 실시예에서, 제1 및 제3 스캔 라인은 홀수번째 화소행(RP_Odd)과 그에 인접한 짝수번째 화소행(RP_Even)과 동시에 연결될 수 있다. 반면, 제2 스캔 라인(예컨대, GL12_Odd, GL22_Even)은 홀수번째 화소행(RP_Odd)과 연결되는 홀수번째 제2 스캔 라인(예컨대, GL12_Odd 등)과 짝수번째 화소행(RP_EVEN)과 연결되는 짝수번째 제2 스캔 라인(GL22_Even 등)을 포함할 수 있다. 도 1에서는, 예시적으로 제1 스캔 라인 중 GL11, 제3 스캔 라인 중 GL13만을 예시하였다.
비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(스캔 라인 및 데이터 라인)과 게이트 드라이버(401, 402)가 배치된다.
타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 드라이버(300)로 전송한다.
타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(CLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 드라이버(401, 402) 및 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다.
다시 설명하면, 타이밍 제어회로(200)는 타이밍 신호를 인가받아, 게이트 드라이버(401, 402)에 게이트 제어신호(GCS)를 출력하고, 데이터 드라이버(300)에 데이터 제어신호(DCS)를 출력한다.
데이터 드라이버(300)는 데이터 제어신호(DCS)를 인가받아, 데이터 라인(DL1 내지 DLm)에 데이터 전압을 출력한다.
구체적으로, 데이터 드라이버(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL1 내지 DLm)에 공급한다.
데이터 드라이버(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 드라이버(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 드라이버(401, 402)는 게이트 제어신호(GCS)에 따라 순차적으로 스캔 라인에 게이트 전압에 해당하는 스캔 신호 및 발광 신호를 공급한다.
일반적인 게이트 드라이버(401, 402)는 표시 패널(100)과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 일 실시예에 따른 표시 장치의 게이트 드라이버(401, 402)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다.
그리고, 게이트 드라이버(401, 402)는 표시 패널(100)의 양 측에 배치되는 제1 게이트 드라이버(401) 및 제2 게이트 드라이버(402)로 분리될 수 있다.
구체적으로, 제1 게이트 드라이버(401)는 복수의 화소(P)에 스캔 신호 및 발광 신호를 공급한다. 이에, 제1 게이트 드라이버(401)는 복수의 스캔 구동 스테이지 및 복수의 발광 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 발광 구동 스테이지는 복수의 화소(P)에 발광 신호를 공급한다.
그리고, 제2 게이트 드라이버(402) 또한 복수의 화소(P)에 스캔 신호 및 발광 신호를 공급한다. 이에, 제2 게이트 드라이버(402)는 복수의 스캔 구동 스테이지 및 복수의 발광 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 발광 구동 스테이지는 복수의 화소(P)에 발광 신호를 공급한다.
이하에서는, 복수의 화소(P)의 구성 및 구동 방식에 대해서 구체적으로 설명한다.
복수의 화소(P) 각각을 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 실시예는 이에 한정되지 않는다.
부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3 전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다.
n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다.
p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 한정되는 것은 아니다.
또한, 이하에서는 설명의 편의를 위해, 하이 레벨의 전압과 로우 레벨의 전압을 언급하였으나, 이에 한정되지 않고, 하이 레벨의 전압과 로우 레벨의 전압은 트랜지스터의 타입에 따라 로우 레벨의 전압과 하이 레벨의 전압으로 변경될 수 있으며, 하이 레벨의 전압은 제1 레벨으로 정의할 수 있고, 로우 레벨의 전압은 제2 레벨으로 정의할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
화소(P) 각각은 유기 발광 소자(OLED), 구동 트랜지스터(T1), 제2 내지 제7 트랜지스터(T2~T7) 및 스토리지 커패시터(Cstg)를 포함한다.
유기 발광 소자(OLED)는 구동 트랜지스터(T1)로부터 공급되는 구동 전류에 의해 발광한다. 유기 발광 소자(OLED)의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 유기 발광 소자(OLED)의 애노드 전극은 제4 노드(N4)에 접속되고, 유기 발광 소자의 캐소드 전극은 저전위 구동전압(VSSEL)의 입력단에 접속된다.
구동 트랜지스터(T1)는 소스-게이트 간 전압(Vsg)에 따라 유기 발광 소자(OLED)에 인가되는 구동 전류를 제어한다. 구동 트랜지스터(T1)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 그리고, 구동 트랜지스터(T1)의 소스 전극은 제1 노드(N1)에 접속되고, 게이트 전극은 제2 노드(N2)에 접속되고, 드레인 전극은 제3 노드(N3)에 접속된다. 구동 트랜지스터(T1)는 제1 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)는 데이터라인으로부터 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다. 제2 트랜지스터(T2)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 데이터라인에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 제2 스캔 신호(SC2(n))를 전송하는 제2 스캔 신호 라인에 연결되는 게이트 전극을 포함한다. 이에, 제2 트랜지스터(T2)는 턴온 레벨인 로우 레벨의 제2 스캔 신호(SC2(n))에 응답하여, 데이터라인으로부터 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다. 제3 트랜지스터(T3)는 누설전류(Leakage)를 최소화시키기 위하여, n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터일 수 있다. 제3 트랜지스터(T3)는 제3 노드(N3)에 접속되는 드레인 전극, 제2 노드(N2)에 접속되는 소스 전극 및 제1 스캔 신호(SC1(n))를 전송하는 제1 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제3 트랜지스터(T3)는 턴온 레벨인 하이 레벨의 제1 스캔 신호(SC1(n))에 응답하여, 구동 트랜지스터(T1)의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다.
제4 트랜지스터(T4)는 초기화 전압(Vini)을 구동 트랜지스터(T1)의 드레인 전극인 제3 노드(N3)에 인가한다. 제4 트랜지스터(T4)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제4 트랜지스터(T4)는 초기화 전압(Vini)을 전송하는 초기화 전압 라인에 접속하는 소스 전극, 제3 노드(N3)에 접속하는 드레인 전극 및 제3 스캔 신호(SC3(n))를 전송하는 제3 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제4 트랜지스터(T4)는 턴온 레벨인 로우 레벨의 제3 스캔 신호(SC3(n))에 응답하여 초기화 전압(Vini)을 구동 트랜지스터(T1)의 드레인 전극인 제3 노드(N3)에 인가한다.
제5 트랜지스터(T5)는 고전위 구동전압(VDDEL)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다. 제5 트랜지스터(T5)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제5 트랜지스터(T5)는 고전위 구동전압(VDDEL)을 전송하는 고전위 구동 전압 라인에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 발광 신호(EM(n))를 전송하는 발광 신호 라인에 연결되는 게이트 전극을 포함한다. 이에, 제5 트랜지스터(T5)는 턴온 레벨인 로우 레벨의 발광 신호(EM(n))에 응답하여 고전위 구동전압(VDDEL)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)와 유기 발광 소자(OLED) 간의 전류 패스를 형성한다. 제6 트랜지스터(T6)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제6 트랜지스터(T6)는 제3 노드(N3)에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 발광 신호(EM(n))를 전송하는 발광 신호 라인에 접속하는 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 발광 신호(EM(n))에 응답하여 제6 트랜지스터(T6)의 소스 전극인 제3 노드(N3)와 제6 트랜지스터(T6)의 드레인 전극인 제4 노드(N4) 간의 전류 패스를 형성한다. 이에, 제6 트랜지스터(T6)는 턴온 레벨인 로우 레벨의 발광 신호(EM(n))에 응답하여 구동 트랜지스터(T1)와 유기 발광 소자(OLED) 간의 전류 패스를 형성한다.
제7 트랜지스터(T7)는 리셋 전압(VAR)을 유기 발광 소자의 애노드인 제4 노드(N4)에 인가한다. 제7 트랜지스터(T7)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제7 트랜지스터(T7)는 리셋 전압(VAR)을 전송하는 리셋 전압 라인에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 제2 스캔 신호(SC2(n))를 전송하는 제2 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제7 트랜지스터(T7)는 턴온 레벨인 로우 레벨의 제2 스캔 신호(SC2(n))에 응답하여 리셋 전압(VAR)을 유기 발광 소자의 애노드인 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cstg)는 각각의 화소에 저장된 데이터 전압(Vdata)을 하나의 프레임 동안 유지시킨다. 스토리지 커패시터(Cstg)는 제2 노드(N2)에 연결되는 제1 전극 및 고전위 구동전압(VDDEL)을 전송하는 고전위 구동 전압 라인에 연결되는 제2 전극을 포함한다. 즉, 스토리지 커패시터(Cstg)의 일 전극은 구동 트랜지스터(T1)의 게이트 전극에 연결되고, 스토리지 커패시터(Cstg)의 다른 전극은 고전위 구동전압(VDDEL)을 전송하는 고전위 구동 전압 라인에 연결된다.
도 3은 하나의 프레임 동안 일 실시예에 따른 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다. 도 4a는 온 바이어스 스트레스 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다. 도 4b는 이니셜 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다. 도 4c는 샘플링 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다. 도 4d는 에미션 기간 동안 일 실시예에 따른 표시 장치의 화소의 회로도이다. 예를 들어, 도 3은 홀수번째 프레임에서의 화소에 인가되는 신호를 나타내고 있다.
도 2 내지 도 4d를 참조하여, 일 실시예에 따른 표시 장치의 화소의 구동을 살펴보면 다음과 같다.
일 실시예에 따른 표시 장치는 리프레시 프레임(Refresh Frame)과 애노드 리셋 프레임(Anode Reset Frame)으로 분리 구동될 수 있다. 리프레시 프레임에서는 각각의 화소(P)에 데이터 전압(Vdata)을 프로그래밍하고, 유기 발광 소자(OLED)가 발광한다. 그리고, 애노드 리셋 프레임은 수직 블랭크 프레임일 수 있으며, 애노드 리셋 프레임 동안에 유기 발광 소자(OLED)의 애노드 전극을 리셋한다.
일 실시예에 따른 표시 장치에서 애노드 리셋 프레임은 복수의 온 바이어스 스트레스 기간(On Bias Stress, 이하 “스트레스 기간”으로 명명함)을 포함할 수 있다. 스트레스 기간(On Bias Stress)은 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 바이어스 스트레스를 주는 기간이다. 또한, 스트레스 기간(On Bias Stress)에서, 유기 발광 소자(OLED)의 애노드 전극을 리셋할 수 있다. 그리고 도 3에 도시된 바와 같이, 애노드 리셋 프레임 동안, 리셋 전압(VAR)은 로우 레벨이고, 초기화 전압(Vini) 및 데이터 전압(Vdata)은 하이 레벨이다.
일 실시예에 따른 표시 장치에서 리프레시 프레임 은 이니셜 기간(Initial), 샘플링 기간(Sampling) 및 에미션 기간(Emission)으로 구분될 수 있다. 이니셜 기간(Initial)은 구동 트랜지스터(T1)의 드레인 전극인 제3 노드(N3)의 전압을 초기화하는 기간이다. 샘플링 기간(Sampling)은 구동 트랜지스터(T1)의 문턱전압(Vth)을 샘플링하고, 데이터 전압(Vdata)을 프로그래밍하는 기간이다. 에미션 기간(Emission)은 프로그래밍된 구동 트랜지스터(T1)의 소스-게이트 간 전압에 의한 구동 전류에 따라 유기 발광 소자(OLED)를 발광시키는 기간이다. 그리고 도 3에 도시된 바와 같이, 리프레쉬 프레임 동안, 리셋 전압(VAR) 및 초기화 전압(Vini)은 로우 레벨이다.
구체적으로, 도 3 및 도 4a를 참조하면, 애노드 리셋 프레임의 스트레스 구간(On Bias Stress) 동안, 제2 스캔 신호(SC2(n))는 턴온 레벨인 로우 레벨이다. 즉, 애노드 리셋 프레임의 스트레스 구간(On Bias Stress) 동안, 홀수번째 제2 스캔 신호(SC2_Odd(n))는 턴온 레벨인 로우 레벨이고, 짝수번째 제2 스캔 신호(SC2_Even(n))는 턴온 레벨인 로우 레벨이다. 다시 말하면, 복수의 스트레스 구간(On Bias Stress)을 포함하는 애노드 리셋 프레임에서, 제2 스캔 신호(SC2(n))인 홀수번째 제2 스캔 신호(SC2_Odd(n)) 및 짝수번째 제2 스캔 신호(SC2_Even(n))은 복수의 펄스를 포함하는 파형일 수 있다. 그리고, 복수의 스트레스 구간(On Bias Stress)을 포함하는 애노드 리셋 프레임에서, 데이터 전압(Vdata)은 항상 하이레벨이다.
이에, 제7 트랜지스터(T7)는 턴온되어, 제4 노드(N4)에 리셋 전압(VAR)을 인가한다. 즉, 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋된다.
그리고, 제2 트랜지스터(T2)는 턴온되어, 제1 노드(N1)에 하이 레벨의 데이터 전압(Vdata)을 인가한다. 하이 레벨의 데이터 전압(Vdata)은 유기 발광 소자(OLED)의 동작전압보다 충분히 높은 전압 범위 내에서 선택할 수 있으며, 고전위 구동전압(VDDEL)과 같거나 낮은 전압으로 설정될 수 있다. 즉, 스트레스 구간(On Bias Stress) 동안 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 온 바이어스 스트레스를 인가하여, 구동 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)을 하강시킬 수 있다. 이에, 스트레스 구간(On Bias Stress) 동안, 구동 트랜지스터(T1)의 소스 드레인 전류(Ids)를 흐르게 함으로써, 구동 트랜지스터(T1)의 히스테리시스를 완화할 수 있다.
그리고, 애노드 리셋 프레임에서, 초기화 전압(Vini)는 하이 레벨일 수 있다. 이에, 제4 트랜지스터(T4)의 게이트 전극에는 하이 레벨의 제3 스캔 신호(SC3(n))이 인가되고, 제4 트랜지스터(T4)의 소스 전극에는 하이 레벨의 초기화 전압(Vini)이 인가되므로, 제4 트랜지스터(T4)의 게이트 전극과 소스 전극 사이의 전위차는 줄어들 수 있다. 따라서, 애노드 리셋 프레임 동안 제4 트랜지스터(T4)의 누설 전류(Leakage current)는 최소화될 수 있다.
그리고, 도 3 및 도 4b를 참조하면, 리프레쉬 프레임의 이니셜 기간(Initial) 동안, 제1 스캔 신호(SC1(n))는 턴온 레벨인 하이 레벨이고, 제3 스캔 신호(SC3(n))는 턴온 레벨인 로우 레벨이다. 이에, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴온되어, 제3 노드(N3) 및 제2 노드(N2)에 초기화 전압(Vini)을 인가한다. 그 결과, 구동 트랜지스터(T1)의 게이트 전극 및 드레인 전극은 초기화 전압(Vini)으로 초기화된다. 리프레쉬 프레임에서 초기화 전압(Vini)은 유기 발광 소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동전압(VSSEL)과 같거나 낮은 전압으로 설정될 수 있다.
그리고, 도 3 및 도 4c를 참조하면, 리프레쉬 프레임의 샘플링 기간(Sampling) 동안, 제1 스캔 신호(SC1(n))는 턴온 레벨인 하이 레벨이고, 제2 스캔 신호(SC2(n))는 턴온 레벨인 로우 레벨이다. 리프레쉬 프레임의 샘플링 기간(Sampling) 동안, 제1 스캔 신호(SC1(n))는 턴온 레벨인 하이 레벨이고, 홀수번째 제2 스캔 신호(SC2_Odd(n))는 턴온 레벨인 로우 레벨이고, 짝수번째 제2 스캔 신호(SC2_Even(n))는 턴온 레벨인 로우 레벨이다. 도 3에서는, 리프레쉬 프레임에서, 제2 스캔 신호(SC2(n))인 홀수번째 제2 스캔 신호(SC2_Odd(n)) 및 짝수번째 제2 스캔 신호(SC2_Even(n))는 하나의 펄스를 포함하는 파형으로 도시하였으나, 이에 한정되지 않고, 제2 스캔 신호(SC2(n))인 홀수번째 제2 스캔 신호(SC2_Odd(n)) 및 짝수번째 제2 스캔 신호(SC2_Even(n))은 복수의 펄스를 포함하는 파형일 수 있다.
이에, 샘플링 기간(Sampling) 동안, 제2 트랜지스터(T2)는 턴온되어, 데이터 전압(Vdata)은 제1 노드(N1)에 인가된다. 그리고 제3 트랜지스터(T3)도 턴온 됨으로써, 구동 트랜지스터(T1)는 다이오드 커넥션(diode connection)되어, 구동 트랜지스터(T1)의 게이트 전극과 드레인 전극이 쇼트됨으로써, 구동 트랜지스터(T1)가 다이오드처럼 동작된다. 샘플링 기간(Sampling)에서, 구동 트랜지스터(T1)의 소스-드레인 사이에는 전류(Ids)가 흐른다. 구동 트랜지스터(T1)의 게이트 전극과 드레인 전극은 다이오드 커넥션 된 상태이기 때문에, 소스 전극에서 드레인 전극으로 흐르는 전류에 의해서 제2 노드(N2)의 전압은 구동 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)이 Vth일때까지 상승한다. 샘플링 기간(Sampling) 동안에, 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된다.
그리고, 리프레쉬 프레임의 샘플링 기간(Sampling) 동안, 제2 스캔 신호(SC2(n))는 턴온 레벨인 로우 레벨이므로, 제7 트랜지스터(T7)는 턴온되어, 제4 노드(N4)에 리셋 전압(VAR)을 인가한다. 즉, 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋된다.
또한, 리프레쉬 프레임에서, 제2 스캔 신호(SC2(n))인 홀수번째 제2 스캔 신호(SC2_Odd(n)) 및 짝수번째 제2 스캔 신호(SC2_Even(n))가 복수의 펄스를 포함하는 파형일 경우, 제2 트랜지스터(T2)는 턴온되어, 제1 노드(N1)에 데이터 전압(Vdata)을 인가할 수 있다. 이에, 리프레쉬 프레임에서도, 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 바이어스 스트레스를 인가하여, 구동 트랜지스터(T1)의 히스테리시스를 완화할 수 있다.
그리고, 도 3 및 도 4d를 참조하면, 리프레쉬 프레임의 에미션 기간(Emission) 동안, 발광 신호(EM(n))는 턴온 레벨인 로우 레벨이다. 이에, 제5 트랜지스터(T5)는 턴온되어, 제1 노드(N1)에 고전위 구동전압(VDDEL)을 인가한다. 그리고, 제6 트랜지스터(T6)도 턴온되어, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동 트랜지스터(T1)의 소스 전극과 드레인 전극을 경유하는 구동 전류(Ioled)는 유기 발광 소자(OLED)에 인가된다.
에미션 기간(Emission) 동안, 유기 발광 소자(OLED)에 흐르는 구동 전류(Ioled)에 대한 관계식은 하기 [수학식 1]과 같이 된다.
[수학식 1]
Ioled=k/2(Vgs+|Vth|)2　= k/2(Vg-Vs+|Vth|)2　= k/2(Vdata-|Vth|-VDD+|Vth|)2　= k/2(Vdata-VDD)2
[수학식 1]에서, k/2는 구동 트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다.
[수학식 1]에서 보는 바와 같이 구동 전류(Ioled)의 관계식에는 구동 트랜지스터(DT)의 문턱전압(Vth) 성분이 소거되고, 이는 본 명세서에 의한 표시 장치는 문턱전압(Vth)이 변한다고 할지라도 구동 전류(Ioled)는 변하지 않는다는 것을 의미한다. 살펴본 바와 같이, 본 명세서에 의한 표시 장치는 샘플링 기간(Sampling) 동안에 문턱전압(Vth)의 변화량에 관계없이 데이터 전압을 프로그래밍할 수 있다.
전술한 바와 같이, 유기 발광 소자(OLED)의 애노드 전극은 애노드 리셋 프레임의 스트레스 구간(On Bias Stress)과 리프레쉬 프레임의 샘플링 기간(Sampling)에서 모두 리셋 전압(VAR)으로 리셋된다.
결국, 일 실시예에 따른 표시 장치에서 리프레시 프레임 및 리셋 프레임에 걸쳐 유기 발광 소자(OLED)의 애노드 전극은 주기적으로 리셋될 수 있다. 이에, 낮은 주파수의 구동에도 누설 전류에 기인한 유기 발광 소자(OLED)의 애노드 전극의 전압의 지속적인 상승은 방지되므로, 유기 발광 소자(OLED)의 애노드 전극은 일정한 전압 레벨을 유지할 수 있다. 따라서, 낮은 주파수로 구동 주파수가 전환됨에도 불구하고, 표시 장치의 휘도 변화는 최소화되어 영상 품질이 상승될 수 있다.
한편, 샘플링 기간(Sampling)과 에미션 기간(Emission) 사이 또는 샘플링 기간(Sampling)과 제1 스캔 신호(SC1(n))가 턴오프되는 시점 사이는 홀딩 기간일 수 있다. 홀딩 기간에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압이 유지될 수 있다. 다만, 홀딩 기간에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 정확히 유지되지 않고, 홀딩 기간의 길이에 비례해서 일부 방전(Discharging)될 수 있다. 즉, 홀딩 기간이 길수록 제2 노드(N2)의 전압은 낮아질 수 있다. 이에 대한 설명은 도 6 및 도 7을 참조하여 더욱 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 게이트 드라이버를 나타내는 도면이다.
예를 들어, 구동 트랜지스터에 온 바이어스 스트레스를 가하기 위하여, 하나의 프레임에서도 초기화 전압을 로우 레벨에서 하이 레벨로 상승시키기 위해서 표시 장치는 초기화 전압을 스윙시키는 별도의 스테이지가 게이트 드라이버에 포함될 수 있다. 이 경우, 표시 장치는 게이트 드라이버에 온 바이어스 스트레스를 가하기 위하여, 초기화 전압을 스윙시키는 별도의 스테이지가 포함됨으로써, 베젤이 증가하고 별도의 스테이지를 구동시킴으로써, 소비 전력 또한 증가될 수 있다.
그러나, 일 실시예에 따른 표시 장치는 하이 레벨의 데이터 전압(Vdata)을 이용하여, 구동 트랜지스터(T1)에 온 바이어스 스트레스를 가할 수 있다. 따라서, 일 실시예에 따른 표시 장치는 온 바이어스 스트레스를 가하기 위하여, 초기화 전압을 스윙시키는 별도의 스테이지가 게이트 드라이버에 포함될 필요가 없다.
이에, 도 5에 도시된 바와 같이, 표시 영역(A/A)의 좌측에 배치되는 제1 게이트 드라이버(401) 및 표시 영역(A/A)의 우측에 배치되는 제2 게이트 드라이버(402)는 모두 발광 신호 스테이지(EM), 제1 스캔 신호 스테이지(SC1), 홀수번째 제2 스캔 신호 스테이지(SC2_Odd), 짝수번째 제2 스캔 신호 스테이지(SC2_Even) 및 제3 스캔 신호 스테이지(SC3)만 포함할 뿐, 온 바이어스 스트레스를 가하기 위하여, 초기화 전압을 스윙시키는 별도의 스테이지를 포함하지 않을 수 있다.
이하에서, 도 6 및 도 7을 참조하여, 홀수번째 프레임(Odd Frame)과 짝수번째 프레임(Even Frame)에서의 표시 장치의 화소에 인가되는 신호를 설명하기로 한다.
도 6은 홀수번째 프레임에서의 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다. 도 7은 짝수번째 프레임에서의 표시 장치의 화소에 인가되는 신호를 나타내는 파형도이다. 샘플링 기간(Sampling)과 에미션 기간(Emission) 사이 또는 샘플링 기간(Sampling)과 제1 스캔 신호(SC1(n))가 턴오프되는 시점 사이는 홀딩 기간(Holding 1, Holding 2)일 수 있다. 본 명세서에서는, 설명의 편의를 위해, 샘플링 기간(Sampling)과 제1 스캔 신호(SC1(n))가 턴오프되는 시점 사이를 홀딩 기간(Holding 1, Holding 2)이라 지칭하기로 한다. 예를 들어, 홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는, 짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이할 수 있다.
우선, 도 6을 참조하면, 홀수번째 프레임(Odd Frame)에서, 홀수번째 제2 스캔 신호(SC2_Odd(n))의 제1 홀딩 기간(Holding 1)의 유지 시간(Td1)(또는 길이)은 짝수번째 제2 스캔 신호(SC2_Even(n))의 제2 홀딩 기간(Holding)의 유지 시간(Td2)(또는 길이)보다 길 수 있다.
상술한 바와 같이, 홀딩 기간(Holding 1, Holding 2)에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압이 유지될 수 있다. 다만, 홀딩 기간(Holding 1, Holding 2)에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 정확히 유지되지 않고, 홀딩 기간(Holding 1, Holding 2)의 길이에 비례해서 일부 방전(Discharging)될 수 있다. 즉, 홀딩 기간(Holding 1, Holding 2)이 길수록 제2 노드(N2)의 전압은 낮아질 수 있다.
따라서, 홀수번째 프레임(Odd Frame)에서, 제1 홀딩 기간(Holding 1)의 길이(Td1)가 제2 홀딩 기간(Holding 2)의 길이(Td2)보다 길기 때문에, 홀딩 기간(Holding 1, Holding 2)이 완료된 시점에서의, 홀수번째 프레임(Odd Frame)에서의 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 제2 노드(N2)의 전압은 홀수번째 프레임(Odd Frame)에서의 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 제2 노드(N2)의 전압보다 더 작을 수 있다.
따라서, 홀수번째 프레임(Odd Frame)에서의 도 4d에서 상술한 에미션 기간(Emission) 동안, 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)는, 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled)보다 더 작을 수 있다. 결론적으로, 홀수번째 프레임(Odd Frame)에서 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)와 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled) 간 차이가 발생하여, 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들과 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 간의 휘도차가 발생할 수 있다.다음으로, 도 7을 참조하면, 짝수번째 프레임(Even Frame)에서, 홀수번째 제2 스캔 신호(SC2_Odd(n))의 제1 홀딩 기간(Holding 1)의 유지 시간(Td2)(또는 길이)은 짝수번째 제2 스캔 신호(SC2_Even(n))의 제2 홀딩 기간(Holding)의 유지 시간(Td1)(또는 길이)보다 짧을 수 있다. 제1 홀딩 기간(Holding 1)의 유지 시간(Td2)은 홀수번째 프레임(Odd Frame)에서, 짝수번째 제2 스캔 신호(SC2_Even(n))의 제2 홀딩 기간(Holding 2)의 유지 시간(Td2)(도 6 참조)과 동일할 수 있고, 짝수번째 제2 스캔 신호(SC2_Even(n))의 제2 홀딩 기간(Holding)의 유지 시간(Td1)(또는 길이)은 홀수번째 프레임(Odd Frame)에서, 홀수번째 제1 스캔 신호(SC2_Odd(n))의 제1 홀딩 기간(Holding 1)의 유지 시간(Td1)(도 6 참조)과 동일할 수 있다.
상술한 바와 같이, 홀딩 기간(Holding 1, Holding 2)에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압이 유지될 수 있다. 다만, 홀딩 기간(Holding 1, Holding 2)에서, 샘플링 기간(Sampling)에서 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 정확히 유지되지 않고, 홀딩 기간(Holding 1, Holding 2)의 길이에 비례해서 일부 방전(Discharging)될 수 있다. 즉, 홀딩 기간(Holding 1, Holding 2)이 길수록 제2 노드(N2)의 전압은 낮아질 수 있다.
따라서, 짝수번째 프레임(Even Frame)에서, 제1 홀딩 기간(Holding 1)의 길이(Td2)가 제2 홀딩 기간(Holding 2)의 길이(Td1)보다 짧기 때문에, 홀딩 기간(Holding 1, Holding 2)이 완료된 시점에서의, 짝수번째 프레임(Even Frame)에서의 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 제2 노드(N2)의 전압은 짝수번째 프레임(Even Frame)에서의 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 제2 노드(N2)의 전압보다 더 클 수 있다.
따라서, 짝수번째 프레임(Even Frame)에서의 도 4d에서 상술한 에미션 기간(Emission) 동안, 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)는, 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled)보다 더 클 수 있다. 결론적으로, 짝수번째 프레임(Even Frame)에서 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)와 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled) 간 차이가 발생하여, 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들과 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 간의 휘도차가 발생할 수 있다.
짝수번째 프레임(Even Frame)에서 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)는, 홀수번째 프레임(Odd Frame)에서 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled)와 동일할 수 있고, 짝수번째 프레임(Even Frame)에서 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 각각의 구동 전류(Ioled)는 홀수번째 프레임(Odd Frame)에서 홀수번째 제2 스캔 신호(SC2_Odd(n))가 인가되는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들 각각의 구동 전류(Ioled)와 동일할 수 있다.
일 실시예의 경우, 상술한 바와 같이, 각 프레임(Odd Frame, Even Frame)에서, 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들과 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들 간의 휘도차가 발생할 수 있지만, 각 프레임(Odd Frame, Even Frame)에서, 홀수번째 제2 스캔 신호(SC2_Odd(n))와 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 타이밍을 조절(홀수번째 프레임(Odd Frame)에서는 홀수번째 제2 스캔 신호(SC2_Odd(n))를 먼저 인가하고, 짝수번째 프레임(Even Frame)에서는 짝수번째 제2 스캔 신호(SC2_Even(n))를 먼저 인가, 다른 실시예에서 반대의 경우도 가능)함으로써, 각 프레임(Odd Frame, Even Frame)을 포함하는 복수의 프레임에서는 홀수번째 화소행(도 1의 RP_Odd 참조)의 화소(P)들의 평균 휘도와 짝수번째 화소행(도 1의 RP_Even 참조)의 화소(P)들의 평균 휘도가 동일해질 수 있다. 이로 인해, 표시 장치의 표시 품질을 향상시킬 수 있다는 이점이 있다.
예를 들어, 상기 리프레시 프레임은 에미션 기간을 더 포함하고, 상기 에미션 기간 동안, 상기 유기 발광 소자에 상기 구동 전류가 흘러, 상기 유기 발광 소자는 발광할 수 있다.
예를 들어, 상기 리프레시 프레임은 상기 샘플링 기간 전의 기간인 이니셜 기간을 더 포함하고, 상기 이니셜 기간동안 상기 제2 노드 또는 상기 제3 노드는 상기 초기화 전압으로 초기화될 수 있다.
예를 들어, 상기 이니셜 기간에서 상기 제1 트랜지스터의 게이트 전극에는 제1 스캔 신호가 인가될 수 있다.
예를 들어, 상기 홀딩 기간은 상기 샘플링 기간과 상기 에미션 기간 사이의 기간일 수 있다.
예를 들어, 상기 홀수번째 화소행의 상기 화소의 홀딩 기간은 상기 홀수번째 화소행의 상기 샘플링 기간과 상기 제1 스캔 신호의 턴-오프까지의 기간일 수 있다.
예를 들어, 상기 짝수번째 화소행의 상기 화소의 홀딩 기간은 상기 짝수번째 화소행의 상기 샘플링 기간과 상기 제1 스캔 신호의 턴-오프까지의 기간일 수 있다.
예를 들어, 홀수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이는, 짝수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이할 수 있다.
예를 들어, 홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는 짝수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 동일할 수 있다.
예를 들어, 짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는 홀수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 동일할 수 있다.
도 8은 홀수번째 프레임에서의 일 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다. 도 9는 짝수번째 프레임에서의 일 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 게이트 드라이버(도 1의 401, 402)는 도 5에서 상술한 바와 같이, 홀수번째 제2 스캔 신호 스테이지(SC2_Odd, 도 8, 도 9의 411a), 짝수번째 제2 스캔 신호 스테이지(SC2_Even, 도 8, 도 9의 411b)를 포함할 수 있다. 더 나아가, 게이트 드라이버(401, 402)는 홀수번째 제2 스캔 신호 스테이지(SC2_Odd, 도 8, 도 9의 411a), 짝수번째 제2 스캔 신호 스테이지(SC2_Even, 도 8, 도 9의 411b) 각각에 스캔 스타트 신호(SC_GVST(Odd), SC_GVST(Even)), 제1 스캔 클럭 신호(SC2_GCLK1(Odd), SC2_GCLK1(Even)), 및 제2 스캔 클럭 신호(SC2_GCLK2(Odd), SC2_GCLK2(Even))를 제공하는 먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들을 포함할 수 있다.
먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들은 스캔 스타트 먹스 회로부(413a1, 413b1)를 포함하고, 스캔 스타트 먹스 회로부(413a1, 413b1)는 홀수 스캔 스타트 먹스 회로부(413a1), 및 짝수 스캔 스타트 먹스 회로부(413b1)를 포함할 수 있다.
먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들은 제1 스캔 클럭 신호 먹스 회로부(413a2, 413b2)를 포함하고, 제1 스캔 클럭 신호 먹스 회로부(413a2, 413b2)는 제1 홀수 스캔 클럭 먹스 회로부(413a2), 및 제1 짝수 스캔 클럭 먹스 회로부(413b2)를 포함할 수 있다.
먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들은 제2 스캔 클럭 신호 먹스 회로부(413a3, 413b3)를 포함하고, 제2 스캔 클럭 신호 먹스 회로부(413a3, 413b3)는 제2 홀수 스캔 클럭 먹스 회로부(413a3), 및 제2 짝수 스캔 클럭 먹스 회로부(413b3)를 포함할 수 있다.
우선, 도 8에 도시된 바와 같이, 홀수 프레임(Odd_Frame)에서, 홀수 스캔 스타트 먹스 회로부(413a1), 및 짝수 스캔 스타트 먹스 회로부(413b1)에 각각 제1 스캔 스타트 신호(SC2 GVST ①), 및 제2 스캔 스타트 신호(SC2 GVST ②)가 입력되고, 홀수 스캔 스타트 먹스 회로부(413a1)는 제1 스캔 스타트 신호(SC2 GVST ①)(또는 스캔 스타트 신호(SC_GVST(Odd))를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
반면, 짝수 스캔 스타트 먹스 회로부(413b1)는 제2 스캔 스타트 신호(SC2 GVST ②)(또는 스캔 스타트 신호(SC_GVST(Even))를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
또한, 홀수 프레임(Odd_Frame)에서, 제1 홀수 스캔 클럭 먹스 회로부(413a2), 및 제1 짝수 스캔 클럭 먹스 회로부(413b2)에 각각 제1-1 스캔 클럭 신호(SC2_GCLK1 ①), 및 제1-2 스캔 클럭 신호(SC2_GCLK1 ②)가 입력되고, 제1 홀수 스캔 클럭 먹스 회로부(413a2)는 제1-1 스캔 클럭 신호(SC2_GCLK1 ①)(또는 제1 스캔 클럭 신호(SC2_GCLK1(Odd))를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
반면, 제1 짝수 스캔 클럭 먹스 회로부(413b2)는 제1-2 스캔 클럭 신호(SC2_GCLK1 ②)(또는 제1 스캔 클럭 신호(SC2_GCLK1(Even))를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
또한, 홀수 프레임(Odd_Frame)에서, 제2 홀수 스캔 클럭 먹스 회로부(413a3), 및 제2 짝수 스캔 클럭 먹스 회로부(413b3)에 각각 제2-1 스캔 클럭 신호(SC2_GCLK2 ①), 및 제2-2 스캔 클럭 신호(SC2_GCLK2 ②)가 입력되고, 제2 홀수 스캔 클럭 먹스 회로부(413a3)는 제2-1 스캔 클럭 신호(SC2_GCLK2 ①)(또는 제2 스캔 클럭 신호(SC2_GCLK2(Odd))를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
반면, 제2 짝수 스캔 클럭 먹스 회로부(413b3)는 제2-2 스캔 클럭 신호(SC2_GCLK2 ②)(또는 제2 스캔 클럭 신호(SC2_GCLK2(Even))를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
따라서, 홀수번째 제2 스캔 신호 스테이지(411a)는 홀수번째 제2 스캔 신호(SC2_Odd)를 출력하게 되고, 짝수번째 제2 스캔 신호 스테이지(411b)는 짝수번째 제2 스캔 신호(SC2_Even)를 출력할 수 있다.
반면, 짝수 프레임(Even Frame)에서는, 홀수 프레임(Odd Frame)과 반대로 먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들이 동작할 수 있다.
즉, 홀수 스캔 스타트 먹스 회로부(413a1)는 제1 스캔 스타트 신호(SC2 GVST ②)를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
짝수 스캔 스타트 먹스 회로부(413b1)는 제2 스캔 스타트 신호(SC2 GVST ①)를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
제1 홀수 스캔 클럭 먹스 회로부(413a2)는 제1-1 스캔 클럭 신호(SC2_GCLK1 ②를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
제1 짝수 스캔 클럭 먹스 회로부(413b2)는 제1-2 스캔 클럭 신호(SC2_GCLK1 ①를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
제2 홀수 스캔 클럭 먹스 회로부(413a3)는 제2-1 스캔 클럭 신호(SC2_GCLK2 ②를 홀수번째 제2 스캔 신호 스테이지(411a)에 제공할 수 있다.
제2 짝수 스캔 클럭 먹스 회로부(413b3)는 제2-2 스캔 클럭 신호(SC2_GCLK2 ①)를 짝수번째 제2 스캔 신호 스테이지(411b)에 제공할 수 있다.
본 실시예와 같은, 먹스 회로부(413a1, 413a2, 413a3, 413b1, 413b2, 413b3)들의 동작으로 인해, 상술한 홀수번째 제2 스캔 신호(SC2_Odd(n))와 짝수번째 제2 스캔 신호(SC2_Even(n))가 인가되는 타이밍을 조절(홀수번째 프레임(Odd Frame)에서는 홀수번째 제2 스캔 신호(SC2_Odd(n))를 먼저 인가하고, 짝수번째 프레임(Even Frame)에서는 짝수번째 제2 스캔 신호(SC2_Even(n))를 먼저 인가, 다른 실시예에서 반대의 경우도 가능)할 수 있다.
이하, 일 실시예에 따른 표시 장치의 다른 실시예에 대해 설명한다.
도 10은 홀수번째 프레임에서의 다른 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다. 도 11은 짝수번째 프레임에서의 다른 실시예에 따른 표시 장치의 게이트 드라이버의 블록도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 표시 장치의 게이트 드라이버는 도 8 및 도 9의 제2 홀수 스캔 클럭 먹스 회로부(413a3), 및 제2 짝수 스캔 클럭 먹스 회로부(413b3)를 포함하지 않는다는 점에서, 도 8 및 도 9에 따른 표시 장치와 상이하다.
그 외 설명은 도 8 및 도 9에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 12는 일 실시예에 따른 표시 장치의 적어도 일부의 단면을 나타내는 도면이다. 도 12는 1개의 구동 트랜지스터(260)와 2개의 스위칭 트랜지스터(230, 240) 및 1개의 스토리지 커패시터(250)의 단면도이다. 예를 들어, 도 12의 구동 트랜지스터(260)는 도 2의 구동 트랜지스터(T1)와 동일할 수 있고, 도 12의 제2 스위칭 박막 트랜지스터(240)는 도 2의 제2, 제4, 제5, 제6, 및 제7 트랜지스터(T2, T4, T5, T6, T7) 중 어느 하나의 트랜지스터와 동일할 수 있고, 도 12의 제1 스위칭 박막 트랜지스터(230)는 도 2의 제3 트랜지스터(T3)와 동일할 수 있으나, 이에 제한되는 것은 아니다.
하나의 서브 화소(P)를 기준으로 나타내면, 서브 화소(P)는 기판(101) 상에서 구동소자부(270) 및 구동소자부(270)와 전기적으로 연결되는 발광소자부(280)를 포함한다. 구동소자부(270)와 발광소자부(280)는 평탄화층(220, 222)에 의해 절연된다.
구동소자부(270)는 구동 트랜지스터(260)와 스위칭 트랜지스터(230, 240) 및 스토리지 커패시터(250)를 포함하여 하나의 서브 화소(PXL)를 구동하는 어레이부일 수 있다. 발광소자부(280)는 애노드 전극(223)과 캐소드 전극(227), 및 애노드 전극(223)과 캐소드 전극(227) 사이에 배치되는 발광층(225)을 포함하는 발광을 위한 어레이부일 수 있다. 실시예에 따라 구동소자부(270)는 제1 어레이일 수 있고, 발광소자부는 제2 어레이일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
도 2에서는 구동소자부(270)의 일 예로서 1개의 구동 트랜지스터(260)와 2개의 스위칭 트랜지스터(230, 240)와 1개의 스토리지 커패시터(250)를 도시하였으나, 이에 한정되지 않는다.
실시예에서, 구동 트랜지스터(260)와 적어도 하나의 스위칭 트랜지스터는 산화물 반도체층을 활성층으로 사용한다. 산화물 반도체층은 산화물 반도체 물질로 구성된 층으로서, 누설전류 차단 효과가 우수하고, 다결정 반도체층을 사용하는 트랜지스터에 비해 상대적으로 제조 비용이 저렴하다. 예를 들면, 산화물 반도체층은 IGZO, ZnO, SnO2, Cu2O, NiO, ITZO, 및/또는 IAZO를 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 본 명세서의 일 실시예는 소비전력을 감소시키고 제조 비용을 낮추기 위해 산화물 반도체층을 사용하여 구동 트랜지스터(360)와 적어도 하나 이상의 스위칭 트랜지스터를 구현할 수 있다.
다결정 반도체 물질, 예를 들면, 다결정 실리콘(poly-Si)을 포함하는 다결정 반도체층을 이용하는 트랜지스터는 동작 속도가 빠르고 신뢰성이 우수하다. 다결정 반도체층의 장점을 기초로, 도 2은 스위칭 트랜지스터 중 하나는 다결정 반도체층을 이용하여 제조되는 예를 나타낸다. 나머지 트랜지스터는 산화물 반도체층을 포함하는 트랜지스터로 구성될 수 있다. 그러나 도 2에 도시된 실시예에 한정되는 것은 아니다.
실시예에서, 1개의 구동 트랜지스터(260)와 2개의 스위칭 트랜지스터(230, 240) 중 적어도 일부는 p 타입 트랜지스터로 구현되고 적어도 다른 일부는 n 타입 트랜지스터로 구현될 수 있다. 예를 들어, 구동 트랜지스터(260)는 p 타입이고, 2개의 스위칭 트랜지스터(230, 240) 중 산화물 반도체 층을 포함하는 트랜지스터는 n 타입일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 기판(101)은 적어도 하나의 유기막과 적어도 하나의 무기막이 교대로 적층된 멀티 레이어(multi-layer)로 구성될 수 있다. 예를 들어, 기판(101)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiOx)과 같은 무기막이 서로 교번으로 적층되어 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
도 2를 참조하면, 기판(101) 상에 하부 버퍼층(201)이 형성될 수 있다. 하부 버퍼층(201)은 외부로부터 침투할 수 있는 물질, 예를 들면, 수분을 차단할 수 있다. 하부 버퍼층(201)은 산화실리콘(SiOx)막 등을 복수개 적층하여 사용할 수 있다. 실시예에 따라 하부 버퍼층(201) 상에 투습으로부터 보호하기 위해 제2 버퍼층이 더 형성될 수 있다.
기판(101) 상에 제1 스위칭 트랜지스터(230)가 형성될 수 있다. 제1 스위칭 트랜지스터(230)은 다결정 반도체층을 활성층으로 사용할 수 있다. 제1 스위칭 트랜지스터(230)는 전자 또는 정공이 이동하는 채널을 포함하는 제1 활성층(203)을 포함할 수 있다. 제1 스위칭 트랜지스터(230)는 제1 게이트 전극(206)과 제1 소스 전극(217S) 및 제1 드레인 전극(217D)을 포함할 수 있다.
실시예에서, 제1 활성층(203)은 다결정 반도체 물질로 구성될 수 있다. 제1 활성층(203)은 중앙에 제1 채널 영역(203C)을 구비하고, 제1 채널 영역(203C)을 사이에 두고 제1 소스 영역(203S) 및 제1 드레인 영역(203D)을 구비할 수 있다.
실시예에서, 제1 소스 영역(203S) 및 제1 드레인 영역(203D)은 진성의 다결정 반도체 패턴에 5족 또는 3족의 불순물 이온, 예를 들어 인(P)이나 붕소(B)를 소정의 농도로 도핑하여 도체화시킨 영역을 포함할 수 있다. 제1 채널 영역(203C)은 다결정 반도체 물질이 진성의 상태를 유지하는 것으로 전자나 정공이 이동하는 경로를 제공할 수 있다.
실시예에서, 제1 스위칭 트랜지스터(230)는 제1 활성층(203) 중 제1 채널 영역(203C)과 중첩하는 제1 게이트 전극(206)을 포함할 수 있다. 제1 게이트 전극(206)과 제1 활성층(203) 사이에 제1 게이트 절연층(202)이 배치될 수 있다.
실시예에서, 제1 스위칭 트랜지스터(230)은 제1 게이트 전극(206)이 제1 활성층(203)의 상부에 위치하는 탑 게이트 방식으로 구현될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 이러한 경우, 제1 게이트 전극 물질로 구성되는 제1 커패시터 전극(205)과 제2 스위칭 박막 트랜지스터(240)의 제2 차광층(204)이 하나의 마스크 공정을 통해 형성될 수 있다. 이러한 경우 마스크 공정이 감소할 수 있다.
실시예에서, 제1 게이트 전극(206)은 금속 물질로 구성될 수 있다. 예를 들어 제1 게이트 전극(206)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
실시예에서, 제1 게이트 전극(206) 상에는 제1 층간 절연층(207)이 증착될 수 있다. 제1 층간 절연층(207)은 질화 실리콘(SiNx)으로 구성될 수 있다. 질화 실리콘(SiNx)으로 구성되는 제1 층간 절연층(207)은 수소 입자를 포함할 수 있다. 수소 입자는 제1 활성층(203)을 형성하고 제1 활성층(203) 위에 제1 층간 절연층(207)을 증착한 후 열처리 공정을 진행할 때 제1 층간 절연층(207)에 포함된 수소 입자가 제1 소스 영역(203S) 및 제1 드레인 영역(203D)에 침투하여 다결정 반도체 물질의 전도도를 향상시키고 안정화시키는데 기여할 수 있다. 이를 수소화 공정이라 부를 수 있다.
실시예에서, 제1 스위칭 트랜지스터(230)는 제1 층간 절연층(207) 위에 상부 버퍼층(210), 제2 게이트 절연층(213) 및 제2 층간 절연층(216)을 차례로 더 포함할 수 있다. 제1 스위칭 트랜지스터(230)는 제2 층간 절연층(216) 상에 형성되며 제1 소스 영역(203S) 및 제1 드레인 영역(203D)과 각각 연결되는 제1 소스 전극(217S) 및 제1 드레인 전극(217D)을 포함할 수 있다.
실시예에서, 상부 버퍼층(210)은 다결정 반도체 물질로 구성되는 제1 활성층(203)과 산화물 반도체층으로 구성되는 제2 스위칭 트랜지스터(240)의 제2 활성층(212) 및 구동 트랜지스터(260)의 제3 활성층(211)을 이격시킬 수 있다. 상부 버퍼층(210)은 제2 활성층(212) 및 제3 활성층(211)이 형성되는 기반을 제공할 수 있다.
실시예에서, 제2 층간 절연층(316)은 제2 스위칭 트랜지스터(340)의 제2 게이트 전극(215) 및 구동 트랜지스터(260)의 제3 게이트 전극(214)을 덮는 층간 절연층을 포함할 수 있다. 제2 층간 절연층(216)은 산화물 반도체 물질로 구성되는 제2 활성층(212) 및 제3 활성층(211) 위에 형성되기 때문에 수소 입자를 포함하지 않는 무기막으로 구성될 수 있다.
실시예에서, 제1 소스 전극(217S) 및 제1 드레인 전극(217D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
실시예에서, 제2 스위칭 트랜지스터(240)은 상부 버퍼층(210) 상에 형성되며 제2 산화물 반도체층으로 구성되는 제2 활성층(212), 제2 활성층(212)을 덮는 제2 게이트 절연층(213), 제2 게이트 절연층(213) 상에 형성되는 제2 게이트 전극(215), 제2 게이트 전극(215)을 덮는 제2 층간 절연층(216), 제2 층간 절연층(216)상에 형성되는 제2 소스 전극(218S) 및 제2 드레인 전극(218D)을 포함할 수 있다.
실시예에 따라, 제2 스위칭 트랜지스터(240)은 상부 버퍼층(210)의 하부에 위치하며 제2 활성층(212)과 중첩하는 제2 차광층(204)을 더 포함할 수 있다. 여기서, 제2 차광층(204)은 제1 게이트 전극(206)과 동일한 물질로 구성되며, 제1 게이트 절연층(202)의 상에 형성될 수 있다.
실시예에 따라, 제2 차광층(202)은 제2 게이트 전극(215)과 전기적으로 연결되어 듀얼 게이트를 구성할 수 있다. 제2 스위칭 트랜지스터(240)가 듀얼 게이트 구조를 가지는 경우 제2 채널층(212C)에 흐르는 전류의 흐름이 보다 정밀하게 제어될 수 있고, 표시 장치가 보다 작은 크기로 제작할 수 있어 고해상도의 표시 장치를 구현할 수 있다.
실시예에서, 제2 활성층(212)은 산화물 반도체 물질로 구성되며 불순물이 도핑되지 않은 진성의 제2 채널영역(212C)과 불순물이 도핑되어 도체화된 제2 소스 영역(212S) 및 제2 드레인 영역(212D)을 포함할 수 있다.
실시예에서, 제2 소스 전극(218S) 및 제2 드레인 전극(218D)은 제1 소스 전극(217S) 및 제1 드레인 전극(217D)과 같이 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 제2 소스 전극(218S) 및 제2 드레인 전극(218D)과 제1 소스 전극(217S) 및 제1 드레인 전극(217D)은 제2 층간 절연층(216) 상에서 동일한 물질로 동시에 형성될 수 있다. 이러한 경우 마스크 공정 수가 감소될 수 있다.
실시예에서, 구동 트랜지스터(260)는 상부 버퍼층(110) 위에 형성될 수 있다. 구동 트랜지스터(260)는 제1 산화물 반도체층으로 구성되는 제3 활성층(211)을 포함할 수 있다. 여기서, 제1 산화물 반도체 패턴과 제3 활성층은 실질적으로 같은 것으로 동일한 부호를 사용하여 설명한다.
도 2를 참조하면, 구동 트랜지스터(260)는 상부 버퍼층(210) 상에 제1 산화물 반도체층으로 구성되는 제3 활성층(211)과 제3 활성층(211)을 덮는 제2 게이트 절연층(213)과 제2 게이트 절연층(213) 상에 형성되며 제2 활성층(211)과 중첩하는 제3 게이트 전극(214)과 제3 게이트 전극(214)을 덮는 제2 층간 절연층(216)과 제2 층간 절연층(216) 상에 배치되는 제3 소스 전극(219S) 및 제3 드레인 전극(219D)을 포함할 수 있다.
실시예에 따라, 구동 트랜지스터(260)는 상부 버퍼층(210) 내부에 배치되면서 제3 활성층(211)과 중첩하는 제1 차광층(208)을 더 포함할 수 있다. 제1 차광층(208)은 상부 버퍼층(210)의 내부에 삽입(또는 수용)되는 형태로 구현될 수 있다.
공정적인 특징을 반영하여 제1 차광층(208)이 상부 버퍼층(210) 내부에 배치되는 형태를 설명하면, 제1 차광층(208)은 제1 층간 절연층(207) 상에 배치되는 상부 제1 서브 버퍼층(210a) 위에 형성될 수 있다. 상부 제2 서브 버퍼층(210b)이 제1 차광층(208)을 상부에서 완전히 덮고 상부 제3 서브 버퍼층(210c)이 상부 제2 서브 버퍼층(210b) 상에 형성된다. 예를 들면, 상부 버퍼층(210)은 상부 제1 서브 버퍼층(210a), 상부 제2 서브 버퍼층(210b) 및 상부 제3 서브 버퍼층(210c)이 순차로 적층된 구조이다.
실시예에서, 제1 서브 버퍼층(210a)과 제3 서브 버퍼층(210c)은 산화 실리콘(SiOx)으로 구성될 수 있다. 제1 서브 버퍼층(210a)과 제3 서브 버퍼층(210c)은 수소 입자를 포함하지 않는 산화 실리콘(SiOx)으로 구성됨으로써 수소 입자에 의해 신뢰성이 손상될 수 있는 산화물 반도체층을 활성층으로 사용하는 제2 스위칭 트랜지스터(240) 및 구동 트랜지스터(260)의 기반으로서 기여할 수 있다.
상부 제2 서브 버퍼층(210b)은 수소 입자에 대한 포집능력이 우수한 질화 실리콘(SiNx)로 구성될 수 있다. 제2 서브 버퍼층(210b)은 제1 차광층(208)을 완전히 밀봉하도록 제1 차광층(208)의 상면 및 측면을 모두 감싸도록 형성될 수 있다.
다결정 반도체층을 활성층으로 사용하는 제1 스위칭 트랜지스터(230)의 수소화 공정 시 발생하는 수소 입자는 상부 버퍼층(210)을 통과하여 상부 버퍼층(210) 위에 위치하는 산화물 반도체층의 신뢰성을 손상시킬 수 있다. 예를 들면, 수소 입자가 산화물 반도체층에 침투하면 산화물 반도체층을 포함하는 트랜지스터는 산화물 반도체층이 형성되는 위치에 따라 서로 다른 문턱 전압을 가지게 되거나 채널의 전도도가 달라지는 문제가 발생할 수 있다.
그러나, 상부 버퍼층(210)에 포함되는 질화 실리콘(SiNx)은 산화 실리콘(SiOx)에 비해 수소 입자에 대한 포집 능력이 우수하기 때문에, 수소 입자가 산화물 반도체층에 침투하는 경우 발생하는 구동 트랜지스터(260)의 신뢰성 손상을 방지할 수 있다.
실시예에서 제1 차광층(208)은 수소 입자에 대한 포집 능력이 우수한 티타늄(Ti) 물질을 포함하는 금속층으로 구성될 수 있다. 예를 들어, 제1 차광층(208)은 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금을 포함할 수 있다. 그러나, 이에 한정되지 않고, 티타늄(Ti)을 포함하는 다른 금속층도 가능하다.
여기서, 티타늄(Ti)은 상부 버퍼층(210) 내에 확산하는 수소 입자를 포집하여 수소 입자가 제1 산화물 반도체 패턴(211)에 도달하는 것을 방지할 수 있다. 이러한 경우, 구동 트랜지스터2360)의 제1 차광층(208)이 수소 입자를 포집하는 능력을 가지는 티타늄과 같은 금속층으로 형성되고, 수소 입자에 대한 포집 능력을 가지는 질화 실리콘(SiNx)층으로 제1 차광층(208)이 감싸짐에 의해 수소 입자에 의한 산화물 반도체 패턴의 신뢰성이 확보될 수 있다.
실시예에서, 질화 실리콘(SiNx)을 포함하는 상부 제2 서브 버퍼층(210b)은 상부 제1 서브 버퍼층(210a)처럼 표시 영역의 전체 면에 증착되는 것이 아니라, 제1 차광층2308)만 선택적으로 덮을 수 있도록 제1 서브 버퍼층(210a)의 상면 일부에만 증착될 수 있다. 제2 서브 버퍼층(210b)은 제1 서브 버퍼층(210a)과 다른 물질, 예를 들면, 질화 실리콘(SiNx) 막으로 형성되기 때문에 표시 영역 전체 면에 증착할 경우 막 들뜸이 발생할 수 있는데, 이를 보완하기 위해 제2 서브 버퍼층(210b)은 그 기능상 필요한 제1 차광층(208)이 형성되는 위치에만 선택적으로 형성될 수 있다.
실시예에서, 제1 차광층(208)과 상부 제2 서브 버퍼층(210b)은 그 기능상 제1 산화물 반도체층(211)과 중첩하도록 제1 산화물 반도체층(211)의 수직 하방에 형성될 수 있다. 제1 차광층(208)과 제2 서브 버퍼층(210)은 제1 산화물 반도체층(210)과 완전히 중첩될 수 있도록 제1 산화물 반도체층(211)보다 더 크게 형성될 수 있다.
실시예에서, 구동 트랜지스터(260)의 제3 소스 전극(219S)은 제1 차광층(208)과 전기적으로 연결될 수 있다.
실시예에서, 스토리지 커패시터(250)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광소자에 제공할 수 있다. 스토리지 커패시터(250)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함할 수 있다. 스토리지 커패시터(250)는 제1 게이트 전극(206)과 같은 물질로 동일층 상에 배치되는 제1 커패시터 전극(205)과 제1 차광층(208)과 동일한 물질로 동일층 상에 배치되는 제2 커패시터 전극(209)을 포함할 수 있다. 제1 커패시터 전극(205)과 제2 커패시터 전극(209) 사이에는 제1 층간 절연층(207)과 상부 제1 서브 버퍼층(210a)이 위치할 수 있다. 스토리지 커패시터(250) 중 제1 커패시터 전극(209)은 제3 소스 전극(219S)과 전기적으로 연결될 수 있다.
도 2에서는 스토리지 커패시터(250)가 구동 트랜지스터(260)와 구분되어 일 측에 형성되는 예를 나타내었다. 그러나 이에 제한되는 것은 아니고, 실시예에 따라 스토리지 커패시터(250)는 구동 트랜지스터(260)와 적층되는 형태로 형성될 수 있다. 이러한 경우 제2 커패시터 전극(206)과 연결되는 제3 소스 전극(219S)의 적어도 일부가 생략될 수 있다. 일 예로, 구동 트랜지스터(260)의 제3 게이트 전극(214) 상에 제4 게이트 전극이 더 형성될 수 있다. 이 때 제3 게이트 전극(214)과 제4 게이트 전극은 소정 간격을 두고 이격될 수 있고, 이를 기초로 커패시터가 형성될 수 있다.
실시예에서, 구동소자부(270) 상에는 구동소자부(270)의 상단을 평탄화하는 제1 평탄화층(220) 및 제2 평탄화층(222)이 배치될 수 있다. 제1 평탄화층(220) 및 제2 평탄화층(222)은 폴리이미드나 아크릴 수지와 같은 유기막으로 구성될 수 있다. 그러나 이에 제한되지는 않는다.
제2 평탄화층(222) 위에는 발광소자부(280)가 형성된다. 발광소자부(280)는 애노드 전극으로서 제1 전극(223), 제1 전극(223)과 대응하는 캐소드 전극인 제2 전극(227), 및 제1 전극(223) 및 제2 전극(227) 사이에 개재되는 발광층(225)을 포함한다. 제1 전극(223)은 각 서브 화소마다 형성될 수 있다.
실시예에서, 발광소자부(280)는 제1 평탄화층(220) 상에 형성되는 연결전극(221)을 통해 구동소자부(270)와 연결될 수 있다. 예를 들어, 발광소자부(280)의 제1 전극(223)과 구동소자부(270)를 구성하는 구동 트랜지스터(260)의 제3 드레인 전극(219D)이 연결전극(221)에 의해 서로 연결될 수 있다.
실시예에서, 제1 전극(223)은 제2 평탄화층(222)을 관통하는 컨택홀(CH1)을 통해 노출된 연결전극(221)과 접속될 수 있다. 또한 연결전극(221)은 제1 평탄화층(220)을 관통하는 컨택홀(CH2)을 통해 노출된 제3 드레인 전극(219D)과 접속될 수 있다.
제1 전극(223)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 제1 전극(223)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 발광층(225)은 제1 전극(223) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성될 수 있다. 뱅크층(224)은 각 서브 화소의 제1 전극(223)을 노출시킬 수 있으며, 화소정의막일 수 있다. 실시예에 따라, 뱅크층(224)은 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질, 예를 들어, 블랙으로 형성될 수 있다. 이 경우, 뱅크층(224)은 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 뱅크층(224) 상에는 스페이서(226)가 배치될 수 있다.
실시예에서, 캐소드 전극인 제2 전극(227)은 발광층(225)을 사이에 두고 제1 전극(223)과 대향하며 발광층(225)의 상부면 및 측면 상에 형성된다. 제2 전극(227)은 액티브 영역 전체 면에 일체로 형성될 수 있다. 제2 전극(227)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전막으로 이루어질 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 제2 전극(227) 상에는 수분 침투를 억제하는 봉지부(228)가 더 배치될 수 있다. 봉지부(228)는 차례로 적층되는 제1 무기 봉지층(228a), 제2 유기 봉지층(228b), 및 제3 무기 봉지층(228c)을 포함할 수 있다.
봉지부(228)의 제1 무기 봉지층(228a) 및 제3 무기 봉지층(228c)은 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(228)의 제2 유기 봉지층(228b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널
200: 타이밍 제어회로
300: 데이터 드라이버
401: 제1 게이트 드라이버
402: 제2 게이트 드라이버

Claims (15)

  1. 표시 패널에 복수의 화소가 배치되고,
    상기 복수의 화소 각각은,
    구동 전류에 의해 발광하는 유기 발광 소자;
    상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 제1 트랜지스터; 및
    상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터를 포함하고,
    상기 화소에 상기 데이터 전압을 프로그래밍하는 리프레시 프레임을 포함하는 프레임을 포함하고,
    상기 리프레시 프레임은 샘플링 기간, 및 홀딩 기간을 포함하고,
    상기 화소들은 홀수번째 화소행, 및 짝수번째 화소행을 구성하고,
    상기 홀수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 홀수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 홀수번째 제2 스캔 신호가 인가되고,
    상기 짝수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 짝수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 짝수번째 제2 스캔 신호가 인가되고,
    홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는,
    짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이한 표시 장치.
  2. 제1 항에 있어서,
    상기 리프레시 프레임은 에미션 기간을 더 포함하고, 상기 에미션 기간 동안, 상기 유기 발광 소자에 상기 구동 전류가 흘러, 상기 유기 발광 소자는 발광하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 리프레시 프레임은 상기 샘플링 기간 전의 기간인 이니셜 기간을 더 포함하고, 상기 이니셜 기간동안 상기 제2 노드 또는 상기 제3 노드는 상기 초기화 전압으로 초기화되는 표시 장치.
  4. 제3 항에 있어서,
    상기 이니셜 기간에서 상기 제1 트랜지스터의 게이트 전극에는 제1 스캔 신호가 인가되는 표시 장치.
  5. 제4 항에 있어서,
    상기 홀딩 기간은 상기 샘플링 기간과 상기 에미션 기간 사이의 기간인 표시 장치.
  6. 제4 항에 있어서,
    상기 홀수번째 화소행의 상기 화소의 홀딩 기간은 상기 홀수번째 화소행의 상기 샘플링 기간과 상기 제1 스캔 신호의 턴-오프까지의 기간인 표시 장치.
  7. 제4 항에 있어서,
    상기 짝수번째 화소행의 상기 화소의 홀딩 기간은 상기 짝수번째 화소행의 상기 샘플링 기간과 상기 제1 스캔 신호의 턴-오프까지의 기간인 표시 장치.
  8. 제1 항에 있어서,
    홀수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이는, 짝수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 상이한 표시 장치.
  9. 제8 항에 있어서,
    홀수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는 짝수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 동일한 표시 장치.
  10. 제8 항에 있어서,
    짝수번째 상기 프레임에서의 상기 홀수번째 화소행의 상기 화소의 홀딩 기간의 길이는 홀수번째 상기 프레임에서의 상기 짝수번째 화소행의 상기 화소의 홀딩 기간의 길이와 동일한 표시 장치.
  11. 표시 패널에 복수의 화소가 배치되고,
    상기 복수의 화소 각각은,
    구동 전류에 의해 발광하는 유기 발광 소자;
    상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 제1 트랜지스터; 및
    상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터를 포함하고,
    상기 화소에 상기 데이터 전압을 프로그래밍하는 리프레시 프레임을 포함하는 프레임을 포함하고,
    상기 리프레시 프레임은 샘플링 기간, 및 홀딩 기간을 포함하고,
    상기 화소들은 홀수번째 화소행, 및 짝수번째 화소행을 구성하고,
    상기 홀수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 홀수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 홀수번째 제2 스캔 신호가 인가되고,
    상기 짝수번째 화소행의 상기 화소의 상기 샘플링 기간에서 상기 짝수번째 화소행의 상기 화소의 상기 제2 트랜지스터의 게이트 전극에는 짝수번째 제2 스캔 신호가 인가되고,
    홀수번째 상기 프레임의 상기 샘플링 기간에서, 상기 홀수번째 제2 스캔 신호 또는 상기 짝수번째 제2 스캔 신호 중 어느 하나가 먼저 인가되고,
    짝수번째 상기 프레임의 상기 샘플링 기간에서, 상기 홀수번째 제2 스캔 신호 또는 상기 짝수번째 제2 스캔 신호 중 다른 하나가 먼저 인가되는 표시 장치.
  12. 제11 항에 있어서,
    상기 리프레시 프레임은 에미션 기간을 더 포함하고, 상기 에미션 기간 동안, 상기 유기 발광 소자에 상기 구동 전류가 흘러, 상기 유기 발광 소자는 발광하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 리프레시 프레임은 상기 샘플링 기간 전의 기간인 이니셜 기간을 더 포함하고, 상기 이니셜 기간동안 상기 제2 노드 또는 상기 제3 노드는 상기 초기화 전압으로 초기화되는 표시 장치.
  14. 제13 항에 있어서,
    상기 이니셜 기간에서 상기 제1 트랜지스터의 게이트 전극에는 제1 스캔 신호가 인가되는 표시 장치.
  15. 제14 항에 있어서,
    상기 홀딩 기간은 상기 샘플링 기간과 상기 에미션 기간 사이의 기간인 표시 장치.
KR1020220178144A 2022-12-19 표시 장치 KR20240095971A (ko)

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