KR20240088531A

KR20240088531A - Memory device having asymmetric page buffer array architecture

Info

Publication number: KR20240088531A
Application number: KR1020230040759A
Authority: KR
Inventors: 추교수; 변대석
Original assignee: 삼성전자주식회사
Priority date: 2022-12-13
Filing date: 2023-03-28
Publication date: 2024-06-20

Abstract

비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치들이 개시된다. 메모리 장치는 복수의 메모리 플레인들 각각이 셀 어레이 구조물에 포함된 메모리 셀 어레이, 및 셀 어레이 구조물과 수직 방향으로 오버랩되어 있는 주변 회로 구조물에 포함된 로우 디코더 어레이 및 페이지 버퍼 어레이를 포함하도록 구성된다. 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역에 매립하여 배치된다. 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들은 제1 페이지 버퍼 어레이에 연결되고 상기 일부 영역 이외의 나머지 비트 라인들은 제2 페이지 버퍼 어레이에 연결되도록 분리 배치된다.Memory devices having an asymmetric page buffer array architecture are disclosed. The memory device is configured to include a memory cell array in which each of the plurality of memory planes is included in a cell array structure, and a row decoder array and a page buffer array included in a peripheral circuit structure that overlaps the cell array structure in a vertical direction. The row decoder array is disposed in an area that vertically overlaps the word line step area of the cell array structure and a portion of the memory cell array adjacent to the word line step area. The page buffer array is arranged separately so that bit lines in a partial area of the memory cell array in which the row decoder array is embedded are connected to the first page buffer array, and bit lines remaining outside the partial area are connected to the second page buffer array.

Description

비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치 {Memory device having asymmetric page buffer array architecture}Memory device having asymmetric page buffer array architecture}

본 발명은 반도체 메모리 장치들에 관한 것으로서, 더욱 상세하게는 메모리 칩 사이즈를 줄이기 위한 비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치에 관한 것이다.The present invention relates to semiconductor memory devices, and more specifically, to a memory device having an asymmetric page buffer array architecture to reduce memory chip size.

정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다. 메모리 장치의 저장 용량 및 집적도를 향상시키기 위하여, 메모리 셀들을 3차원 구조로 적층하는 불휘발성 메모리 장치, 예컨대 3D 낸드 플래시 메모리가 연구되고 있다.As information and communication devices become more multi-functional, there is a demand for higher capacity and higher integration of memory devices. As the size of memory cells is reduced for high integration, operation circuits and/or wiring structures included in the memory device for operation and electrical connection are becoming more complex. Accordingly, there is a demand for a memory device that improves the degree of integration of the memory device and has excellent electrical characteristics. In order to improve the storage capacity and integration of memory devices, non-volatile memory devices that stack memory cells in a three-dimensional structure, such as 3D NAND flash memory, are being studied.

3D 낸드 플래시 메모리에서, 메모리 블록의 대용량화 추세에 따라 기판에 대해 수직 방향으로 적층되는 워드 라인들의 개수가 증가할 수 있다. 워드 라인들에 연결되는 로우 디코더는 적층되는 워드 라인들의 수에 따라 그 면적이 커질 수 있다. 로우 디코더의 면적은 3D 낸드 플래시 메모리의 칩 사이즈를 결정하는데 주요 인자이다. 메모리 칩이 장착되는 패키지 사이즈, 예컨대 패키지의 X 방향 길이에 맞게 메모리 칩의 X 방향 길이가 결정되는데, 이에 따라 로우 디코더 면적이 제한될 수 있다. 이 때 제한된 로우 디코더 면적에 의해 적층되는 워드 라인들의 개수가 제한될 수 있는데, 이로 인해 메모리 블록의 대용량화가 제한되는 문제점이 발생할 수 있다.In 3D NAND flash memory, the number of word lines stacked perpendicular to the substrate may increase as the capacity of memory blocks increases. The area of the row decoder connected to the word lines may increase depending on the number of word lines stacked. The area of the row decoder is a major factor in determining the chip size of 3D NAND flash memory. The X-direction length of the memory chip is determined according to the size of the package in which the memory chip is mounted, for example, the X-direction length of the package, and accordingly, the row decoder area may be limited. At this time, the number of word lines stacked may be limited due to the limited row decoder area, which may result in a problem that limits the capacity of the memory block.

본 발명의 목적은 메모리 블록의 대용량화에 맞추어 적층되는 워드 라인들의 개수가 제한되지 않도록 하면서도 메모리 칩 사이즈를 줄이기 위하여 비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치들을 제공하는 데 있다.The purpose of the present invention is to provide memory devices with an asymmetric page buffer array architecture to reduce the size of a memory chip while not limiting the number of word lines stacked in accordance with the increase in capacity of memory blocks.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.A memory device according to embodiments of the present invention includes a memory cell array including non-volatile memory cells, and a plurality of word lines extending in a first horizontal direction connected to the non-volatile memory cells included in the memory cell array. a row decoder array, and a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in a second horizontal direction intersecting the first horizontal direction. memory planes; a peripheral circuit structure including the row decoder array and the page buffer array for each of the plurality of memory planes; and a cell array structure overlapping the peripheral circuit structure in a vertical direction with the peripheral circuit structure, wherein the cell array structure is electrically connected to the memory cell array of each of the plurality of memory planes and to the plurality of word lines. For proper connection, the plurality of word lines include word line step regions extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction, and each of the plurality of memory planes In the page buffer array, the page buffer array is connected to bit lines of a portion of the memory cell array that overlaps a portion of the row decoder array in the vertical direction, and the page buffer array is connected to remaining bit lines other than the portion of the array. are placed separately.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 일측 에지에 배치되고; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.A memory device according to embodiments of the present invention includes a memory cell array including non-volatile memory cells, and a plurality of word lines extending in a first horizontal direction connected to the non-volatile memory cells included in the memory cell array. a row decoder array, and a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in a second horizontal direction intersecting the first horizontal direction. memory planes; a peripheral circuit structure including the row decoder array and the page buffer array of each of the plurality of memory planes, the row decoder array being disposed at one edge of the peripheral circuit structure; and a cell array structure overlapping the peripheral circuit structure in a vertical direction with the peripheral circuit structure, wherein the cell array structure is electrically connected to the memory cell array of each of the plurality of memory planes and the plurality of word lines. For proper connection, the plurality of word lines include word line step regions extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction, and each of the plurality of memory planes In the page buffer array, the page buffer array is connected to bit lines of a portion of the memory cell array that overlaps a portion of the row decoder array in the vertical direction, and the page buffer array is connected to remaining bit lines other than the portion of the array. are placed separately.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향의 양측에 배치되고, 상기 페이지 버퍼 어레이는 상기 주변 회로 구조물의 상기 제2 수평 방향의 양측에 배치되고; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.A memory device according to embodiments of the present invention includes a memory cell array including non-volatile memory cells, and a plurality of word lines extending in a first horizontal direction connected to the non-volatile memory cells included in the memory cell array. a row decoder array, and a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in a second horizontal direction intersecting the first horizontal direction. memory planes; A peripheral circuit structure including the row decoder array and the page buffer array of each of the plurality of memory planes, the row decoder array being disposed on both sides of the peripheral circuit structure in the first horizontal direction, and the page buffer array disposed on both sides of the peripheral circuit structure in the second horizontal direction; and a cell array structure overlapping the peripheral circuit structure in a vertical direction with the peripheral circuit structure, wherein the cell array structure is electrically connected to the memory cell array of each of the plurality of memory planes and to the plurality of word lines. For proper connection, the plurality of word lines include word line step regions extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction, and each of the plurality of memory planes In the page buffer array, the page buffer array is connected to bit lines of a portion of the memory cell array that overlaps a portion of the row decoder array in the vertical direction, and the page buffer array is connected to remaining bit lines other than the portion of the array. are placed separately.

본 발명의 메모리 장치는, 복수의 메모리 플레인들 각각에 연결되는 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역의 주변 회로 구조물에 매립하여 배치하고, 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 제1 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 제2 페이지 버퍼 어레이로 분리하여 비대칭적으로 주변 회로 구조물에 배치함으로써, 메모리 칩 사이즈를 줄일 수 있다. 또한, 셀 어레이 구조물에 적층되는 워드 라인들의 개수가 증가되더라도 워드 라인 계단 영역 및 메모리 셀 어레이의 일부 영역에 매립되는 로우 디코더 어레이는 메모리 칩 사이즈에 영향을 주지 않고 오히려 줄일 수 있기 때문에, 메모리 블록의 대용량화를 제공할 수 있다.In the memory device of the present invention, the row decoder array connected to each of the plurality of memory planes is located around the word line staircase area of the cell array structure and the area vertically overlapping with a portion of the memory cell array adjacent to the word line staircase area. It is disposed embedded in a circuit structure, and the page buffer array includes a first page buffer array to which bit lines of a portion of the memory cell array in which the row decoder array is embedded are connected, and a second page to which bit lines of the remaining portions of the portion of the memory cell array are connected. By separating them into a buffer array and asymmetrically placing them on the surrounding circuit structures, the memory chip size can be reduced. In addition, even if the number of word lines stacked on the cell array structure increases, the row decoder array embedded in the word line step area and some areas of the memory cell array does not affect the memory chip size and can actually be reduced, so the size of the memory block Large capacity can be provided.

도 1은 본 발명의 예시적인 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치 구조를 개략적으로 설명하는 도면이다.
도 3은 도 1의 메모리 셀 어레이의 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도를 설명하는 도면이다.
도 4는 도 1의 로우 디코더 어레이에 포함되는 로우 디코더를 설명하는 도면이다.
도 5a 및 도 5b는 도 1의 페이지 버퍼 어레이에 포함되는 페이지 버퍼를 설명하는 도면들이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 메모리 장치의 일부 단면도를 설명하는 도면이다.
도 7은 도 1의 메모리 장치의 평면도를 설명하는 도면이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다.
도 13은 본 발명의 실시예들에 따른 메모리 장치의 일부 단면도를 설명하는 도면이다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다.
도 19는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템의 블록 다이어그램이다.1 is a block diagram illustrating a memory system including a memory device according to example embodiments of the present invention.
FIG. 2 is a diagram schematically explaining the structure of the memory device of FIG. 1.
FIG. 3 is a diagram illustrating an equivalent circuit diagram of a vertical NAND flash memory device having a vertical channel structure of the memory cell array of FIG. 1.
FIG. 4 is a diagram illustrating a row decoder included in the row decoder array of FIG. 1.
FIGS. 5A and 5B are diagrams illustrating page buffers included in the page buffer array of FIG. 1 .
FIG. 6 is a diagram illustrating a partial cross-sectional view of a memory device according to embodiments of the present invention.
FIG. 7 is a diagram illustrating a top view of the memory device of FIG. 1.
8 to 11 are diagrams illustrating memory devices according to embodiments of the present invention.
FIG. 13 is a diagram illustrating a partial cross-sectional view of a memory device according to embodiments of the present invention.
14 to 18 are diagrams illustrating memory devices according to embodiments of the present invention.
Figure 19 is a cross-sectional view of a memory device with a B-VNAND structure, according to an embodiment of the present disclosure.
Figure 20 is a block diagram showing an example of applying a memory device according to embodiments of the present disclosure to an SSD system.
Figure 21 is a block diagram of a system for explaining an electronic device including a memory device according to embodiments of the present invention.

도 1은 본 발명의 예시적인 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.1 is a block diagram illustrating a memory system including a memory device according to example embodiments of the present invention.

도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110) 및 적어도 하나의 메모리 장치(120)를 포함할 수 있다. 메모리 시스템(100)은 개인용 컴퓨터, 서버, 데이터 센터, 스마트폰, 태블릿 PC, 자율주행 자동차, 휴대용 게임 콘솔, 웨어러블 기기 등과 같은 전자 장치들에 포함되거나 장착될 수 있다. 예를 들어, 메모리 시스템(100)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.Referring to FIG. 1 , the memory system 100 may include a memory controller 110 and at least one memory device 120. The memory system 100 may be included in or installed in electronic devices such as personal computers, servers, data centers, smartphones, tablet PCs, self-driving cars, portable game consoles, wearable devices, etc. For example, the memory system 100 may be implemented as a storage device such as a solid state drive (SSD).

메모리 콘트롤러(110)는 메모리 장치(120)의 전반적인 동작을 제어할 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)로 제어 신호(CTRL), 커맨드(CMD), 및/또는 어드레스(ADDR)를 제공하여 메모리 장치(120)를 제어할 수 있다. 예시적인 실시예에서, 메모리 콘트롤러(110)는 외부의 호스트로부터의 요청에 응답하여 메모리 장치(120)가 데이터(DATA)를 저장하거나 또는 데이터(DATA)를 출력하도록 메모리 장치(120)를 제어할 수 있다.The memory controller 110 can control the overall operation of the memory device 120. The memory controller 110 may control the memory device 120 by providing a control signal (CTRL), a command (CMD), and/or an address (ADDR) to the memory device 120 . In an exemplary embodiment, the memory controller 110 controls the memory device 120 to store data (DATA) or output data (DATA) in response to a request from an external host. You can.

메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 동작할 수 있다. 메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 저장된 데이터(DATA)를 출력하거나, 또는 메모리 콘트롤러(110)로부터 제공된 데이터(DATA)를 저장할 수 있다. 메모리 장치(120)는 불휘발성 메모리 장치일 수 있고, 이하에서 메모리 장치(120)는 불휘발성 메모리 장치를 지칭하기로 한다.The memory device 120 may operate under the control of the memory controller 110. The memory device 120 may output stored data (DATA) under control of the memory controller 110 or may store data (DATA) provided from the memory controller 110. The memory device 120 may be a non-volatile memory device, and hereinafter, the memory device 120 will refer to a non-volatile memory device.

메모리 장치(120)는 다수의 메모리 플레인(121~124, 이하, "플레인")을 포함할 수 있다. 본 실시예에서는 메모리 장치(120)가 4 플레인들이 도시되어 있으나, 이에 제한되지 않고 다양한 수 (예, 2, 6 또는 그 이상)의 플레인들이 있을 것이다. 제1 내지 제4 플레인(121~124)은 서로 독립적으로 동작할 수 있다. 실시예에 따라, 메모리 콘트롤러(110)는 메모리 시스템(100)의 병렬 처리 성능을 향상시키기 위해 제1 내지 제4 플레인(121~124) 각각에 포함된 메모리 블록들을 논리적으로 연결하여 제1 내지 제4 플레인(121~124)을 병렬로 억세스할 수 있다. 예시적으로, 8 플레인, 4KB의 페이지 사이즈 구조에서 고성능 직렬(sequential) 기입 및 독출을 위해 32KB 단위로 데이터 기입 및 독출을 수행할 수 있다. 4KB 데이터만 독출하거나 기입하는 경우에는 특정 플레인만 인에이블하여 4KB 랜덤 독출 및 기입을 수행할 수 있다. 메모리 장치(120)는 시스템 응용에 따라서 고대역폭 직렬 (high bandwidth sequential) 독출 또는 기입 동작인지, 랜덤 독출 또는 기입 동작이냐에 따라서 메모리 장치(120)의 내부 구성을 다르게 가져갈 수 있다.The memory device 120 may include a plurality of memory planes 121 to 124 (hereinafter referred to as “planes”). In this embodiment, the memory device 120 is shown with 4 planes, but is not limited thereto and may have various numbers (eg, 2, 6, or more) of planes. The first to fourth planes 121 to 124 may operate independently from each other. Depending on the embodiment, the memory controller 110 logically connects the memory blocks included in each of the first to fourth planes 121 to 124 to improve the parallel processing performance of the memory system 100. 4 planes (121~124) can be accessed in parallel. For example, in an 8-plane, 4KB page size structure, data writing and reading can be performed in 32KB units for high-performance sequential writing and reading. When reading or writing only 4KB data, 4KB random reading and writing can be performed by enabling only a specific plane. The memory device 120 may have a different internal configuration depending on whether it is a high bandwidth sequential read or write operation or a random read or write operation depending on the system application.

제1 내지 제4 플레인(121~124) 각각은 메모리 셀 어레이(MCA) 및 주변 회로(PERICKT)를 포함할 수 있고, 주변 회로(PERICKT)는 로우 디코더 어레이(X-DEC) 및 페이지 버퍼 어레이(P/B)를 포함할 수 있다. 도시되지는 않았으나, 다수의 플레인(121~124) 각각의 주변 회로(PERICKT)는 제어 로직 회로, 전압 생성부, 데이터 입출력 회로, 입출력 인터페이스, 온도 센서, 커맨드 디코더 등을 더 포함할 수 있다. 제어 로직 회로는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(MCA)에 데이터를 프로그램하거나, 메모리 셀 어레이(MCA)로부터 데이터를 독출하거나, 또는 메모리 셀 어레이(MCA)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 생성할 수 있다. 예를 들어, 제어 로직 회로는 로우 어드레스 및 칼럼 어드레스를 출력할 수 있다. 이로써, 제어 로직 회로는 메모리 장치(120) 내의 각종 동작을 전반적으로 제어할 수 있다.Each of the first to fourth planes 121 to 124 may include a memory cell array (MCA) and a peripheral circuit (PERICKT), and the peripheral circuit (PERICKT) includes a row decoder array (X-DEC) and a page buffer array ( P/B) may be included. Although not shown, the peripheral circuit (PERICKT) of each of the plurality of planes 121 to 124 may further include a control logic circuit, a voltage generator, a data input/output circuit, an input/output interface, a temperature sensor, and a command decoder. The control logic circuit programs data into the memory cell array (MCA), reads data from the memory cell array (MCA), or programs data into the memory cell array (MCA) based on the command (CMD), address (ADDR), and control signal (CTRL). Various control signals can be generated to erase data stored in the array (MCA). For example, the control logic circuit can output a row address and a column address. Accordingly, the control logic circuit can generally control various operations within the memory device 120.

메모리 셀 어레이(MCA)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다(n은 양의 정수). 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(MCA)는 비트 라인들(BL)을 통해 페이지 버퍼 어레이(P/G)에 연결될 수 있고(도 5), 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더 어레이(X-DEC)에 연결될 수 있다(도 4). 메모리 셀 어레이(MCA)에서, 복수의 메모리 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.The memory cell array MCA may include a plurality of memory blocks BLK1 to BLKn (n is a positive integer). Each of the memory blocks BLK1 to BLKn may include a plurality of memory cells. The memory cell array (MCA) may be connected to the page buffer array (P/G) through bit lines (BL) (Figure 5), word lines (WL), string select lines (SSL), and ground select lines. It can be connected to the row decoder array (X-DEC) via (GSL) (Figure 4). In the memory cell array (MCA), a plurality of memory cells included in the plurality of memory blocks (BLK1, BLK2, ..., BLKn) may be flash memory cells. Hereinafter, embodiments of the present disclosure will be described in detail by taking the case where a plurality of memory cells are NAND flash memory cells as an example. However, the present invention is not limited thereto, and in some embodiments, the plurality of memory cells may be resistive memory cells such as resistive RAM (ReRAM), phase change RAM (PRAM), or magnetic RAM (MRAM).

일 실시예에서, 메모리 셀 어레이(MCA)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링(또는 셀 스트링 또는 메모리 스택)들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3, 도 6 및 도 13을 참조하여 설명하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(MCA)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.In one embodiment, a memory cell array (MCA) may include a three-dimensional memory cell array, and the three-dimensional memory cell array may include a plurality of NAND strings (or cell strings or memory stacks), and each NAND string may include memory cells each connected to word lines vertically stacked on a substrate, which will be described with reference to FIGS. 3, 6, and 13. US Patent Publication No. 7,679,133, US Patent Publication No. 8,553,466, US Patent Publication No. 8,654,587, US Patent Publication No. 8,559,235, and US Patent Application Publication No. 2011/0233648 have multiple three-dimensional memory arrays. Those detailing suitable configurations for a three-dimensional memory array organized in levels and with word lines and/or bit lines shared between the levels, which are incorporated herein by reference. However, the present invention is not limited thereto, and in some embodiments, the memory cell array (MCA) may include a two-dimensional memory cell array, and the two-dimensional memory cell array may include a plurality of NANDs arranged along row and column directions. Can contain strings.

로우 디코더 어레이(X-DEC)는 복수의 로우 디코더들(예, 도 4의 DEC)을 포함할 수 있고, 복수의 로우 디코더들(DEC)은 제어 로직 회로에서 제공되는 로우 어드레스에 응답하여 복수의 메모리 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(DEC)는 선택된 메모리 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.The row decoder array (X-DEC) may include a plurality of row decoders (e.g., DEC in FIG. 4), and the plurality of row decoders (DEC) may generate a plurality of row decoders in response to a row address provided from the control logic circuit. At least one of the memory blocks (BLK1, BLK2, ..., BLKn) can be selected, and the word line (WL), string select line (SSL), and ground select line (GSL) of the selected memory block can be selected. The row decoder (DEC) can deliver a voltage for performing a memory operation to the word line (WL) of the selected memory block.

페이지 버퍼 어레이(P/B)는 복수의 페이지 버퍼들(예, 도 5의 PB1~PB8, 이하 "PB"로 지칭함)을 포함할 수 있고, 복수의 페이지 버퍼들(PB)은 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(PB)는 제어 로직 회로에서 제공되는 칼럼 어드레스에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(PB)는 선택된 비트 라인으로 프로그램될 데이터(DATA)에 대응하는 프로그램 비트 라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼(PB)는 선택된 비트 라인을 통해 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(PB)는 프로그램될 데이터(DATA)를 임시 저장하거나 메모리 셀로부터 독출된 데이터(DATA)를 임시 저장하도록 구성될 수 있다.The page buffer array (P/B) may include a plurality of page buffers (e.g., PB1 to PB8 in FIG. 5, hereinafter referred to as “PB”), and the plurality of page buffers (PB) may include bit lines ( BL) can be connected to each memory cell. The page buffer PB may select at least one bit line among the bit lines BL in response to a column address provided from the control logic circuit. For example, during a program operation, the page buffer PB may apply the program bit line voltage corresponding to the data DATA to be programmed to the selected bit line. During a read operation, the page buffer (PB) can detect data (DATA) stored in the memory cell by detecting current or voltage through the selected bit line. The page buffer (PB) may be configured to temporarily store data (DATA) to be programmed or to temporarily store data (DATA) read from a memory cell.

도 2 내지 도 6은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 도 2는 도 1의 메모리 장치 구조를 개략적으로 나타낸다. 도 3에는 도 1의 메모리 셀 어레이(MCA)의 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 4는 도 1의 로우 디코더 어레이(X-DEC)에 포함되는 로우 디코더(DEC)를 설명하는 도면이다. 도 5a 및 도 5b는 도 1의 페이지 버퍼 어레이(P/B)에 포함되는 페이지 버퍼(PB)를 설명하는 도면들이다. 도 6은 도 1의 메모리 장치(120)의 일부 단면도를 나타낸다. 도 7은 도 1의 메모리 장치(120)의 평면도를 설명하는 도면이다.2 to 6 are diagrams illustrating memory devices according to embodiments of the present invention. FIG. 2 schematically shows the structure of the memory device of FIG. 1. FIG. 3 illustrates an equivalent circuit diagram of a vertical NAND flash memory device having a vertical channel structure of the memory cell array (MCA) of FIG. 1. FIG. 4 is a diagram illustrating a row decoder (DEC) included in the row decoder array (X-DEC) of FIG. 1. FIGS. 5A and 5B are diagrams explaining the page buffer (PB) included in the page buffer array (P/B) of FIG. 1. FIG. 6 shows a partial cross-sectional view of the memory device 120 of FIG. 1 . FIG. 7 is a diagram illustrating a top view of the memory device 120 of FIG. 1 .

도 2를 참조하면, 메모리 장치(120)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 제1 내지 제4 플레인(121~124) 각각의 메모리 셀 어레이(MCA(1), MCA(2), MCA(3), MCA(4))를 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 제1 내지 제4 플레인(121~124)의 로우 디코더 어레이(X-DEC) 및 페이지 버퍼 어레이(P/B)를 포함할 수 있다. 셀 어레이 구조물(CAS)은 복수의 메모리 셀 블록(BLK1, BLK2, ??, BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ??, BLKn)은 각각 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 이하의 실시예들에서, 설명의 편의를 위하여, 제1 플레인(121)의 메모리 셀 어레이(MCA)와 MCA(1) 용어는 혼용되어 사용 가능할 것이다. 또한, 제2 플레인(122)의 메모리 셀 어레이(MCA)와 MCA(2) 용어, 제3 플레인(123)의 메모리 셀 어레이(MCA)와 MCA(3) 용어, 그리고 제4 플레인(124)의 메모리 셀 어레이(MCA)와 MCA(4) 용어는 혼용되어 사용 가능할 것이다. 로우 디코더 어레이(X-DEC)와 X-DEC 용어, 그리고 페이지 버퍼 어레이(P/B)와 P/B 용어는 혼용되어 사용 가능할 것이다.Referring to FIG. 2 , the memory device 120 includes a cell array structure (CAS) and a peripheral circuit structure (PCS) that overlap each other in the vertical direction (Z direction). The cell array structure (CAS) is a memory cell array (MCA(1), MCA(2), MCA(3), MCA(4)) of each of the first to fourth planes 121 to 124 described with reference to FIG. may include. The peripheral circuit structure (PCS) may include a row decoder array (X-DEC) and a page buffer array (P/B) of the first to fourth planes 121 to 124 described with reference to FIG. 1 . The cell array structure (CAS) may include a plurality of memory cell blocks (BLK1, BLK2, ??, BLKn). Each of the plurality of memory cell blocks (BLK1, BLK2, ??, BLKn) may include memory cells arranged three-dimensionally. In the following embodiments, for convenience of explanation, the terms memory cell array (MCA) and MCA (1) of the first plane 121 may be used interchangeably. In addition, the memory cell array (MCA) and MCA (2) terms of the second plane 122, the memory cell array (MCA) and MCA (3) terms of the third plane 123, and the terms of the fourth plane 124 The terms memory cell array (MCA) and MCA(4) may be used interchangeably. The terms row decoder array (X-DEC) and X-DEC, and the terms page buffer array (P/B) and P/B may be used interchangeably.

도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 스택(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, ??, BLm, m은 양의 정수), 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn, n은 양의 정수), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, ??, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 스택(MS)이 형성될 수 있다. 이하의 실시예들에서, 설명의 편의를 위하여 메모리 스택(MS)은 셀 스트링(CS, 도 5a) 또는 낸드 스트링으로 지칭될 수 있다.Referring to FIG. 3, the memory cell array (MCA) may include a plurality of memory stacks (MS). The memory cell array (MCA) includes a plurality of bit lines (BL: BL1, BL2, ??, BLm, m is a positive integer), a plurality of word lines (WL: WL1, WL2, ??, WLn-1, WLn, n is a positive integer), at least one string select line (SSL), at least one ground select line (GSL), and a common source line (CSL). A plurality of memory stacks (MS) may be formed between the plurality of bit lines (BL: BL1, BL2, ??, BLm) and the common source line (CSL). In the following embodiments, for convenience of explanation, the memory stack MS may be referred to as a cell string CS (FIG. 5A) or a NAND string.

복수의 메모리 스택(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, ??, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn)에 연결될 수 있다. Each of the plurality of memory stacks (MS) may include a string select transistor (SST), a ground select transistor (GST), and a plurality of memory cell transistors (MC1, MC2, ??, MCn-1, and MCn). The drain area of the string select transistor (SST) may be connected to the bit lines (BL: BL1, BL2, ??, BLm), and the source area of the ground select transistor (GST) may be connected to the common source line (CSL). The common source line (CSL) may be an area where the source regions of a plurality of ground selection transistors (GST) are commonly connected. The string select transistor (SST) may be connected to the string select line (SSL), and the ground select transistor (GST) may be connected to the ground select line (GSL). A plurality of memory cell transistors (MC1, MC2, ??, MCn-1, MCn) may be connected to a plurality of word lines (WL: WL1, WL2, ??, WLn-1, WLn), respectively.

도 4를 참조하면, 로우 디코더 어레이(X-DEC)에 포함되는 로우 디코더(DEC)가 제1 및 제2 메모리 블록들(BLK1, BLK2)에 공유됨을 보여준다. 도 4의 로우 디코더(DEC)는 2 메모리 블록을 공유하는 단위 로우 디코더 회로로서 설명될 것이다. 로우 디코더(DEC)는 제1 및 제2 메모리 블록(BLK1, BLK2)에 각각 대응하는 패스 트랜지스터 회로(11, 12)를 포함할 수 있다. 패스 트랜지스터 회로(11)는 복수의 패스 트랜지스터들(2111 내지 2116)을 포함할 수 있고, 패스 트랜지스터 회로(12)는 복수의 패스 트랜지스터들(2121 내지 2126)을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK1, BLK2)은 서로 인접하게 배치될 수 있고, 제1 및 제2 메모리 블록들(BLK1, BLK2) 각각은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다.Referring to FIG. 4, it shows that the row decoder (DEC) included in the row decoder array (X-DEC) is shared by the first and second memory blocks (BLK1 and BLK2). The row decoder (DEC) in Figure 4 will be described as a unit row decoder circuit sharing two memory blocks. The row decoder DEC may include pass transistor circuits 11 and 12 corresponding to the first and second memory blocks BLK1 and BLK2, respectively. The pass transistor circuit 11 may include a plurality of pass transistors 2111 to 2116, and the pass transistor circuit 12 may include a plurality of pass transistors 2121 to 2126. The first and second memory blocks BLK1 and BLK2 may be disposed adjacent to each other, and each of the first and second memory blocks BLK1 and BLK2 may include a ground selection line GSL and a plurality of word lines ( WL1 to WLn) and a string selection line (SSL).

로우 디코더(DEC)는 블록 디코더(21) 및 구동 신호 라인 디코더(22)를 더 포함할 수 있다. 블록 디코더(21)는 제1 블록 선택 신호(BS1) 라인을 통해 패스 트랜지스터 회로(11)에 연결될 수 있고, 제2 블록 선택 신호(BS2) 라인을 통해 패스 트랜지스터 회로(12)에 연결될 수 있다. 제1 블록 선택 신호(BS1) 라인은 복수의 패스 트랜지스터들(2111 내지 2116)의 게이트들에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호(BS1)가 활성화되면, 복수의 패스 트랜지스터들(2111 내지 2116)이 턴온되고, 이에 따라, 제1 메모리 블록(BLK1)이 선택될 수 있다. 또한, 제2 블록 선택 신호(BS2) 라인은 복수의 패스 트랜지스터들(2121 내지 2126)의 게이트들에 연결될 수 있다. 예를 들어, 제2 블록 선택 신호(BS2)가 활성화되면, 복수의 패스 트랜지스터들(2121 내지 2126)이 턴온되고, 이에 따라, 제2 메모리 블록(BLK1)이 선택될 수 있다.The row decoder (DEC) may further include a block decoder 21 and a driving signal line decoder 22. The block decoder 21 may be connected to the pass transistor circuit 11 through a first block selection signal (BS1) line and to the pass transistor circuit 12 through a second block selection signal (BS2) line. The first block select signal BS1 line may be connected to the gates of the plurality of pass transistors 2111 to 2116. For example, when the first block selection signal BS1 is activated, the plurality of pass transistors 2111 to 2116 are turned on, and accordingly, the first memory block BLK1 can be selected. Additionally, the second block select signal BS2 line may be connected to the gates of the plurality of pass transistors 2121 to 2126. For example, when the second block selection signal BS2 is activated, the plurality of pass transistors 2121 to 2126 are turned on, and accordingly, the second memory block BLK1 can be selected.

구동 신호 라인 디코더(22)는 스트링 선택 라인 구동 신호(SS) 라인, 워드 라인 구동 신호(SI1 내지 SIn) 라인들, 및 그라운드 선택 라인 구동 신호(GS) 라인을 통해 패스 트랜지스터 회로들(11, 12)에 연결될 수 있다. 구체적으로, 스트링 선택 라인 구동 신호(SS) 라인, 워드 라인 구동 신호(SI0 내지 SIn) 라인들, 및 그라운드 선택 라인 구동 신호(GS) 라인은 복수의 패스 트랜지스터들(2111 내지 2116, 2121 내지 2126)의 소스들에 각각 연결될 수 있다.The driving signal line decoder 22 passes the string selection line driving signal (SS) line, the word line driving signal (SI1 to SIn) lines, and the ground selection line driving signal (GS) line to the pass transistor circuits 11 and 12. ) can be connected to. Specifically, the string selection line driving signal (SS) line, the word line driving signal (SI0 to SIn) lines, and the ground selection line driving signal (GS) line are connected to a plurality of pass transistors (2111 to 2116, 2121 to 2126). can be connected to each of the sources.

패스 트랜지스터 회로(11)는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 스트링 선택 라인(SSL)을 통해 제1 메모리 블록(BLK1)에 연결될 수 있다. 패스 트랜지스터(2111)는 그라운드 선택 라인 구동 신호(GS) 라인과 그라운드 선택 라인(GSL) 사이에 연결될 수 있다. 패스 트랜지스터들(2112 내지 2115)은 워드 라인 구동 신호 라인들(SI1 내지 SIn)과 복수의 워드 라인들(WL1 내지 WLn) 사이에 각각 연결될 수 있다. 패스 트랜지스터(2116)는 스트링 선택 라인 구동 신호(SS) 라인과 스트링 선택 라인(SSL) 사이에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호(BS1)가 활성화되면, 패스 트랜지스터들(2111 내지 2116)은 그라운드 선택 라인 구동 신호(GS) 라인, 워드 라인 구동 신호(SI1 내지 SIn) 라인들, 및 스트링 선택 라인 구동 신호(SS) 라인을 통해 제공되는 구동 신호들을 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 스트링 선택 라인(SSL)에 각각 제공할 수 있다. 패스 트랜지스터 회로(11)에 대한 설명은 패스 트랜지스터 회로(12)에도 적용될 수 있는바, 중복된 설명은 생략하기로 한다.The pass transistor circuit 11 may be connected to the first memory block BLK1 through a ground select line (GSL), a plurality of word lines (WL1 to WLn), and a string select line (SSL). The pass transistor 2111 may be connected between the ground selection line driving signal (GS) line and the ground selection line (GSL). The pass transistors 2112 to 2115 may be respectively connected between the word line driving signal lines SI1 to SIn and the plurality of word lines WL1 to WLn. The pass transistor 2116 may be connected between the string select line driving signal (SS) line and the string select line (SSL). For example, when the first block selection signal BS1 is activated, the pass transistors 2111 to 2116 are connected to the ground selection line driving signal (GS) line, the word line driving signal (SI1 to SIn) lines, and the string selection line. Driving signals provided through the line driving signal (SS) line may be provided to the ground selection line (GSL), the plurality of word lines (WL1 to WLn), and the string selection line (SSL), respectively. Since the description of the pass transistor circuit 11 can also be applied to the pass transistor circuit 12, redundant description will be omitted.

도 5a를 참조하면, 페이지 버퍼 어레이(P/B)의 다수의 페이지 버퍼(PB1~PB4)가 비트 라인(BL1~BL4)이 연장되는 Y축 방향을 따라 일렬로 배치될 수 있다. 예컨대, 제2 페이지 버퍼(PB2)는 제1 페이지 버퍼(PB1)의 하부에 배치될 수 있다. 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 셀 스트링(CS1)에 연결될 수 있다. 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 셀 스트링(CS2)에, 제3 페이지 버퍼(PB3)는 제3 비트 라인(BL3)을 통해 제3 셀 스트링(CS3)에, 그리고 제4 페이지 버퍼(PB4)는 제4 비트 라인(BL4)을 통해 제4 셀 스트링(CS4)에 연결될 수 있다. 본 실시예에서는 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다. 실시예에 따라, 본 개시보다 적은 또는 많은 수의 페이지 버퍼가 비트 라인(BL1~BL4)이 연장되는 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 도 5b에 도시된 바와 같이, 페이지 버퍼 어레이(P/B)에는 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치될 수 있다.Referring to FIG. 5A , a plurality of page buffers PB1 to PB4 of the page buffer array P/B may be arranged in a row along the Y-axis direction along which the bit lines BL1 to BL4 extend. For example, the second page buffer PB2 may be placed below the first page buffer PB1. The first page buffer PB1 may be connected to the first cell string CS1 through the first bit line BL1. The second page buffer (PB2) is connected to the second cell string (CS2) through the second bit line (BL2), and the third page buffer (PB3) is connected to the third cell string (CS3) through the third bit line (BL3). , and the fourth page buffer PB4 may be connected to the fourth cell string CS4 through the fourth bit line BL4. In this embodiment, the configuration of the page buffer array (P/B) in which four page buffers (PB1 to PB4) are arranged in a row does not indicate or imply any limitation to the present disclosure. Depending on the embodiment, a smaller or larger number of page buffers than the present disclosure may be arranged in a row along the second direction Y in which the bit lines BL1 to BL4 extend. As shown in FIG. 5B, eight page buffers (PB1 to PB8) may be arranged in a row in the page buffer array (P/B).

예시적으로, 도 5a의 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 도 8 내지 도 12, 그리고 도 14 내지 도 18에서 설명될 P/B_1 페이지 버퍼 어레이에 적용되고, 도 5b의 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치되는 페이지 버퍼 어레이(P/B)의 구성은 P/B_2 페이지 버퍼 어레이에 적용될 수 있다. 이와 반대로, 도 5a의 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 P/B_2 페이지 버퍼 어레이에 적용되고, 도 5b의 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치되는 페이지 버퍼 어레이(P/B)의 구성은 P/B_1 페이지 버퍼 어레이에 적용될 수 있다.By way of example, the configuration of the page buffer array (P/B) in which the four page buffers (PB1 to PB4) of FIG. 5A are arranged in a row is P/B_1 to be described in FIGS. 8 to 12 and 14 to 18. Applied to the page buffer array, the configuration of the page buffer array (P/B) in which eight page buffers (PB1 to PB8) of FIG. 5B are arranged in a row can be applied to the P/B_2 page buffer array. In contrast, the configuration of the page buffer array (P/B) in which four page buffers (PB1 to PB4) of FIG. 5A are arranged in a row is applied to the P/B_2 page buffer array, and the eight page buffers (PB1) of FIG. 5B are applied to the page buffer array (P/B). The configuration of the page buffer array (P/B) in which ~PB8) are arranged in a row can be applied to the P/B_1 page buffer array.

도 5a 및 도 5b에서, 제1 내지 제8 페이지 버퍼(PB1~PB8)는 동일하게 구성될 수 있다. 예시적으로, 제1 페이지 버퍼(PB1)는 비트 라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동되는 제1 트랜지스터(TR1) 및 비트 라인 연결 제어 신호(CLBLK)에 의해 구동되는 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 비트 라인(BL1)과 제1 트랜지스터(TR1) 사이에 비트 라인 선택 신호(BLSLT)에 의해 구동되는 고전압 트랜지스터(TR_hv)가 배치될 수 있다. 제1 페이지 버퍼(PB1)는 프리차지 제어 신호(PSO)에 의해 구동되는 제3 트랜지스터(TR3)를 더 포함할 수 있다. 로직 로우레벨의 프리차지 제어 신호(PSO)에 의해 제3 트랜지스터(TR3)가 턴-온되는 경우, 제1 페이지 버퍼(PB1)의 프리차지 동작이 시작될 수 있는데, 센싱 노드(SO)의 전압이 증가되어 센싱 노드(SO)가 프리차지 전압(Vpre)에 대응하는 전압 레벨로 프리차지될 수 있다. 로직 하이레벨의 프리차지 전압(Vpre)에 제3 트랜지스터(TR3)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 프리차지 동작이 종료될 수 있다.In FIGS. 5A and 5B, the first to eighth page buffers PB1 to PB8 may be configured identically. Exemplarily, the first page buffer (PB1) includes a first transistor (TR1) driven by the bit line shut-off signal (BLSHF) and a first transistor (TR1) driven by the bit line connection control signal (CLBLK). It may include 2 transistors (TR2). A high voltage transistor TR_hv driven by the bit line selection signal BLSLT may be disposed between the first bit line BL1 and the first transistor TR1. The first page buffer PB1 may further include a third transistor TR3 driven by the precharge control signal PSO. When the third transistor TR3 is turned on by the logic low level precharge control signal PSO, the precharge operation of the first page buffer PB1 may start, and the voltage of the sensing node SO is By increasing this, the sensing node SO can be precharged to a voltage level corresponding to the precharge voltage Vpre. When the third transistor TR3 is turned off due to the precharge voltage Vpre at a logic high level, the precharge operation of the first page buffer PB1 may be terminated.

프리차지 동작이 수행된 후에 제1 및 제2 트랜지스터들(TR1, TR2)이 턴-온 상태이고, 제3 트랜지스터(TR3)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 시작될 수 있다. 디벨롭 구간 동안 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn) 중에서 선택된 제1 메모리 셀(MC1)에 저장된 데이터에 따라 센싱 노드(SO)의 전압이 달라질 수 있다. 예를 들어, 제1 메모리 셀(MC1)이 온-셀(on-cell)인 경우, 센싱 노드(SO)의 전압이 기준 전압 이하로 감소될 수 있다. 제1 메모리 셀(MC1)이 오프-셀(off-cell)인 경우, 센싱 노드(SO)의 전압이 기준 전압 이상으로 유지될 수 있다. 기준 전압은 제1 메모리 셀(MC1)이 온-셀 또는 오프-셀인지 여부를 판별하기 위한 전압일 수 있다. 즉, 기준 전압은 제1 메모리 셀(MC1)에 저장된 데이터 값이 0 또는 1인지 여부를 구분하기 위한 전압일 수 있다. 제2 트랜지스터(TR2)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 종료될 수 있다.When the first and second transistors TR1 and TR2 are turned on and the third transistor TR3 is turned off after the precharge operation is performed, the development operation of the first page buffer PB1 This can begin. During the development period, the voltage of the sensing node SO may vary depending on the data stored in the first memory cell MC1 selected from among the plurality of memory cell transistors MC1, MC2, ??, MCn. For example, when the first memory cell MC1 is on-cell, the voltage of the sensing node SO may be reduced below the reference voltage. When the first memory cell MC1 is off-cell, the voltage of the sensing node SO may be maintained above the reference voltage. The reference voltage may be a voltage for determining whether the first memory cell MC1 is on-cell or off-cell. That is, the reference voltage may be a voltage for distinguishing whether the data value stored in the first memory cell MC1 is 0 or 1. When the second transistor TR2 is turned off, the development operation of the first page buffer PB1 may be terminated.

제1 페이지 버퍼(PB1)는 제4 내지 제8 트랜지스터(TR4~TR8) 각각을 통해 센싱 노드(SO)와 연결되는 센스 래치(SL), 포스 래치(FL), 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)를 포함할 수 있다. 실시예에 따라, 센스 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 또는 하위 비트 래치(LL)은 "메인 래치"라고 지칭될 수 있다. 제1 페이지 버퍼(PB1)는 비트 라인 클램핑 제어 신호에 기초하여 제1 비트 라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로를 더 포함할 수 있고, 비트 라인 셋업 신호에 의해 구동되는 트랜지스터를 더 포함할 수 있다.The first page buffer (PB1) includes a sense latch (SL), a force latch (FL), an upper bit latch (ML), and a lower bit latch (ML) connected to the sensing node (SO) through each of the fourth to eighth transistors (TR4 to TR8). It may include a bit latch (LL) and a cache latch (CL). Depending on the embodiment, the sense latch (SL), force latch (FL), upper bit latch (ML), or lower bit latch (LL) may be referred to as a “main latch.” The first page buffer (PB1) may further include a precharge circuit capable of controlling a precharge operation for the first bit line (BL) or the sensing node (SO) based on the bit line clamping control signal, and the bit It may further include a transistor driven by a line setup signal.

디벨롭 동작 이후에 로직 하이레벨의 센싱 모니터링 신호(MON_S)에 의해 제4 트랜지스터(TR4)가 턴-온되는 경우, 제1 메모리 셀(MC1)로부터 감지된 데이터가 센스 래치(SL)에 저장될 수 있다. 제1 메모리 셀(MC1)에 저장된 데이터가 센스 래치(SL)에 저장됨으로써 제1 페이지 버퍼(PB1)의 센싱 동작이 수행될 수 있다. 센스 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 제1 메모리 셀(MC1)에 저장된 데이터 또는 제1 메모리 셀(MC1)의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센스 래치(SL)는 프로그램 동작 시, 제1 비트 라인(BL1)에 프로그램 비트 라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다.When the fourth transistor TR4 is turned on by the logic high level sensing monitoring signal MON_S after the development operation, the data sensed from the first memory cell MC1 is stored in the sense latch SL. You can. A sensing operation of the first page buffer PB1 may be performed by storing data stored in the first memory cell MC1 in the sense latch SL. The sense latch SL may store data stored in the first memory cell MC1 or a sensing result of the threshold voltage of the first memory cell MC1 during a read or program verify operation. Additionally, the sense latch SL may be used to apply a program bit line voltage or a program inhibit voltage to the first bit line BL1 during a program operation.

로직 하이레벨의 포싱 모니터링 신호(MON_F)에 의해 제5 트랜지스터(TR5)가 턴-온되는 경우, 포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 구체적으로, 포스 래치(FL)는 포스 데이터(force data)를 저장한다. 포스 데이터는 초기에 '1'로 설정된 후, 메모리 셀의 문턱 전압이 타겟 영역에 못 미치는 포싱(forcing) 영역에 진입한 때 '0'으로 반전될 수 있다. 포스 데이터를 활용하여 프로그램 실행 동작 중 비트 라인 전압을 제어하고 프로그램 문턱 전압 산포를 보다 좁게 형성할 수 있다.When the fifth transistor TR5 is turned on by the logic high-level forcing monitoring signal MON_F, the force latch FL can be used to improve threshold voltage distribution during a program operation. Specifically, the force latch (FL) stores force data. The force data may be initially set to '1' and then reversed to '0' when the threshold voltage of the memory cell enters the forcing area, which is less than the target area. By using force data, the bit line voltage can be controlled during program execution and the program threshold voltage distribution can be formed more narrowly.

로직 하이레벨의 상위 비트 모니터링 신호(MON_M) 및 하위 비트 모니터링 신호(MON_L)에 의해 제6 및 제7 트랜지스터(TR6,TR7)가 턴-온되는 경우, 센스 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 상위 비트 래치(ML) 및 하위 비트 래치(LL)가 설정될 수 있다. 감지된 데이터가 프로그램 완료된 것을 나타내는 경우, 상위 비트 래치(ML) 및 하위 비트 래치(LL)는 후속되는 프로그램 루프에서 선택된 메모리 셀에 대한 프로그램 금지(inhibit) 설정으로 전환될 수 있다.When the sixth and seventh transistors (TR6, TR7) are turned on by the logic high level upper bit monitoring signal (MON_M) and lower bit monitoring signal (MON_L), the sensed data stored in the sense latch (SL) Accordingly, the upper bit latch (ML) and the lower bit latch (LL) in which the target data is stored can be set. If the sensed data indicates that the program is complete, the upper bit latch (ML) and the lower bit latch (LL) can be switched to a program inhibit setting for the selected memory cell in the subsequent program loop.

로직 하이레벨의 캐시 모니터링 신호(MON_C)에 의해 제8 트랜지스터(TR8)가 턴-온되는 경우, 캐시 래치(CL)는 독출 동작 시 메모리 셀로부터 읽어낸 데이터를 센싱 래치(SL)로부터 전송 받아 데이터 입출력 라인을 통해 외부로 출력할 수 있다. 또한, 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 상위 비트 래치(ML) 및 하위 비트 래치(LL)에 저장될 수 있다. 한편, 캐시 래치(CL)는 데이터 입출력 라인에 인접하게 배치될 수 있는데, 이에 따라 제1 페이지 버퍼(PB1)는 페이지 버퍼와 캐시 래치(CL)가 분리된 구조를 가질 수 있다.When the eighth transistor (TR8) is turned on by the logic high-level cache monitoring signal (MON_C), the cache latch (CL) receives data read from the memory cell during a read operation from the sensing latch (SL) and stores the data. It can be output externally through the input/output line. Additionally, the cache latch (CL) can temporarily store input data provided from the outside. During program operation, target data stored in the cache latch (CL) may be stored in the upper bit latch (ML) and the lower bit latch (LL). Meanwhile, the cache latch CL may be placed adjacent to the data input/output line. Accordingly, the first page buffer PB1 may have a structure in which the page buffer and the cache latch CL are separated.

실시예에 따라, 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있고, "데이터 래치"라고 지칭할 수 있다. 하나의 메모리 셀에 3 비트의 데이터를 프로그램하는 경우, 3 비트의 데이터는 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)에 각각 저장될 수 있다. 메모리 셀의 프로그램이 완료될 때까지, 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)는 저장된 데이터를 유지할 수 있다.Depending on the embodiment, the upper bit latch (ML), lower bit latch (LL), and cache latch (CL) may be used to store externally input data during program operation and may be referred to as “data latches.” there is. When programming 3 bits of data in one memory cell, the 3 bits of data can be stored in the upper bit latch (ML), lower bit latch (LL), and cache latch (CL), respectively. Until the program of the memory cell is completed, the upper bit latch (ML), lower bit latch (LL), and cache latch (CL) can retain the stored data.

상술한 바와 같이, 페이지 버퍼 어레이(P/B)의 페이지 버퍼들 각각은 트랜지스터들을 기반으로 프리차지 동작, 디벨롭 동작, 및 센싱 동작을 통해 메모리 셀에 저장된 데이터를 감지할 수 있다. 페이지 버퍼들 각각의 트랜지스터들은 페이지 버퍼 제어 회로에서 제공되는 제어 신호들(예, BLSHF, CLBLK, PSO, MON_S, MON_F, MON_M, MON_L, MON_C)에 기초하여 구동될 수 있다.As described above, each of the page buffers of the page buffer array (P/B) can sense data stored in a memory cell through a precharge operation, a development operation, and a sensing operation based on transistors. Transistors of each of the page buffers may be driven based on control signals (eg, BLSHF, CLBLK, PSO, MON_S, MON_F, MON_M, MON_L, MON_C) provided from the page buffer control circuit.

도 6을 참조하면, 도 2를 참조하여 설명된 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)의 단면 일부를 보여준다. 메모리 장치(120)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 셀 어레이 구조물(CAS)을 포함하는 적어도 하나의 상부 칩과 주변 회로 구조물(PCS)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.Referring to FIG. 6, it shows a portion of the cross section of the cell array structure (CAS) and peripheral circuit structure (PCS) described with reference to FIG. 2. The memory device 120 may have a C2C (chip to chip) structure. The C2C structure involves manufacturing at least one upper chip including a cell array structure (CAS) and a lower chip including a peripheral circuit structure (PCS), and then bonding the at least one upper chip and the lower chip. It can mean connecting to each other by method. As an example, the bonding method may refer to a method of electrically or physically connecting the bonding metal pattern formed on the top metal layer of the upper chip and the bonding metal pattern formed on the top metal layer of the lower chip. For example, when the bonding metal patterns are formed of copper (Cu), the bonding method may be a Cu-Cu bonding method. As another example, the bonding metal patterns may be formed of aluminum (Al) or tungsten (W).

주변 회로 구조물(PCS)에는 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220b, 220c) 각각과 연결되는 제1 메탈 배선(230b, 230c), 제1 메탈 배선(230b, 230c) 상에 형성되는 제2 메탈 배선(240b, 240c)을 포함할 수 있다.The peripheral circuit structure (PCS) may include a first substrate 210 and a plurality of circuit elements 220b and 220c formed on the first substrate 210. An interlayer insulating layer 215 including one or more insulating layers may be provided on the plurality of circuit elements 220b and 220c, and within the interlayer insulating layer 215, the plurality of circuit elements 220b, A plurality of metal wires connecting 220c) may be provided. For example, the plurality of metal wires include first metal wires 230b and 230c connected to each of the plurality of circuit elements 220b and 220c, and second metal wires formed on the first metal wires 230b and 230c. It may include wiring (240b, 240c).

셀 어레이 구조물(CAS)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 Z축 방향을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 셀 어레이 구조물(CAS)에는 복수의 채널 구조체(CH)들이 형성될 수 있다. 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.The cell array structure (CAS) may include a second substrate 310 and a common source line 320. On the second substrate 310, a plurality of word lines 331-338 (330) may be stacked along the Z-axis direction perpendicular to the top surface of the second substrate 310. String select lines and a ground select line may be disposed above and below the word lines 330, and a plurality of word lines 330 may be disposed between the string select lines and the ground select line. A plurality of channel structures (CH) may be formed in the cell array structure (CAS). The channel structure (CH) is provided in the bit line bonding area (BLBA) and extends in a direction perpendicular to the top surface of the second substrate 310 to penetrate the word lines 330, the string select lines, and the ground select line. You can. The channel structure (CH) may include a data storage layer, a channel layer, and a buried insulating layer. The channel layer may be electrically connected to the first metal wire 350c and the second metal wire 360c in the bit line bonding area BLBA. For example, the second metal wire 360c may be a bit line and may be connected to the channel structure CH through the first metal wire 350c. The bit line 360c may extend along a first direction (Y-axis direction) parallel to the top surface of the second substrate 310.

비트 라인 본딩 영역(BLBA)에서, 주변 회로 구조물(PCS)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 셀 어레이 구조물(CAS)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 셀 어레이 구조물(CAS)의 상부 메탈 패턴(392)과 주변 회로 구조물(PCS)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 구조물(PCS)에 포함된 페이지 버퍼(PB, 도 5)와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 구조물(PCS)의 회로 소자들(220c) 중 일부는 페이지 버퍼 어레이(P/B)를 제공할 수 있으며, 비트 라인(360c)은 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370c)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼 어레이(P/G)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.In the bit line bonding area (BLBA), an upper metal pattern 252 is formed on the uppermost metal layer of the peripheral circuit structure (PCS), and the upper metal pattern 252 is formed on the uppermost metal layer of the cell array structure (CAS). An upper metal pattern 392 may be formed. The upper metal pattern 392 of the cell array structure (CAS) and the upper metal pattern 252 of the peripheral circuit structure (PCS) may be electrically connected to each other through a bonding method. In the bit line bonding area BLBA, the bit line 360c may be electrically connected to the page buffer PB (FIG. 5) included in the peripheral circuit structure PCS. For example, some of the circuit elements 220c of the peripheral circuit structure (PCS) may provide a page buffer array (P/B), and the bit line 360c may provide the upper bonding metal of the cell array structure (CAS). It may be electrically connected to circuit elements 220c that provide the page buffer array (P/G) through 370c and the upper bonding metal 270c of the peripheral circuit structure (PCS).

워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370b)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270b)을 통해 주변 회로 구조물(PCS)과 연결될 수 있다. 셀 컨택 플러그들(340)은 주변 회로 구조물(PCS)에 포함된 로우 디코더(DEC, 도 4)와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 구조물(PCS)의 회로 소자들(220b) 중 일부는 로우 디코더 어레이(X-DEC)를 제공하며, 셀 컨택 플러그들(340)은 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370b)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270b)을 통해 로우 디코더 어레이(X-DEC)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다.A first metal wire 350b and a second metal wire 360b may be sequentially connected to the upper portions of the cell contact plugs 340 connected to the word lines 330. The cell contact plugs 340 are connected to the peripheral circuit structure (PCS) through the upper bonding metal 370b of the cell array structure (CAS) and the upper bonding metal 270b of the peripheral circuit structure (PCS) in the word line bonding area (WLBA). ) can be connected to. The cell contact plugs 340 may be electrically connected to the row decoder (DEC, FIG. 4) included in the peripheral circuit structure (PCS). For example, some of the circuit elements 220b of the peripheral circuit structure (PCS) provide the row decoder array (X-DEC), and the cell contact plugs 340 provide the upper bonding metal of the cell array structure (CAS). It may be electrically connected to circuit elements 220b providing the row decoder array (X-DEC) through 370b and the upper bonding metal 270b of the peripheral circuit structure (PCS).

워드 라인 본딩 영역(WLBA)에서, 셀 어레이 구조물(CAS)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 X축 방향을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)은 복수의 셀 컨택 플러그들(341-347; 340)과 연결되는 단면이 계단 형태인 복수의 계단 영역(WLSR_b)을 포함한다.In the word line bonding area (WLBA), the word lines 330 of the cell array structure (CAS) may extend along the X-axis direction parallel to the top surface of the second substrate 310, and a plurality of cell contact plugs It can be connected to (341-347; 340). The word lines 330 include a plurality of step regions (WLSR_b) with a step-shaped cross section connected to a plurality of cell contact plugs (341-347; 340).

도 7을 참조하면, 메모리 장치(120)는 제1 내지 제4 플레인(121, 122, 124~124) 각각의 메모리 셀 어레이(MCA(1), MCA(2), MCA(3), MCA(4))가 셀 어레이 구조물(CAS)에 배치되고, MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이 각각의 워드라인 계단 영역(WLSR_b)도 셀 어레이 구조물(CAS)에 배치되는 것을 보여준다. 그리고 MCA(1) 및 MCA(3) 메모리 셀 어레이 각각과 연결되는 페이지 버퍼 어레이(P/B(1), P/B(3))와 MCA(2) 및 MCA(4) 메모리 셀 어레이 각각과 연결되는 페이지 버퍼 어레이(P/B(2), P/B(4))가 주변 회로 구조물(PCS)에 배치되고, MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이 각각과 연결되는 로우 디코더 어레이(X-DEC)가 주변 회로 구조물(PCS)에 배치되는 것을 보여준다.Referring to FIG. 7, the memory device 120 includes memory cell arrays (MCA(1), MCA(2), MCA(3), MCA( 4)) is disposed in the cell array structure (CAS), and the word line step region (WLSR_b) of each of the MCA (1), MCA (2), MCA (3) and MCA (4) memory cell arrays is also located in the cell array structure (CAS). It shows that it is placed in CAS). And a page buffer array (P/B(1), P/B(3)) connected to each of the MCA(1) and MCA(3) memory cell arrays, and each of the MCA(2) and MCA(4) memory cell arrays. Connected page buffer arrays (P/B(2), P/B(4)) are placed on the peripheral circuit structure (PCS), and MCA(1), MCA(2), MCA(3), and MCA(4). It shows that the row decoder array (X-DEC) connected to each memory cell array is placed on the peripheral circuit structure (PCS).

P/B(1) 및 P/B(3) 페이지 버퍼 어레이는 서로 인접하게 배치되고, MCA(1) 및 MCA(3) 메모리 셀 어레이 각각의 비트 라인들(BL)이 P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 연결될 수 있다. P/B(2) 및 P/B(4) 페이지 버퍼 어레이는 서로 인접하게 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이 각각의 비트 라인들(BL)이 P/B(2) 및 P/B(4) 페이지 버퍼 어레이에 연결될 수 있다. P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 P/B(2) 및 P/B(4) 페이지 버퍼 어레이는 메모리 장치(120)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치될 수 있다. 또한, 서로 대칭적으로 배치될 수 있다.The P/B(1) and P/B(3) page buffer arrays are placed adjacent to each other, and the bit lines (BL) of each of the MCA(1) and MCA(3) memory cell arrays are connected to the P/B(1) page buffer array. and a P/B(3) page buffer array. The P/B(2) and P/B(4) page buffer arrays are placed adjacent to each other, and the bit lines (BL) of each of the MCA(2) and MCA(4) memory cell arrays are connected to the P/B(2) page buffer arrays. and a P/B(4) page buffer array. The P/B(1) and P/B(3) page buffer arrays and the P/B(2) and P/B(4) page buffer arrays are located along the Y axis of the memory die or memory chip on which the memory device 120 is formed. It can be placed in the central part of the direction length. Additionally, they may be arranged symmetrically to each other.

X-DEC 로우 디코더 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 사이의 하부 영역에 배치될 수 있다. X-DEC 로우 디코더 어레이는 메모리 장치(120)가 형성되는 메모리 다이 또는 메모리 칩의 X축 방향 길이의 중앙 부분에 배치될 수 있다.The X-DEC row decoder array is a It can be placed in the lower area. The X-DEC row decoder array may be disposed in a central portion of the X-axis direction length of the memory die or memory chip on which the memory device 120 is formed.

한편, 메모리 블록의 대용량화 추세에 따라 MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이에서 수직 방향으로 적층되는 워드 라인들(WL)의 개수가 증가할 수 있다. 증가되는 워드 라인들(WL)로 인하여, 워드 라인들(WL)에 연장된 워드 라인 계단 영역(WLSR_b)도 커지고 X-DEC 로우 디코더 어레이도 커짐에 따라, 메모리 칩 사이즈가 증가될 수 있다. 그런데, 메모리 칩이 장착되는 패키지의 X 방향 길이에 맞게 메모리 칩의 X 방향 길이가 제한될 수 있다. 메모리 칩의 X 방향 길이 제한으로 인하여 적층되는 워드 라인들의 개수가 제한될 수 있는데, 이는 메모리 블록의 대용량화가 제한되는 문제점을 유발한다. 이에 따라, 메모리 칩의 X 방향 길이의 중앙 부분에 배치되는 X- DEC 로우 디코더 어레이를 워드 라인 계단 영역(WLSR_b) 하부에 매립하여 배치한다면, 메모리 칩 사이즈를 줄일 수 있을 것이다.Meanwhile, according to the trend toward larger capacities of memory blocks, the number of word lines (WL) stacked vertically in the MCA(1), MCA(2), MCA(3), and MCA(4) memory cell arrays may increase. . As the word lines WL increase, the word line step area WLSR_b extended to the word lines WL also increases and the X-DEC row decoder array also increases, thereby increasing the memory chip size. However, the X-direction length of the memory chip may be limited to match the X-direction length of the package on which the memory chip is mounted. Due to limitations in the X-direction length of the memory chip, the number of stacked word lines may be limited, which causes the problem of limiting the capacity of the memory block. Accordingly, if the X-DEC row decoder array disposed in the center of the X-direction length of the memory chip is buried and disposed below the word line step region (WLSR_b), the memory chip size can be reduced.

도 8 내지 도 11은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 이하, 서로 다른 도면에서 동일한 참조 번호에 붙은 첨자(예컨대, 120a의 a, 120b의 b)는 유사하거나 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다. 도 8의 메모리 장치(120a)는 도 7의 메모리 장치(120)와 비교하여 X-DEC 로우 디코더 어레이 및 플레인 별 P/B 페이지 버퍼 어레이의 배치가 다르다는 점에서 차이가 있다. 메모리 장치(120)와 중복되는 설명은 생략된다.8 to 11 are diagrams illustrating memory devices according to embodiments of the present invention. Hereinafter, suffixes attached to the same reference numbers in different drawings (e.g., a in 120a and b in 120b) are used to distinguish multiple circuits that are similar or perform the same function. The memory device 120a of FIG. 8 differs from the memory device 120 of FIG. 7 in that the arrangement of the X-DEC row decoder array and the P/B page buffer array for each plane is different. Descriptions that overlap with those of the memory device 120 are omitted.

도 8을 참조하면, 메모리 장치(120a)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24)에 수직으로 오버랩되는 주변 회로 구조물(PCS)에 배치될 수 있다.Referring to FIG. 8, the memory device 120a has a word line step region (WLSR_b) of the MCA (1) and MCA (3) memory cell arrays and a word line step region of the MCA (2) and MCA (4) memory cell arrays. (WLSR_b) may be arranged adjacent to each other in the central portion of the X-axis direction length of the cell array structure (CAS). The )), and a portion of the MCA 2 and MCA 4 memory cell array adjacent to the word line step region WLSR_b (peripheral circuit structure (PCS) vertically overlapping the MCA 24).

MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))은 도 7을 참조하여 설명된 P/B(1) 및 P/B(3) 페이지 버퍼 어레이가 배치되었던 영역이지만, X-DEC 로우 디코더 어레이가 배치되도록 설계될 수 있다. 이에 따라, 도 7의 MCA(1) 메모리 셀 어레이에 연결되는 P/B(1) 페이지 버퍼 어레이는 도 8에 도시된 바와 같이, 2개의 페이지 버퍼 어레이들(P/B(1)_1, P/B(13)_2)로 분리되어 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(13))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(1)_1 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.Some areas (MCA(13)) of the MCA(1) and MCA(3) memory cell arrays are areas where the P/B(1) and P/B(3) page buffer arrays described with reference to FIG. 7 were placed. , an X-DEC row decoder array can be designed to be deployed. Accordingly, the P/B(1) page buffer array connected to the MCA(1) memory cell array of FIG. 7 has two page buffer arrays (P/B(1)_1, P) as shown in FIG. 8. It can be placed separately as /B(13)_2). The P/B(13)_2 page buffer array is the bit lines (MCA(13)) of the area (MCA(13)) where the BL_2), and the PB(1)_1 page buffer array may be arranged to be connected to the remaining bit lines BL_1 that are not included in the MCA(13) area of the MCA(1) memory cell array.

도 7의 MCA(3) 메모리 셀 어레이에 연결되는 P/B(3) 페이지 버퍼 어레이도 2개의 페이지 버퍼 어레이들(P/B(3)_1, P/B(13)_2)로 분리되어 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이 중 그 하부의 주변 회로 구조믈(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(13))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(3)_1 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.The P/B(3) page buffer array connected to the MCA(3) memory cell array in FIG. 7 is also arranged separately into two page buffer arrays (P/B(3)_1 and P/B(13)_2). It can be. The P/B(13)_2 page buffer array is the bit lines of the area (MCA(13)) where the X-DEC row decoder array is placed in the lower peripheral circuit structure (PCS) of the MCA(3) memory cell array. It is arranged to be connected to (BL_2), and the PB(3)_1 page buffer array may be arranged to be connected to the remaining bit lines (BL_1) that are not included in the MCA (13) area of the MCA (3) memory cell array.

MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이에 연결될 수 있다. PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이는 도 8에 도시된 바와 같이 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분의 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부에 오버랩되게 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. 본 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 다른 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수도 있다. 이에 따라, MCA(1) 메모리 셀 어레이의 페이지 버퍼(P/B(1)_1, PB(13)_2)와 MCA(3) 메모리 셀 어레이의 페이지 버퍼(P/B(3)_1, PB(13)_2)는 비대칭적으로 배치될 수 있다.Bit lines BL_2 of a portion of the MCA(1) and MCA(3) memory cell arrays (MCA(13)) may be connected to the P/B(13)_2 page buffer array. As shown in FIG. 8, the PB(1)_1 and PB(3)_1 page buffer arrays are MCA(1) and MCA in the central portion of the Y-axis direction length of the memory die or memory chip on which the memory device 120b is formed. (3) It may be disposed to overlap a portion of the memory cell array. The P/B(13)_2 page buffer array may be arranged to overlap a portion of the PB(1)_1 and PB(3)_1 page buffer arrays in the X-axis direction. In this embodiment, the P/B(13)_2 page buffer array may be placed in the peripheral circuit structure (PCS) corresponding to the lower part of the MCA(1) memory cell array. In another embodiment, the P/B(13)_2 page buffer array may be placed in the peripheral circuit structure (PCS) corresponding to the bottom of the MCA(3) memory cell array. Accordingly, the page buffers (P/B(1)_1, PB(13)_2) of the MCA(1) memory cell array and the page buffers (P/B(3)_1, PB() of the MCA(3) memory cell array 13)_2) can be arranged asymmetrically.

MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))은 도 7을 참조하여 설명된 P/B(2) 및 P/B(4) 페이지 버퍼 어레이가 배치되었던 영역이지만, X-DEC 로우 디코더 어레이가 배치되도록 설계될 수 있다. 이에 따라, 도 7의 MCA(2) 메모리 셀 어레이에 연결되는 P/B(2) 페이지 버퍼 어레이는 2개의 페이지 버퍼 어레이들(P/B(2)_1, P/B(24)_2)로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(2)_1 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.Some areas (MCA 24) of the MCA(2) and MCA(4) memory cell arrays are areas where the P/B(2) and P/B(4) page buffer arrays described with reference to FIG. 7 were placed. , an X-DEC row decoder array can be designed to be deployed. Accordingly, the P/B(2) page buffer array connected to the MCA(2) memory cell array of FIG. 7 is divided into two page buffer arrays (P/B(2)_1 and P/B(24)_2). Can be placed separately. The P/B(24)_2 page buffer array is the bit lines (MCA(24)) of the area (MCA(24)) where the BL_2), and the PB(2)_1 page buffer array may be arranged to be connected to the remaining bit lines BL_1 that are not included in the MCA 24 area of the MCA 2 memory cell array.

도 7의 MCA(4) 메모리 셀 어레이에 연결되는 P/B(4) 페이지 버퍼 어레이도 2개의 페이지 버퍼 어레이들(P/B(4)_1, P/B(24)_2)로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.The P/B(4) page buffer array connected to the MCA(4) memory cell array in FIG. 7 is also arranged separately into two page buffer arrays (P/B(4)_1 and P/B(24)_2). It can be. The P/B(24)_2 page buffer array is the bit lines (MCA(24)) of the area (MCA(24)) where the BL_2), and the PB(4)_1 page buffer array may be arranged to be connected to the remaining bit lines BL_1 that are not included in the MCA 24 area of the MCA 4 memory cell array.

MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이에 연결될 수 있다. PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이는 도 8에 도시된 바와 같이 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분의 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. 본 실시예에서, P/B(24)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 다른 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수도 있다. 이에 따라, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.Bit lines BL_2 of a partial area (MCA 24) of the MCA(2) and MCA(4) memory cell arrays may be connected to the P/B(24)_2 page buffer array. As shown in FIG. 8, the PB(2)_1 and PB(4)_1 page buffer arrays are MCA(2) and MCA in the central portion of the Y-axis direction length of the memory die or memory chip on which the memory device 120b is formed. (4) It may be arranged to overlap a portion of the memory cell array in the X-axis direction. The P/B(24)_2 page buffer array may be arranged to overlap a portion of the PB(2)_1 and PB(4)_1 page buffer arrays in the X-axis direction. In this embodiment, the P/B(24)_2 page buffer array may be placed in the peripheral circuit structure (PCS) corresponding to the lower part of the MCA(1) memory cell array. In another embodiment, the P/B(13)_2 page buffer array may be placed in a peripheral circuit structure (PCS) corresponding to the bottom of the MCA(3) memory cell array. Accordingly, the page buffers (P/B(2)_1, PB(24)_2) of the MCA(2) memory cell array and the page buffers (P/B(4)_1, PB() of the MCA(4) memory cell array 24)_2) can be arranged asymmetrically.

도 9를 참조하면, 메모리 장치(120b)는 도 8의 메모리 장치(120a)와 비교하여, MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 하부에 해당하는 주변 회로 구조물(PCS)에 배치된 X-DEC 로우 디코더 어레이도 X축 방향의 양측 에지에 배치된다는 점에서 차이가 있다.Referring to FIG. 9, compared to the memory device 120a of FIG. 8, the memory device 120b has the word line step region (WLSR_b) of the MCA (1) and MCA (3) memory cell arrays and the MCA (2) and The difference is that the word line step region (WLSR_b) of the MCA (4) memory cell array is disposed on both edges of the cell array structure (CAS) in the X-axis direction. and the word line staircase region (WLSR_b) of the cell array structure (CAS), a portion of the MCA(1) and MCA(3) memory cell arrays (MCA(13)) adjacent to the word line staircase region (WLSR_b), and the word line staircase region (WLSR_b). Also The difference is that it is placed on both edges in the axial direction.

MCA(1), MCA(2) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 MCA(13) 영역의 하부에 해당하는 주변 회로 구조물(PCS)의 X축 방향 일측 에지에 배치되고, MCA(3), MCA(4) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 MCA(24) 영역의 하부에 해당하는 주변 회로 구조물(PCS)의 X축 방향 다른측 에지에 배치될 수 있다.The X-DEC row decoder array connected to the MCA(1) and MCA(2) memory cell arrays is connected to the word line step region (WLSR_b) of the MCA(1) and MCA(3) memory cell arrays and the lower part of the MCA(13) region. The X-DEC row decoder array is disposed on one edge of the peripheral circuit structure (PCS) in the X-axis direction and connected to the MCA(3) and MCA(4) memory cell arrays. It may be disposed on the other edge of the peripheral circuit structure (PCS) in the

도 8에서 설명된 바와 같이, MCA(1) 및 MCA(3) 메모리 셀 어레이에 연결되는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이는 메모리 장치(120c)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치되고, P/B(13)_2 페이지 버퍼 어레이는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되고, MCA(1) 메모리 셀 어레이의 페이지 버퍼(P/B(1)_1, PB(13)_2)와 MCA(3) 메모리 셀 어레이의 페이지 버퍼(P/B(3)_1, PB(13)_2)는 비대칭적으로 배치될 수 있다. 또한, MCA(2) 및 MCA(4) 메모리 셀 어레이에 연결되는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이는 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치되고, P/B(24)_2 페이지 버퍼 어레이는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되고, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.As illustrated in FIG. 8, the PB(1)_1 and PB(3)_1 page buffer arrays connected to the MCA(1) and MCA(3) memory cell arrays are connected to the memory die or memory on which the memory device 120c is formed. It is placed in the central part of the Y-axis direction length of the chip, and the P/B(13)_2 page buffer array overlaps with part of the PB(1)_1 and PB(3)_1 page buffer arrays in the X-axis direction, and the MCA ( 1) The page buffers (P/B(1)_1, PB(13)_2) of the memory cell array and the page buffers (P/B(3)_1, PB(13)_2) of the MCA(3) memory cell array are It can be placed asymmetrically. In addition, the PB(2)_1 and PB(4)_1 page buffer arrays connected to the MCA(2) and MCA(4) memory cell arrays are the Y-axis direction length of the memory die or memory chip on which the memory device 120b is formed. is placed in the central part of the P/B(24)_2 page buffer array and overlaps with part of the PB(2)_1 and PB(4)_1 page buffer arrays in the X-axis direction, and the MCA(2) memory cell array The page buffers (P/B(2)_1, PB(24)_2) and the page buffers (P/B(4)_1, PB(24)_2) of the MCA(4) memory cell array can be placed asymmetrically. there is.

도 10을 참조하면, 메모리 장치(120c)는 도 9의 메모리 장치(120b)와 비교하여, MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 일측에 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 하부에 해당하는 주변 회로 구조물(PCS)에 배치된 X-DEC 로우 디코더 어레이도 X축 방향의 일측 에지에 배치된다는 점에서 차이가 있다.Referring to FIG. 10, compared to the memory device 120b of FIG. 9, the memory device 120c has a cell array structure (CAS) in the word line step region (WLSR_b) of the MCA (2) and MCA (4) memory cell arrays. ) is different in that it is placed on one side of the X-axis direction. And in the word line staircase region (WLSR_b) of the cell array structure (CAS), and in the lower part of a portion of the MCA (2) and MCA (4) memory cell arrays (MCA (24)) adjacent to the word line staircase region (WLSR_b). The difference is that the X-DEC row decoder array disposed on the corresponding peripheral circuit structure (PCS) is also disposed at one edge in the X-axis direction.

MCA(1) 및 MCA(3) 메모리 셀 어레이 각각에 연결되는 P/B(1) 및 P/B(3) 페이지 버퍼 어레이는, 도 7에서 설명된 바와 같이 MCA(1) 및 MCA(3) 메모리 셀 어레이 각각의 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. 이와는 다르게, MCA(2) 메모리 셀 어레이에 연결되는 페이지 버퍼 어레이는 P/B(2)_1, P/B(24)_2 페이지 버퍼 어레이로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(2)_1 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. MCA(4) 메모리 셀 어레이에 연결되는 페이지 버퍼 어레이는 P/B(4)_1, P/B(24)_2) 페이지 버퍼 어레이로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이에 연결될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 이에 따라, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.The P/B(1) and P/B(3) page buffer arrays are connected to the MCA(1) and MCA(3) memory cell arrays, respectively, as illustrated in FIG. 7. It may be arranged to be connected to the bit lines BL_1 of each memory cell array. Differently, the page buffer array connected to the MCA(2) memory cell array may be arranged separately into the P/B(2)_1 and P/B(24)_2 page buffer arrays. The P/B(24)_2 page buffer array is the bit lines (MCA(24)) of the area (MCA(24)) where the BL_2), and the PB(2)_1 page buffer array may be arranged to be connected to the remaining bit lines BL_1 that are not included in the MCA 24 area of the MCA 2 memory cell array. The page buffer array connected to the MCA(4) memory cell array may be separated into P/B(4)_1 and P/B(24)_2) page buffer arrays. The P/B(24)_2 page buffer array is the bit lines (MCA(24)) of the area (MCA(24)) where the BL_2), and the PB(4)_1 page buffer array may be arranged to be connected to the remaining bit lines BL_1 that are not included in the MCA 24 area of the MCA 4 memory cell array. Bit lines BL_2 of a partial area (MCA 24) of the MCA(2) and MCA(4) memory cell arrays may be connected to the P/B(24)_2 page buffer array. The P/B(24)_2 page buffer array may be placed in the peripheral circuit structure (PCS) corresponding to the lower part of the MCA(1) memory cell array. Accordingly, the page buffers (P/B(2)_1, PB(24)_2) of the MCA(2) memory cell array and the page buffers (P/B(4)_1, PB() of the MCA(4) memory cell array 24)_2) can be arranged asymmetrically.

도 11을 참조하면, 메모리 장치(120d)는 도 9의 메모리 장치(120b)와 비교하여, P/B(13)_2 페이지 버퍼 어레이와 연결되는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))과 P/B(24)_2 페이지 버퍼 어레이와 연결되는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))이 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 X축 방향 양측에 X-DEC 로우 디코더 어레이가 배치되는데, MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 이 워드 라인 계단 영역에 인접한 MCA(3) 메모리 셀 어레이의 일부 영역의 하부에, 그리고 MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 이 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 분리 배치된다는 점에서 차이가 있다. 즉, 메모리 장치(120d)의 페이지 버퍼 어레이(P/B(1)_1, P/B(13)_2, P/B(2)_1, P/B(24)_2) 및 X-DEC 로우 디코더 어레이가 윈드밀(windmill) 타입으로 배치될 수 있다.Referring to FIG. 11, compared to the memory device 120b of FIG. 9, the memory device 120d has the MCA(1) and MCA(3) memory cell arrays connected to the P/B(13)_2 page buffer array. Some areas (MCA(13)) of the MCA(2) and MCA(4) memory cell arrays connected to the P/B(24)_2 page buffer array (MCA(24)) are connected to the cell array structure (CAS). The difference is that they are arranged adjacent to each other in the central part of the X-axis direction length. In addition, X-DEC row decoder arrays are disposed on both sides of the cell array structure (CAS) in the at the bottom of a portion of the memory cell array, and at the bottom of a word line staircase region (WLSR_b) of the MCA(2) memory cell array and a portion of the MCA(2) memory cell array adjacent to the word line staircase region (WLSR_b). The difference is that the X-DEC row decoder array is placed separately on the corresponding peripheral circuit structure (PCS). That is, the page buffer array (P/B(1)_1, P/B(13)_2, P/B(2)_1, P/B(24)_2) and the X-DEC row decoder of the memory device 120d. The array may be arranged in a windmill type.

MCA(1), MCA(2) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(2) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 배치되고, MCA(3), MCA(4) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(3) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다.The X-DEC row decoder array connected to the MCA(1) and MCA(2) memory cell arrays is placed in the peripheral circuit structure (PCS) corresponding to the lower part of a portion of the MCA(2) memory cell array, and the MCA(3) ), the X-DEC row decoder array connected to the MCA (4) memory cell array may be placed in the peripheral circuit structure (PCS) corresponding to the lower portion of a partial area of the MCA (3) memory cell array.

MCA(1) 및 MCA(3) 메모리 셀 어레이에 연결되는 P/B(1)_1, PB(3)_1, 및 P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이에 연결되는 P/B(2)_1, PB(4)_1, 및 P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다.The P/B(1)_1, PB(3)_1, and P/B(13)_2 page buffer arrays connected to the MCA(1) and MCA(3) memory cell arrays are connected to the lower part of the MCA(1) memory cell array. P/B(2)_1, PB(4)_1, and P/B(24)_2 are placed on the corresponding peripheral circuit structures (PCS) and connected to the MCA(2) and MCA(4) memory cell arrays. The page buffer array may be placed in the peripheral circuit structure (PCS) corresponding to the lower part of the MCA (4) memory cell array.

이에 따라, MCA(1), MCA(2), MCA(3), 및 MCA(4) 메모리 셀 어레이와 연결되는 페이지 버퍼 어레이(P/B(1)_1, P/B(2)_1, P/B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2))와 로우 디코더 어레이(X-DEC)는 윈드밀 타입으로 비대칭적으로 배치될 수 있다.Accordingly, the page buffer array (P/B(1)_1, P/B(2)_1, P) connected to the MCA(1), MCA(2), MCA(3), and MCA(4) memory cell arrays /B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2)) and the row decoder array (X-DEC) can be asymmetrically arranged in a windmill type. .

도 12를 참조하면, 메모리 장치(120e)는 도 8의 메모리 장치(120a)와 비교하여, P/B 페이지 버퍼 어레이 및 X-DEC 로우 디코더 어레이를 제외한 플레인들(121~124)에 포함되는 나머지 주변 회로(PERICKT)를 주변 회로 구조물(PCS)에 효율적으로 배치시키기 위하여, MCA(1), MCA(2), MCA(3), 및 MCA(4) 메모리 셀 어레이와 연결되는 페이지 버퍼 어레이(P/B(1)_1, P/B(2)_1, P/B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2))를 비대칭적으로 배치한다는 점에서 차이가 있다.Referring to FIG. 12, compared to the memory device 120a of FIG. 8, the memory device 120e includes the remaining planes 121 to 124 excluding the P/B page buffer array and the X-DEC row decoder array. In order to efficiently place the peripheral circuit (PERICKT) on the peripheral circuit structure (PCS), the page buffer array (P) is connected to the MCA (1), MCA (2), MCA (3), and MCA (4) memory cell arrays. /B(1)_1, P/B(2)_1, P/B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2)) asymmetrically There is a difference in the arrangement.

메모리 장치(120e)는 MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치되는 P/B(1)_1 페이지 버퍼 어레이와 MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치되는 P/B(3)_1 페이지 버퍼 어레이를 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치할 수 있다. 메모리 장치(120e)는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되는 P/B(2)_1 페이지 버퍼 어레이와 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되는 P/B(4)_1 페이지 버퍼 어레이를 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치할 수 있다. 그리고 메모리 장치(120e)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)과 연결되는 P/B(24)_2 페이지 버퍼 어레이를 MCA(2) 및 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)의 Y 축 방향 길이의 중앙 부분에 배치할 수 있다.The memory device 120e includes a P/B(1)_1 page buffer array and MCA(3) arranged to be connected to the remaining bit lines BL_1 not included in the MCA(13) area of the MCA(1) memory cell array. The P/B(3)_1 page buffer array, which is arranged to be connected to the remaining bit lines (BL_1) not included in the MCA(13) area of the memory cell array, is connected to a peripheral circuit corresponding to the lower part of the MCA(3) memory cell array. It can be placed on a structure (PCS). The memory device 120e includes a P/B(2)_1 page buffer array and an MCA(4) memory cell connected to the remaining bit lines BL_1 not included in the MCA(24) area of the MCA(2) memory cell array. The P/B(4)_1 page buffer array connected to the remaining bit lines (BL_1) not included in the MCA(24) area of the array is connected to the peripheral circuit structure (PCS) corresponding to the lower part of the MCA(4) memory cell array. It can be placed in . In addition, the memory device 120e has a P/B(24)_2 page buffer array connected to the bit lines BL_2 of a portion of the MCA(2) and MCA(4) memory cell arrays (MCA(24)). (2) and MCA (4) can be placed in the central portion of the Y-axis direction length of the peripheral circuit structure (PCS) corresponding to the lower part of the memory cell array.

도 13은 본 발명의 실시예들에 따른 메모리 장치의 일부 단면도를 보여준다.Figure 13 shows a partial cross-sectional view of a memory device according to embodiments of the present invention.

도 13을 참조하면, 메모리 장치(120)는 COP(Cell Over Periphery) 구조일 수 있다. COP 구조는 도 1을 참조하여 설명된 주변 회로(PERICKT)를 포함하는 주변 회로 구조물(PCS)을 하부에 형성하고 주변 회로 구조물(PCS) 상에 메모리 셀 어레이(MCA)를 포함하는 셀 어레이 구조물(CAS)을 적층하는 구조, 즉 주변 회로 구조물(PCS)과 셀 어레이 구조물(CAS)이 Z축 방향(D3)으로 적층된 구조를 말한다.Referring to FIG. 13, the memory device 120 may have a Cell Over Periphery (COP) structure. The COP structure has a cell array structure ( CAS) stacking structure, that is, a structure in which the peripheral circuit structure (PCS) and the cell array structure (CAS) are stacked in the Z-axis direction (D3).

주변 회로 구조물(PCS)은 하부 기판(LSUB) 및 하부 기판(LSUB)에 형성된 로우 디코더 어레이(X-DEC, 522)를 포함할 수 있다. 또한, 주변 회로 구조물(PCS)은 로우 디코더 어레이(X-DEC)와 전기적으로 연결된 하부 컨택들(LMC), 하부 컨택들(LMC)과 전기적으로 연결된 하부 도전 라인들(LPM), 및 하부 컨택들(LMC)과 하부 도전 라인들(LPM)을 덮는 하부 절연층(IL1)을 포함할 수 있다. 로우 디코더 어레이(X-DEC)는 하부 기판(LSUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터들(TR)이 하부 기판(LSUB) 상에 형성되어, 로우 디코더 (DEC)를 구성할 수 있다.The peripheral circuit structure (PCS) may include a lower substrate (LSUB) and a row decoder array (X-DEC, 522) formed on the lower substrate (LSUB). In addition, the peripheral circuit structure (PCS) includes lower contacts (LMC) electrically connected to the row decoder array (X-DEC), lower conductive lines (LPM) electrically connected to the lower contacts (LMC), and lower contacts. It may include a lower insulating layer (IL1) covering the (LMC) and lower conductive lines (LPM). The row decoder array (X-DEC) may be formed in a partial area on the lower substrate (LSUB). That is, a plurality of transistors TR may be formed on the lower substrate LSUB to form a row decoder DEC.

셀 어레이 구조물(CAS)은 상부 기판(USUB), 상부 기판(USUB) 상에 배치된 수직 구조체(VS) 및 절연 몰드 구조체(IMD)를 포함할 수 있다. 또한, 셀 어레이 구조물(CAS)은 수직 구조체(VS)와 전기적으로 연결되는 상부 컨택들(UMC), 비트 라인들(BL), 워드 라인 컨택들(WC) 및 상부 도전 라인들(UPM)을 포함할 수 있다. 셀 어레이 구조물(CAS)은 절연 몰드 구조체(IMD)에 형성되고 워드 라인 컨택들(WC)과 전기적으로 연결되는 관통 홀 비아들(THV)을 포함할 수 있다. 셀 어레이 구조물(CAS)은 수직 구조체(VS) 및 절연 몰드 구조체(IMD)와 각종 도전 라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.The cell array structure (CAS) may include an upper substrate (USUB), a vertical structure (VS) disposed on the upper substrate (USUB), and an insulating mold structure (IMD). In addition, the cell array structure (CAS) includes upper contacts (UMC), bit lines (BL), word line contacts (WC), and upper conductive lines (UPM) that are electrically connected to the vertical structure (VS). can do. The cell array structure (CAS) may be formed in the insulating mold structure (IMD) and include through hole vias (THV) electrically connected to the word line contacts WC. The cell array structure (CAS) may include a vertical structure (VS), an insulating mold structure (IMD), and an upper insulating layer (IL2) covering various conductive lines.

상부 기판(USUB)은 게이트 도전층들(GL)을 지지하는 지지층일 수 있다. 수직 구조체(VS)는 상부 기판(USUB) 상에 배치된 게이트 도전층들(GL), 및 게이트 도전층들(GL)을 관통하여 상부 기판(USUB)의 상면에 Z축 방향으로 연장되는 필라들(P2)을 포함할 수 있다. 게이트 도전층들(GL)은 접지 선택 라인들(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인들(SSL)을 포함할 수 있다. 상부 기판(USUB) 상에 접지 선택 라인들(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인들(SSL)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GL) 각각의 하부 또는 상부에는 층간 절연막들(52)이 배치될 수 있다. The upper substrate (USUB) may be a support layer that supports the gate conductive layers (GL). The vertical structure (VS) includes gate conductive layers (GL) disposed on the upper substrate (USUB), and pillars extending in the Z-axis direction through the gate conductive layers (GL) on the upper surface of the upper substrate (USUB). (P2) may be included. The gate conductive layers GL may include ground select lines GSL, word lines WL1 to WL4, and string select lines SSL. Ground selection lines (GSL), word lines (WL1 to WL4), and string selection lines (SSL) may be formed sequentially on the upper substrate (USUB), and may be formed under or below each of the gate conductive layers (GL). Interlayer insulating films 52 may be disposed on the top.

필라들(P2)은 표면 층(surface layer)(S1, S2) 및 내부(I1, I2)를 포함할 수 있다. 구체적으로, 필라들(P2)의 표면 층(S1, S2)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다. 접지 선택 라인들(GSL)과 접지 선택 라인들(GSL)에 인접한 표면 층(S1, S21) 부분은 접지 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 또한, 워드 라인들(WL1~WL4)과 워드 라인들(WL~WL)에 인접한 표면 층(S1, S2) 부분은 메모리 셀들(도 3의 MC1~MC4)을 구성할 수 있다. 또한, 스트링 선택 라인들(SSL)과 스트링 선택 라인들(SSL)에 인접한 표면 층(S1, S2) 부분은 스트링 선택 트랜지스터(도 3의 SST)를 구성할 수 있다. 필라들(P2) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 상부 컨택들(UMC)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다. 드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다.The pillars P2 may include a surface layer (S1, S2) and an interior (I1, I2). Specifically, the surface layers S1 and S2 of the pillars P2 may include a silicon material doped with impurities, or alternatively, they may include a silicon material not doped with impurities. The ground select lines GSL and portions of the surface layers S1 and S21 adjacent to the ground select lines GSL may constitute a ground select transistor (GST in FIG. 3). Additionally, the word lines (WL1 to WL4) and portions of the surface layers (S1 and S2) adjacent to the word lines (WL to WL) may form memory cells (MC1 to MC4 in FIG. 3). Additionally, the string select lines SSL and portions of the surface layers S1 and S2 adjacent to the string select lines SSL may constitute a string select transistor (SST in FIG. 3). A drain region DR may be formed on the pillars P2. For example, the drain region DR may be electrically connected to the bit lines BL through the upper contacts UMC. An etch stop layer 53 may be formed on the sidewall of the drain region DR. The top surface of the etch stop layer 53 may be formed at the same level as the top surface of the drain region DR.

절연 몰드 구조체(IMD2)는 상부 기판(USUB) 상에 수직한 Z축 방향으로 교대로 적층되는 희생막들(51) 및 층간 절연막들(52)을 포함할 수 있다. 희생막들(51) 및 층간 절연막들(52)은 모두 절연 물질을 포함하며, 각각 서로 다른 성질의 절연 물질을 포함할 수 있다. 관통 홀 비아들(THV)은 절연 몰드 구조체(IMD)를 관통하여 평면 구간에 형성될 수 있다.The insulating mold structure IMD2 may include sacrificial layers 51 and interlayer insulating layers 52 that are alternately stacked in the vertical Z-axis direction on the upper substrate USUB. The sacrificial layers 51 and the interlayer insulating layers 52 both include insulating materials, and each may include insulating materials with different properties. Through hole vias (THV) may penetrate the insulating mold structure (IMD) and be formed in a planar section.

수직 구조체(VS) 중에서 워드 라인들(WL1~WL4)의 연장 영역에 배치되는 부분의 단면은 X축 방향으로 메모리 셀 어레이(MCA)의 양측에 배치되는 계단 형태를 나타낼 수 있다. 도 13에는 X축 방향 일측의 절연 몰드 구조체(IMD2)에 형성된 복수의 계단 영역(WLSR_c)을 보여준다. 도시되지는 않았지만 X축 방향 다른 일측은 워드 라인 컨택들(WC)과 연결되는 워드 라인들(WL1~WL4)의 단면이 도 6을 참조하여 설명된 계단 영역(WLSR_c)과 유사한 계단 영역이 있을 것이다.The cross section of the portion of the vertical structure VS disposed in the extended area of the word lines WL1 to WL4 may exhibit a step shape disposed on both sides of the memory cell array MCA in the X-axis direction. Figure 13 shows a plurality of step regions (WLSR_c) formed in the insulating mold structure (IMD2) on one side in the X-axis direction. Although not shown, on the other side of the .

도 14 내지 도 18은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 도 14의 메모리 장치(120f)는 도 13에서 설명된 COP 구조를 갖고, 메모리 장치(120f)의 계단 영역(WLSR_c)의 모양이 도 8의 메모리 장치(120a)와 비교하여 X 축 방향으로 반대 모양인 점에서 차이가 있다. 이와 마찬가지로, 도 15의 메모리 장치(120g)는 도 9의 메모리 장치(120b)와, 도 16의 메모리 장치(120h)는 도 10의 메모리 장치(120c)와, 도 17의 메모리 장치(120i)는 도 11의 메모리 장치(120d)와, 그리고 도 18의 메모리 장치(120j)는 도 12의 메모리 장치(120e)와 계단 영역(WLSR_c)의 모양만이 반대이고, 동일한 구성 요소들을 갖는다.14 to 18 are diagrams illustrating memory devices according to embodiments of the present invention. The memory device 120f of FIG. 14 has the COP structure described in FIG. 13, and the shape of the step region (WLSR_c) of the memory device 120f is opposite in the X-axis direction compared to the memory device 120a of FIG. 8. There is a difference in that. Likewise, the memory device 120g of FIG. 15 is the memory device 120b of FIG. 9, the memory device 120h of FIG. 16 is the memory device 120c of FIG. 10, and the memory device 120i of FIG. 17 is The memory device 120d of FIG. 11 and the memory device 120j of FIG. 18 are different from the memory device 120e of FIG. 12 only in the shape of the step region (WLSR_c) and have the same components.

도 14를 참조하면, 메모리 장치(120f)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.Referring to FIG. 14, the memory device 120f has a word line step region (WLSR_c) of the MCA (1) and MCA (3) memory cell arrays, and a word line step region of the MCA (2) and MCA (4) memory cell arrays. (WLSR_c), a portion of the MCA(1) and MCA(3) memory cell arrays (MCA(13)) adjacent to the word line staircase region (WLSR_c), and MCA(2) adjacent to the word line staircase region (WLSR_c). An X-DEC row decoder array may be disposed on a peripheral circuit structure (PCS) that overlaps a portion of the MCA 4 memory cell array (MCA 24) in the Z-axis direction.

메모리 장치(120f)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(3)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120f, the bit lines (BL_2) of a partial area (MCA (13)) of the MCA (1) and MCA (3) memory cell arrays are connected to the P/B (13)_2 page buffer array, and the MCA (13)_2 page buffer array is connected to the MCA (13). (1) The remaining bit lines (BL_1) not included in the MCA (13) area of the memory cell array are connected to the P/B (1)_1 page buffer array, and the MCA (13) of the MCA (3) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(3)_1 page buffer array. The P/B(13)_2 page buffer array may be arranged to overlap a portion of the P/B(1)_1 and P/B(3)_1 page buffer arrays in the X-axis direction. The P/B(1)_1 and P/B(3)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(1) and MCA(3) memory cell arrays. You can.

메모리 장치(120f)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120f, the bit lines BL_2 of a partial area (MCA 24) of the MCA (2) and MCA (4) memory cell arrays are connected to the P/B (24)_2 page buffer array, and the MCA (24)_2 page buffer array is connected to the MCA (24). (2) The remaining bit lines (BL_1) not included in the MCA (24) area of the memory cell array are connected to the P/B (2)_1 page buffer array, and the MCA (24) of the MCA (4) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(4)_1 page buffer array. The P/B(24)_2 page buffer array may be arranged to overlap a portion of the P/B(2)_1 and P/B(4)_1 page buffer arrays in the X-axis direction. The P/B(2)_1 and P/B(4)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(2) and MCA(4) memory cell arrays. You can.

도 15를 참조하면, 메모리 장치(120g)는 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 및 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 X축 방향의 양측 에지에 배치될 수 있다.Referring to FIG. 15, the memory device 120g is a word line step region (WLSR_c) and a word line of the MCA (1) and MCA (3) memory cell arrays disposed on both edges in the X-axis direction of the cell array structure (CAS). A portion of the MCA(1) and MCA(3) memory cell array adjacent to the staircase region (WLSR_c) (MCA(13)), and the MCA(2) and MCA(4) memory cells adjacent to the word line staircase region (WLSR_c). An X-DEC row decoder array may be disposed on a peripheral circuit structure (PCS) that overlaps a portion of the array (MCA 24) in the Z-axis direction. The X-DEC row decoder array may be placed on both edges of the cell array structure (CAS) in the X-axis direction.

메모리 장치(120g)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120g, the bit lines (BL_2) of a partial area (MCA (13)) of the MCA (1) and MCA (3) memory cell arrays are connected to the P/B (13)_2 page buffer array, and the MCA (13)_2 page buffer array is connected to the MCA (13). (1) The remaining bit lines (BL_1) not included in the MCA (13) area of the memory cell array are connected to the P/B (1)_1 page buffer array, and the MCA (13) of the MCA (3) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(1)_1 page buffer array. The P/B(13)_2 page buffer array may be arranged to overlap a portion of the P/B(1)_1 and P/B(3)_1 page buffer arrays in the X-axis direction. The P/B(1)_1 and P/B(3)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(1) and MCA(3) memory cell arrays. You can.

메모리 장치(120g)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120g, the bit lines BL_2 of a partial area (MCA 24) of the MCA (2) and MCA (4) memory cell arrays are connected to the P/B (24)_2 page buffer array, and the MCA (24)_2 page buffer array is connected to the MCA (24). (2) The remaining bit lines (BL_1) not included in the MCA (24) area of the memory cell array are connected to the P/B (2)_1 page buffer array, and the MCA (24) of the MCA (4) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(4)_1 page buffer array. The P/B(24)_2 page buffer array may be arranged to overlap a portion of the P/B(2)_1 and P/B(4)_1 page buffer arrays in the X-axis direction. The P/B(2)_1 and P/B(4)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(2) and MCA(4) memory cell arrays. You can.

도 16을 참조하면, 메모리 장치(120h)는 셀 어레이 구조물(CAS)의 X축 방향 일측 에지에 배치된 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 및 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 X축 방향의 일측 에지에 배치될 수 있다.Referring to FIG. 16, the memory device 120h is a word line step region (WLSR_c) of the MCA (2) and MCA (4) memory cell arrays disposed at one edge in the X-axis direction of the cell array structure (CAS), and the word There is an can be placed. The X-DEC row decoder array may be placed on one edge of the cell array structure (CAS) in the X-axis direction.

메모리 장치(120h)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 비트 라인들(BL_1)은 P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(1) 및 P/B(3) 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.The memory device 120h may be arranged so that the bit lines BL_1 of the MCA(1) and MCA(3) memory cell arrays are connected to the P/B(1) and P/B(3) page buffer arrays. The P/B(1) and P/B(3) page buffer arrays may be arranged to overlap a portion of the central portion of the Y-axis direction length of the MCA(1) and MCA(3) memory cell arrays in the X-axis direction. .

메모리 장치(120h)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120h, the bit lines BL_2 of a portion of the MCA 2 and MCA 4 memory cell arrays (MCA 24) are connected to the P/B 24_2 page buffer array, and the MCA 24 is connected to the page buffer array. (2) The remaining bit lines (BL_1) not included in the MCA (24) area of the memory cell array are connected to the P/B (2)_1 page buffer array, and the MCA (24) of the MCA (4) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(4)_1 page buffer array. The P/B(24)_2 page buffer array may be arranged to overlap a portion of the P/B(2)_1 and P/B(4)_1 page buffer arrays in the X-axis direction. The P/B(2)_1 and P/B(4)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(2) and MCA(4) memory cell arrays. You can.

도 17을 참조하면, 메모리 장치(120i)는 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c) 중 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(3a))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. 그리고 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c) 중 MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 메모리 셀 어레이의 일부 영역(MCA(2a))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.Referring to FIG. 17, the memory device 120i is MCA ( 3) Word line step region (WLSR_c) of the memory cell array, some region (MCA(3a)) of the MCA(3) memory cell array adjacent to the word line step region (WLSR_c) of the MCA(3) memory cell array and the Z-axis An X-DEC row decoder array may be placed on peripheral circuit structures (PCS) that overlap in each direction. And among the word line step regions (WLSR_c) of the MCA (2) and MCA (4) memory cell arrays disposed on both edges in the X-axis direction of the cell array structure (CAS), the word line step region (WLSR_c) of the MCA (2) memory cell array ( WLSR_c), in the peripheral circuit structure (PCS) overlapping in the Z-axis direction with a partial area (MCA(2a)) of the MCA(2) memory cell array adjacent to the word line step area (WLSR_c) of the MCA(2) memory cell array. An X-DEC row decoder array may be deployed.

메모리 장치(120i)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120i, the bit lines (BL_2) of a partial area (MCA (13)) of the MCA (1) and MCA (3) memory cell arrays are connected to the P/B (13)_2 page buffer array, and the MCA (13)_2 page buffer array is connected to the MCA (13). (1) The remaining bit lines (BL_1) not included in the MCA (13) area of the memory cell array are connected to the P/B (1)_1 page buffer array, and the MCA (13) of the MCA (3) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(1)_1 page buffer array. The P/B(13)_2 page buffer array may be arranged to overlap a portion of the P/B(1)_1 and P/B(3)_1 page buffer arrays in the X-axis direction. The P/B(1)_1 and P/B(3)_1 page buffer arrays may be arranged to overlap a portion of the Y-axis direction length of the MCA(1) memory cell array in the X-axis direction.

메모리 장치(120i)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))은 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.In the memory device 120i, the bit lines BL_2 of a portion of the MCA 2 and MCA 4 memory cell arrays (MCA 24) are connected to the P/B 24_2 page buffer array, and the MCA 24 is connected to the page buffer array. (2) The remaining bit lines (BL_1) not included in the MCA (24) area of the memory cell array are connected to the P/B (2)_1 page buffer array, and the MCA (24) of the MCA (4) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(4)_1 page buffer array. A portion of the MCA(1) and MCA(3) memory cell arrays (MCA(13)) and a portion of the MCA(2) and MCA(4) memory cell arrays (MCA(24)) are located within the cell array structure (CAS). may be arranged adjacent to each other in the central portion of the X-axis direction length. The P/B(24)_2 page buffer array may be arranged to overlap a portion of the P/B(2)_1 and P/B(4)_1 page buffer arrays in the X-axis direction. The P/B(2)_1 and P/B(4)_1 page buffer arrays may be arranged to overlap a portion of the Y-axis direction length of the MCA(4) memory cell array in the X-axis direction.

메모리 장치(120i)는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이, X-DEC 로우 디코더 어레이 및 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이가 MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이의 수직 하부 영역의 주변 회로 구조체(PCS)에 윈드밀 타입으로 배치될 수 있다.Memory device 120i includes a P/B(1)_1 and P/B(3)_1 page buffer array, an X-DEC row decoder array, and a P/B(2)_1 and P/B(4)_1 page buffer array. The MCA(1), MCA(2), MCA(3), and MCA(4) may be disposed in a windmill type on the peripheral circuit structure (PCS) of the vertical lower region of the memory cell array.

도 18을 참조하면, 메모리 장치(120j)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.Referring to FIG. 18, the memory device 120j has a word line step region (WLSR_c) of the MCA (1) and MCA (3) memory cell arrays, and a word line step region (WLSR_c) of the MCA (2) and MCA (4) memory cell arrays. (WLSR_c), a portion of the MCA(1) and MCA(3) memory cell arrays (MCA(13)) adjacent to the word line staircase region (WLSR_c), and MCA(2) adjacent to the word line staircase region (WLSR_c). An X-DEC row decoder array may be disposed on a peripheral circuit structure (PCS) that overlaps a portion of the MCA 4 memory cell array (MCA 24) in the Z-axis direction.

메모리 장치(120j)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(3)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치되고, MCA(3) 메모리 셀 어레이의 일부 영역과 오버랩되도록 배치될 수 있다.In the memory device 120j, the bit lines (BL_2) of a portion of the MCA (1) and MCA (3) memory cell arrays (MCA (13)) are connected to the P/B (13)_2 page buffer array, and the MCA (13)_2 page buffer array is connected to the MCA (13). (1) The remaining bit lines (BL_1) not included in the MCA (13) area of the memory cell array are connected to the P/B (1)_1 page buffer array, and the MCA (13) of the MCA (3) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(3)_1 page buffer array. The P/B(1)_1 and P/B(3)_1 page buffer arrays may be arranged to overlap a portion of the Y-axis direction length of the MCA(3) memory cell array in the X-axis direction. The P/B(13)_2 page buffer array is arranged to overlap a portion of the P/B(1)_1 and P/B(3)_1 page buffer arrays in the X-axis direction, and a portion of the MCA(3) memory cell array. It can be placed to overlap.

메모리 장치(120j)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역과 오버랩되도록 배치될 수 있다.In the memory device 120j, the bit lines BL_2 of a partial area (MCA 24) of the MCA (2) and MCA (4) memory cell arrays are connected to the P/B (24)_2 page buffer array, and the MCA (24)_2 page buffer array is connected to the MCA (24). (2) The remaining bit lines (BL_1) not included in the MCA (24) area of the memory cell array are connected to the P/B (2)_1 page buffer array, and the MCA (24) of the MCA (4) memory cell array The remaining bit lines BL_1 not included in the area may be arranged to be connected to the P/B(4)_1 page buffer array. The P/B(2)_1 and P/B(4)_1 page buffer arrays will be arranged to overlap in the X-axis direction with a portion of the central portion of the Y-axis direction length of the MCA(2) and MCA(4) memory cell arrays. You can. The P/B(24)_2 page buffer array is arranged to overlap a portion of the P/B(2)_1 and P/B(4)_1 page buffer arrays in the X-axis direction, and the MCA(2) and MCA(4) memories It may be arranged to overlap a portion of the cell array.

도 19는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)의 단면도이다.FIG. 19 is a cross-sectional view of a memory device 500 having a B-VNAND structure, according to an embodiment of the present disclosure.

도 19를 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다. Referring to FIG. 19, the memory device 500 may have a C2C (chip to chip) structure. Here, the C2C structure involves manufacturing at least one upper chip including a cell region (CELL) and a lower chip including a peripheral circuit region (PERI), and then bonding the at least one upper chip and the lower chip. ) can mean connecting to each other by method. As an example, the bonding method may refer to a method of electrically or physically connecting the bonding metal pattern formed on the top metal layer of the upper chip and the bonding metal pattern formed on the top metal layer of the lower chip. For example, when the bonding metal patterns are formed of copper (Cu), the bonding method may be a Cu-Cu bonding method. As another example, the bonding metal patterns may be formed of aluminum (Al) or tungsten (W).

메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 13에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.The memory device 500 may include at least one upper chip including a cell area. For example, as shown in FIG. 13, the memory device 500 may be implemented to include two upper chips. However, this is an example, and the number of upper chips is not limited to this. When the memory device 500 is implemented to include two upper chips, a first upper chip including the first cell region CELL1, a second upper chip including the second cell region CELL2, and a peripheral circuit region After manufacturing each lower chip including (PERI), the memory device 500 may be manufactured by connecting the first upper chip, the second upper chip, and the lower chip to each other through a bonding method. The first upper chip may be inverted and connected to the lower chip through a bonding method, and the second upper chip may also be inverted and connected to the first upper chip through a bonding method. In the following description, the upper and lower parts of the first and second upper chips are defined based on the time before the first and second upper chips are inverted. That is, in FIG. 13, the top of the lower chip refers to the top defined based on the +Z-axis direction, and the top of each of the first and second upper chips refers to the top defined based on the -Z-axis direction. However, this is an example, and only one of the first upper chip and the second upper chip may be inverted and connected through a bonding method.

메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다. The peripheral circuit area (PERI) and the first and second cell areas (CELL1 and CELL2) of the memory device 500 each have an external pad bonding area (PA), a word line bonding area (WLBA), and a bit line bonding area (BLBA). ) may include.

주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다. The peripheral circuit area PERI may include the first substrate 210 and a plurality of circuit elements 220a, 220b, and 220c formed on the first substrate 210. An interlayer insulating layer 215 including one or more insulating layers may be provided on the plurality of circuit elements 220a, 220b, and 220c, and within the interlayer insulating layer 215, the plurality of circuit elements ( A plurality of metal wires connecting 220a, 220b, and 220c) may be provided. For example, the plurality of metal wires are on the first metal wires 230a, 230b, 230c and the first metal wires 230a, 230b, 230c connected to each of the plurality of circuit elements 220a, 220b, and 220c. It may include second metal wires 240a, 240b, and 240c formed in . The plurality of metal wires may be made of at least one of various conductive materials. For example, the first metal wires 230a, 230b, and 230c may be formed of tungsten with a relatively high electrical resistivity, and the second metal wires 240a, 240b, and 240c may be formed of copper with a relatively low electrical resistivity. It can be.

본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다. In this specification, only the first metal wiring (230a, 230b, 230c) and the second metal wiring (240a, 240b, 240c) are shown and described, but are not limited thereto, and the wiring on the second metal wiring (240a, 240b, 240c) At least one additional metal wiring may be further formed. In this case, the second metal wires 240a, 240b, and 240c may be formed of aluminum. In addition, at least some of the additional metal wirings formed on the second metal wirings 240a, 240b, and 240c may be made of copper, etc., which has a lower electrical resistivity than the aluminum of the second metal wirings 240a, 240b, and 240c. there is.

층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.The interlayer insulating layer 215 is disposed on the first substrate 210 and may include an insulating material such as silicon oxide or silicon nitride.

제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다. The first and second cell areas CELL1 and CELL2 may each include at least one memory block. The first cell region CELL1 may include a second substrate 310 and a common source line 320. On the second substrate 310, a plurality of word lines 331-338 (330) may be stacked along a direction perpendicular to the top surface of the second substrate 310 (Z-axis direction). String select lines and a ground select line may be disposed above and below the word lines 330, and a plurality of word lines 330 may be disposed between the string select lines and the ground select line. Likewise, the second cell region CELL2 includes a third substrate 410 and a common source line 420, and a plurality of word lines along a direction perpendicular to the top surface of the third substrate 410 (Z-axis direction). Fields 431-438: 430 may be stacked. The second substrate 310 and the third substrate 410 may be made of various materials, for example, a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a single crystal epitaxy grown on a monocrystalline silicon substrate. It may be a substrate having an epitaxial layer. A plurality of channel structures (CH) may be formed in each of the first and second cell regions (CELL1 and CELL2).

일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다. In one embodiment, as shown in A1, the channel structure CH is provided in the bit line bonding area BLBA and extends in a direction perpendicular to the top surface of the second substrate 310 to form the word lines 330. ), string select lines, and ground select lines. The channel structure (CH) may include a data storage layer, a channel layer, and a buried insulating layer. The channel layer may be electrically connected to the first metal wire 350c and the second metal wire 360c in the bit line bonding area BLBA. For example, the second metal wire 360c may be a bit line and may be connected to the channel structure CH through the first metal wire 350c. The bit line 360c may extend along a first direction (Y-axis direction) parallel to the top surface of the second substrate 310.

일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드 라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드 라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다. In one embodiment, as shown in A2, the channel structure (CH) may include a lower channel (LCH) and an upper channel (UCH) connected to each other. For example, the channel structure (CH) may be formed through a process for the lower channel (LCH) and a process for the upper channel (UCH). The lower channel LCH may extend in a direction perpendicular to the top surface of the second substrate 310 and pass through the common source line 320 and the lower word lines 331 and 332. The lower channel (LCH) may include a data storage layer, a channel layer, and a buried insulating layer, and may be connected to the upper channel (UCH). The upper channel (UCH) may pass through the upper word lines 333 to 338. The upper channel (UCH) may include a data storage layer, a channel layer, and a buried insulating layer, and the channel layer of the upper channel (UCH) is electrically connected to the first metal wire 350c and the second metal wire 360c. can be connected As the length of the channel becomes longer, it may become difficult to form a channel with a constant width due to process reasons. The memory device 500 according to an embodiment of the present invention may have a channel with improved width uniformity through a lower channel (LCH) and an upper channel (UCH) formed through a sequential process.

A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드 라인은 더미 워드 라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드 라인(332) 및 워드 라인(333)은 더미 워드 라인일 수 있다. 이 경우, 더미 워드 라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드 라인에 인가되는 전압 레벨은 일반적인 워드 라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.As shown in A2, when the channel structure (CH) is formed to include a lower channel (LCH) and an upper channel (UCH), the word line located near the boundary of the lower channel (LCH) and the upper channel (UCH) is a dummy It can be a word line. For example, the word lines 332 and 333 that form the boundary between the lower channel (LCH) and the upper channel (UCH) may be dummy word lines. In this case, data may not be stored in memory cells connected to the dummy word line. Alternatively, the number of pages corresponding to memory cells connected to a dummy word line may be less than the number of pages corresponding to memory cells connected to a general word line. The voltage level applied to the dummy word line may be different from the voltage level applied to the general word line, thereby reducing the impact of uneven channel width between the lower channel (LCH) and upper channel (UCH) on the operation of the memory device. You can do it.

한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드 라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드 라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.Meanwhile, in A2, the number of lower word lines 331 and 332 through which the lower channel (LCH) passes is shown to be less than the number of upper word lines 333 to 338 through which the upper channel (UCH) passes. . However, this is illustrative, and the present invention is not limited thereto. As another example, the number of lower word lines passing through the lower channel (LCH) may be equal to or greater than the number of upper word lines passing through the upper channel (UCH). Additionally, the structure and connection relationship of the channel structure (CH) arranged in the first cell area (CELL1) described above may be equally applied to the channel structure (CH) arranged in the second cell area (CELL2).

비트 라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 13에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드 라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다. In the bit line bonding area BLBA, a first through electrode THV1 may be provided in the first cell area CELL1 and a second through electrode THV2 may be provided in the second cell area CELL2. As shown in FIG. 13 , the first through electrode THV1 may penetrate the common source line 320 and the plurality of word lines 330. However, this is an example, and the first through electrode THV1 may further penetrate the second substrate 310 . The first through electrode THV1 may include a conductive material. Alternatively, the first through electrode THV1 may include a conductive material surrounded by an insulating material. The second through electrode THV2 may also be provided in the same shape and structure as the first through electrode THV1.

일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.In one embodiment, the first through electrode THV1 and the second through electrode THV2 may be electrically connected through the first through metal pattern 372d and the second through metal pattern 472d. The first through metal pattern 372d may be formed on the bottom of the first upper chip including the first cell region CELL1, and the second through metal pattern 472d may be formed on the bottom of the first upper chip including the second cell region CELL2. It may be formed on the top of the second upper chip. The first through electrode THV1 may be electrically connected to the first metal wire 350c and the second metal wire 360c. A lower via (371d) may be formed between the first through electrode (THV1) and the first through metal pattern (372d), and an upper via (371d) may be formed between the second through electrode (THV2) and the second through metal pattern (472d). 471d) can be formed. The first through metal pattern 372d and the second through metal pattern 472d may be connected through a bonding method.

또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트 라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.Additionally, in the bit line bonding area BLBA, an upper metal pattern 252 is formed on the uppermost metal layer of the peripheral circuit area PERI, and the upper metal pattern 252 is formed on the uppermost metal layer of the first cell area CELL1. ) An upper metal pattern 392 of the same shape may be formed. The upper metal pattern 392 of the first cell region (CELL1) and the upper metal pattern 252 of the peripheral circuit region (PERI) may be electrically connected to each other through a bonding method. In the bit line bonding area BLBA, the bit line 360c may be electrically connected to a page buffer included in the peripheral circuit area PERI. For example, some of the circuit elements 220c of the peripheral circuit area (PERI) may provide a page buffer, and the bit line 360c may be connected to the upper bonding metal 370c of the first cell area (CELL1) and the surrounding It may be electrically connected to the circuit elements 220c that provide a page buffer through the upper bonding metal 270c of the circuit area PERI.

계속해서, 도 19를 참조하면, 워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다. Continuing with reference to FIG. 19 , in the word line bonding area WLBA, the word lines 330 of the first cell area CELL1 are aligned in a second direction (X-axis) parallel to the top surface of the second substrate 310. direction) and may be connected to a plurality of cell contact plugs 341-347 (340). A first metal wire 350b and a second metal wire 360b may be sequentially connected to the upper portions of the cell contact plugs 340 connected to the word lines 330. The cell contact plugs 340 are connected to the peripheral circuit area (WLBA) through the upper bonding metal 370b of the first cell area (CELL1) and the upper bonding metal 270b of the peripheral circuit area (PERI) in the word line bonding area (WLBA). PERI).

셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다. The cell contact plugs 340 may be electrically connected to a row decoder included in the peripheral circuit area (PERI). For example, some of the circuit elements 220b of the peripheral circuit area (PERI) provide a row decoder, and the cell contact plugs 340 are connected to the upper bonding metal 370b of the first cell area (CELL1) and the surrounding It can be electrically connected to circuit elements 220b that provide a row decoder through the upper bonding metal 270b of the circuit region PERI. In one embodiment, the operating voltage of the circuit elements 220b providing the row decoder may be different from the operating voltage of the circuit elements 220c providing the page buffer. For example, the operating voltage of the circuit elements 220c that provide the page buffer may be greater than the operating voltage of the circuit elements 220b that provide the row decoder.

마찬가지로, 워드 라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드 라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다. Likewise, in the word line bonding area WLBA, the word lines 430 of the second cell area CELL2 may extend along a second direction (X-axis direction) parallel to the top surface of the third substrate 410. and can be connected to a plurality of cell contact plugs (441-447; 440). The cell contact plugs 440 are connected to the upper metal pattern of the second cell region CELL2, the lower metal pattern and the upper metal pattern of the first cell region CELL1, and the peripheral circuit region PERI through the cell contact plug 348. ) can be connected.

워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다. In the word line bonding area WLBA, an upper bonding metal 370b may be formed in the first cell area CELL1 and an upper bonding metal 270b may be formed in the peripheral circuit area PERI. The upper bonding metal 370b of the first cell region CELL1 and the upper bonding metal 270b of the peripheral circuit region PERI may be electrically connected to each other through a bonding method. The upper bonding metal 370b and the upper bonding metal 270b may be formed of aluminum, copper, or tungsten.

외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.In the external pad bonding area PA, a lower metal pattern 371e may be formed on the lower part of the first cell area CELL1, and an upper metal pattern 472a may be formed on the upper part of the second cell area CELL2. You can. The lower metal pattern 371e of the first cell area CELL1 and the upper metal pattern 472a of the second cell area CELL2 may be connected by a bonding method in the external pad bonding area PA. Likewise, the upper metal pattern 372a may be formed on the upper part of the first cell area (CELL1), and the upper metal pattern 272a may be formed on the upper part of the peripheral circuit area (PERI). The upper metal pattern 372a of the first cell region CELL1 and the upper metal pattern 272a of the peripheral circuit region PERI may be connected by a bonding method.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다. Common source line contact plugs 380 and 480 may be disposed in the external pad bonding area PA. The common source line contact plugs 380 and 480 may be formed of a conductive material such as metal, metal compound, or doped polysilicon. The common source line contact plug 380 of the first cell area (CELL1) is electrically connected to the common source line 320, and the common source line contact plug 480 of the second cell area (CELL2) is connected to the common source line ( 420) and can be electrically connected. A first metal wire 350a and a second metal wire 360a are sequentially stacked on the common source line contact plug 380 of the first cell area (CELL1), and the common source line contact of the second cell area (CELL2) A first metal wire 450a and a second metal wire 460a may be sequentially stacked on the plug 480.

외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 19를 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.Input/output pads 205, 405, and 406 may be disposed in the external pad bonding area (PA). Referring to FIG. 19, a lower insulating film 201 may cover the lower surface of the first substrate 210, and a first input/output pad 205 may be formed on the lower insulating film 201. The first input/output pad 205 is connected to at least one of the plurality of circuit elements 220a disposed in the peripheral circuit area PERI through the first input/output contact plug 203, and is formed by the lower insulating film 201. 1 Can be separated from the substrate 210. Additionally, a side insulating film is disposed between the first input/output contact plug 203 and the first substrate 210 to electrically separate the first input/output contact plug 203 from the first substrate 210.

제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.An upper insulating film 401 may be formed on the third substrate 410 to cover the top surface of the third substrate 410 . A second input/output pad 405 and/or a third input/output pad 406 may be disposed on the upper insulating film 401. The second input/output pad 405 is connected to at least one of the plurality of circuit elements 220a disposed in the peripheral circuit area PERI through the second input/output contact plugs 403 and 303, and the third input/output pad ( 406 may be connected to at least one of the plurality of circuit elements 220a disposed in the peripheral circuit area PERI through the third input/output contact plugs 404 and 304.

일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.In one embodiment, the third substrate 410 may not be disposed in the area where the input/output contact plug is disposed. For example, as shown in B, the third input/output contact plug 404 is separated from the third substrate 410 in a direction parallel to the top surface of the third substrate 410, and the second cell region CELL2 It may be connected to the third input/output pad 406 through the interlayer insulating layer 415. In this case, the third input/output contact plug 404 may be formed through various processes.

예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.Exemplarily, as shown in B1, the third input/output contact plug 404 extends in the third direction (Z-axis direction) and may be formed to have a diameter that increases toward the upper insulating film 401. That is, while the diameter of the channel structure (CH) described in A1 is formed to become smaller as it moves towards the upper insulating film 401, the diameter of the third input/output contact plug 404 may be formed to increase as it goes towards the upper insulating film 401. there is. For example, the third input/output contact plug 404 may be formed after the second cell region CELL2 and the first cell region CELL1 are bonded together.

또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다. Additionally, as an example, as shown in B2, the third input/output contact plug 404 extends in the third direction (Z-axis direction) and may be formed to have a smaller diameter as it approaches the upper insulating film 401. That is, the diameter of the third input/output contact plug 404 may be formed to become smaller as it approaches the upper insulating film 401, similar to the channel structure CH. For example, the third input/output contact plug 404 may be formed together with the cell contact plugs 440 before bonding the second cell region CELL2 and the first cell region CELL1.

다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.In another embodiment, the input/output contact plug may be arranged to overlap the third substrate 410. For example, as shown in C, the second input/output contact plug 403 is formed by penetrating the interlayer insulating layer 415 of the second cell region CELL2 in the third direction (Z-axis direction). 3 It can be electrically connected to the second input/output pad 405 through the substrate 410. In this case, the connection structure of the second input/output contact plug 403 and the second input/output pad 405 can be implemented in various ways.

예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.Exemplarily, as shown in C1, an opening 408 is formed penetrating the third substrate 410, and the second input/output contact plug 403 is formed through the opening 408 formed in the third substrate 410. It can be directly connected to the second input/output pad 405 through. In this case, as shown in C1, the diameter of the second input/output contact plug 403 may be formed to increase as it approaches the second input/output pad 405. However, this is an example, and the diameter of the second input/output contact plug 403 may be formed to become smaller as it approaches the second input/output pad 405.

예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.Exemplarily, as shown in C2, an opening 408 may be formed penetrating the third substrate 410, and a contact 407 may be formed within the opening 408. One end of the contact 407 may be connected to the second input/output pad 405, and the other end may be connected to the second input/output contact plug 403. Accordingly, the second input/output contact plug 403 may be electrically connected to the second input/output pad 405 through the contact 407 within the opening 408. In this case, as shown in C2, the diameter of the contact 407 increases toward the second input/output pad 405, and the diameter of the second input/output contact plug 403 decreases toward the second input/output pad 405. may be formed. For example, the second input/output contact plug 403 is formed together with the cell contact plugs 440 before bonding the second cell region CELL2 and the first cell region CELL1, and the contact 407 is formed with the first cell region CELL1. It may be formed after bonding the second cell region (CELL2) and the first cell region (CELL1).

또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드 라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.Additionally, as an example, as shown in C3, a stopper 409 may be further formed on the upper surface of the opening 408 of the third substrate 410 compared to C2. The stopper 409 may be a metal wire formed on the same layer as the common source line 420. However, this is an example, and the stopper 409 may be a metal wire formed on the same layer as at least one of the word lines 430. The second input/output contact plug 403 may be electrically connected to the second input/output pad 405 through the contact 407 and the stopper 409.

한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다. Meanwhile, similar to the second and third input/output contact plugs 403 and 404 of the second cell area (CELL2), the second and third input/output contact plugs 303 and 304 of the first cell area (CELL1) are respectively The diameter may become smaller toward the lower metal pattern 371e, or the diameter may become larger toward the lower metal pattern 371e.

한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다. Meanwhile, depending on embodiments, a slit 411 may be formed in the third substrate 410. For example, the slit 411 may be formed at an arbitrary location in the external pad bonding area PA. For example, as shown in D, the slit 411 may be located between the second input/output pad 405 and the cell contact plugs 440 when viewed in plan. However, this is an example, and the slit 411 may be formed so that the second input/output pad 405 is located between the slit 411 and the cell contact plugs 440 when viewed from a plan view.

예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.Exemplarily, as shown in D1, the slit 411 may be formed to penetrate the third substrate 410. For example, the slit 411 may be used to prevent the third substrate 410 from being finely cracked when forming the opening 408. However, this is an example, and the slit 411 may be formed to a depth of approximately 60 to 70% of the thickness of the third substrate 410.

또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다. Additionally, as an example, as shown in D2, a conductive material 412 may be formed in the slit 411. The conductive material 412 may be used, for example, to externally discharge leakage current generated while driving circuit elements in the external pad bonding area PA. In this case, the conductive material 412 may be connected to an external ground line.

또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드 라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드 라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.Additionally, as an example, as shown in D3, an insulating material 413 may be formed within the slit 411. For example, the insulating material 413 electrically separates the second input/output pad 405 and the second input/output contact plug 403 disposed in the external pad bonding area (PA) from the word line bonding area (WLBA). can be formed for By forming the insulating material 413 in the slit 411, the voltage provided through the second input/output pad 405 affects the metal layer disposed on the third substrate 410 in the word line bonding area (WLBA). You can block what's going on.

한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.Meanwhile, depending on embodiments, the first to third input/output pads 205, 405, and 406 may be formed selectively. For example, the memory device 500 includes only the first input/output pad 205 disposed on the first substrate 201, or the second input/output pad 405 disposed on the third substrate 410. ), or may be implemented to include only the third input/output pad 406 disposed on top of the upper insulating film 401.

한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.Meanwhile, depending on embodiments, at least one of the second substrate 310 of the first cell region CELL1 and the third substrate 410 of the second cell region CELL2 may be used as a sacrificial substrate and may be used as a sacrificial substrate before the bonding process. Alternatively, it may be completely or partially removed at a later date. Additional films may be deposited after removal of the substrate. For example, the second substrate 310 of the first cell region CELL1 may be removed before or after bonding the peripheral circuit region PERI and the first cell region CELL1, and the common source line 320 An insulating film covering the upper surface or a conductive film for connection may be formed. Similarly, the third substrate 410 of the second cell region CELL2 may be removed before or after bonding of the first cell region CELL1 and the second cell region CELL2, and the common source line 420 ) An upper insulating film 401 covering the upper surface or a conductive film for connection may be formed.

본 실시예에 따르면, 주변 회로 영역(PERI)의 상부 본딩 메탈들(270c)은 페이지 버퍼 회로 영역의 상부에 배치될 수 있고, 제1 방향(X) 및 제2 방향(Y)에 따라 매트릭스 형태로 배치될 수 있다. 페이지 버퍼 회로 영역은 비트 라인 본딩 영역(BLBA)에 대응할 수 있다. 예를 들어, 상부 본딩 메탈들(270c)은 복수의 본딩 패드 그룹들로 그룹핑될 수 있고, 각 본딩 패드 그룹은 제1 방향(Y)을 따라 일렬로 배치된 상부 본딩 메탈들을 포함할 수 있다. 본 실시예에 따르면, 주변 회로 영역(PERI)은 제1 방향(Y)을 따라 연장된 복수의 하나의 관통 배선들을 포함할 수 있다. 예를 들어, 각 관통 배선은 인접한 본딩 패드 그룹들 사이에 배치될 수 있다. According to this embodiment, the upper bonding metals 270c of the peripheral circuit area (PERI) may be disposed on the upper part of the page buffer circuit area and form a matrix along the first direction (X) and the second direction (Y). It can be placed as . The page buffer circuit area may correspond to a bit line bonding area (BLBA). For example, the upper bonding metals 270c may be grouped into a plurality of bonding pad groups, and each bonding pad group may include upper bonding metals arranged in a row along the first direction (Y). According to this embodiment, the peripheral circuit area PERI may include a plurality of single through wires extending along the first direction Y. For example, each through wire may be placed between adjacent bonding pad groups.

도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다. FIG. 20 is a block diagram illustrating an example of applying a memory device according to embodiments of the present disclosure to the SSD system 1000.

도 20을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 콘트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 19를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.Referring to FIG. 20, the SSD system 1000 may include a host 1100 and an SSD 1200. The SSD (1200) exchanges signals with the host (1100) through a signal connector and receives power through a power connector. The SSD 1200 may include an SSD controller 1210, an auxiliary power supply 1220, and memory devices 1230, 1240, and 1250. The memory devices 1230, 1240, and 1250 may be vertically stacked NAND flash memory devices. At this time, the SSD 1200 may be implemented using the embodiments described above with reference to FIGS. 1 to 19.

도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템(2000)의 블록 다이어그램이다.FIG. 21 is a block diagram of a system 2000 for explaining an electronic device including a memory device according to embodiments of the present invention.

도 21을 참조하면, 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM들(2500a, 2500b), 플래시 메모리들(2600a, 2600b), I/O 디바이스들(2700a, 2700b) 및 어플리케이션 프로세서(Application Processor, 2800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(2000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.Referring to FIG. 21, the system 2000 includes a camera 2100, a display 2200, an audio processor 2300, a modem 2400, DRAMs 2500a, 2500b, flash memories 2600a, 2600b, I /O devices 2700a and 2700b and an application processor 2800 (hereinafter referred to as “AP”) may be included. The system (2000) is implemented as a laptop computer, mobile phone, smart phone, tablet personal computer, wearable device, healthcare device, or IOT (Internet Of Things) device. It can be. Additionally, the system 2000 may be implemented as a server or personal computer.

카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(2200)로 전송할 수 있다. 오디오 처리부(2300)는 플래시 메모리들(2600a, 2600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(2400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(2700a, 2700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.The camera 2100 can capture still images or moving images under user control, and store or transmit the captured image/video data to the display 2200. The audio processing unit 2300 may process audio data included in flash memories 2600a and 2600b or network content. The modem 2400 modulates and transmits signals for wired/wireless data transmission and reception, and can be demodulated to restore the original signal at the receiving end. I/O devices (2700a, 2700b) are digital inputs such as USB (Universal Serial Bus), storage, digital camera, SD (Secure Digital) card, DVD (Digital Versatile Disc), network adapter, touch screen, etc. and/or devices that provide output functions.

AP(2800)는 시스템(2000)의 전반적인 동작을 제어할 수 있다. AP(2800)는 콘트롤 블록(2810), 엑셀레이터 블록 또는 엑셀레이터 칩(2820) 및 인터페이스 블록(2830)을 포함할 수 있다. AP(2800)는 플래시 메모리들(2600a, 2600b)에 저장된 컨텐츠의 일부가 디스플레이(2200)에 표시되도록 디스플레이(2200)를 제어할 수 있다. AP(2800)는 I/O 디바이스들(2700a, 2700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(2800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(2800)와 별개로 엑셀레이터 칩(2820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)에 추가적으로 DRAM(2500b)이 장착될 수 있다. 엑셀레이터는 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다The AP (2800) can control the overall operation of the system (2000). The AP 2800 may include a control block 2810, an accelerator block or accelerator chip 2820, and an interface block 2830. The AP 2800 may control the display 2200 so that part of the content stored in the flash memories 2600a and 2600b is displayed on the display 2200. When a user input is received through the I/O devices 2700a and 2700b, the AP 2800 may perform a control operation corresponding to the user input. The AP (2800) may include an accelerator block, which is a dedicated circuit for AI (Artificial Intelligence) data calculation, or may be provided with an accelerator chip (2820) separate from the AP (2800). A DRAM 2500b may be additionally mounted on the accelerator block or accelerator chip 2820. The accelerator is a function block that specializes in performing specific functions of the AP (2800). The accelerator is a function block that specializes in graphics data processing, GPU, and a block in specializing in AI calculation and inference. It may include an NPU (Neural Processing Unit) and a DPU (Data Processing Unit), a block specializing in data transmission.

시스템(2000)은 복수의 DRAM들(2500a, 2500b)을 포함할 수 있다. AP(2800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(2500a, 2500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(2800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)는 DRAM(2500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.System 2000 may include a plurality of DRAMs 2500a and 2500b. The AP (2800) controls the DRAMs (2500a, 2500b) through command and mode register (MRS) settings that meet the Joint Electron Device Engineering Council (JEDEC) standard, or operates company-specific functions such as low voltage/high speed/reliability and CRC ( To use the Cyclic Redundancy Check/ECC (Error Correction Code) function, you can communicate by setting the DRAM interface protocol. For example, the AP (2800) can communicate with the DRAM (2500a) through an interface that complies with JEDEC standards such as LPDDR4 and LPDDR5, and the accelerator block or accelerator chip (2820) is an accelerator with a higher bandwidth than the DRAM (2500a). To control the DRAM 2500b, a new DRAM interface protocol can be set and communicated.

도 21에서는 DRAM들(2500a, 2500b)만을 도시하였으나, 이에 한정되지 않고 AP(2800)이나 엑셀레이터 칩(2820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(2500a, 2500b)은 I/O 디바이스(2700a, 2700b)나 플래시 메모리들(2600a, 2600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(2500a, 2500b)은 시스템(2000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.In FIG. 21, only DRAMs 2500a and 2500b are shown, but it is not limited to this and can be used as PRAM, SRAM, MRAM, RRAM, FRAM, or Hybrid RAM if it satisfies the bandwidth, response speed, and voltage conditions of the AP (2800) or accelerator chip (2820). Any memory, including memory, can be used. DRAMs 2500a and 2500b have relatively smaller latency and bandwidth than I/O devices 2700a and 2700b or flash memories 2600a and 2600b. The DRAMs 2500a and 2500b are initialized when the system 2000 is powered on, the operating system and application data are loaded, and can be used as a temporary storage location for the operating system and application data or as an execution space for various software codes. .

DRAM들(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(2500a, 2500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(2500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.In the DRAMs 2500a and 2500b, addition/subtraction/multiplication/division arithmetic operations, vector operations, address operations, or FFT (Fast Fourier Transform) operations may be performed. Additionally, a function used for inference may be performed within the DRAMs 2500a and 2500b. Here, inference can be performed in a deep learning algorithm using an artificial neural network. Deep learning algorithms may include a training step to learn a model through various data and an inference step to recognize data with the learned model. As an embodiment, the image taken by the user through the camera 2100 is signal processed and stored in the DRAM 2500b, and the accelerator block or accelerator chip 2820 is used for inference with data stored in the DRAM 2500b. You can perform AI data operations that recognize data using the function.

시스템(2000)은 DRAM들(2500a, 2500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(2600a, 2600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 플래시 메모리들(2600a, 2600b)을 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(2600a, 2600b)은 메모리 콘트롤러(2610) 및 플래시 메모리 장치(2620)를 포함하고, 메모리 콘트롤러(2610) 내에 구비된 연산 장치를 사용하여 AP(2800) 및/내지 엑셀레이터 칩(2820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(2600a, 2600b)은 카메라(2100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.System 2000 may include a plurality of storage units or a plurality of flash memories 2600a and 2600b with larger capacities than the DRAMs 2500a and 2500b. The accelerator block or accelerator chip 2820 can perform a training step and AI data operation using flash memories 2600a and 2600b. In one embodiment, the flash memories 2600a and 2600b include a memory controller 2610 and a flash memory device 2620, and the AP 2800 and/or The training step and inference AI data calculation performed by the accelerator chip 2820 can be performed more efficiently. The flash memories 2600a and 2600b can store photos taken through the camera 2100 or store data transmitted over a data network. For example, Augmented Reality/Virtual Reality, High Definition (HD), or Ultra High Definition (UHD) content can be stored.

시스템(2000)에서, 플래시 메모리들(2600a, 2600b)은 도 1 내지 도 18를 참조하여 설명된 메모리 장치를 포함할 수 있다. 메모리 장치는 복수의 메모리 플레인들 각각이 셀 어레이 구조물에 포함된 메모리 셀 어레이, 및 셀 어레이 구조물과 수직 방향으로 오버랩되어 있는 주변 회로 구조물에 포함된 로우 디코더 어레이 및 페이지 버퍼 어레이를 포함하도록 구성된다. 복수의 메모리 플레인들 각각에 연결되는 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역에 매립하여 주변 회로 구조물에 배치하고, 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 제1 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 제2 페이지 버퍼 어레이로 분리하여 비대칭적으로 주변 회로 구조물에 배치함으로써, 메모리 칩 사이즈를 줄일 수 있다. 또한, 셀 어레이 구조물에 적층되는 워드 라인들의 개수가 증가되더라도 워드 라인 계단 영역 및 메모리 셀 어레이의 일부 영역에 매립되는 로우 디코더 어레이는 메모리 칩 사이즈에 영향을 주지 않고 오히려 줄일 수 있기 때문에, 메모리 블록의 대용량화를 제공할 수 있다.In system 2000, flash memories 2600a and 2600b may include the memory devices described with reference to FIGS. 1-18. The memory device is configured to include a memory cell array in which each of the plurality of memory planes is included in a cell array structure, and a row decoder array and a page buffer array included in a peripheral circuit structure that overlaps the cell array structure in a vertical direction. The row decoder array connected to each of the plurality of memory planes is embedded in the word line staircase area of the cell array structure and a region vertically overlapping with a portion of the memory cell array adjacent to the word line staircase area and placed in the peripheral circuit structure. , the page buffer array is divided into a first page buffer array to which bit lines of a portion of the memory cell array in which the row decoder array is embedded are connected, and a second page buffer array to which bit lines remaining other than the portion of the region are connected, so that the page buffer array is asymmetric. By placing it on a peripheral circuit structure, the memory chip size can be reduced. In addition, even if the number of word lines stacked on the cell array structure increases, the row decoder array embedded in the word line step area and some areas of the memory cell array does not affect the memory chip size and can actually be reduced, so the size of the memory block Large capacity can be provided.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specification. Although embodiments have been described in this specification using specific terms, this is only used for the purpose of explaining the technical idea of the present disclosure and is not used to limit the meaning or scope of the present disclosure as set forth in the claims. . Therefore, those skilled in the art will understand that various modifications and other equivalent embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure should be determined by the technical spirit of the attached patent claims.

Claims

불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.A memory cell array including non-volatile memory cells, a row decoder array connected to the non-volatile memory cells included in the memory cell array through a plurality of word lines extending in a first horizontal direction, and a row decoder array connected to the non-volatile memory cells included in the memory cell array, and a plurality of memory planes including a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in an intersecting second horizontal direction;
a peripheral circuit structure including the row decoder array and the page buffer array for each of the plurality of memory planes; and
and a cell array structure overlapping the peripheral circuit structure in a vertical direction on the peripheral circuit structure, wherein the cell array structure controls the electrical power of the memory cell array of each of the plurality of memory planes and the plurality of word lines. For connection, the plurality of word lines include word line step areas extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction,
In each of the plurality of memory planes, the page buffer array includes a page buffer array in which bit lines of a portion of the row decoder array and a portion of the memory cell array that overlaps in the vertical direction are connected, and remaining bits other than the portion of the portion of the array. A memory device arranged separately into a page buffer array where lines are connected.

제1항에 있어서,
상기 복수의 메모리 플레인들은 상기 제2 수평 방향을 따라 인접하게 배치되는 제1 및 제2 메모리 플레인들을 포함하고,
상기 제1 및 제2 메모리 플레인들의 제1 로우 디코더 어레이는 상기 제1 및 제2 메모리 플레인들의 제1 워드라인 계단 영역 및 상기 제1 워드라인 계단 영역에 인접한 상기 메모리 셀 어레이의 제1 일부 영역과 오버랩되는 상기 주변 회로 구조물에 배치되는 메모리 장치. According to paragraph 1,
The plurality of memory planes include first and second memory planes arranged adjacently along the second horizontal direction,
The first row decoder array of the first and second memory planes includes a first wordline staircase region of the first and second memory planes and a first partial region of the memory cell array adjacent to the first wordline staircase region and A memory device disposed on the overlapping peripheral circuit structures.

제2항에 있어서,
상기 제1 로우 디코더 어레이는 상기 메모리 셀 어레이에 포함되는 복수의 메모리 블록들 중에서 선택된 메모리 블록의 워드라인들로 구동 신호들을 제공하는 로우 디코더 회로를 포함하는 메모리 장치.According to paragraph 2,
The first row decoder array is a memory device including a row decoder circuit that provides driving signals to word lines of a memory block selected from among a plurality of memory blocks included in the memory cell array.

제2항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 제1 일부 영역의 비트 라인들은 제1 페이지 버퍼 어레이에 연결되고 상기 제1 일부 영역 이외의 나머지 비트 라인들은 상기 제1 페이지 버퍼 어레이와 상기 제2 수평 방향으로 분리 배치되는 제2 페이지 버퍼 어레이에 연결되고,
상기 제1 페이지 버퍼 어레이는 상기 제2 페이지 버퍼 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.According to paragraph 2,
Bit lines in the first partial area of the first and second memory planes are connected to the first page buffer array, and remaining bit lines other than the first partial area are connected to the first page buffer array and the second horizontal direction. connected to a separately disposed second page buffer array;
The first page buffer array is arranged to overlap a portion of the second page buffer array in the first horizontal direction.

제4항에 있어서,
상기 제1 페이지 버퍼 어레이 및 상기 제2 페이지 버퍼 어레이는 상기 제2 수평 방향을 따라 일렬로 배치되는 다수의 페이지 버퍼들을 포함하는 메모리 장치.According to paragraph 4,
The first page buffer array and the second page buffer array include a plurality of page buffers arranged in a row along the second horizontal direction.

제5항에 있어서,
상기 제1 페이지 버퍼 어레이에서 상기 제2 수평 방향을 따라 일렬로 배치되는 페이지 버퍼들의 수는 상기 제2 페이지 버퍼 어레이에서 보다 많은 메모리 장치. According to clause 5,
The memory device wherein the number of page buffers arranged in a row along the second horizontal direction in the first page buffer array is greater than that in the second page buffer array.

제5항에 있어서,
상기 제1 페이지 버퍼 어레이에서 상기 제2 수평 방향을 따라 일렬로 배치되는 페이지 버퍼들의 수는 상기 제2 페이지 버퍼 어레이에서 보다 적은 메모리 장치.According to clause 5,
The memory device wherein the number of page buffers arranged in a row along the second horizontal direction in the first page buffer array is smaller than that in the second page buffer array.

제4항에 있어서,
상기 제1 페이지 버퍼 어레이는 상기 제1 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되고,
상기 제2 페이지 버퍼 어레이는 상기 제1 일부 영역을 제외한 상기 제1 및 제2 메모리 플레인들의 상기 메모리 셀 어레이의 상기 제2 수평 방향 길이의 중앙 부분의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.According to paragraph 4,
The first page buffer array is disposed in the peripheral circuit structure in an area overlapping with the memory cell array of the first memory plane,
The second page buffer array is arranged to overlap a portion of the central portion of the second horizontal length of the memory cell array of the first and second memory planes, excluding the first partial area, in the first horizontal direction. memory device.

제4항에 있어서,
상기 제1 페이지 버퍼 어레이는 상기 제1 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되고,
상기 제2 페이지 버퍼는 상기 제2 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되는 메모리 장치.According to paragraph 4,
The first page buffer array is disposed in the peripheral circuit structure in an area overlapping with the memory cell array of the first memory plane,
The second page buffer is disposed in the peripheral circuit structure in an area overlapping with the memory cell array of the second memory plane.

제4항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 및 제2 메모리 플레인들과 상기 제1 수평 방향을 따라 정렬되는 제3 및 제4 메모리 플레인들을 더 포함하고,
상기 제3 및 제4 메모리 플레인들의 제2 로우 디코더 어레이는 상기 제3 및 제4 메모리 플레인들의 제2 워드라인 계단 영역 및 상기 제2 워드라인 계단 영역에 인접한 상기 메모리 셀 어레이의 제2 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되고,
상기 제2 및 제4 메모리 플레인들의 상기 제2 일부 영역의 비트 라인들은 제3 페이지 버퍼 어레이에 연결되고 상기 일부 영역 이외의 나머지 비트 라인들은 상기 제3 페이지 버퍼 어레이와 상기 제2 수평 방향으로 분리 배치되는 제4 페이지 버퍼 어레이에 연결되고,
상기 제4 페이지 버퍼 어레이는 상기 제2 일부 영역을 제외한 상기 제3 및 제4 메모리 플레인들의 상기 메모리 셀 어레이의 상기 제2 방향 길이의 중앙 부분의 상기 제3 및 제4 메모리 셀 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되고,
상기 제3 페이지 버퍼 어레이는 상기 제4 페이지 버퍼 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.According to paragraph 4,
The plurality of memory planes further include the first and second memory planes and third and fourth memory planes aligned along the first horizontal direction,
The second row decoder array of the third and fourth memory planes includes a second word line staircase region of the third and fourth memory planes and a second partial region of the memory cell array adjacent to the second wordline staircase region. disposed on the peripheral circuit structure corresponding to the lower part,
Bit lines in the second partial area of the second and fourth memory planes are connected to a third page buffer array, and remaining bit lines other than the partial area are arranged separately from the third page buffer array in the second horizontal direction. connected to a fourth page buffer array,
The fourth page buffer array includes a portion of the third and fourth memory cell arrays in a central portion of the second direction length of the memory cell array of the third and fourth memory planes excluding the second partial region and the fourth page buffer array. arranged to overlap in the first horizontal direction,
The third page buffer array is arranged to overlap a portion of the fourth page buffer array in the first horizontal direction.

제10항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 제1 로우 디코더 어레이와 상기 제3 및 제4 메모리 플레인들의 상기 제2 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향 길이의 중앙 부분에 인접하게 배치되는 메모리 장치.According to clause 10,
The first row decoder array of the first and second memory planes and the second row decoder array of the third and fourth memory planes are disposed adjacent to a central portion of the first horizontal length of the peripheral circuit structure. memory device.

제10항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 로우 디코더 어레이와 상기 제3 및 제4 메모리 플레인들의 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향 길이의 양측 에지 부분에 인접하게 배치되는 메모리 장치.According to clause 10,
The row decoder array of the first and second memory planes and the row decoder array of the third and fourth memory planes are arranged adjacent to both edge portions of the first horizontal length of the peripheral circuit structure. .

제1항에 있어서,
상기 셀 어레이 구조물은 제1 메탈 패드를 포함하고, 상기 주변 회로 구조물은 제2 메탈 패드를 포함하고,
상기 제1 메탈 패드 및 상기 제2 메탈 패드은 본딩 방식으로 연결되어 상기 주변 회로 구조물이 상기 셀 어레이 구조물에 수직으로 연결되는 메모리 장치.According to paragraph 1,
The cell array structure includes a first metal pad, and the peripheral circuit structure includes a second metal pad,
The first metal pad and the second metal pad are connected by a bonding method, and the peripheral circuit structure is vertically connected to the cell array structure.

제13항에 있어서,
상기 제1 메탈 패드 및 상기 제2 메탈 패드는 구리로 형성된 것을 특징으로 하는 메모리 장치.According to clause 13,
The first metal pad and the second metal pad are formed of copper.

제1항에 있어서,
상기 셀 어레이 구조물은 상기 복수의 워드라인들을 관통하여 상기 주변 회로 구조물 내부까지 상기 수직 방향으로 길게 연장된 관통 홀 비아들을 포함하는 관통 전극 영역을 포함하고,
상기 관통 전극 영역을 통해 상기 주변 회로 구조물이 상기 셀 어레이 구조물에 수직으로 연결되는 메모리 장치.According to paragraph 1,
The cell array structure includes a through-electrode region including through-hole vias that extend long in the vertical direction through the plurality of word lines and into the interior of the peripheral circuit structure,
A memory device in which the peripheral circuit structure is vertically connected to the cell array structure through the through electrode region.

제1항에 있어서,
상기 셀 어레이 구조물은 상기 메모리 셀 어레이를 포함하는 칩을 적어도 하나 이상 포함하는 메모리 장치.According to paragraph 1,
The cell array structure is a memory device including at least one chip including the memory cell array.

불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 일측 에지에 배치되고; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.A memory cell array including non-volatile memory cells, a row decoder array connected to the non-volatile memory cells included in the memory cell array through a plurality of word lines extending in a first horizontal direction, and a row decoder array connected to the non-volatile memory cells included in the memory cell array, and a plurality of memory planes including a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in an intersecting second horizontal direction;
a peripheral circuit structure including the row decoder array and the page buffer array of each of the plurality of memory planes, the row decoder array being disposed at one edge of the peripheral circuit structure; and
and a cell array structure overlapping the peripheral circuit structure in a vertical direction on the peripheral circuit structure, wherein the cell array structure controls the electrical power of the memory cell array of each of the plurality of memory planes and the plurality of word lines. For connection, the plurality of word lines include word line step areas extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction,
In each of the plurality of memory planes, the page buffer array includes a page buffer array in which bit lines of a portion of the row decoder array and a portion of the memory cell array that overlaps in the vertical direction are connected, and remaining bits other than the portion of the portion. A memory device arranged separately into a page buffer array where lines are connected.

제17항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 수평 방향을 따라 인접하게 배치되는 제1 및 제2 메모리 플레인들을 포함하고,
상기 제1 및 제2 메모리 플레인들의 제1 로우 디코더 어레이는 상기 제2 메모리 플레인들의 제1 워드라인 계단 영역 및 상기 제1 워드라인 계단 영역에 인접한 상기 제2 메모리 플레인의 상기 메모리 셀 어레이의 제1 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되는 메모리 장치.According to clause 17,
The plurality of memory planes include first and second memory planes arranged adjacently along the first horizontal direction,
The first row decoder array of the first and second memory planes includes a first wordline staircase region of the second memory planes and a first row decoder array of the memory cell array of the second memory plane adjacent to the first wordline staircase region. A memory device disposed in the peripheral circuit structure corresponding to a lower part of a certain area.

제18항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 및 제2 메모리 플레인들과 상기 제2 수평 방향을 따라 정렬되는 제3 및 제4 메모리 플레인들을 더 포함하고,
상기 제3 및 제4 메모리 플레인들의 제2 로우 디코더 어레이는 상기 제4 메모리 플레인들의 제2 워드라인 계단 영역 및 상기 제2 워드라인 계단 영역에 인접한 상기 제4 메모리 플레인의 상기 메모리 셀 어레이의 제2 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되고,
상기 제1 일부 영역과 상기 제2 일부 영역은 상기 제1 수평 방향을 따라 정렬되는 메모리 장치.According to clause 18,
The plurality of memory planes further include third and fourth memory planes aligned with the first and second memory planes and the second horizontal direction,
The second row decoder array of the third and fourth memory planes includes a second wordline staircase region of the fourth memory planes and a second row decoder array of the memory cell array of the fourth memory plane adjacent to the second wordline staircase region. disposed on the peripheral circuit structure corresponding to the lower portion of some area,
The first partial area and the second partial area are aligned along the first horizontal direction.

불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향의 양측에 배치되고, 상기 페이지 버퍼 어레이는 상기 주변 회로 구조물의 상기 제2 수평 방향의 양측에 배치되고; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.A memory cell array including non-volatile memory cells, a row decoder array connected to the non-volatile memory cells included in the memory cell array through a plurality of word lines extending in a first horizontal direction, and a row decoder array connected to the non-volatile memory cells included in the memory cell array, and a plurality of memory planes including a page buffer array connected to the non-volatile memory cells included in the memory cell array through a plurality of bit lines extending in an intersecting second horizontal direction;
A peripheral circuit structure including the row decoder array and the page buffer array of each of the plurality of memory planes, the row decoder array being disposed on both sides of the peripheral circuit structure in the first horizontal direction, and the page buffer array disposed on both sides of the peripheral circuit structure in the second horizontal direction; and
and a cell array structure overlapping the peripheral circuit structure in a vertical direction on the peripheral circuit structure, wherein the cell array structure controls the electrical power of the memory cell array of each of the plurality of memory planes and the plurality of word lines. For connection, the plurality of word lines include word line step areas extending parallel to each other in the first horizontal direction and the second horizontal direction and overlapping each other in the vertical direction,
In each of the plurality of memory planes, the page buffer array includes a page buffer array in which bit lines of a portion of the row decoder array and a portion of the memory cell array that overlaps in the vertical direction are connected, and remaining bits other than the portion of the portion. A memory device arranged separately into a page buffer array where lines are connected.