KR20240081349A - 반도체 장치 및 그 제조 방법 - Google Patents

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가쯔미 에이뀨
료따 구로다
히또시 마쯔우라
쇼 나까니시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 성능을 향상시킨다.
[해결 수단] 반도체 기판은, 한 쌍의 트렌치 TR 사이에 있어서, Y 방향으로 서로 이격되어 있는 복수의 이미터 형성 영역 ER과, 각 이미터 형성 영역 ER 사이에 위치하는 이격 영역 SR을 갖는다. p형의 베이스 영역 PB는, 각 이미터 형성 영역 ER 및 이격 영역 SR의 각각의 반도체 기판 내에 형성되어 있다. n형의 불순물 영역 CSL은, 각 이미터 형성 영역 ER의 베이스 영역 PB 내에 형성되어 있다. 불순물 영역 CSL은, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소에 있어서, 베이스 영역 PB 내에도 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 트렌치의 내부에 형성된 게이트 전극을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, IGBT(Insulated Gate Bipolar Transistor) 등의 파워 반도체 소자를 구비한 반도체 장치가 널리 사용되고 있다. 또한, 온 저항이 낮은 IGBT로서, 트렌치의 내부에 게이트 전극을 매립한 구조를 사용한 IGBT가 알려져 있다.
예를 들어, 특허문헌 1에는, IE(Injection Enhancement) 효과를 이용한 GGEE 구조의 IGBT가 개시되어 있다. IE 효과란, IGBT가 온 상태 시에, 이미터 전극 EE 측으로 정공이 배출되기 어렵게 함으로써, 드리프트 영역에 축적되는 전하의 농도를 높이는 기술이다.
또한, GGEE 구조의 「G」란, 게이트 전위에 접속된 게이트 전극이 트렌치의 내부에 매립된 구조를 의미하고, 게이트 트렌치라고 호칭된다. 또한, GGEE 구조의 「E」란, 이미터 전위에 접속된 게이트 전극이 트렌치의 내부에 매립된 구조를 의미하고, 이미터 트렌치라고 호칭된다. 따라서, GGEE 구조란, 한 쌍의 게이트 트렌치로부터 어느 정도 이격된 위치에, 한 쌍의 이미터 트렌치가 형성된 구조이다.
특허문헌 1에는, IE 효과를 이용한 GGEE 구조의 IGBT가 개시되어 있다. 이 IGBT에서는, 한 쌍의 게이트 트렌치 사이에 형성되어 있는 n형의 이미터 영역이, 트렌치의 연장 방향을 따라, 복수개로 분할되어 있다.
일본 특허 공개 제2013-140885호 공보
도 39는 본원 발명자들이 검토를 행한 검토예의 반도체 장치를 나타내는 평면도이며, GGEE 구조의 IGBT를 나타내고 있다. 액티브 셀 AC에 형성된 트렌치 TR과, 트렌치 TR의 내부에 형성된 게이트 전극 GE1에 의해, 게이트 트렌치가 구성되어 있다. 또한, 인액티브 셀 IAC에 형성된 트렌치 TR과, 트렌치 TR의 내부에 형성된 게이트 전극 GE2에 의해, 이미터 트렌치가 구성되어 있다. 복수의 이미터 형성 영역 ER에는, n형의 불순물 영역 NE가 형성되어 있다. 복수의 이미터 형성 영역 ER 사이의 이격 영역 SR에는, 불순물 영역 NE가 형성되어 있지 않다.
예를 들어 750V 내지 2300V와 같은 고내압이 요구되는 제품에서는, 전원 전압이 높아지므로, 부하 단락 내량을 보다 강하게 할 필요가 있다. 그를 위해서는, Y 방향에 있어서, 이미터 형성 영역 ER의 폭을 작게 하고, 이격 영역 SR의 폭을 크게 하는 등의 방법을 사용함으로써 채널 밀도를 저감시키는 것이 유효하다. 이 방법은, 마스크의 레이아웃 변경만으로 대응할 수 있으므로, 제조 비용의 증가를 억제할 수 있다는 이점도 있다.
그러나, 본원 발명자들이 고내압 제품에 관하여 검증을 행한바, 턴온 시의 순방향 전압 Vce의 파형에 전압 테일이 보이고, 스위칭 손실의 현저한 증대가 보이는 경우가 있었다. 이 원인을 특정하기 위해, 본원 발명자 등은, TCAD 등을 사용하여 해석을 행하였다. 그 결과, 스위칭의 과정에 있어서, 이격 영역 SR의 p형의 베이스 영역 PB에는, 게이트 전극 GE1의 전압에 의해 반전층이 확산되는 것을 알 수 있었다. 그리고, 이 반전층의 저항의 영향으로 인해, 이격 영역 SR의 중앙 부근에는, 충분한 전자가 공급되지 않는 것을 알 수 있었다. 이 전자의 부족이 상기 전압 테일의 원인의 하나가 되고 있다는 것을, 본원 발명자들이 알아냈다.
본원의 주된 목적은, 상기 반전층의 저항의 영향을 억제하여, 스위칭 손실의 개선을 도모함으로써, 반도체 장치의 성능을 향상시키는 데에 있다. 그 외의 과제 및 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해진다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
일 실시 형태에 관한 반도체 장치는, 상면 및 하면을 갖는 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 평면으로 보아 제1 방향으로 연장되는 한 쌍의 제1 트렌치와, 상기 한 쌍의 제1 트렌치의 내부에 형성된 한 쌍의 제1 게이트 절연막과, 상기 한 쌍의 제1 게이트 절연막을 사이에 두고 상기 한 쌍의 제1 트렌치의 내부에 매립된 한 쌍의 제1 게이트 전극과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성된 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을 구비한다. 상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고, 상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고, 상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고, 상기 제2 불순물 영역은, 상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서, 상기 베이스 영역 내에 형성되고, 상기 제2 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되어 있다.
일 실시 형태에 관한 반도체 장치는, 상면 및 하면을 갖는 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 평면으로 보아 제1 방향으로 연장되는 한 쌍의 제1 트렌치와, 상기 한 쌍의 제1 트렌치의 내부에 형성된 한 쌍의 제1 게이트 절연막과, 상기 한 쌍의 제1 게이트 절연막을 사이에 두고 상기 한 쌍의 제1 트렌치의 내부에 매립된 한 쌍의 제1 게이트 전극과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역과, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성된 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을 구비한다. 상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고, 상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고, 상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고, 상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서의 상기 베이스 영역의 불순물 농도는, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도보다 낮다.
일 실시 형태에 관한 반도체 장치의 제조 방법은, (a) 상면 및 하면을 갖는 제1 도전형의 반도체 기판을 준비하는 공정, (b) 평면으로 보아 제1 방향으로 연장되도록, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 한 쌍의 제1 트렌치를 형성하는 공정, (c) 상기 한 쌍의 제1 트렌치의 내부에, 한 쌍의 제1 게이트 절연막을 형성하는 공정, (d) 상기 한 쌍의 제1 트렌치의 내부에, 상기 한 쌍의 제1 게이트 절연막을 사이에 두고 한 쌍의 제1 게이트 전극을 매립하는 공정, (e) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역을 형성하는 공정, (f) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을 형성하는 공정을 구비한다. 상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고, 상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고, 상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고, 상기 제2 불순물 영역은, 상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서, 상기 베이스 영역 내에 형성되고, 상기 제2 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되어 있다.
일 실시 형태에 따르면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 실시 형태 1에 있어서의 반도체 장치를 나타내는 평면도이다.
도 2는 실시 형태 1에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 3은 실시 형태 1에 있어서의 반도체 장치를 나타내는 단면도이다.
도 4는 실시 형태 1에 있어서의 반도체 장치를 나타내는 단면도이다.
도 5는 본원 발명자들에 의한 시뮬레이션의 결과를 나타내는 그래프이다.
도 6은 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7은 도 6에 이어지는 제조 공정을 나타내는 단면도이다.
도 8은 도 7에 이어지는 제조 공정을 나타내는 단면도이다.
도 9는 도 8에 이어지는 제조 공정을 나타내는 단면도이다.
도 10은 도 9에 이어지는 제조 공정을 나타내는 단면도이다.
도 11은 도 10에 이어지는 제조 공정을 나타내는 단면도이다.
도 12는 도 11에 이어지는 제조 공정을 나타내는 주요부 평면도이다.
도 13은 도 11에 이어지는 제조 공정을 나타내는 단면도이다.
도 14는 도 11에 이어지는 제조 공정을 나타내는 단면도이다.
도 15는 도 12 내지 도 14에 이어지는 제조 공정을 나타내는 단면도이다.
도 16은 도 15에 이어지는 제조 공정을 나타내는 단면도이다.
도 17은 도 16에 이어지는 제조 공정을 나타내는 단면도이다.
도 18은 변형예 1에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 19는 변형예 1에 있어서의 반도체 장치를 나타내는 단면도이다.
도 20은 변형예 1에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 21은 변형예 2에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 22는 변형예 2에 있어서의 반도체 장치를 나타내는 단면도이다.
도 23은 실시 형태 2에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 24는 실시 형태 2에 있어서의 반도체 장치를 나타내는 단면도이다.
도 25는 실시 형태 2에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 26은 도 25에 이어지는 제조 공정을 나타내는 단면도이다.
도 27은 실시 형태 3에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 28은 실시 형태 3에 있어서의 반도체 장치를 나타내는 단면도이다.
도 29는 실시 형태 3에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 30은 실시 형태 4에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 31은 실시 형태 4에 있어서의 반도체 장치를 나타내는 단면도이다.
도 32는 실시 형태 4에 있어서의 반도체 장치의 제조 공정을 나타내는 주요부 평면도이다.
도 33은 실시 형태 4에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 34는 실시 형태 4에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 35는 변형예 3에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
도 36은 변형예 3에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 37은 도 36에 이어지는 제조 공정을 나타내는 단면도이다.
도 38은 도 36에 이어지는 제조 공정을 나타내는 단면도이다.
도 39는 검토예에 있어서의 반도체 장치를 나타내는 주요부 평면도이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일한 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 본원에 있어서 설명되는 X 방향, Y 방향 및 Z 방향은, 서로 교차하고, 서로 직교하고 있다. 본원에서는, Z 방향을 어느 구조체의 상하 방향, 높이 방향 또는 두께 방향으로서 설명한다. 또한, 본원에서 사용되는 「평면도」 또는 「평면으로 보아」 등의 표현은, X 방향 및 Y 방향에 의해 구성되는 면을 「평면」으로 하고, 이 「평면」을 Z 방향으로부터 보는 것을 의미한다.
(실시 형태 1)
<반도체 장치의 구조>
이하에 도 1 내지 도 4를 사용하여, 실시 형태 1에 있어서의 반도체 장치(100)의 구조에 대하여 설명한다.
도 1은 반도체 장치(100)인 반도체 칩을 나타내는 평면도이다. 도 1에 도시되는 바와 같이, 반도체 장치(100)의 대부분은 이미터 전극 EE로 덮여 있다. 게이트 배선 GW는, 평면으로 보아 이미터 전극 EE를 둘러싸도록 형성되어 있다.
여기서는 도시하고 있지 않지만, 이미터 전극 EE 및 게이트 배선 GW는, 폴리이미드막과 같은 보호막에 의해 덮여 있다. 이미터 전극 EE 상 및 게이트 배선 GW 상에 있어서, 상기 보호막의 일부에는 개구부가 마련되고, 상기 개구부에서 노출되어 있는 영역이, 이미터 패드 EP 및 게이트 패드 GP가 된다. 이미터 패드 EP 상 및 게이트 패드 GP 상에, 본딩 와이어 또는 클립 등의 외부 접속용 부재가 접속됨으로써, 반도체 장치(100)가, 다른 반도체 칩 또는 배선 기판 등에 전기적으로 접속된다.
도 2는 도 1에 도시되는 영역 1A에 대응한 주요부 평면도이다. 영역 1A는, IGBT와 같은 파워 반도체 소자가 형성되는 셀 영역이다. 도 2에 도시되는 IGBT는, IE 효과를 이용한 GGEE 구조의 IGBT이다. 반도체 장치(100)는, IGBT의 주 동작을 행하기 위한 액티브 셀 AC와, 액티브 셀 AC 이외의 인액티브 셀 IAC를 갖는다.
도 2에 도시되는 바와 같이, 복수의 트렌치 TR은, Y 방향으로 연장되고, X 방향으로 서로 인접하고 있다. 액티브 셀 AC의 트렌치 TR의 내부에는, 게이트 전극 GE1이 형성되어 있다. 인액티브 셀 IAC의 트렌치 TR의 내부에는, 게이트 전극 GE2가 형성되어 있다.
액티브 셀 AC의 게이트 전극 GE1에는, 게이트 배선 GW가 전기적으로 접속되고, IGBT의 동작 시에 게이트 전위가 공급된다. 인액티브 셀 IAC의 게이트 전극 GE2에는, 이미터 전극 EE가 전기적으로 접속되고, IGBT의 동작 시에 이미터 전위가 공급된다. 또한, 액티브 셀 AC의 베이스 영역 PB 및 불순물 영역 CSL과, 한 쌍의 게이트 전극 GE2 사이의 베이스 영역 PB에는, 플러그 PG를 사이에 두고 이미터 전극 EE가 전기적으로 접속되고, IGBT의 동작 시에 이미터 전위가 공급된다.
인액티브 셀 IAC에 있어서, 게이트 전극 GE1과 게이트 전극 GE2 사이에는, 플로팅 영역 PF가 마련되어 있다. 플로팅 영역 PF와, 플로팅 영역 PF 내에 형성되어 있는 베이스 영역 PB는, 전기적으로 플로팅 상태로 되어 있다.
또한, 반도체 기판 SUB는, 액티브 셀 AC의 한 쌍의 트렌치 TR 사이에 있어서, Y 방향으로 서로 이격되어 있는 복수의 이미터 형성 영역 ER과, 각 이미터 형성 영역 ER 사이에 위치하는 이격 영역 SR을 갖는다. 이미터 형성 영역 ER에 형성된 n형의 불순물 영역이, IGBT의 이미터 영역이 된다. 실시 형태 1에서는, 이미터 형성 영역 ER에, n형의 불순물 영역 CSL이 형성되어 있다.
불순물 영역 CSL은, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소에도 형성되어 있다. 이격 영역 SR의 불순물 영역 CSL은, 이미터 형성 영역 ER의 불순물 영역 CSL에 접속되어 있다. 실시 형태 1에서는, 이들 불순물 영역 CSL은, 동일한 불순물 농도를 갖는다.
실시 형태 1의 주된 특징은, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소에 불순물 영역 CSL이 형성되어 있는 점에 있지만, 이러한 특징과, 그 효과에 대해서는, 나중에 상세하게 설명한다.
또한, 이미터 형성 영역 ER의 Y 방향에 있어서의 폭은, 예를 들어 0.25㎛ 이상 또한 2.0㎛ 이하이고, 이격 영역 SR의 Y 방향에 있어서의 폭은, 예를 들어 0.25㎛ 이상 또한 50㎛ 이하이다. 또한, 이들 영역의 Y 방향에 있어서의 폭의 비는, 「이격 영역 SR/이미터 형성 영역 ER=0.125 내지 200」으로 설정되어 있는 것이 바람직하다.
도 3은 도 2에 도시되는 A-A 선을 따른 단면도이며, 이미터 형성 영역 ER의 단면 구조를 나타낸다. 도 4는 도 2에 도시되는 B-B 선을 따른 단면도이며, 이격 영역 SR의 단면 구조를 나타낸다.
도 3 및 도 4에 도시되는 바와 같이, 반도체 장치(100)는, 상면 및 하면을 갖는 n형의 반도체 기판 SUB를 구비한다. 반도체 기판 SUB는, n형의 실리콘으로 이루어지고, n형의 드리프트 영역 NV를 갖는다. 여기서는, n형의 반도체 기판 SUB 자체가 드리프트 영역 NV를 구성하고 있다. 또한, 반도체 기판 SUB는, n형의 실리콘 기판과, 실리콘 기판 상에 에피택셜 성장법에 의해 인(P)을 도입하면서 성장시킨 n형의 실리콘층의 적층체여도 된다. 그 경우, n형의 실리콘 기판보다 낮은 불순물 농도를 갖는 n형의 실리콘층이, 드리프트 영역 NV를 구성한다.
반도체 기판 SUB의 하면 측에 있어서, 반도체 기판 SUB 내에는, n형의 필드 스톱 영역(불순물 영역) NS가 형성되어 있다. 필드 스톱 영역 NS는, IGBT의 턴오프 시에, 반도체 기판 SUB의 상면 측의 pn 접합으로부터 연장되는 공핍층이, p형의 콜렉터 영역 PC에 도달하는 것을 억제하기 위해 마련되어 있다.
반도체 기판 SUB의 하면 측에 있어서, 반도체 기판 SUB 내에는, p형의 콜렉터 영역(불순물 영역) PC가 형성되어 있다. 콜렉터 영역 PC는, 필드 스톱 영역 NS의 하방에 위치하고 있다.
반도체 기판 SUB의 하면 아래에는, 콜렉터 전극 CE가 형성되어 있다. 콜렉터 전극 CE는, 콜렉터 영역 PC에 전기적으로 접속되고, 콜렉터 영역 PC에 콜렉터 전위를 공급한다. 콜렉터 전극 CE는, 예를 들어 Au막, Ni막, Ti막 또는 AlSi막과 같은 단층의 금속막이거나, 이들을 적절히 적층시킨 적층의 금속막이다.
반도체 기판 SUB의 상면 측에 있어서, 반도체 기판 SUB 내에는, 복수의 트렌치 TR이 형성되어 있다. 트렌치 TR의 깊이는, 예를 들어 2㎛ 이상 또한 5㎛ 이하이다. 트렌치 TR의 내부에는, 게이트 절연막 GI가 형성되어 있다. 게이트 전극 GE1, GE2는, 게이트 절연막 GI를 사이에 두고 트렌치 TR의 내부에 매립되어 있다. 게이트 절연막 GI는, 절연막이며, 예를 들어 산화 실리콘막이다. 게이트 전극 GE1, GE2는, 도전성 막이며, 예를 들어 n형의 불순물이 도입된 다결정 실리콘막이다. 게이트 절연막 GI의 두께는, 예를 들어 70nm 이상 또한 150nm 이하이다.
액티브 셀 AC의 반도체 기판 SUB의 상면 측에 있어서, 한 쌍의 트렌치 TR(한 쌍의 게이트 전극 GE1) 사이의 반도체 기판 SUB 내에는, 홀 배리어 영역(불순물 영역) NHB, p형의 베이스 영역(불순물 영역) PB 및 n형의 불순물 영역 CSL이 형성되어 있다.
베이스 영역 PB는, 이미터 형성 영역 ER 및 이격 영역 SR의 각각의 홀 배리어 영역 NHB 내에 형성되어 있다. 불순물 영역 CSL은, 이미터 형성 영역 ER의 베이스 영역 PB 내에 형성되어 있다. 또한, 불순물 영역 CSL은, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소에 있어서, 베이스 영역 PB 내에도 형성되어 있다. 베이스 영역 PB는, 트렌치 TR 및 홀 배리어 영역 NHB의 각각의 깊이보다 얕아지도록 형성되어 있다. 불순물 영역 NE는, 베이스 영역 PB의 깊이보다 얕아지도록 형성되어 있다.
인액티브 셀 IAC의 반도체 기판 SUB의 상면 측에 있어서, 한 쌍의 트렌치 TR(한 쌍의 게이트 전극 GE2) 사이의 반도체 기판 SUB에는, 홀 배리어 영역 NHB 및 베이스 영역 PB가 형성되어 있다. p형의 베이스 영역 PB는, 홀 배리어 영역 NHB 내에 형성되어 있다.
또한, 게이트 전극 GE1과 게이트 전극 GE2 사이의 반도체 기판 SUB에는, p형의 플로팅 영역(불순물 영역) PF 및 베이스 영역 PB가 형성되어 있다. p형의 베이스 영역 PB는, 플로팅 영역 PF 내에 형성되어 있다.
플로팅 영역 PF와, 플로팅 영역 PF에 형성되어 있는 베이스 영역 PB는, 게이트 배선 GW 및 이미터 전극 EE에 전기적으로 접속되어 있지 않고, 전기적으로 플로팅 상태이다. 플로팅 영역 PF는, 접합 내압의 향상을 도모하기 위해, 트렌치 TR의 저부보다 깊은 위치에까지 형성되어, 트렌치 TR의 저부를 덮도록 형성되어 있다.
반도체 기판 SUB의 상면 상에는, 트렌치 TR을 덮도록, 층간 절연막 IL이 형성되어 있다. 층간 절연막 IL은, 예를 들어 산화 실리콘막이다. 층간 절연막 IL의 두께는, 예를 들어 600nm 이상 또한 1500nm 이하이다.
액티브 셀 AC에 있어서, 구멍 CH는, 층간 절연막 IL 및 불순물 영역 CSL을 관통하고, 또한 베이스 영역 PB의 내부에 도달하고 있다. 또한, 구멍 CH는, 이미터 형성 영역 ER 및 이격 영역 SR에 있어서 베이스 영역 PB에 접하고, 이미터 형성 영역 ER에 있어서 불순물 영역 CSL에 접하고 있다. 인액티브 셀 IAC에 있어서, 구멍 CH는, 베이스 영역 PB의 내부에 도달하여, 베이스 영역 PB에 접하고 있다.
구멍 CH의 상부에서는, 층간 절연막 IL이 후퇴되어 있다. 즉, 반도체 기판 SUB의 상면보다 상방에 위치하는 구멍 CH의 개구의 크기는, 반도체 기판 SUB 내에 위치하는 구멍 CH의 개구의 크기보다 크다. 이 때문에, 불순물 영역 CSL의 상면의 일부가, 층간 절연막 IL로부터 노출되어 있다. 따라서, 이미터 전극 EE는, 구멍 CH의 내부에 있어서, 불순물 영역 CSL의 측면에 접촉할 뿐만 아니라, 불순물 영역 CSL의 상면의 일부에도 접촉한다. 이에 의해, 이미터 전극 EE와 불순물 영역 CSL의 접촉 저항을 저감시킬 수 있다.
액티브 셀 AC 및 인액티브 셀 IAC에 있어서, 구멍 CH의 저부의 주위의 베이스 영역 PB에는, p형의 고농도 확산 영역(불순물 영역) PR이 형성되어 있다. 고농도 확산 영역 PR은, 이미터 전극 EE와의 접촉 저항을 낮게 하기 위해, 그리고 래치 업을 방지하기 위해 마련되어 있다.
구멍 CH의 내부에는, 플러그 PG가 매립되어 있다. 플러그 PG는, 배리어 금속막과, 상기 배리어 금속막 상에 형성된 도전성 막을 포함한다. 상기 배리어 금속막은, 예를 들어 티탄막과, 상기 티탄막 상에 형성된 질화티탄막의 적층막이다. 상기 도전성 막은, 예를 들어 텅스텐막이다.
또한, 여기서는 도시되어 있지 않지만, 구멍 CH는, 게이트 전극 GE1 및 게이트 전극 GE2의 각각의 일부 상에도 형성되고, 이 구멍 CH의 내부에도 플러그 PG가 형성되어 있다.
층간 절연막 IL 상에는, 이미터 전극 EE가 형성되어 있다. 이미터 전극 EE는, 구멍 CH(플러그 PG)를 통해, 불순물 영역 CSL, 베이스 영역 PB, 고농도 확산 영역 PR 및 게이트 전극 GE2에 전기적으로 접속되어, 이들에 이미터 전위를 공급한다. 또한, 여기서는 도시되어 있지 않지만, 층간 절연막 IL 상에는, 이미터 전극 EE와 동일한 제조 공정에서 형성된 게이트 배선 GW도 형성되어 있다. 게이트 배선 GW는, 구멍 CH(플러그 PG)를 통해 게이트 전극 GE1에 전기적으로 접속되어, 게이트 전극 GE1에 게이트 전위를 공급한다.
이러한 이미터 전극 EE 및 게이트 배선 GW는, 배리어 금속막과, 상기 배리어 금속막 상에 형성된 도전성 막을 포함한다. 상기 배리어 금속막은, 예를 들어 TiW막이다. 상기 도전성 막은, 예를 들어 구리 또는 실리콘이 첨가된 알루미늄 합금막이다. 상기 알루미늄 합금막은, 이미터 전극 EE 및 게이트 배선 GW의 주도체막이며, 상기 TiW막보다 충분히 두껍다.
또한, 도 3에 도시되는 바와 같이, 이미터 형성 영역 ER의 불순물 영역 CSL은, 구멍 CH에 접하지만, 도 4에 도시되는 바와 같이, 이격 영역 SR의 불순물 영역 CSL은, 구멍 CH로부터 물리적으로 이격되어 있다. 이격 영역 SR의 불순물 영역 CSL에는, 이미터 형성 영역 ER의 불순물 영역 CSL 및 구멍 CH를 통해, 이미터 전극 EE로부터 이미터 전위가 간접적으로 공급된다.
이하에 각 불순물 영역의 불순물 농도를 예시한다.
드리프트 영역 NV의 불순물 농도는, 예를 들어 1×1013cm-3 이상 또한 2×1014cm-3 이하이다. 필드 스톱 영역 NS의 불순물 농도는, 드리프트 영역 NV의 불순물 농도보다 높고, 예를 들어 5×1016cm-3 이상 또한 5×1017cm-3 이하이다. 홀 배리어 영역 NHB의 불순물 농도는, 드리프트 영역 NV의 불순물 농도보다 높고, 예를 들어 2×1016cm-3 이상 또한 1×1017cm-3 이하이다.
콜렉터 영역 PC의 불순물 농도는, 1×1017cm-3 이상 또한 1×1021cm-3 이하이다. 플로팅 영역 PF의 불순물 농도는, 1×1015cm-3 이상 또한 1×1016cm-3 이하이다. 베이스 영역 PB의 불순물 농도는, 플로팅 영역 PF의 불순물 농도보다 높고, 1×1016cm-3 이상 또한 1×1018cm-3 이하이다. 고농도 확산 영역 PR의 불순물 농도는, 베이스 영역 PB의 불순물 농도보다 높고, 1×1018cm-3 이상 또한 1×1021cm-3 이하이다.
실시 형태 1에서는, 불순물 영역 CSL의 불순물 농도는, 드리프트 영역 NV의 불순물 농도보다 높고, 홀 배리어 영역 NHB의 불순물 농도보다 낮고, 예를 들어 1×1015cm-3 이상 또한 1×1016cm-3 이하이다. 불순물 영역 CSL의 불순물 농도는, 플러그 PG와의 오믹 접촉이 성립하는 농도로 설정되어 있다.
<실시 형태 1의 주된 특징>
상술한 과제에서 설명한 바와 같이, 도 39의 검토예에서는, 스위칭의 과정에 있어서, 이격 영역 SR의 베이스 영역 PB에, 게이트 전극 GE1의 전압에 의해 반전층이 확산된다. 그러나, 이 반전층의 저항의 영향으로 인해, 이격 영역 SR의 중앙 부근에는, 충분한 전자가 공급되지 않고, 이 전자의 부족이 스위칭 손실의 증대 요인이 되고 있었다.
실시 형태 1에서는, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소에 불순물 영역 CSL이 형성되어 있다. 그 때문에, 각 이미터 형성 영역 ER 사이에, 이격 영역 SR의 폭에 따른 확산층 저항이 존재하게 된다. 이에 의해, 이격 영역 SR의 중앙 부근에는, 이 확산층 저항으로부터 전자가 공급되기 쉬워져, 반전층의 저항을 저감시킬 수 있다. 따라서, 스위칭 손실의 개선을 도모할 수 있어, 반도체 장치(100)의 성능을 향상시킬 수 있다.
도 5는 본원 발명자들에 의한 시뮬레이션의 결과를 나타내는 그래프이며, 검토예와 실시 형태 1의 비교를 나타내고 있다. 횡축은, 순방향 전압 Vce가 5V인 경우의 순방향 포화 전류 Ic(sat)를 나타내고, 종축은, 턴온 시의 스위칭 손실을 나타내고 있다.
도 5에 도시되는 바와 같이, 실시 형태 1에서는, 검토예와 비교하여, 스위칭 손실이 개선되어 있다. 예를 들어, 순방향 포화 전류 Ic(sat)가 300A인 경우에서 비교하면, 실시 형태 1에서는, 스위칭 손실이, 검토예보다 21％ 정도 개선되어 있다.
또한, 불순물 영역 CSL은 플러그 PG와 오믹 접촉하지만, 이격 영역 SR의 불순물 영역 CSL은, 구멍 CH로부터 이격되어 있다. 따라서, 이격 영역 SR에 있어서의 기생 PMOS 동작에 의한 홀의 배출이 저해되지 않는다. 이격 영역 SR의 불순물 영역 CSL의 폭 및 불순물 농도 등을 적절하게 조정함으로써, 적절한 순방향 포화 전류 Ic(sat)의 조정을 행할 수 있다.
<반도체 장치의 제조 방법>
이하에 도 6 내지 도 17을 사용하여, 실시 형태 1에 있어서의 반도체 장치(100)의 제조 방법에 포함되는 각 제조 공정에 대하여 설명한다.
도 6에 도시되는 바와 같이, 먼저, 상면 및 하면을 갖는 n형의 반도체 기판 SUB를 준비한다. 상술한 바와 같이, 여기서는, n형의 반도체 기판 SUB 자체가 드리프트 영역 NV를 구성하고 있다. 또한, 드리프트 영역 NV는, 고농도의 n형의 실리콘 기판 상에, 에피택셜 성장법에 의해 인(P)을 도입하면서 성장시킨 저농도의 n형의 반도체층이어도 된다. 본원에서는, 그러한 n형의 실리콘 기판 및 n형의 반도체층으로 이루어지는 적층체도 반도체 기판 SUB인 것으로 하여 설명한다.
다음으로, 포토리소그래피 기술 및 이온 주입법에 의해, 반도체 기판 SUB 내에, 플로팅 영역 PF 및 홀 배리어 영역 NHB를 형성한다. 플로팅 영역 PF의 이온 주입에는, 불순물로서 예를 들어 보론(B)이 사용된다. 홀 배리어 영역 NHB의 이온 주입에는, 불순물로서 예를 들어 인(P)이 사용된다. 플로팅 영역 PF 및 홀 배리어 영역 NHB의 각각의 형성에서는, 에너지 및 도우즈양의 조건이 다른 복수회의 이온 주입이 행해진다. 다음으로, 플로팅 영역 PF 및 홀 배리어 영역 NHB에 포함되는 불순물을 활성화시키기 위해, 반도체 기판 SUB에 대하여 열처리를 행한다. 이 열처리는, 예를 들어 질소 가스와 같은 불활성 가스가 충만된 분위기 중에서 행해지고, 900℃ 이상 또한 1000℃ 이하이고, 25분 이상 또한 40분 이하인 조건 하에서 행해진다.
도 7에 도시되는 바와 같이, 반도체 기판 SUB의 상면 측에 있어서, 반도체 기판 SUB 중에 트렌치 TR을 형성한다. 트렌치 TR을 형성하기 위해서는, 먼저, 반도체 기판 SUB의 상면 상에, 예를 들어 CVD법에 의해, 예를 들어 산화 실리콘막을 형성한다. 다음으로, 상기 산화 실리콘막 상에, 개구부를 갖는 레지스트 패턴을 형성한다. 다음으로, 상기 레지스트 패턴을 마스크로 하여 이방성 에칭 처리를 행함으로써, 상기 산화 실리콘막을 패터닝하여, 하드 마스크 HM을 형성한다. 다음으로, 애싱 처리에 의해 상기 레지스트 패턴을 제거한다.
다음으로, 하드 마스크 HM을 마스크로 하여 이방성 에칭 처리를 행함으로써, 반도체 기판 SUB 중에 트렌치 TR을 형성한다. 그 후, 예를 들어 불산을 포함하는 용액을 사용한 습식 에칭 처리에 의해, 하드 마스크 HM을 제거한다.
도 8에 도시되는 바와 같이, 트렌치 TR의 내부 및 반도체 기판 SUB의 상면 상에, 희생 산화막 IF1을 형성한다. 이에 의해, 반도체 기판 SUB에 형성된 대미지층이 제거된다. 그 후, 예를 들어 불산을 포함하는 용액을 사용한 습식 에칭 처리에 의해, 희생 산화막 IF1을 제거한다. 또한, 희생 산화막 IF1은, 반도체 기판 SUB에 대하여 열산화 처리를 행함으로써 형성된다. 이 열산화 처리는, 예를 들어 산소 가스가 충만된 분위기 중에서 행해지고, 1000℃ 이상 또한 1200℃ 이하이고, 50분 이상 또한 70분 이하인 조건 하에서 행해진다. 이에 의해, 플로팅 영역 PF 및 홀 배리어 영역 NHB의 각각에 포함되는 불순물이 확산된다.
도 9에 도시되는 바와 같이, 반도체 기판 SUB에 대하여 열처리를 행한다. 이 열처리는, 예를 들어 질소 가스와 같은 불활성 가스가 충만된 분위기 중에서 행해지고, 1000℃ 이상 또한 1200℃ 이하이고, 80분 이상 또한 120분 이하인 조건 하에서 행해진다. 이 열처리에 의해, 플로팅 영역 PF가 트렌치 TR의 저부를 덮도록, 플로팅 영역 PF 및 홀 배리어 영역 NHB의 각각에 포함되는 불순물이 더 확산된다.
다음으로, 트렌치 TR의 내부 및 반도체 기판 SUB의 상면 상에, 열산화법에 의해, 게이트 절연막 GI를 형성한다. 다음으로, 게이트 절연막 GI를 사이에 두고 트렌치 TR의 내부를 매립하도록, 트렌치 TR의 내부 및 반도체 기판 SUB의 상면 상에, 예를 들어 CVD법에 의해, 도전성 막 CF1을 형성한다. 도전성 막 CF1은, 예를 들어 n형의 불순물이 도입된 다결정 실리콘막이다. 또한, 게이트 절연막 GI는, 열산화법에 의해 형성된 상대적으로 얇은 산화 실리콘막과, CVD법에 의해 형성된 상대적으로 두꺼운 산화 실리콘막의 적층막이어도 된다.
도 10에 도시되는 바와 같이, 먼저, 이방성 에칭 처리에 의해, 트렌치 TR의 외부에 형성되어 있던 도전성 막 CF1을 제거한다. 트렌치 TR의 내부에 매립되어 있던 도전성 막 CF1이, 게이트 전극 GE1, GE2로서 남겨진다. 다음으로, 등방성 에칭 처리에 의해, 트렌치 TR의 외부에 형성되어 있던 게이트 절연막 GI를 제거한다.
도 11에 도시되는 바와 같이, 포토리소그래피 기술 및 이온 주입법에 의해, 반도체 기판 SUB의 상면 측에 있어서, 반도체 기판 SUB(플로팅 영역 PF 및 홀 배리어 영역 NHB) 내에, p형의 베이스 영역 PB를 형성한다. 베이스 영역 PB의 이온 주입에는, p형의 불순물로서 예를 들어 보론(B)이 사용된다.
도 12 내지 도 14는 n형의 불순물 영역 CSL을 형성하기 위한 제조 공정을 나타내고 있다. 먼저, 도 13 및 도 14에 도시되는 바와 같이, 반도체 기판 SUB의 상면 상에, 레지스트 패턴 RP1을 형성한다. 레지스트 패턴 RP1은, 이미터 형성 영역 ER의 전체와, 이격 영역 SR 중 트렌치 TR에 접하는 개소를 개구하는 패턴을 갖는다.
다음으로, 레지스트 패턴 RP1을 마스크로 하여 이온 주입을 행함으로써, 이미터 형성 영역 ER의 반도체 기판 SUB 내와, 이격 영역 SR 중 트렌치 TR에 접하는 개소에 있어서의 반도체 기판 SUB 내에, n형의 불순물로서, 예를 들어 비소(As) 이온을 주입한다. 이에 의해, 도 12에 도시되는 바와 같은 평면 패턴의 불순물 영역 CSL이 형성된다.
다음으로, 애싱 처리에 의해 레지스트 패턴 RP1을 제거한다. 그 후, 반도체 기판 SUB에 대하여 열처리를 행함으로써, 베이스 영역 PB 및 불순물 영역 CSL의 각각에 포함되는 불순물을 활성화시킨다. 불순물의 활성화를 위한 열처리는, 예를 들어 질소 가스와 같은 불활성 가스가 충만된 분위기 중에서 행해지고, 900℃ 이상 또한 1000℃ 이하이고, 30초 이상 또한 50초 이하인 조건 하에서 행해진다.
또한, 베이스 영역 PB를 형성하는 공정과, 불순물 영역 CSL을 형성하는 공정은, 어느 것이 먼저여도 상관없다.
도 15에 도시되는 바와 같이, 트렌치 TR을 덮도록, 예를 들어 CVD법에 의해, 반도체 기판 SUB의 상면 상에, 층간 절연막 IL을 형성한다. 층간 절연막 IL은, 예를 들어 산화 실리콘막이다.
도 16에 도시되는 바와 같이, 포토리소그래피 기술 및 이방성 에칭 처리에 의해, 액티브 셀 AC에 있어서, 불순물 영역 CSL을 관통하고, 또한 베이스 영역 PB의 내부에 도달하도록, 층간 절연막 IL 중 및 반도체 기판 SUB 중에, 구멍 CH를 형성한다. 동시에, 인액티브 셀 IAC에 있어서도, 층간 절연막 IL 중 및 반도체 기판 SUB 중에, 구멍 CH가 형성된다. 또한, 도시하고 있지는 않지만, 구멍 CH는, 게이트 전극 GE1 및 게이트 전극 GE2의 각각의 일부 상에도 형성된다.
다음으로, 포토리소그래피 기술 및 이온 주입법에 의해, 구멍 CH의 저부에 있어서, 베이스 영역 PB 내에, p형의 고농도 확산 영역 PR을 형성한다. 고농도 확산 영역 PR의 이온 주입에는, p형의 불순물로서 예를 들어 이불화보론(BF2)이 사용된다. 다음으로, 층간 절연막 IL에 대하여 등방성 에칭 처리를 행함으로써, 층간 절연막 IL을 후퇴시킨다. 이에 의해, 반도체 기판 SUB의 상면 상에 위치하는 구멍 CH의 개구 폭은, 반도체 기판 SUB의 내부에 위치하는 구멍 CH의 개구 폭보다 커진다.
도 17에 도시되는 바와 같이, 구멍 CH의 내부에 플러그 PG를 형성하고, 층간 절연막 IL 상에 이미터 전극 EE를 형성한다. 먼저, 구멍 CH의 내부 및 층간 절연막 IL 상에, 배리어 금속막을 형성한다. 예를 들어 스퍼터링법에 의해 구멍 CH의 내부 및 층간 절연막 IL 상에 티탄막을 형성하고, 예를 들어 스퍼터링법에 의해 상기 티탄막 상에 질화티탄막을 형성함으로써, 상기 배리어 금속막을 형성할 수 있다. 다음으로, 구멍 CH의 내부를 매립하도록, 예를 들어 CVD법에 의해, 상기 배리어 금속막 상에, 예를 들어 텅스텐막으로 이루어지는 도전성 막을 형성한다. 다음으로, 이방성 에칭 처리에 의해, 구멍 CH의 외부에 형성되어 있는 상기 도전성 막 및 상기 배리어 금속막을 제거한다. 이에 의해, 구멍 CH의 내부를 매립하도록, 플러그 PG가 형성된다.
다음으로, 예를 들어 스퍼터링법에 의해, 층간 절연막 IL 상에 TiW막을 형성하고, 예를 들어 스퍼터링법에 의해, 상기 TiW막 상에 알루미늄 합금막을 형성한다. 다음으로, 포토리소그래피 기술 및 이방성 에칭 처리에 의해, 상기 TiW막 및 상기 알루미늄 합금막을 패터닝함으로써, 이미터 전극 EE를 형성한다. 또한, 이미터 전극 EE를 형성하는 공정과 동일한 공정에서, 게이트 배선 GW도 층간 절연막 IL 상에 형성된다.
그 후, 이하의 제조 공정을 거쳐, 도 3 및 도 4에 도시되는 구조가 얻어진다. 먼저, 필요에 따라, 반도체 기판 SUB의 하면을 연마한다. 다음으로, 반도체 기판 SUB의 하면 측으로부터 이온 주입을 행함으로써, n형의 필드 스톱 영역 NS 및 p형의 콜렉터 영역 PC를 형성한다. 이들 이온 주입 후에, 레이저 어닐을 행함으로써, 필드 스톱 영역 NS 및 콜렉터 영역 PC에 포함되는 불순물을 활성화시킨다. 다음으로, 반도체 기판 SUB의 하면 아래에, 예를 들어 스퍼터링법에 의해, 예를 들어 Au막, Ni막, Ti막 또는 AlSi막과 같은 금속막을 형성한다. 이 금속막이, 콜렉터 전극 CE가 된다. 콜렉터 전극 CE는, 상술한 금속막을 적절히 적층시킨 적층막이어도 된다.
실시 형태 1에서는, 이미터 형성 영역 ER의 불순물 영역 CSL이, IGBT의 이미터 영역으로서 기능한다. 이미터 형성 영역 ER의 불순물 영역 CSL과, 이격 영역 SR의 불순물 영역 CSL은, 동일한 제조 공정에서 형성되므로, 새로운 제조 공정의 추가를 행할 필요가 없어, 제조 비용의 증가를 억제할 수 있다.
예를 들어, 검토예(도 39)에서는, 불순물 영역 NE가 IGBT의 이미터 영역으로서 기능하고 있지만, 검토예의 불순물 영역 NE를 형성하기 위한 마스크를 변경하는 것만으로, 실시 형태 1의 불순물 영역 CSL을 형성할 수 있다. 따라서, 제조 비용의 증가를 억제할 수 있다.
(변형예 1)
도 18 및 도 19는 실시 형태 1의 변형예 1에 있어서의 반도체 장치(100)를 나타내고 있다. 도 18 및 도 19에 도시되는 바와 같이, 변형예 1에서는, 이미터 형성 영역 ER에, n형의 불순물 영역 NE가 형성되어 있다. 불순물 영역 NE의 불순물 농도는, 불순물 영역 CSL의 불순물 농도보다 높고, 예를 들어 1×1018cm-3 이상 또한 1×1021cm-3 이하이다. 불순물 영역 NE의 불순물 농도는, 플러그 PG와의 오믹 접촉이 성립하는 농도로 설정되어 있다.
이미터 형성 영역 ER에 있어서, 불순물 영역 CSL과 플러그 PG의 접촉 저항이 큰 경우에는, 이러한 고농도의 불순물 영역 NE를 마련함으로써, 접촉 저항을 저감시킬 수 있다.
도 20은 불순물 영역 NE를 형성하기 위한 제조 공정을 나타내고 있다. 도 12 내지 도 14의 제조 공정 후, 도 20에 도시되는 바와 같이, 반도체 기판 SUB의 상면 상에, 레지스트 패턴 RP2를 형성한다. 레지스트 패턴 RP2는, 이미터 형성 영역 ER의 전체를 개구하는 패턴을 갖는다.
다음으로, 레지스트 패턴 RP2를 마스크로 하여 이온 주입을 행함으로써, 이미터 형성 영역 ER의 반도체 기판 SUB 내에, n형의 불순물로서, 예를 들어 비소(As) 이온을 주입한다. 이에 의해, 도 20에 도시되는 바와 같은 평면 패턴의 불순물 영역 NE가 형성된다. 그 후, 애싱 처리에 의해 레지스트 패턴 RP2를 제거한다.
불순물 영역 CSL은, 도 12 내지 도 14의 제조 공정에서 이온 주입된 불순물을 포함한다. 불순물 영역 NE는, 도 12 내지 도 14의 제조 공정에서 이온 주입된 불순물과, 도 20의 제조 공정에서 이온 주입된 불순물을 포함한다. 최종적으로, 불순물 영역 NE의 불순물 농도가 상기 수치 내가 되도록, 도 20의 이온 주입에 의한 불순물의 양이 조정된다.
또한, 베이스 영역 PB를 형성하는 공정과, 불순물 영역 CSL을 형성하는 공정과, 불순물 영역 NE를 형성하는 공정은, 어느 것이 먼저여도 상관없다. 또한, 불순물의 활성화를 위한 열처리는, 이들 영역을 형성한 후에 행해진다.
(변형예 2)
도 21은 실시 형태 1의 변형예 2에 있어서의 반도체 장치(100)를 나타내고 있다. 도 21에 도시되는 바와 같이, 변형예 2에서는, 이격 영역 SR 중 구멍 CH에 접하는 개소에 있어서, 베이스 영역 PB 내에도 n형의 불순물 영역 CSL이 형성되어 있다. 이 불순물 영역 CSL도, 트렌치 TR에 접하는 개소의 불순물 영역 CSL과 마찬가지로, 이미터 형성 영역 ER의 불순물 영역 CSL에 접속되어 있다.
또한, 구멍 CH에 접하는 개소의 불순물 영역 CSL과, 트렌치 TR에 접하는 개소의 불순물 영역 CSL은, 서로 이격되어 있다. 따라서, 이격 영역 SR에 있어서의 기생 PMOS 동작에 의한 홀의 배출이 저해되지 않는다.
이러한 구멍 CH에 접하는 개소의 불순물 영역 CSL을 형성하기 위해서는, 도 12 내지 도 14에서 사용되는 마스크를 변경함으로써 달성할 수 있다. 레지스트 패턴 RP3에, 이격 영역 SR의 중앙 부근을 통과하고, 또한 Y 방향으로 연장되는 개구 패턴을 마련한다. 그 개구 패턴의 개구 폭이, 구멍 CH의 개구 폭을 포괄하도록 되어 있으면, 도 21과 같은 불순물 영역 CSL을 형성할 수 있다.
또한, 변형예 2에서도, 변형예 1과 같이, 이미터 형성 영역 ER에 고농도의 불순물 영역 NE를 형성해도 된다.
(실시 형태 2)
이하에 도 23 내지 도 26을 사용하여, 실시 형태 2에 있어서의 반도체 장치(100) 및 그 제조 방법에 대하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 1과의 상위점에 대하여 주로 설명하고, 실시 형태 1과 중복되는 점에 대해서는 설명을 생략한다.
실시 형태 1에서는, 레지스트 패턴 RP1을 사용하여 불순물 영역 CSL을 형성하고 있었다. 그 때문에, 레지스트 패턴 RP1의 형성 위치에 맞춤 어긋남이 발생하면, X 방향에 있어서의 불순물 영역 CSL의 폭이 변동하여, 확산층 저항으로서의 저항값이 변동한다는 과제가 있다. 실시 형태 2는, 그러한 저항값의 변동을 억제할 수 있는 기술을 제공한다.
도 25에 도시되는 바와 같이, 도 7에서, 하드 마스크 HM을 형성하는 공정과, 트렌치 TR을 형성하는 공정 사이에, 경사 이온 주입에 의해 불순물 영역 CSL을 형성하는 공정을 추가한다. 즉, 반도체 기판 SUB의 상면의 법선에 대하여 경사진 각도로부터, n형의 불순물로서, 예를 들어 비소(As) 이온을 주입한다. 여기서, 하드 마스크 HM의 두께 및 주입 에너지는, 이온이 하드 마스크 HM을 통과하여 반도체 기판 SUB에 도달하지 않도록 조정되어 있다. 그 후, 도 26에 도시되는 바와 같이, 반도체 기판 SUB 내에 트렌치 TR을 형성한다.
하드 마스크 HM을 마스크로 하여 경사 이온 주입을 행함으로써, 트렌치 TR에 접하는 개소에, 불순물 영역 CSL을 자기 정합적으로 형성할 수 있다. 따라서, 레지스트 패턴 RP1의 맞춤 어긋남에 의한 문제가 발생하지 않으므로, 불순물 영역 CSL의 폭의 변동을 억제할 수 있다. 또한, 트렌치 TR도 동일한 하드 마스크 HM을 마스크로 하여 자기 정합적으로 형성되므로, 트렌치 TR 및 불순물 영역 CSL의 위치 관계도 변동하기 어렵다.
또한, 도 26에 도시되는 바와 같이, 실시 형태 2에서는, 이미터 형성 영역 ER의 전체에 불순물 영역 CSL을 형성하는 것이 어렵다. 따라서, IGBT의 이미터 영역을 형성하기 위해서는, 변형예 1의 도 20에서 설명한 이온 주입을 행할 필요가 있다. 이에 의해, 도 23 및 도 24에 도시되는 바와 같이, 이미터 형성 영역 ER에 불순물 영역 NE를 형성할 수 있다.
실시 형태 2에서는, 불순물 영역 CSL을 형성할 때 레지스트 패턴은 사용되지 않고, 불순물 영역 NE를 형성할 때 레지스트 패턴 RP2가 사용된다. 그 때문에, 마스크의 매수라는 점에서는, 실시 형태 1과 실시 형태 2는, 동일하므로, 제조 비용의 증가를 억제할 수 있다. 또한, 실시 형태 2는, 불순물 영역 CSL용의 마스크가 없는 만큼, 변형예 1보다 마스크의 매수를 삭감할 수 있다.
또한, 도 23 및 도 24에 도시되는 바와 같이, 실시 형태 2에서는, 레지스트 패턴을 사용하지 않고 불순물 영역 CSL을 형성하고 있으므로, 플로팅 영역 PF 내의 베이스 영역 PB의 일부에도 불순물 영역 CSL이 형성된다. 그러나, 플로팅 영역 PF는 전기적으로 플로팅 상태이므로, 이들 불순물 영역 CSL도 전기적으로 플로팅 상태이다. 따라서, 이들 불순물 영역 CSL에 의해, IGBT의 특성은, 특별히 영향을 받지 않는다.
또한, 한 쌍의 게이트 전극 GE2 사이에서의 베이스 영역 PB 내에도, 불순물 영역 CSL이 형성된다. 그러나, 이들 불순물 영역 CSL은, 구멍 CH로부터 물리적으로 이격되어 있으므로, 전기적으로 플로팅 상태이다. 이들 불순물 영역 CSL에 의해서도, IGBT의 특성은, 특별히 영향을 받지 않는다.
(실시 형태 3)
이하에 도 27 내지 도 29를 사용하여, 실시 형태 3에 있어서의 반도체 장치(100) 및 그 제조 방법에 대하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 1과의 상위점에 대하여 주로 설명하고, 실시 형태 1과 중복되는 점에 대해서는 설명을 생략한다.
실시 형태 3에 있어서의 불순물 영역 CSL은, 이격 영역 SR 중 한 쌍의 트렌치 TR에 접하는 개소뿐만 아니라, 액티브 셀 AC 및 인액티브 셀 IAC의 반도체 기판 SUB 내(베이스 영역 PB 내)의 전체에 형성되어 있다. 단, 실시 형태 3에서는, 불순물 영역 CSL의 불순물 농도는, 플러그 PG와의 오믹 접촉이 성립하지 않는 농도로 설정되어 있다. 불순물 영역 CSL의 불순물 농도는, 예를 들어 1×1012/cm3 이상 또한 1×1014/cm3 이하이다.
실시 형태 3과 같은 저농도의 불순물 영역 CSL도, 확산층 저항으로서 기능할 수 있어, 이격 영역 SR의 중앙 부근에 전자가 공급되기 쉬워진다. 그 때문에, 스위칭 손실의 개선을 도모할 수 있어, 반도체 장치(100)의 성능을 향상시킬 수 있다.
실시 형태 3에 있어서의 불순물 영역 CSL을 형성하기 위해서는, 도 12 내지 도 14의 제조 공정에 있어서 레지스트 패턴 RP1을 형성하지 않고, 액티브 셀 AC 및 인액티브 셀 IAC의 반도체 기판 SUB 내에, 이온 주입을 행함으로써 달성할 수 있다. 그 때문에, 마스크의 매수를 삭감할 수 있으므로, 실시 형태 1과 비교하여, 제조 비용을 억제할 수 있다. 단, 실시 형태 1보다 저농도의 불순물 영역 CSL이므로, 전자의 공급량 및 스위칭 손실의 개선이라는 점에서는, 실시 형태 1 쪽이, 실시 형태 3보다 우수하다.
또한, 실시 형태 3에서도, 플로팅 영역 PF 내의 베이스 영역 PB의 일부에 불순물 영역 CSL이 형성되지만, 실시 형태 2와 마찬가지의 이유에 의해, IGBT의 특성은, 특별히 영향을 받지 않는다. 또한, 한 쌍의 게이트 전극 GE2 사이에서의 베이스 영역 PB 내에도, 불순물 영역 CSL이 형성되지만, 불순물 영역 CSL은 플러그 PG와 오믹 접촉하지 않으므로, 이들 불순물 영역 CSL에 의해서도, IGBT의 특성은, 특별히 영향을 받지 않는다.
또한, 불순물 영역 CSL은 플러그 PG와 오믹 접촉하지 않으므로, 실시 형태 3에서는, IGBT의 이미터 영역을 형성하기 위해, 변형예 1의 도 20에서 설명한 이온 주입을 행할 필요가 있다. 이에 의해, 도 27 및 도 28에 도시되는 바와 같이, 이미터 형성 영역 ER에 불순물 영역 NE를 형성할 수 있다.
(실시 형태 4)
이하에 도 30 내지 도 34를 사용하여, 실시 형태 4에 있어서의 반도체 장치(100) 및 그 제조 방법에 대하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 1과의 상위점에 대하여 주로 설명하고, 실시 형태 1과 중복되는 점에 대해서는 설명을 생략한다.
실시 형태 1에서는, 전자 공급용의 확산층 저항으로서 n형의 불순물 영역 CSL을 형성하고 있었지만, 실시 형태 4에서는, p형의 베이스 영역 PB의 구성을 변경함으로써, 마찬가지의 기능을 갖는 강반전층 저항을 형성한다.
도 30 및 도 31에 도시되는 바와 같이, 실시 형태 4에서도, p형의 베이스 영역 PB는, 각 이미터 형성 영역 ER 및 이격 영역 SR의 각각의 반도체 기판 SUB 내에 형성되어 있다. 그러나, 이격 영역 SR 중 트렌치 TR에 접하는 개소에 있어서의 베이스 영역 PB의 불순물 농도는, 각 이미터 형성 영역 ER의 베이스 영역 PB의 불순물 농도보다 낮다. 그러한 개소에 있어서의 베이스 영역 PB가, 저농도 영역 PBa로서 도시되어 있다. 저농도 영역 PBa의 불순물 농도는, 예를 들어 1×1012/cm3 이상 또한 1×1014/cm3 이하이다.
또한, 실시 형태 4에서는, IGBT의 이미터 영역으로서, 변형예 1에서 설명한 고농도의 n형의 불순물 영역 NE가 적용되어 있다. 또한, 이격 영역 SR에 있어서, 저농도 영역 PBa는, 구멍 CH로부터 물리적으로 이격되어 있다.
상술한 바와 같이 베이스 영역 PB가 구성되어 있음으로써, 이격 영역 SR에 있어서의 역치 전압은, 이미터 형성 영역 ER에 있어서의 역치 전압보다 낮게 되어 있다. 턴온 시에, 이미터 형성 영역 ER의 베이스 영역 PB에 채널이 형성될 때, 이격 영역 SR에서는, 저농도 영역 PBa에 의해, 강반전층이 형성된다. 그 때문에, 트렌치 TR에 접하는 개소에 있어서의 저항값이 저감되므로, 이격 영역 SR의 중앙 부근에 전자가 공급되기 쉬워져, 스위칭 손실이 개선된다.
도 5의 그래프에 도시되는 바와 같이, 실시 형태 4에서는, 검토예와 비교하여, 스위칭 손실이 개선되어 있다는 것을 알 수 있다. 예를 들어, 순방향 포화 전류 Ic(sat)가 300A인 경우에서 비교하면, 실시 형태 4에서는, 스위칭 손실이, 검토예보다 37％ 정도 개선되어 있다. 이와 같이, 실시 형태 4에 있어서도, 스위칭 손실을 개선할 수 있어, 반도체 장치(100)의 성능을 향상시킬 수 있다.
도 32 내지 도 34를 사용하여, 실시 형태 4에 있어서의 베이스 영역 PB 및 저농도 영역 PBa를 형성하기 위한 제조 공정에 대하여 설명한다. 도 32 내지 도 34의 제조 공정은, 도 11의 제조 공정 대신에 행해진다.
도 32 내지 도 34에 도시되는 바와 같이, 실시 형태 4에서는, 먼저, 이격 영역 SR 중 트렌치 TR에 접하는 개소를 덮도록, 반도체 기판 SUB의 상면 상에, 레지스트 패턴 RP3을 형성한다. 다음으로, 레지스트 패턴 RP3을 마스크로 하여, 각 이미터 형성 영역 ER의 반도체 기판 SUB 내와, 상기 개소를 제외한 이격 영역 SR의 반도체 기판 SUB 내에, p형의 불순물을 이온 주입한다. p형의 불순물은, 예를 들어 보론(B)이다. 이에 의해, 베이스 영역 PB를 형성한다. 그 후, 애싱 처리에 의해 레지스트 패턴 RP3을 제거한다.
이 상태에서는, 이격 영역 SR에 있어서, 베이스 영역 PB와 트렌치 TR 사이에는, n형의 홀 배리어 영역 NHB가 존재하고 있다. 그 후, 불순물의 활성화를 위한 열처리를 행했을 때, 이격 영역 SR의 p형의 불순물이 트렌치 TR에 접하는 개소로 확산되어, 저농도 영역 PBa가 형성된다.
또한, 상기 열처리에 의해, 트렌치 TR에 접하는 개소는, 반드시 p형으로 되어 있지는 않아도 되고, 매우 얇은 n형으로 되어 있어도 된다. 예를 들어, 트렌치 TR에 접하는 개소는, 실시 형태 3의 불순물 영역 CSL과 같은, 플러그 PG와의 오믹 접촉이 성립하지 않는 농도를 갖는 불순물 영역이어도 된다.
(변형예 3)
도 35는 실시 형태 4의 변형예 3에 있어서의 베이스 영역의 구성을 나타내고 있다. 도 35에 도시되는 바와 같이, 변형예 3에서는, 각 이미터 형성 영역 ER의 베이스 영역 PB는 실시 형태 4와 마찬가지이지만, 이격 영역 SR의 전체에, 베이스 영역 PB보다 낮은 불순물 농도를 갖는 저농도 영역 PBb가 형성되어 있다. 저농도 영역 PBb의 불순물 농도는, 예를 들어 1×1012/cm3 이상 또한 1×1014/cm3 이하이다.
즉, 트렌치 TR에 접하는 개소뿐만 아니라, 이격 영역 SR의 베이스 영역의 전체의 불순물 농도가, 각 이미터 형성 영역 ER의 베이스 영역의 불순물 농도보다 낮다. 변형예 3에 있어서도, 실시 형태 4와 동일 정도로 스위칭 손실을 개선할 수 있다.
도 36 내지 도 38을 사용하여, 변형예 3에 있어서의 베이스 영역 PB 및 저농도 영역 PBb를 형성하기 위한 제조 공정에 대하여 설명한다. 도 36 내지 도 38의 제조 공정은, 도 11의 제조 공정 대신에 행해진다.
도 36에 도시되는 바와 같이, 변형예 3에서는, 먼저, 액티브 셀 AC 및 인액티브 셀 IAC의 반도체 기판 SUB 내에, p형의 불순물을 이온 주입하여, 저농도 영역 PBb를 형성한다. p형의 불순물은, 예를 들어 보론(B)이다.
도 37 및 도 38에 도시되는 바와 같이, 먼저, 이격 영역 SR을 덮도록, 반도체 기판 SUB의 상면 상에, 레지스트 패턴 RP4를 형성한다. 다음으로, 레지스트 패턴 RP4를 마스크로 하여, 각 이미터 형성 영역 ER의 반도체 기판 SUB 내에, p형의 불순물을 이온 주입한다. p형의 불순물은, 예를 들어 보론(B)이다. 이에 의해, 베이스 영역 PB를 형성한다. 그 후, 애싱 처리에 의해 레지스트 패턴 RP4를 제거한다. 또한, 인액티브 셀 IAC의 반도체 기판 SUB 내에도, 베이스 영역 PB가 형성된다.
이격 영역 SR의 베이스 영역(저농도 영역 PBb)은 도 38의 제조 공정에서 이온 주입된 불순물을 포함한다. 각 이미터 형성 영역 ER의 베이스 영역 PB는, 도 38의 제조 공정에서 이온 주입된 불순물과, 도 39의 제조 공정에서 이온 주입된 불순물을 포함한다. 최종적으로, 각 이미터 형성 영역 ER의 베이스 영역 PB의 불순물 농도가, 실시 형태 1의 베이스 영역 PB의 불순물 농도와 동일 정도가 되도록, 도 39의 이온 주입에 의한 불순물의 양이 조정된다.
실시 형태 4에서는, 레지스트 패턴 RP3을 사용하여 저농도 영역 PBb가 형성된다. 여기서, 레지스트 패턴 RP3의 형성 위치에 맞춤 어긋남이 발생하면, 이격 영역 SR에 있어서 레지스트 패턴 RP3으로 덮이는 홀 배리어 NHB의 폭이 변동한다. 그러면, X 방향에 있어서의 저농도 영역 PBb의 폭이 변동하여, 강반전층 저항으로서의 저항값이 변동한다는 과제가 있다.
변형예 3에서는, 레지스트 패턴 RP4를 사용하지만, 레지스트 패턴 RP4의 단부는, X 방향에 있어서 게이트 절연막 GI 상 또는 게이트 전극 GE1 상에 위치하고 있으면 되어, 비교적 큰 마진을 가지고 배치될 수 있다. 따라서, X 방향에 있어서의 맞춤 어긋남은, 상기 마진 내에서 대처될 수 있다.
Y 방향에 있어서는, 레지스트 패턴 RP4의 한쪽 단부가 어긋나면, 레지스트 패턴 RP4의 다른 쪽 단부도, 동일한 방향으로 어긋난다. 즉, Y 방향에 있어서, 레지스트 패턴 RP4의 형성 위치에 맞춤 어긋남이 발생해도, 이격 영역 SR의 저농도 영역 PBb의 폭이 변하지 않는다. 따라서, 변형예 3에 의하면, X 방향 및 Y 방향에 있어서, 저농도 영역 PBb의 폭의 변동을 억제할 수 있다.
이상, 본 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 이들 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
예를 들어, 상기 실시 형태에서는, IGBT가 GGEE 구조인 경우를 예시했지만, IGBT는, GGEE 구조가 쉬링크된 GGEEs 구조여도 된다. GGEE 구조에서는, 한 쌍의 게이트 전극 GE1 사이의 폭과, 한 쌍의 게이트 전극 GE2 사이의 폭이 거의 동일하다. GGEEs 구조에서는, 한 쌍의 게이트 전극 GE2 사이의 폭이, 한 쌍의 게이트 전극 GE1 사이의 폭보다 작게 되어 있다.
이하에 상기 실시 형태에 기재된 내용의 일부를 기재한다.
[부기 1]
(a) 상면 및 하면을 갖는 제1 도전형의 반도체 기판을 준비하는 공정,
(b) 평면으로 보아 제1 방향으로 연장되도록, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 한 쌍의 제1 트렌치를 형성하는 공정,
(c) 상기 한 쌍의 제1 트렌치의 내부에, 한 쌍의 제1 게이트 절연막을 형성하는 공정,
(d) 상기 한 쌍의 제1 트렌치의 내부에, 상기 한 쌍의 제1 게이트 절연막을 사이에 두고 한 쌍의 제1 게이트 전극을 매립하는 공정,
(e) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역을 형성하는 공정,
(f) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형의 제1 불순물 영역을 형성하는 공정을
구비하고,
상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고,
상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고,
상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고,
상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서의 상기 베이스 영역의 불순물 농도는, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도보다 낮은, 반도체 장치의 제조 방법.
[부기 2]
상기 부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
(g) 상기 한 쌍의 제1 트렌치를 덮도록, 상기 반도체 기판의 상면 상에 층간 절연막을 형성하는 공정,
(h) 상기 제1 불순물 영역을 관통하고, 또한 상기 베이스 영역의 내부에 도달하도록, 상기 층간 절연막 중 및 상기 반도체 기판 중에, 구멍을 형성하는 공정,
(i) 상기 층간 절연막 상에, 이미터 전극을 형성하는 공정을
더 구비하고,
상기 베이스 영역 및 상기 제1 불순물 영역은, 상기 구멍을 통해 상기 이미터 전극에 전기적으로 접속되고,
상기 제1 개소에 있어서의 상기 베이스 영역은, 상기 구멍으로부터 물리적으로 이격되어 있는, 반도체 장치의 제조 방법.
[부기 3]
상기 부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도는, 1×1017/cm3 이상 또한 1×1018/cm3 이하이고,
상기 제1 개소에 있어서의 상기 베이스 영역의 불순물 농도는, 1×1012/cm3 이상 또한 1×1014/cm3 이하인, 반도체 장치의 제조 방법.
[부기 4]
상기 부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (e) 공정은,
(e1) 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 반도체 기판 내와, 상기 제1 개소를 제외한 상기 이격 영역의 상기 반도체 기판 내에, 상기 제2 도전형의 불순물을 이온 주입하는 공정,
(e2) 상기 반도체 기판에 대하여 열처리를 행하는 공정을
갖고,
상기 열처리에 의해, 상기 (f1) 공정에서 이온 주입된 상기 이격 영역의 불순물 일부가, 상기 제1 개소로 확산되는, 반도체 장치의 제조 방법.
[부기 5]
상기 부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (e) 공정은,
(e3) 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에, 상기 제2 도전형의 불순물을 이온 주입하는 공정,
(e4) 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 반도체 기판 내에, 상기 제2 도전형의 불순물을 이온 주입하는 공정,
상기 이격 영역의 상기 베이스 영역은, 상기 (e3) 공정에서 이온 주입된 불순물을 포함하고,
상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역은, 상기 (e3) 공정에서 이온 주입된 불순물과, 상기 (e4) 공정에서 이온 주입된 불순물을 포함하고,
상기 이격 영역의 상기 베이스 영역의 전체의 불순물 농도는, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도보다 낮은, 반도체 장치의 제조 방법.
100: 반도체 장치
1A: 영역(셀 영역)
AC: 액티브 셀
CE: 콜렉터 전극
CF1: 도전성 막
CH: 구멍
CSL: 불순물 영역
EE: 이미터 전극
EP: 이미터 패드
ER: 이미터 형성 영역
GE1, GE2: 게이트 전극
GI: 게이트 절연막
GP: 게이트 패드
GW: 게이트 배선
HM: 하드 마스크
IAC: 인액티브 셀
IF1: 희생 산화막
IL: 층간 절연막
NE: 불순물 영역
NHB: 홀 배리어 영역
NS: 필드 스톱 영역
NV: 드리프트 영역
PB: 베이스 영역
PBa, PBb: 저농도 영역
PC: 콜렉터 영역
PF: 플로팅 영역
PG: 플러그
PR: 고농도 확산 영역
RP1 내지 RP4: 레지스트 패턴
SR: 이격 영역
SUB: 반도체 기판
TR: 트렌치

Claims (17)

  1. 상면 및 하면을 갖는 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 평면으로 보아 제1 방향으로 연장되는 한 쌍의 제1 트렌치와,
    상기 한 쌍의 제1 트렌치의 내부에 형성된 한 쌍의 제1 게이트 절연막과,
    상기 한 쌍의 제1 게이트 절연막을 사이에 두고 상기 한 쌍의 제1 트렌치의 내부에 매립된 한 쌍의 제1 게이트 전극과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성된 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을
    구비하고,
    상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고,
    상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고,
    상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고,
    상기 제2 불순물 영역은, 상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서, 상기 베이스 영역 내에 형성되고,
    상기 제2 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 동일한 불순물 농도를 갖는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 불순물 영역은, 상기 제2 불순물 영역보다 높은 불순물 농도를 갖는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 불순물 영역은, 상기 이격 영역의 상기 베이스 영역 내의 전체에 형성되고,
    상기 제2 불순물 영역의 불순물 농도는, 1×1012/cm3 이상 또한 1×1014/cm3 이하인, 반도체 장치.
  5. 제1항에 있어서,
    상기 한 쌍의 제1 트렌치를 덮도록, 상기 반도체 기판의 상면 상에 형성된 층간 절연막과,
    상기 제1 불순물 영역을 관통하고, 또한 상기 베이스 영역의 내부에 도달하도록, 상기 층간 절연막 중 및 상기 반도체 기판 중에 형성된 구멍과,
    상기 층간 절연막 상에 형성된 이미터 전극을
    더 구비하고,
    상기 베이스 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 구멍을 통해 상기 이미터 전극에 전기적으로 접속되고,
    상기 이격 영역에 있어서, 상기 제2 불순물 영역은, 상기 구멍으로부터 물리적으로 이격되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 이격 영역 중 상기 구멍에 접하는 제2 개소에 있어서, 상기 베이스 영역 내에는, 상기 제1 도전형의 제3 불순물 영역이 형성되고,
    상기 제3 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되고,
    상기 이격 영역에 있어서, 상기 제2 불순물 영역 및 상기 제3 불순물 영역은, 서로 이격되어 있는, 반도체 장치.
  7. 상면 및 하면을 갖는 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 평면으로 보아 제1 방향으로 연장되는 한 쌍의 제1 트렌치와,
    상기 한 쌍의 제1 트렌치의 내부에 형성된 한 쌍의 제1 게이트 절연막과,
    상기 한 쌍의 제1 게이트 절연막을 사이에 두고 상기 한 쌍의 제1 트렌치의 내부에 매립된 한 쌍의 제1 게이트 전극과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성되고, 또한 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역과,
    상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에 형성된 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을
    구비하고,
    상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고,
    상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고,
    상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고,
    상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서의 상기 베이스 영역의 불순물 농도는, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도보다 낮은, 반도체 장치.
  8. 제7항에 있어서,
    상기 한 쌍의 제1 트렌치를 덮도록, 상기 반도체 기판의 상면 상에 형성된 층간 절연막과,
    상기 제1 불순물 영역을 관통하고, 또한 상기 베이스 영역의 내부에 도달하도록, 상기 층간 절연막 중 및 상기 반도체 기판 중에 형성된 구멍과,
    상기 층간 절연막 상에 형성된 이미터 전극을
    더 구비하고,
    상기 베이스 영역 및 상기 제1 불순물 영역은, 상기 구멍을 통해 상기 이미터 전극에 전기적으로 접속되고,
    상기 제1 개소에 있어서의 상기 베이스 영역은, 상기 구멍으로부터 물리적으로 이격되어 있는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도는, 1×1017/cm3 이상 또한 1×1018/cm3 이하이고,
    상기 제1 개소에 있어서의 상기 베이스 영역의 불순물 농도는, 1×1012/cm3 이상 또한 1×1014/cm3 이하인, 반도체 장치.
  10. 제7항에 있어서,
    상기 이격 영역의 상기 베이스 영역의 전체의 불순물 농도는, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역의 불순물 농도보다 낮은, 반도체 장치.
  11. (a) 상면 및 하면을 갖는 제1 도전형의 반도체 기판을 준비하는 공정,
    (b) 평면으로 보아 제1 방향으로 연장되도록, 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 한 쌍의 제1 트렌치를 형성하는 공정,
    (c) 상기 한 쌍의 제1 트렌치의 내부에, 한 쌍의 제1 게이트 절연막을 형성하는 공정,
    (d) 상기 한 쌍의 제1 트렌치의 내부에, 상기 한 쌍의 제1 게이트 절연막을 사이에 두고 한 쌍의 제1 게이트 전극을 매립하는 공정,
    (e) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역을 형성하는 공정,
    (f) 상기 반도체 기판의 상면 측에 있어서, 상기 반도체 기판 내에, 상기 제1 도전형의 제1 불순물 영역 및 상기 제1 도전형의 제2 불순물 영역을 형성하는 공정을
    구비하고,
    상기 반도체 기판은, 상기 한 쌍의 제1 트렌치 사이에 있어서, 상기 제1 방향으로 서로 이격되어 있는 제1 이미터 형성 영역 및 제2 이미터 형성 영역, 그리고, 상기 제1 이미터 형성 영역과 상기 제2 이미터 형성 영역 사이에 위치하는 이격 영역을 갖고,
    상기 베이스 영역은, 상기 제1 이미터 형성 영역, 상기 제2 이미터 형성 영역 및 상기 이격 영역의 각각의 상기 반도체 기판 내에 형성되고,
    상기 제1 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 베이스 영역 내에 형성되고,
    상기 제2 불순물 영역은, 상기 이격 영역 중 상기 한 쌍의 제1 트렌치에 접하는 제1 개소에 있어서, 상기 베이스 영역 내에 형성되고,
    상기 제2 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되어 있는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (f) 공정에서는, 동일한 이온 주입에 의해, 상기 제1 불순물 영역 및 상기 제2 불순물 영역이 형성되는, 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 (f) 공정은,
    (f1) 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 반도체 기판 내와, 상기 이격 영역의 상기 제1 개소에 있어서의 상기 반도체 기판 내에, 상기 제1 도전형의 불순물을 이온 주입하는 공정,
    (f2) 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 반도체 기판 내에, 상기 제1 도전형의 불순물을 이온 주입하는 공정을
    갖고,
    상기 제2 불순물 영역은, 상기 (f1) 공정에서 이온 주입된 불순물을 포함하고,
    상기 제1 불순물 영역은, 상기 (f1) 공정에서 이온 주입된 불순물과, 상기 (f2) 공정에서 이온 주입된 불순물을 포함하고, 또한 상기 제2 불순물 영역보다 높은 불순물 농도를 갖는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (f1) 공정에서는, 상기 제1 도전형의 불순물은, 상기 이격 영역의 상기 반도체 기판 내의 전체에 이온 주입되고,
    상기 제2 불순물 영역은, 상기 이격 영역의 상기 베이스 영역 내의 전체에 형성되고,
    상기 제2 불순물 영역의 불순물 농도는, 1×1012/cm3 이상 또한 1×1014/cm3 이하인, 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 (b) 공정은,
    (b1) 상기 반도체 기판의 상면을 선택적으로 덮도록, 상기 반도체 기판의 상면 상에 하드 마스크를 형성하는 공정,
    (b2) 상기 (b1) 공정 후, 상기 하드 마스크로부터 노출되어 있는 상기 반도체 기판 내에, 상기 한 쌍의 트렌치를 형성하는 공정,
    (b3) 상기 (b2) 공정 후, 상기 하드 마스크를 제거하는 공정을
    갖고,
    상기 (f) 공정은,
    (f3) 상기 (b1) 공정과 상기 (b2) 공정 사이에서, 상기 하드 마스크로부터 노출되어 있는 상기 반도체 기판 내에, 상기 반도체 기판의 상면 법선에 대하여 경사진 각도로부터, 상기 제1 도전형의 불순물을 이온 주입하는 공정,
    (f4) 상기 (d) 공정 후, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 반도체 기판 내에, 상기 제1 도전형의 불순물을 이온 주입하는 공정
    을 갖고,
    상기 제2 불순물 영역은, 상기 (f3) 공정에서 이온 주입된 불순물을 포함하고,
    상기 제1 불순물 영역은, 상기 (f3) 공정에서 이온 주입된 불순물과, 상기 (f4) 공정에서 이온 주입된 불순물을 포함하고, 또한 상기 제2 불순물 영역보다 높은 불순물 농도를 갖는, 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    (g) 상기 한 쌍의 제1 트렌치를 덮도록, 상기 반도체 기판의 상면 상에 층간 절연막을 형성하는 공정,
    (h) 상기 제1 불순물 영역을 관통하고, 또한 상기 베이스 영역의 내부에 도달하도록, 상기 층간 절연막 중 및 상기 반도체 기판 중에, 구멍을 형성하는 공정,
    (i) 상기 층간 절연막 상에, 이미터 전극을 형성하는 공정을
    더 구비하고,
    상기 베이스 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 구멍을 통해 상기 이미터 전극에 전기적으로 접속되고,
    상기 이격 영역에 있어서, 상기 제2 불순물 영역은, 상기 구멍으로부터 물리적으로 이격되어 있는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 불순물 영역을 형성하는 공정에서, 상기 반도체 기판 내에, 상기 제1 도전형의 제3 불순물 영역이 형성되고,
    상기 제3 불순물 영역은, 상기 이격 영역 중 상기 구멍에 접하는 제2 개소에 있어서, 상기 베이스 영역 내에 형성되고,
    상기 제3 불순물 영역은, 상기 제1 이미터 형성 영역 및 상기 제2 이미터 형성 영역의 각각의 상기 제1 불순물 영역에 접속되고,
    상기 이격 영역에 있어서, 상기 제2 불순물 영역 및 상기 제3 불순물 영역은, 서로 이격되어 있는, 반도체 장치의 제조 방법.
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