KR20240079036A - 공통 바디 바이어스 영역을 포함하는 반도체 장치 - Google Patents

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KR20240079036A
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Abstract

본 발명에 따른 반도체 장치는 기판, 상기 기판에 형성된 P-웰 영역, 상기 P-웰 영역에 형성된 제1 NMOS(N-type metal oxide semiconductor) 트랜지스터, 상기 기판 상에 형성된 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되며, 상기 P-웰 영역과 상기 기판 모두에 접촉하는 하나의 공통 바디 바이어스 영역을 포함한다.

Description

공통 바디 바이어스 영역을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING A COMMON BODY BIAS REGION}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 공통 바디 바이어스를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 반도체 소자의 전기적 특성을 활용하여 다양한 기능을 제공할 수 있다. 반도체 장치는 실리콘 기판 상에 다양한 반도체 패턴을 생성함으로써, 다양한 기능을 제공하도록 구성될 수 있다. 최근 반도체 장치의 집적도가 향상됨에 따라, 반도체 소자들을 형성할 수 있는 면적이 감소되고 있다.
본 발명의 목적은 감소된 면적을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판에 형성된 P-웰 영역; 상기 P-웰 영역에 형성된 제1 NMOS(N-type metal oxide semiconductor) 트랜지스터; 상기 기판 상에 형성된 제2 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되며, 상기 P-웰 영역과 상기 기판 모두에 접촉하는 하나의 공통 바디 바이어스 영역을 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판에 형성된 P-웰 영역; 상기 P-웰 영역에 형성된 제1 액티브 영역; 상기 P-웰 영역에 형성된 제2 액티브 영역; 상기 P-웰 영역 상에서, 상기 제1 액티브 영역 및 상기 제2 액티브 영역 사이에 형성된 제1 게이트; 상기 기판에 형성된 제3 액티브 영역; 상기 기판에 형성된 제4 액티브 영역; 상기 기판 상에서, 상기 제3 액티브 영역 및 상기 제4 액티브 영역 사이에 형성된 제2 게이트; 및 상기 기판 및 상기 P-웰 영역에 접촉하도록 형성된 하나의 공통 바디 바이어스 영역을 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전형의 기판; 상기 기판 상에 형성된 상기 제1 도전형의 웰 영역; 상기 웰 영역 상에 형성되고, 제2 도전형의 제1 액티브 영역을 포함하는 제1 MOS 트랜지스터; 상기 기판 상에 형성되고 상기 제2 도전형의 제2 액티브 영역을 포함하는 제2 MOS 트랜지스터; 및 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 사이에 형성되며, 상기 웰 영역과 상기 기판 모두에 접촉하는 하나의 공통 바디 바이어스 영역을 포함하고, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터는 하나의 공통 바디 바이어스 영역을 공유한다.
본 발명에 따르면 감소된 면적 및 감소된 비용을 갖는 반도체 장치가 제공된다.
도 1은 반도체 장치를 나타내는 회로도이다.
도 2는 도1의 반도체 장치의 평면도이다.
도 3은 도 2의 A-A' 부분의 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 6은 도 5의 B-B' 부분의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다.
도 9는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다.
도 13은 본 발명의 실시예에 따른 반도체 장치의 가드 밴드를 나타낸 평면도이다.
도 14는 본 발명의 반도체 장치가 적용된 메모리 장치를 나타내는 블록도다.
도 15는 도 14의 페이지 버퍼 회로의 일부를 나타내는 도면이다.
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서, 도면의 간결성 및 설명의 편의를 위해, 길이(length), 너비(width), 깊이(depth), 높이(height) 등의 용어들이 사용된다. 본문에서 다르게 정의되지 않는 한, 제1 방향 및 제2 방향은 반도체 기판과 평행인 평면을 정의하는 방향들을 가리키고, 제3 방향은 반도체 기판과 수직한 방향을 정의하는 방향을 가리킨다. 이 때, 길이의 용어는 제1 방향에 대응하고, 너비는 제2 방향에 대응하고, 깊이 또는 높이는 제3 방향에 대응할 수 있다. 그러나 이러한 용어들은 본 발명의 실시 예들을 용이하게 설명하기 위한 것이며, 본 발명의 범위가 이러한 용어들에 의해 제한되지 않음이 이해될 것이다.
이하에서, 일부 참조 기호들이 중복되어 사용될 수 있다. 중복된 참조 기호들은 각 실시 예에 따라 동일한 구성 요소들을 지칭할 수 있다. 또는, 중복된 참조 기호들은 서로 다른 실시 예들에서 다른 구성 요소들을 지칭할 수 있다. 따라서 각 참조 기호가 지칭하는 구서 요소는 각 실시 예 또는 조합된 실시 예들의 맥락에서 이해되어야 할 것이다.
도 1은 반도체 장치를 나타내는 회로도이다. 도 1을 참조하면, 반도체 장치(10)는 제1 NMOS(N-type metal oxide semiconductor) 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 내지 제3 단자들(T1_1, T1_2, T1_3)을 포함할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제1 내지 제3 단자들(T2_1, T2_2, T2_3)을 포함할 수 있다.
제1 NMOS 트랜지스터(NM1)의 제1 단자(T1_1)는 소스 단자 또는 드레인 단자일 수 있고, 제2 단자(T1_2)는 드레인 단자 또는 소스 단자일 수 있고, 제3 단자(T1_3)는 게이트 단자일 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 단자(T2_1)는 소스 단자 또는 드레인 단자일 수 있고, 제2 단자(T2_2)는 드레인 단자 또는 소스 단자일 수 있고, 제3 단자(T2_3)는 게이트 단자일 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 NMOS 트랜지스터(NM1)의 제3 단자(T1_3)를 통해 제공되는 전기적 신호에 응답하여 동작할 수 있고, 제2 NMOS 트랜지스터(NM2)는 제2 NMOS 트랜지스터(NM2)의 제3 단자(T2_3)를 통해 제공되는 전기적 신호에 응답하여 동작할 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4)를 더 포함할 수 있고, 제2 NMOS 트랜지스터(NM2)는 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)를 더 포함할 수 있다. 바디 바이어스 전압은 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4)를 통해 제공될 수 있다. 또한, 바디 바이어스 전압은 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)를 통해 제공될 수 있다.
제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)는 다른 특성의 트랜지스터 일 수 있다. 일 예로, 제1 NMOS 트랜지스터(NM1)는 제3 단자(T1_3)에는 저전압이 인가되는 저전압 트랜지스터일 수 있고, 제2 NMOS 트랜지스터(NM2)는 제3 단자(T2_3)에 고전압이 인가되는 고전압 트랜지스터일 수 있다.
한편, 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)는 반도체 장치(10)의 FEOL(front end of line) 공정에서 기판 상에 형성될 수 있다. 이때, 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4) 및 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)는 BEOL(back end of line) 공정에서 접지 전압을 제공하는 배선과 연결될 수 있다. 즉, 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4) 및 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)는 개별적으로 형성될 수 있다.
도 2는 도1의 반도체 장치의 평면도이다. 도 3은 도 2의 A-A' 부분의 단면도이다. 도 2 및 도 3을 참조하면, 반도체 장치(10)는 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)는 P-형 기판(PSUB) 상에 형성될 수 있다. P-형 기판(PSUB)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면 상에 형성될 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 액티브 영역(J1_1), 제2 액티브 영역(J1_2) 및 제1 게이트(G1)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2)은 N-형 물질이 도핑된 영역일 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2)은 P-형 기판(PSUB) 상의 P-웰 영역(PW)에 형성될 수 있다. P-웰 영역(PW)은 P-형 기판(PSUB)에 비하여 상대적으로 높은 농도의 P-형 물질이 도핑된 영역일 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX) 상에 제1 게이트(G1)가 형성될 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1)은 제1 NMOS 트랜지스터(NM1)의 제1 단자(T1_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J1_2)은 제2 단자(T1_2)와 전기적으로 연결될 수 있고, 제1 게이트(G1)는 제3 단자(T1_3)와 전기적으로 연결될 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1)과 제1 단자(T1_1)의 전기적 연결, 제2 액티브 영역(J1_2)과 제2 단자(T1_1)의 전기적 연결, 제1 게이트(G1)와 제3 단자(T1_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
제2 NMOS 트랜지스터(NM2)는 제1 액티브 영역(J2_1), 제2 액티브 영역(J2_2) 및 제2 게이트(G2)를 포함할 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 및 제2 액티브 영역(J2_2)은 N-형 물질이 도핑된 영역일 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J2_2)은 P-형 기판(PSUB) 상에 형성될 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 및 제2 액티브 영역(J1_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX) 상에 제2 게이트(G2)가 형성될 수 있다.
제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1)은 제2 NMOS 트랜지스터(NM2)의 제1 단자(T2_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J2_2)은 제2 단자(T2_1)와 전기적으로 연결될 수 있고, 제2 게이트(G2)는 제3 단자(T2_3)와 전기적으로 연결될 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1)과 제1 단자(T2_1)의 전기적 연결, 제2 액티브 영역(J2_2)과 제2 단자(T2_1)의 전기적 연결, 제2 게이트(G2)와 제3 단자(T2_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
한편, P-웰 영역(PW)에는 제1 바디 바이어스 영역(JB1)이 형성될 수 있다. 제1 바디 바이어스 영역(JB1)은 제1 바디 바이어스 영역(JB1) 상에 형성된 제1 바디 바이어스 컨택 플러그(CP1)를 통해 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4)에 전기적으로 연결될 수 있다. 바디 바이어스 전압은 제1 바디 바이어스 컨택 플러그(CP1)에 인가되고, 제1 바디 바이어스 영역(JB1)을 통해 제1 NMOS 트랜지스터(NM1)에 제공될 수 있다.
P-형 기판(PSUB)에는 제2 바디 바이어스 영역(JB2)이 형성될 수 있다. 제2 바디 바이어스 영역(JB2)은 제2 바디 바이어스 영역(JB2) 상에 형성된 제2 바디 바이어스 컨택 플러그(CP2)를 통해 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)에 전기적으로 연결될 수 있다. 바디 바이어스 전압은 제2 바디 바이어스 컨택 플러그(CP2)에 인가되고, 제2 바디 바이어스 영역(JB2)을 통해 제2 NMOS 트랜지스터(NM2)에 제공될 수 있다.
제1 바디 바이어스 영역(JB1)과 제2 바디 바이어스 영역(JB2)에는 각각 제1 바디 바이어스 컨택 플러그(CP1) 및 제2 바디 바이어스 컨택 플러그(CP2)가 형성되며 바디 바이어스 전압을 전달하기 위한 별도의 메탈 라인들이 형성되어야 하므로, 이로 인한 배선 복잡도가 증가할 수 있다. 뿐만 아니라, 제1 바디 바이어스 영역(JB1)과 제2 바디 바이어스 영역(JB2)은 제0 거리(L0) 만큼 이격되기 때문에 반도체 장치(10)의 면적이 증가하는 문제점이 있다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 회로도이다. 도 3을 참조하면, 반도체 장치(100)는 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 내지 제3 단자들(T1_1, T1_2, T1_3)을 포함할 수 있다. 제2 NMOS 트랜지스터는 제1 내지 제3 단자들(T2_1, T2_2, T2_3)을 포함할 수 있다.
상술한 바와 유사하게, 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터의 특성은 서로 상이할 수 있다. 일 예로, 제1 NMOS는 게이트 단자에 해당하는 제3 단자(T1_3)에 상대적으로 낮은 전압이 인가되는 저전압 트랜지스터일 수 있고, 제2 NMOS 트랜지스터(NM2)는 제3 단자(T2_3)에 상대적으로 높은 전압이 인가되는 고전압 트랜지스터일 수 있다.
반도체 장치(100)는 공통 바디 바이어스 단자(CBT)를 더 포함할 수 있다. 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)는 하나의 공통 바디 바이어스 단자(CBT)를 공유할 수 있다. 바디 바이어스 전압은 하나의 공통 바디 바이어스 단자(CBT)를 통해 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2) 모두에게, 동시에 제공될 수 있다.
제1 NMOS 트랜지스터(NM1), 제2 NMOS 트랜지스터(NM2) 및 공통 바디 바이어스 단자(CBT)는 반도체 장치(10)의 FEOL 공정에서 기판 상에 형성될 수 있다. 공통 바디 바이어스 단자(CBT)는 BEOL 공정에서 접지 전압을 제공하는 배선과 연결될 수 있다. 하나의 단자인 공통 바디 바이어스 단자(CBT)를 통해 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)로 바디 바이어스 전압이 제공될 수 있다.
일 실시 예에서, 도3의 반도체 장치(100)는 제1 NMOS 트랜지스터(NM1)의 제4 단자(T1_4) 및 제2 NMOS 트랜지스터(NM2)의 제4 단자(T2_4)가 배치된 도 1의 반도체 장치(10)와 달리, 하나의 공통 바디 바이어스 단자(CBT)를 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 공유한다. 이를 통해 반도체 장치(100)의 전체 면적이 감소될 수 있다.
이하에서, 도 5 내지 도 12를 참조하여, 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 하나의 공통 바디 바이어스 영역을 공유하는 본 발명의 실시 예들이 설명된다. 다양한 실시 예들을 명확하고 간결하게 설명하기 위해, 일부 구성 요소들에 대해서 동일한 참조 번호가 부여되며, 중복되는 구성 요소들에 대한 상세한 설명은 생략될 것이다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 서로 다른 실시 예에서, 동일한 참조 번호가 사용될 수 있으나, 이 때, 동일한 참조 번호가 지칭하는 구성 요소들은 유사한 기능을 제공할 수 있으나, 각 실시 예에 따라 서로 다른 일부 특징을 구비할 수 있다. 상술된 다른 일부 특징들은 다양한 실시 예들 각각을 고려하여 이해될 것이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 6은 도 5의 B-B' 부분의 단면도이다. 도 5 및 도 6을 참조하면, 반도체 장치(100)는 제1 NMOS 트랜지스터(NM1), 제2 NMOS 트랜지스터(NM2) 및 하나의 공통 바디 바이어스 영역(JCB)을 포함할 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 액티브 영역(J1_1), 제2 액티브 영역(J1_2) 및 제1 게이트(G1)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2)은 N-형 물질이 도핑된 영역일 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2)은 P-형 기판(PSUB) 상의 P-웰 영역(PW)에 형성될 수 있다. P-웰 영역(PW)은 P-형 기판(PSUB)에 비하여 상대적으로 높은 농도의 P-형 물질이 도핑된 영역일 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J1_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상에 제1 게이트(G1)가 형성될 수 있다.
제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1)은 제1 NMOS 트랜지스터(NM1)의 제1 단자(T1_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J1_2)은 제2 단자(T1_1)와 전기적으로 연결될 수 있고, 제1 게이트(G1)는 제3 단자(T1_3)와 전기적으로 연결될 수 있다. 제1 NMOS 트랜지스터(NM1)의 제1 액티브 영역(J1_1)과 제1 단자(T1_1)의 전기적 연결, 제2 액티브 영역(J1_2)과 제2 단자(T1_1)의 전기적 연결, 제1 게이트(G1)와 제3 단자(T1_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
제2 NMOS 트랜지스터(NM2)는 제1 액티브 영역(J2_1), 제2 액티브 영역(J2_2) 및 제2 게이트(G2)를 포함할 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 및 제2 액티브 영역(J2_2)은 N-형 물질이 도핑된 영역일 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J1_1) 및 제2 액티브 영역(J2_2)은 P-형 기판(PSUB) 상에 형성될 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 및 제2 액티브 영역(J2_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상에 제2 게이트(G2)가 형성될 수 있다.
제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1)은 제2 NMOS 트랜지스터(NM2)의 제1 단자(T2_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J2_2)은 제2 단자(T2_1)와 전기적으로 연결될 수 있고, 제2 게이트(G2)는 제3 단자(T2_3)와 전기적으로 연결될 수 있다. 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1)과 제1 단자(T2_1)의 전기적 연결, 제2 액티브 영역(J2_2)과 제2 단자(T2_1)의 전기적 연결, 제2 게이트(G2)와 제3 단자(T2_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
한편, 공통 바디 바이어스 영역(JCB)은 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2) 사이에 배치되고, P-웰 영역(PW) 과 P-형 기판(PSUB)에 모두 접촉하도록 형성될 수 있다. 즉, 공통 바디 바이어스 영역(JCB)은 제1 NMOS 트랜지스터(NM1) 측으로는 P-웰 영역(PW)과 접촉하며, 제2 NMOS 트랜지스터(NM2) 측으로는 P-형 기판(PSUB)과 접촉하도록 배치될 수 있다.
공통 바디 바이어스 영역(JCB)은 P-형 물질이 P-웰 영역(PW) 보다 높은 농도로 도핑될 수 있다.
한편, 공통 바디 바이어스 영역(JCB)은 제1 NMOS 트랜지스터(NM1)와 제1 길이(D1) 만큼 이격되도록 형성될 수 있다. 제1 길이(D1)만큼의 이격은 제1 NMOS 트랜지스터(NM1)에 관한 전기적 간섭을 최소화할 수 있다. 또한, 제1 길이(D1) 만큼의 이격은 제1 NMOS 트랜지스터(NM1)와 공통 바디 바이어스 영역(JCB)의 패터닝 시, 패턴 간섭을 최소화할 수 있다. 공통 바디 바이어스 영역(JCB)은 제2 NMOS 트랜지스터(NM2)와 제2 길이(D2) 만큼 이격되도록 형성될 수 있다. 제2 길이(D2)만큼의 이격은 제2 NMOS 트랜지스터(NM2)의 전기적 간섭을 최소화할 수 있다. 또한, 제2 길이(D2)만큼의 이격은 제2 NMOS 트랜지스터와 공통 바디 바이어스 영역(JCB)의 패터닝 시, 패턴 간섭을 최소화할 수 있다.
제1 길이(D1)와 제2 길이(D2)는 동일할 수 있다. 한편, 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)의 특성에 따라 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)에 관한 전기적 간섭 및 패턴 간섭을 최소화하기 위한 길이인 제1 길이(D1) 및 제2 길이(D2)는 상이할 수도 있다. 일 예로, 제1 NMOS 트랜지스터(NM1)가 저전압 트랜지스터이고, 제2 NMOS 트랜지스터(NM2)가 고전압 트랜지스터인 경우, 제2 길이(D2)는 제1 길이(D1)보다 상대적으로 클 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 도 7을 참조하면, 반도체 장치(100)에 포함된 산화막(OX)의 제1 경계(BD1)를 기준으로, 산화막 중에서 제1 NMOS 트랜지스터(NM1)가 형성된 부분은 제1 높이(H1)고, 산화막(OX) 중에서 제2 NMOS 트랜지스터(NM2)가 형성된 부분은 제1 높이(H1)와 상이한 제2 높이(H2)일 수 있다.
제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)의 특성에 따라 제1 높이(H1)와 제2 높이(H2)는 상이할 수 있다.
일 예로, 제1 NMOS 트랜지스터(NM1)가 저전압 트랜지스터이고, 제2 NMOS 트랜지스터(NM2)가 고전압 트랜지스터인 경우, 제1 게이트(G1)에 상대적으로 낮은 전압이 인가되므로, 산화막(OX)이 형성되는 제1 높이(H1)는 상대적으로 작을 수 있다. 한편, 제2 게이트(G2)에는 상대적으로 높은 전압이 인가될 수 있다. 따라서 산화막(OX)은 제2 게이트(G2)에 인가되는 높은 전압을 견디기 위해서, 제1 높이(H1)에 비해 상대적으로 큰 제2 높이(H2)로 형성될 수 있다.
제1 경계(BD1)는 P-웰 영역(PW)과 P-형 기판(PSUB)의 경계의 수직 상에 형성될 수 있다. 이때, 공통 바디 바이어스 영역(JCB)은 P-웰 영역(PW)과 P-형 기판(PSUB) 모두에 접촉하도록 형성된다. 공통 바디 바이어스 영역(JCB) 및 공통 바디 바이어스 컨택 플러그(CCP)는 제1 경계(BD1) 상에 형성될 수 있다. 즉, 공통 바디 바이어스 컨택 플러그(CCP)는 산화막(OX) 중에서 제1 높이(H1)와 제2 높이(H2)의 단차가 생기는 경계에 형성될 수 있다.
공통 바디 바이어스 단자(CBT)로 인가되는 접지 전압은 공통 바디 바이어스 컨택 플러그(CCP)를 통해 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 공유하는 하나의 공통 바디 바이어스 영역(JCB)으로 전달되고, 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2) 각각에 제공될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다. 도 8을 참조하면, 제1 경계는 P-웰 영역(PW)에 위치하고, 공통 바디 바이어스 컨택 플러그(CCP)는 산화막이 제2 높이(H2)인 부분에 형성될 수 있다.
반도체 장치(100)의 제조 과정에서, 공통 바디 바이어스 컨택 플러그(CCP)가 안정적으로 형성되기 위해, 산화막(OX) 높이의 단차가 없는 부분이 이용될 수 있다. 즉, 산화막(OX)의 높이에 의한 단차가 발생하는 제1 경계(BD1)를 제1 NMOS 트랜지스터(NM1)가 형성된 P-웰 영역(PW) 중에서 제1 NMOS 트랜지스터(NM1)의 제2 액티브 영역(J1_2)과 공통 바디 바이어스 영역(JCB) 사이에 위치하도록 산화막(OX)을 형성할 수 있다. 이 경우, 하나의 공통 바디 바이어스 영역(JCB)의 제3 방향(DR3) 부분에는 제2 높이(H2)로 균일한 두께의 평탄한 산화막이 형성될 수 있다.
공통 바디 바이어스 컨택 플러그(CCP)는 제2 높이(H2)로 평탄한 산화막(OX) 부분에 형성될 수 있다. 이를 통해, 반도체 장치(100)의 제조를 위한 공정에서 산화막(OX)의 단차로 인한 위험요인이 제거되며, 공통 바디 바이어스 컨택 플러그(CCP)가 공통 바디 바이어스 영역(JCB)에 접촉하도록 안정적으로 형성될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다. 도 9를 참조하면, 제1 경계(BD1)는 P-웰 영역(PW) 외부의 P-형 기판(PSUB)에 위치하고, 공통 바디 바이어스 컨택 플러그(CCP)는 산화막(OX)이 제1 높이(H1)인 부분에 형성될 수 있다.
상술한 바와 유사하게, 공통 바디 바이어스 컨택 플러그(CCP)가 안정적으로 형성되기 위해, 산화막(OX) 높이의 단차가 없는 부분이 이용될 수 있다. 즉, 산화막(OX) 중에서 단차가 발생하는 제1 경계(BD1)를 제2 NMOS 트랜지스터(NM2)가 형성된 P-웰 영역(PW) 외부의 P-형 기판(PSUB) 중에서 공통 바디 바이어스 영역(JCB)과 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 사이에 위치하도록 산화막(OX)을 형성할 수 있다. 이 경우, 공통 바디 바이어스 영역(JCB)의 제3 방향(DR3) 부분에는 제1 높이(H1)로 균일한 두께의 평탄한 산화막이 형성될 수 있다.
공통 바디 바이어스 컨택 플러그(CCP)는 제1 높이(H1)로 평탄한 산화막(OX)에 형성될 수 있다. 이를 통해, 반도체 장치(100)의 제조를 위한 공정에서 산화막(OX)의 단차로 인한 위험요인이 제거되어, 공통 바디 바이어스 컨택 플러그(CCP)가 안정적으로 형성될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다. 도 10을 참조하면, 제2 NMOS 트랜지스터는 제2 경계(BD2)를 기준으로 P-형 기판(PSUB)이 제3 높이(H3) 만큼 식각된 리세스 영역(RR)에 배치될 수 있다. 산화막(OX)의 표면은 동일한 평면 상에 형성될 수 있다. 즉, 산화막(OX)의 표면은 평탄할 수 있다. P-형 기판(PSUB)의 식각에 의한 단차가 발생하는 제2 경계(BD2)는 P-웰 영역(PW)과 P-형 기판(PSUB)이 접하는 수직 방향에 위치하고, 공통 바디 바이어스 컨택 플러그(CCP)는 제2 경계(BD2) 상에 형성될 수 있다.
제1 NMOS 트랜지스터(NM1)가 저전압 트랜지스터이고, 제2 NMOS 트랜지스터(NM2)가 고전압 트랜지스터인 경우, 제1 NMOS 트랜지스터(NM1) 측의 산화막(OX)은 제1 높이(H1)로 형성되고, 제2 NMOS 트랜지스터(NM2) 측의 산화막(OX)은 제1 높이(H1)보다 큰 제2 높이(H2)로 형성될 수 있다. 이때, P-형 기판(PSUB)의 일부는 제2 높이(H2)와 제1 높이(H1)의 차이에 해당하는 제3 높이(H3)만큼 식각될 수 있다. P-형 기판(PSUB) 부분 중 제3 높이(H3)로 식각된 부분을 리세스 영역(RR)으로 정의할 수 있다.
제2 NMOS 트랜지스터(NM2)가 리세스 영역(RR)에 배치됨으로써, 산화막(OX)의 표면은 동일한 평면상에 형성되면서도 제1 NMOS 트랜지스터(NM1) 측에는 제1 높이(H1)의 산화막(OX)이 형성되고, 제2 NMOS 트랜지스터(NM2) 측에는 제2 높이(H2)의 산화막(OX)이 형성될 수 있다.
이때, P-형 기판(PSUB)을 식각하기 위한 마스크는 P-웰 영역(PW)에 P-형 물질을 도핑하기 위한 것과 동일한 마스크가 사용될 수 있다. 이 경우, P-형 기판(PSUB)이 식각되는 부분의 경계인 제2 경계(BD2)는 P-웰 영역(PW)과 P-형 기판(PSUB)의 경계 상에 위치할 수 있다. 공통 바디 바이어스 컨택 플러그(CCP)는 제2 경계(BD2) 상에 형성될 수 있다. 즉 하나의 마스크를 사용하여 P-웰 영역(PW)을 형성할 수 있으며, 리세스 영역(RR)을 형성할 수도 있다.
리세스 영역(RR)을 구분하는 제2 경계(BD2)는 P-웰 영역(PW)과 P-형 기판(PSUB)의 경계의 수직 상에 형성될 수 있다. 이때, 공통 바디 바이어스 영역(JCB)은 P-웰 영역(PW)과 P-형 기판(PSUB)에 모두 접촉하도록 형성된다. 공통 바디 바이어스 컨택 플러그(CCP)는 P-형 기판(PSUB) 높이의 단차가 생기는 경계에 형성될 수 있다.
공통 바디 바이어스 단자(CBT)로 인가되는 접지 전압은 공통 바디 바이어스 컨택 플러그(CCP)를 통해 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 공유하는 하나의 공통 바디 바이어스 영역(JCB)으로 전달되고, 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2) 각각에 제공될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도다. 도 11을 참고하면, 제2 경계(BD2)는 P-웰 영역(PW) 상에 위치하고, 공통 바디 바이어스 컨택 플러그(CCP)는 리세스 영역(RR)의 내부에 형성될 수 있다.
반도체 장치(100)의 제조 과정에서, 공통 바디 바이어스 컨택 플러그(CCP)가 안정적으로 형성되기 위해 P-형 기판(PSUB)의 높이의 단차가 없는 부분이 이용될 수 있다. P-형 기판(PSUB)의 제3 높이(H3)만큼 단차가 발생하는 제2 경계(BD2)가 P-웰 영역(PW) 중에서 제1 NMOS 트랜지스터(NM1)의 제2 액티브 영역(J1_2) 및 공통 바디 바이어스 영역(JCB) 사이에 위치하도록 P-형 기판(PSUB)이 식각될 수 있다. 즉, 공통 바디 바이어스 영역(JCB)은 P-형 기판(PSUB)에서 제3 높이(H3)만큼 식각된 리세스 영역(RR)에 형성될 수 있다. 공통 바디 바이어스 영역(JCB) 상에는 제2 높이(H2)의 산화막(OX)이 형성될 수 있다. 공통 바디 바이어스 영역(JCB)은 리세스 영역(RR)에 형성됨으로써, 공통 바디 바이어스 컨택 플러그(CCP)는 P-형 기판(PSUB) 및 산화막(OX)이 평탄한 면에 안정적으로 형성될 수 있다. 이를 통해 P형 기판(PSUB) 및 산화막(OX)의 단차로 인한 위험요인이 제거될 수 있으며, 공통 바디 바이어스 컨택 플러그(CCP)는 안정적으로 형성될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도다. 도 12를 참조하면, 제2 경계(BD2)는 P-웰 영역(PW) 외부의 P-형 기판(PSUB) 상에 위치하고, 공통 바디 바이어스 컨택 플러그는 리세스 영역(RR) 외부에 형성될 수 있다.
상술한 바와 유사하게, 공통 바디 바이어스 컨택 플러그(CCP)가 안정적으로 형성되기 위해, P-형 기판(PSUB)의 단차가 없는 부분이 이용될 수 있다. 즉, P-형 기판(PSUB)의 제3 높이(H3)만큼 단차가 발생하는 제2 경계(BD2)가 P-웰 영역(PW) 외부의 P-형 기판(PSUB) 중에서 공통 바디 바이어스 영역(JCB) 및 제2 NMOS 트랜지스터(NM2)의 제1 액티브 영역(J2_1) 사이에 위치하도록 P-형 기판(PSUB)이 식각될 수 있다. 공통 바디 바이어스 영역(JCB)은 제3 높이(H3)만큼 식각된 리세스 영역(RR) 외부에 형성될 수 있다. 공통 바디 바이어스 영역(JCB) 상에는 제1 높이(H1)의 산화막이 형성될 수 있다. 공통 바디 바이어스 영역(JCB)은 리세스 영역(RR) 외부에 형성됨으로써, 공통 바디 바이어스 컨택 플러그(CCP)는 P-형 기판(PSUB) 및 산화막(OX)이 평탄한 면에 안정적으로 형성될 수 있다. 이를 통해 P-형 기판 및 산화막(OX)의 단차로 인한 변수가 제거될 수 있으며, 공통 바디 바이어스 컨택 플러그(CCP)는 안정적으로 형성될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 장치의 가드 밴드를 나타낸 평면도이다. 도 13을 참조하면, 공통 바디 바이어스 영역(JCB)은 가드 밴드(GB)를 형성할 수 있다.
가드 밴드(GB)는 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 전기적으로 보호하기 위해 둘러 싸는 형태로 P-형 기판(PSUB)에 형성될 수 있다. 가드 밴드(GB)는 하나 이상의 제1 NMOS 트랜지스터(NM1)를 내포하는 제1 부분(R1)과 하나 이상의 제2 NMOS 트랜지스터(NM2)를 내포하는 제2 부분(R2)을 포함할 수 있다. 이때, 가드 밴드(GB)의 제1 부분(R1)은 P-웰 영역(PW)을 감싸도록 형성될 수 있다. 가드 밴드(GB)의 제1 부분(R1)과 제2 부분(R2)은 하나의 공통 바디 바이어스 영역(JCB)을 공유할 수 있다. 이때, 가드 밴드(GB)의 공통 바디 바이어스 영역(JCB)은 P-웰 영역(PW)과 P-형 기판(PSUB)의 경계에 형성될 수 있다.
가드 밴드(GB)는 P-웰 영역(PW) 보다 높은 농도의 P-형 물질이 도핑된 영역일 수 있다. 가드 밴드(GB)에는 컨택 플러그를 통해 접지 전압이 인가될 수 있다. 바디 바이어스 전압은 가드 밴드(GB)를 통해 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)에 제공될 수 있다.
독립된 고리 형태로서, 제1 NMOS 트랜지스터(NM1)를 내포하는 영역과 제2 NMOS 트랜지스터(NM2)를 내포하는 영역이 분리된 가드 밴드(GB)의 구조와 비교할 때, 본 발명의 실시 예에 따른 가드 밴드(GB)는 더 작은 면적으로 구현될 수 있다.
도 14는 본 발명의 반도체 장치가 적용된 메모리 장치를 나타내는 블록도다. 도 14를 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(1100), 어드레스 디코더(1200), 페이지 버퍼(1300), 입출력 회로(1400), 및 제어 로직 및 전압 발생 회로(1500)를 포함할 수 있다.
일 실시 예에서, 메모리 셀 어레이(1100)를 제외한 구성 요소들, 예를 들어, 어드레스 디코더(1200), 페이지 버퍼 회로(1300), 입출력 회로(1400) 및 제어 로직 및 전압 발생 회로(1500), 더미 비트라인 드라이버(1600)는 주변 회로에 포함될 수 있다. 일 실시 예에서, 메모리 장치(10000)는 주변 회로(또는 주변 회로 영역) 상에 메모리 셀 어레이(11000) 또는 메모리 셀 구조체 또는 메모리 셀이 적층된 구조인 COP(Cell on Peripheral) 또는 CUA(CMOS under Array)구조를 가질 수 있다.
메모리 셀 어레이(1100)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링을 포함할 수 있고, 복수의 셀 스트링 각각은 복수의 비트라인(BL)과 연결될 수 있다. 복수의 셀 스트링들 각각은 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다.
어드레스 디코더(1200)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(1100)와 연결될 수 있다. 어드레스 디코더(1200)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(1200)는 디코딩된 어드레스(ADDR)를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어 또는 구동할 수 있다.
페이지 버퍼 회로(1300)는 비트라인(BL)들을 통해 메모리 셀 어레이(1100)와 연결될 수 있다. 페이지 버퍼 회로(1300)는 비트라인(BL)들의 전압 변화를 감지하여, 메모리 셀 어레이(1100)의 메모리 셀들에 저장된 데이터를 읽을 수 있다. 페이지 버퍼 회로(1300)는 읽은 데이터를 입출력 회로(1400)로 제공할 수 있다. 페이지 버퍼 회로(1300)는 입출력 회로(1400)를 통해 수신된 데이터(DATA)를 임시 저장하도록 구성될 수 있다. 페이지 버퍼 회로(1300)는 임시 저장된 데이터(DATA)를 기반으로 비트라인(BL)들을 제어 또는 구동할 수 있다.
입출력 회로(1400)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고받을 수 있다. 입출력 회로(1400)는 외부 장치로부터 수신된 데이터(DATA)를 페이지 버퍼 회로(1300)로 전달하거나 또는 페이지 버퍼 회로(1300)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
제어 로직 및 전압 발생 회로(1500)(이하에서, 제어 로직 회로라 칭함.)는 메모리 장치(1000)가 동작하는데 필요한 다양한 전압들, 예를 들어, 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 패스 전압들, 복수의 읽기 전압들, 복수의 소거 전압들 등을 생성하도록 구성될 수 있다.
제어 로직 회로(1500)는 외부 장치로부터의 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여, 메모리 장치(1000)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(1500)는 커맨드(CMD)에 응답하여, 커맨드(CMD)에 대응하는 동작(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)이 수행되도록, 어드레스 디코더(1200), 페이지 버퍼 회로(1300), 입출력 회로(1400) 등을 제어할 수 있다.
도 15는 도 14의 페이지 버퍼 회로의 일부를 나타내는 도면이다. 도 15를 참조하면, 비트라인(BL)에 연결되는 페이지 버퍼 회로(1300)는 셀 스트링의 메모리 셀들과 연결될 수 있다.
페이지 버퍼 회로(1300)는 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)를 포함할 수 있다. 제1 트랜지스터(TR1)는 비트 라인 선택 신호(BLSLT)에 응답하여 비트 라인을 선택한다. 제3 트랜지스터(TR3)는 실드 신호(SHLD)에 응답하여 페이지 버퍼를 방전한다.
래치 회로(1310)는 센싱 노드(SO)의 전압 레벨을 검출할 수 있다. 래치 회로(1310)는 검출된 센싱 노드(S0)의 전압 레벨에 따라 데이터를 래치할 수 있다.
제1 트랜지스터(TR1)는 고전압 트랜지스터로, 제1 트랜지스터(TR1)의 게이트에는 전원 전압(VDD) 이상의 레벨인 비트 라인 선택 신호(BLSLT)가 인가될 수 있다. 이때, 제1 트랜지스터(TR1)는 도4의 제2 NMOS 트랜지스터(NM2)에 대응할 수 있다.
한편, 제2 트랜지스터(TR2)는 저전압 트랜지스터로, 실드 신호(SHLD)가 인가될 수 있다. 제2 트랜지스터(TR2)는 도 4의 제1 NMOS 트랜지스터(NM1)에 대응할 수 있다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 도 4 내지 도 13에 도시된 바와 같이, 공통 바디 바이어스 영역을 공유하도록 기판상에 형성될 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 단면도이다. 도 16을 참조하면, 반도체 장치(100)는 제1 PMOS(P-type metal oxide semiconductor) 트랜지스터(PM1), 제2 PMOS 트랜지스터(PM2) 및 하나의 공통 바디 바이어스 영역(JCB)을 포함할 수 있다. 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)는 기판에 대응하는 N-형 에피(N-epi) 상에 형성될 수 있다. N-형 에피(N-epi)는 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면 상에 형성될 수 있다.
제1 PMOS 트랜지스터(PM1)는 제1 액티브 영역(J3-1), 제2 액티브 영역(J3_2) 및 제3 게이트(G3)를 포함할 수 있다. 제1 PMOS 트랜지스터(PM1)의 제1 액티브 영역(J3_1) 및 제2 액티브 영역(J1_2)은 P-형 물질이 도핑된 영역일 수 있다. 제1 PMOS 트랜지스터(PM1)의 제1 액티브 영역(J3_1) 및 제2 액티브 영역(J3_2)은 N형 에피(N-epi) 상의 N-웰 영역(NW)에 형성될 수 있다. N-웰 영역(NW)은 N형 에피(N-epi)에 비하여 상대적으로 높은 농도의 N-형 물질이 도핑된 영역일 수 있다. 제1 PMOS 트랜지스터(PM1)의 제1 액티브 영역(J3_1) 및 제2 액티브 영역(J3_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상에 제3 게이트(G3)가 형성될 수 있다. 제1 PMOS 트랜지스터(PM1)의 제1 액티브 영역(J3_1)은 제1 PMOS 트랜지스터(PM1)의 제1 단자(T3_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J3_2)은 제2 단자(T3_2)와 전기적으로 연결될 수 있고, 제3 게이트(G3)는 제3 단자(T3_3)와 전기적으로 연결될 수 있다. 제1 PMOS 트랜지스터(PM1)의 제1 액티브 영역(J3_1)과 제1 단자(T3_1)의 전기적 연결, 제2 액티브 영역(J3_2)과 제2 단자(T3_2)의 전기적 연결, 제3 게이트(G3)와 제3 단자(T3_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
제2 PMOS 트랜지스터(PM2)는 제1 액티브 영역(J4-1), 제2 액티브 영역(J4_2) 및 제4 게이트(G4)를 포함할 수 있다. 제2 PMOS 트랜지스터(PM2)의 제1 액티브 영역(J4_1) 및 제2 액티브 영역(J4_2)은 P-형 물질이 도핑된 영역일 수 있다. 제2 PMOS 트랜지스터(PM2)의 제1 액티브 영역(J4_1) 및 제2 액티브 영역(J4_2)은 N형 에피(N-epi) 상에 형성될 수 있다. 제2 PMOS 트랜지스터(PM2)의 제1 액티브 영역(J4_1) 및 제2 액티브 영역(J4_2) 상에 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상에 제4 게이트(G4)가 형성될 수 있다. 제2 PMOS 트랜지스터(PM2)의 제1 액티브 영역(J4_1)은 제2 PMOS 트랜지스터(PM2)의 제1 단자(T4_1)와 전기적으로 연결될 수 있고, 제2 액티브 영역(J4_2)은 제2 단자(T4_2)와 전기적으로 연결될 수 있고, 제4 게이트(G4)는 제3 단자(T4_3)와 전기적으로 연결될 수 있다. 제2 PMOS 트랜지스터(PM2)의 제1 액티브 영역(J4_1)과 제1 단자(T4_1)의 전기적 연결, 제2 액티브 영역(J4_2)과 제2 단자(T4_2)의 전기적 연결, 제4 게이트(G4)와 제3 단자(T4_3)의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그(미도시)를 통해 구현될 수 있다.
한편, 공통 바디 바이어스 영역(JCB)은 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2) 사이에 배치되고, N-웰 영역(NW) 과 N-형 에피(N-epi)에 모두 접촉하도록 형성될 수 있다. 즉, 공통 바디 바이어스 영역(JCB)은 제1 PMOS 트랜지스터(PM1) 측으로는 N-웰 영역(NW)과 접촉하며, 제2 PMOS 트랜지스터(PM2) 측으로는 N-형 에피(P-epi)와 접촉하도록 배치될 수 있다.
공통 바디 바이어스 영역(JCB)은 N-형 물질이 N-웰 영역(NW) 보다 높은 농도로 도핑될 수 있다.
한편, 공통 바디 바이어스 영역(JCB)은 제1 PMOS 트랜지스터(PM1)와 제3 길이(D3) 만큼 이격되도록 형성될 수 있다. 제3 길이(D3)만큼의 이격은 제1 PMOS 트랜지스터(PM1)의 전기적 간섭을 최소화할 수 있다. 또한, 제3 길이(D3)만큼의 이격은 제1 PMOS 트랜지스터(PM1)와 공통 바디 바이어스 영역(JCB)의 패턴 간섭을 최소화할 수 있다. 공통 바디 바이어스 영역(JCB)은 제2 PMOS 트랜지스터(PM2)와 제4 길이(D4) 만큼 이격되도록 형성될 수 있다. 제4 길이(D4)만큼의 이격은 제2 PMOS 트랜지스터(PM2)의 전기적 간섭을 최소화할 수 있다. 또한, 제4 길이(D4) 만큼의 이격은 제2 PMOS 트랜지스터(PM2)와 공통 바디 바이어스 영역(JCB)의 패턴 간섭을 최소화할 수 있다.
제3 길이(D3)와 제4 길이(D4)는 동일할 수 있다. 한편, 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)의 특성에 따라 제3 길이(D3) 및 제4 길이(D4)는 상이할 수도 있다. 일 예로, 제1 PMOS 트랜지스터(PM1)가 저전압 트랜지스터이고, 제2 PMOS 트랜지스터(PM2)가 고전압 트랜지스터인 경우, 제3 길이(D3)는 제4 길이(D4)보다 상대적으로 클 수 있다.
한편, 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)의 사이의 제3 경계(BD3)를 기준으로, 산화막(OX) 중에서, 제1 PMOS 트랜지스터(PM1) 측은 제4 높이(H4)로 형성되고, 제2 PMOS 트랜지스터(PM2) 측은 제5 높이(H5)로 형성될 수 있다. 이때, 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)의 특성에 따라 제4 높이(H4)와 제5 높이(H5)는 상이할 수 있다.
제3 경계(BD3)는 N-웰 영역(NW)과 N-형 에피(N-epi)의 경계의 수직 상에 형성될 수 있다. 이때, 공통 바디 바이어스 영역(JCB)은 N-웰 영역(NW)과 N-형 에피(N-epi) 모두에 접촉하도록 형성된다. 공통 바디 바이어스 영역(JCB) 및 공통 바디 바이어스 컨택 플러그(CCP)는 제3 경계(BD3) 상에 형성될 수 있다. 즉, 공통 바디 바이어스 컨택 플러그(CCP)는 산화막(OX) 중에서 제4 높이(H4)와 제5 높이(H5)의 단차가 생기는 경계에 형성될 수 있다.
공통 바디 바이어스 단자(CBT)로 인가되는 접지 전압은 공통 바디 바이어스 컨택 플러그(CCP)를 통해 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)가 공유하는 하나의 공통 바디 바이어스 영역(JCB)으로 전달되고, 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2) 각각에 제공될 수 있다.
상술된 내용은 반도체 장치(100)의 예시이며, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 도 5 내지 도 12를 참조하여 변형하여 실시할 수 있다는 점은 자명하다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 반도체 장치.

Claims (20)

  1. 기판;
    상기 기판에 형성된 P-웰 영역;
    상기 P-웰 영역에 형성된 제1 NMOS(N-type metal oxide semiconductor) 트랜지스터;
    상기 기판 상에 형성된 제2 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되며, 상기 P-웰 영역과 상기 기판 모두에 접촉하는 하나의 공통 바디 바이어스 영역을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 공통 바디 바이어스 영역에 접하는 공통 바디 바이어스 컨택 플러그를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 기판 상에 형성된 산화막을 더 포함하고,
    상기 산화막의 제1 경계를 기준으로, 상기 산화막 중에서 상기 제1 NMOS 트랜지스터가 형성된 부분은 제1 높이이고, 상기 산화막 중에서 상기 제2 NMOS 트랜지스터가 형성된 부분은 상기 제1 높이와 상이한 제2 높이인 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 경계는 상기 P-웰과 상기 기판이 접하는 수직 방향에 위치하고, 상기 공통 바디 바이어스 컨택 플러그는 상기 제1 경계 상에 형성되는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 경계는 제1 NMOS 트랜지스터와 상기 공통 바디 바이어스 영역 사이에 위치하고, 상기 바디 바이어스 컨택 플러그는 상기 산화막이 상기 제2 높이인 부분에 형성되는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 경계는 상기 공통 바디 바이어스 영역과 상기 제2 NMOS 트랜지스터 사이에 위치하고, 상기 공통 바디 바이어스 컨택 플러그는 상기 산화막이 상기 제1 높이인 부분에 형성되는 반도체 장치.
  7. 제3항에 있어서,
    상기 제2 NMOS 트랜지스터는 제2 경계를 기준으로, 상기 기판이 제3 높이만큼 식각된 리세스 영역에 배치되는 반도체 장치.
  8. 제7항에 있어서,
    상기 산화막의 표면은 동일한 평면 상에 형성되는 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 경계는 상기 P-웰과 상기 기판이 접하는 수직 방향에 위치하고, 상기 공통 바디 바이어스 컨택 플러그는 상기 제2 경계 상에 형성되는 반도체 장치.
  10. 제7항에 있어서,
    상기 제2 경계는 제1 NMOS 트랜지스터와 상기 공통 바디 바이어스 영역 사이에 위치하고, 상기 공통 바디 바이어스 컨택 플러그는 상기 리세스 영역 내부에 형성되는 반도체 장치.
  11. 제7항에 있어서,
    상기 제2 경계는 상기 공통 바디 바이어스 영역과 상기 제2 NMOS 트랜지스터 사이에 위치하고, 상기 바디 바이어스 컨택 플러그는 상기 리세스 영역의 외부에 위치하는 반도체 장치.
  12. 제1항에 있어서,
    상기 공통 바디 바이어스 영역은 가드 밴드(Guard-band)인 반도체 장치.
  13. 제12항에 있어서,
    상기 가드 밴드는,
    상기 제1 NMOS 트랜지스터를 내포하는 제1 부분과 상기 제2 NMOS 트랜지스터를 내포하는 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분은 상기 하나의 공통 바디 바이어스 영역을 공유하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 P-웰에 형성된 제1 액티브 영역, 제2 액티브 영역 및 제1 게이트를 포함하고,
    상기 제2 NMOS 트랜지스터는 상기 기판에 형성된 제1 액티브 영역, 제2 액티브 영역 및 제2 게이트를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 NMOS 트랜지스터의 액티브 영역들 중 하나와 상기 공통 바디 바이어스 영역 사이의 길이인 제1 길이는, 상기 제2 NMOS 트랜지스터의 액티브 영역들 중 하나와 상기 공통 바디 바이어스 영역 사이의 길이인 제2 길이와 상이한 반도체 장치.
  16. 제1항에 있어서,
    상기 공통 바디 바이어스 영역은 상기 P-웰보다 P-형 물질이 높은 농도로 도핑된 반도체 장치.
  17. 기판;
    상기 기판에 형성된 P-웰 영역;
    상기 P-웰 영역에 형성된 제1 액티브 영역;
    상기 P-웰 영역에 형성된 제2 액티브 영역;
    상기 P-웰 영역 상에서, 상기 제1 액티브 영역 및 상기 제2 액티브 영역 사이에 형성된 제1 게이트;
    상기 기판에 형성된 제3 액티브 영역;
    상기 기판에 형성된 제4 액티브 영역;
    상기 기판 상에서, 상기 제3 액티브 영역 및 상기 제4 액티브 영역 사이에 형성된 제2 게이트; 및
    상기 기판 및 상기 P-웰 영역에 접촉하도록 형성된 하나의 공통 바디 바이어스 영역을 포함하는 반도체 장치.
  18. 제1 도전형의 기판;
    상기 기판 상에 형성된 상기 제1 도전형의 웰 영역;
    상기 웰 영역 상에 형성되고, 제2 도전형의 제1 액티브 영역을 포함하는 제1 MOS 트랜지스터;
    상기 기판 상에 형성되고 상기 제2 도전형의 제2 액티브 영역을 포함하는 제2 MOS 트랜지스터; 및
    상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 사이에 형성되며, 상기 웰 영역과 상기 기판 모두에 접촉하는 하나의 공통 바디 바이어스 영역을 포함하고,
    상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터는 하나의 공통 바디 바이어스 영역을 공유하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 도전형은 P-형이고, 상기 제2 도전형은 N-형인 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 도전형은 N-형이고, 상기 제2 도전형은 P-형인 반도체 장치.

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