KR20240078787A

KR20240078787A - 디스플레이 장치 및 구동 회로

Info

Publication number: KR20240078787A
Application number: KR1020220161334A
Authority: KR
Inventors: 윤성호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-11-28
Filing date: 2022-11-28
Publication date: 2024-06-04

Abstract

본 개시의 실시예들은 디스플레이 장치 및 구동 회로에 관한 것으로서, 더욱 상세하게는, 복수의 서브픽셀이 배치된 디스플레이 패널; 복수의 게이트 라인을 통해 상기 디스플레이 패널에 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로; 복수의 데이터 라인을 통해 상기 디스플레이 패널에 복수의 데이터 전압을 공급하도록 구성된 데이터 구동 회로; 및 상기 게이트 구동 회로와 상기 데이터 구동 회로를 제어하도록 구성된 타이밍 컨트롤러를 포함하되, 상기 게이트 구동 회로는 라인 선택부; Q 노드 제어부; Q 노드 안정화부; 인버터부; QB 노드 안정화부; 캐리 신호 출력부; 및 스캔 신호 출력부를 포함하는 디스플레이 장치를 제공할 수 있다.

Description

디스플레이 장치 및 구동 회로{DISPLAY DEVICE AND DRIVING CIRCUIT}

본 개시의 실시예들은 디스플레이 장치 및 구동 회로에 관한 것으로서, 보다 구체적으로 특정 노드의 충전 및 방전 성능을 향상시킬 수 있는 디스플레이 장치 및 구동 회로에 관한 것이다.

디지털 데이터를 이용하여 영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이(Liquid Crystal Display; LCD) 장치, 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 유기 발광 디스플레이 장치 등이 대표적이다.

이러한 디스플레이 장치 중 유기 발광 디스플레이 장치는 스스로 발광하는 발광 다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점이 존재한다. 이 경우, 발광 다이오드는 무기물 또는 유기물로 구현될 수 있다.

이러한 유기 발광 디스플레이 장치는 디스플레이 패널에 배열된 복수의 서브픽셀(Subpixel) 각각에 배치된 발광 다이오드(Light Emitting Diode)를 포함하고, 발광 다이오드에 흐르는 전압 제어를 통해 발광 다이오드를 발광시킴으로써 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.

이러한 디스플레이 장치는 디스플레이 패널을 구동할 수 있는 게이트 구동 회로와 데이터 구동 회로를 포함한다.

이 중에서, 게이트 구동 회로는 게이트 구동 상태에 중요한 2가지 노드(Q 노드와 QB 노드)가 존재한다. 따라서, Q 노드와 QB 노드의 충전 성능과 방전 성능이 감소되는 경우에 디스플레이 패널을 구동하거나 특성값을 센싱하는 성능이 저하되는 문제가 발생한다.

이에, 본 개시의 발명자들은 게이트 구동 회로의 중요 노드에 대한 충전 성능 및 방전 성능을 개선할 수 있는 디스플레이 장치 및 구동 회로를 제공할 수 있다.

본 개시의 실시예들은 게이트 구동 회로를 구성하는 인버터부의 동작 특성을 개선함으로써, Q 노드 및 QB 노드의 충전 성능과 방전 성능을 개선할 수 있는 디스플레이 장치 및 구동 회로를 제공할 수 있다.

본 개시의 실시예들은 복수의 서브픽셀이 배치된 디스플레이 패널에 복수의 게이트 라인을 통해 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로에 있어서, 라인 센싱 신호의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 라인 선택부와, 상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부와, QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부와, 제 2 저전위 게이트 전압 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압의 레벨로 충전하도록 구성된 인버터부와, 상기 후단 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부를 포함하는 게이트 구동 회로를 제공할 수 있다.

본 개시의 실시예들은 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 게이트 라인을 통해 상기 디스플레이 패널에 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로와, 복수의 데이터 라인을 통해 상기 디스플레이 패널에 복수의 데이터 전압을 공급하도록 구성된 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로를 제어하도록 구성된 타이밍 컨트롤러를 포함하되, 상기 게이트 구동 회로는 라인 센싱 신호의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 라인 선택부와, 상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부와, QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부와, 제 2 저전위 게이트 전압 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압의 레벨로 충전하도록 구성된 인버터부와, 상기 후단 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부를 포함하는 디스플레이 장치를 제공할 수 있다.

본 개시의 실시예들에 의하면, 게이트 구동 회로의 중요 노드에 대한 충전 성능 및 방전 성능을 개선할 수 있는 효과가 있다.

또한, 본 개시의 실시예들에 의하면, 게이트 구동 회로를 구성하는 인버터부의 동작 특성을 개선함으로써, Q 노드 및 QB 노드의 충전 성능과 방전 성능을 개선할 수 있는 효과가 있다.

도 1은 본 개시의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시도이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 한 가지 예시 도면이다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.
도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, GIP 회로의 개략적 구성을 나타낸 블록도이다.
도 6은 본 개시의 실시예들에 따른 게이트 구동 회로를 구성하는 다수의 스테이지 회로 구성을 나타낸 도면이다.
도 7은 본 개시의 실시예들에 따른 디스플레이 구동 회로에서, 게이트 구동 회로를 구성하는 스테이지 회로를 예시로 나타낸 도면이다.
도 8은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 기간에 게이트 구동 회로를 구성하는 스테이지 회로가 동작하는 신호 파형을 나타낸 도면이다.
도 9는 본 개시의 실시예들에 따른 디스플레이 장치에서, 서브픽셀의 특성값을 검출하는 센싱 기간에 게이트 구동 회로를 구성하는 스테이지 회로가 동작하는 신호 파형을 나타낸 도면이다.
도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 기간과 센싱 기간에 Q 노드의 방전 성능과 QB 노드의 충전 성능이 개선된 결과를 보여주는 신호 파형도이다.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 개시의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.

도 1을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 다수의 게이트 라인(GL)과 데이터 라인(DL)이 연결되고, 다수의 서브픽셀(SP)이 매트릭스 형태로 배열된 디스플레이 패널(110), 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(120), 다수의 데이터 라인(DL)을 통해 데이터 전압을 공급하는 데이터 구동 회로(130), 게이트 구동 회로(120)와 데이터 구동 회로(130)를 제어하는 타이밍 컨트롤러(140), 및 파워 관리 회로(150)를 포함할 수 있다.

디스플레이 패널(110)은 다수의 게이트 라인(GL)을 통해 게이트 구동 회로(120)에서 전달되는 스캔 신호와 다수의 데이터 라인(DL)을 통해 데이터 구동 회로(130)에서 전달되는 데이터 전압을 기반으로 영상을 표시한다.

액정 디스플레이의 경우, 디스플레이 패널(110)은 두 장의 기판 사이에 형성된 액정층을 포함하며, TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 공지된 어떠한 모드로도 동작될 수 있을 것이다. 반면, 유기 발광 디스플레이의 경우, 디스플레이 패널(110)은 전면 발광(Top Emission) 방식, 배면 발광(Bottom Emission) 방식 또는 양면 발광(Dual Emission) 방식 등으로 구현될 수 있을 것이다.

디스플레이 패널(110)은 다수의 픽셀이 매트릭스 형태로 배열될 수 있으며, 각 픽셀은 서로 다른 컬러의 서브픽셀(SP), 예를 들어 화이트 서브픽셀, 레드 서브픽셀, 그린 서브픽셀, 및 블루 서브픽셀로 이루어지며, 각 서브픽셀(SP)은 다수의 데이터 라인(DL)과 다수의 게이트 라인(GL)에 의해 정의될 수 있다.

하나의 서브픽셀(SP)은 하나의 데이터 라인(DL)과 하나의 게이트 라인(GL)이 교차하는 영역에 형성된 박막 트랜지스터(Thin Film Transistor, TFT), 데이터 전압을 충전하는 유기 발광 다이오드와 같은 발광 소자, 발광 소자에 전기적으로 연결되어 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor) 등을 포함할 수 있다.

예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)가 화이트(W), 레드(R), 그린(G), 블루(B)의 4개 서브픽셀(SP)로 이루어지는 경우, 2,160 개의 게이트 라인(GL)과 4개의 서브픽셀(WRGB)에 각각 연결되는 3,840 개의 데이터 라인(DL)에 의해, 모두 3,840 X 4 = 15,360 개의 데이터 라인(DL)이 구비될 수 있으며, 이들 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 지점에 각각 서브픽셀(SP)이 배치될 것이다.

게이트 구동 회로(120)는 컨트롤러(140)에 의해 제어되는데, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력함으로써 다수의 서브픽셀(SP)에 대한 구동 타이밍을 제어한다.

2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)에서, 2,160 개의 게이트 라인(GL)에 대하여 제 1 게이트 라인으로부터 제 2,160 게이트 라인까지 순차적으로 스캔 신호를 출력하는 경우를 2,160상(2,160 phase) 구동이라 할 수 있다. 또는, 제 1 게이트 라인으로부터 제 4 게이트 라인까지 순차적으로 스캔 신호를 출력한 다음, 제 5 게이트 라인으로부터 제 8 게이트 라인까지 스캔 신호를 순차적으로 출력하는 경우와 같이, 4개의 게이트 라인(GL)을 단위로 순차적으로 스캔 신호를 출력하는 경우를 4상 구동이라고 한다. 즉, N개의 게이트 라인(GL) 마다 순차적으로 스캔 신호를 출력하는 경우를 N상 구동이라고 할 수 있다.

이 때, 게이트 구동 회로(120)는 하나 이상의 게이트 구동 집적 회로(Gate Driving Integrated Circuit; GDIC)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또는, 게이트 구동 회로(120)가 디스플레이 패널(110)의 베젤(Bezel) 영역에 내장되어 GIP(Gate In Panel) 형태로 구현될 수도 있다.

데이터 구동 회로(130)는 타이밍 컨트롤러(140)로부터 영상 데이터(DATA)를 수신하고, 수신된 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환한다. 그런 다음, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력함으로써, 데이터 라인(DL)에 연결된 각 서브픽셀(SP)은 데이터 전압에 해당하는 밝기의 발광 신호를 디스플레이 한다.

마찬가지로, 데이터 구동 회로(130)는 하나 이상의 소스 구동 집적 회로(Source Driving Integrated Circuit; SDIC)를 포함할 수 있으며, 소스 구동 집적 회로(SDIC)는 TAB (Tape Automated Bonding) 방식 또는 COG (Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나 디스플레이 패널(110) 상에 직접 배치될 수 있다.

경우에 따라서, 각 소스 구동 집적 회로(SDIC)는 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 구동 집적 회로(SDIC)는 COF (Chip On Film) 방식으로 구현될 수 있으며, 이 경우에, 각 소스 구동 집적 회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 디스플레이 패널(110)의 데이터 라인(DL)과 전기적으로 연결될 수 있다.

타이밍 컨트롤러(140)는 게이트 구동 회로(120)와 데이터 구동 회로(130)에 여러 가지 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다. 즉, 타이밍 컨트롤러(140)는 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어하고, 다른 한편으로는 외부에서 수신한 영상 데이터(DATA)를 데이터 구동 회로(130)에 전달한다.

이 때, 타이밍 컨트롤러(140)는 영상 데이터(DATA)와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(Data Enable; DE), 메인 클럭(MCLK) 등을 포함하는 여러 가지 타이밍 신호를 외부의 호스트 시스템(200)으로부터 수신한다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다.

이에 따라, 타이밍 컨트롤러(140)는 호스트 시스템(200)으로부터 수신한 여러 가지 타이밍 신호를 이용하여 제어 신호를 생성하고, 이를 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 전달한다.

예를 들어, 타이밍 컨트롤러(140)는 게이트 구동 회로(120)를 제어하기 위해서, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 클럭(Gate Clock; GCLK), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 여러 가지 게이트 제어 신호를 출력한다. 여기에서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 구동 집적 회로(GDIC)가 동작을 시작하는 타이밍을 제어한다. 또한, 게이트 클럭(GCLK)은 하나 이상의 게이트 구동 집적 회로(GDIC)에 공통으로 입력되는 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 또한, 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 구동 집적 회로(GDIC)의 타이밍 정보를 지정한다.

또한, 타이밍 컨트롤러(140)는 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SCLK), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호를 출력한다. 여기에서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 구동 집적 회로(SDIC)가 데이터 샘플링을 시작하는 타이밍을 제어한다. 소스 샘플링 클럭(SCLK)은 소스 구동 집적 회로(SDIC)에서 데이터를 샘플링하는 타이밍을 제어하는 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.

이러한 디스플레이 장치(100)는 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 파워 관리 회로(150)를 포함할 수 있다.

파워 관리 회로(150)는 호스트 시스템(200)으로부터 공급되는 직류 입력 전압(Vin)을 조정하여 디스플레이 패널(100), 및 게이트 구동 회로(120)와 데이터 구동 회로(130)의 구동에 필요한 전원을 발생한다.

한편, 서브픽셀(SP)은 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 지점에 위치하며, 각각의 서브픽셀(SP)에는 발광 소자가 배치될 수 있다. 예를 들어, 유기 발광 디스플레이 장치는 각각의 서브픽셀(SP)에 유기 발광 다이오드와 같은 발광 소자를 포함하며, 데이터 전압에 따라 발광 소자에 흐르는 전류를 제어함으로써 영상을 표시할 수 있다.

이러한 디스플레이 장치(100)는 액정 디스플레이(Liquid Crystal Display), 유기 발광 디스플레이(Organic Light Emitting Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 등 다양한 타입의 장치일 수 있다.

도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시도이다.

도 2를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 데이터 구동 회로(130)에 포함된 소스 구동 집적 회로(SDIC)가 다양한 방식들(TAB, COG, COF 등) 중에서 COF (Chip On Film) 방식으로 구현되고, 게이트 구동 회로(120)가 다양한 방식들(TAB, COG, COF, GIP 등) 중에서 GIP (Gate In Panel) 형태로 구현된 경우를 나타낸 것이다.

게이트 구동 회로(120)가 GIP 형태로 구현되는 경우, 게이트 구동 회로(120)에 포함된 복수의 게이트 구동 집적 회로(GDIC)는 디스플레이 패널(110)의 베젤 영역에 직접 형성될 수 있다. 이 때, 게이트 구동 집적 회로(GDIC)는 베젤 영역에 배치된 게이트 구동 관련 신호 배선을 통해, 스캔 신호의 생성에 필요한 각종 신호(클럭, 게이트 하이 전압, 게이트 로우 전압 등)를 공급받을 수 있다.

마찬가지로, 데이터 구동 회로(130)에 포함된 하나 이상의 소스 구동 집적 회로(SDIC)는 각각 소스 필름(SF) 상에 실장될 수 있으며, 소스 필름(SF)의 일측은 디스플레이 패널(110)과 전기적으로 연결될 수 있다. 또한, 소스 필름(SF)의 상부에는 소스 구동 집적 회로(SDIC)와 디스플레이 패널(110)을 전기적으로 연결하기 위한 배선들이 배치될 수 있다.

이러한 디스플레이 장치(100)는 복수의 소스 구동 집적 회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해서, 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board; SPCB)과, 제어 부품들 및 각종 전기 장치들을 실장하기 위한 컨트롤 인쇄 회로 기판(Control Printed Circuit Board; CPCB)을 포함할 수 있다.

이 때, 적어도 하나의 소스 인쇄 회로 기판(SPCB)에는 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)의 타측이 연결될 수 있다. 즉, 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)은 일측이 디스플레이 패널(110)과 전기적으로 연결되고, 타측이 소스 인쇄 회로 기판(SPCB)과 전기적으로 연결될 수 있다.

컨트롤 인쇄 회로 기판(CPCB)에는 타이밍 컨트롤러(140)와 파워 관리 회로(150)가 실장될 수 있다. 타이밍 컨트롤러(140)는 데이터 구동 회로(130), 게이트 구동 회로(120)의 동작을 제어할 수 있다. 파워 관리 회로(150)는 디스플레이 패널(110), 데이터 구동 회로(130), 및 게이트 구동 회로(120) 등으로 구동 전압이나 전류를 공급할 수도 있고, 공급되는 전압이나 전류를 제어할 수 있다.

적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있으며, 연결 부재는 예를 들어, 플렉서블 인쇄 회로(Flexible Printed Circuit; FPC), 플렉서블 플랫 케이블(Flexible Flat Cable; FFC) 등으로 이루어질 수 있다. 또한, 적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 하나의 인쇄 회로 기판으로 통합되어 구현될 수도 있다.

디스플레이 장치(100)는 컨트롤 인쇄 회로 기판(CPCB)과 전기적으로 연결된 세트 보드(Set Board, 170)를 더 포함할 수 있다. 이 때, 세트 보드(170)는 파워 보드(Power Board)라고 할 수도 있다. 이러한 세트 보드(170)에는 디스플레이 장치(100)의 전체 파워를 관리하는 메인 파워 관리 회로(160)가 존재할 수 있다. 메인 파워 관리 회로(160)는 파워 관리 회로(150)와 연동될 수 있다.

위와 같은 구성으로 이루어진 디스플레이 장치(100)의 경우, 구동 전압은 세트 보드(170)에서 발생되어 컨트롤 인쇄 회로 기판(CPCB) 내의 파워 관리 회로(150)로 전달된다. 파워 관리 회로(150)는 디스플레이 구동 또는 특성값 센싱에 필요한 구동 전압을 플렉서블 인쇄 회로(FPC), 또는 플렉서블 플랫 케이블(FFC)을 통해 소스 인쇄 회로 기판(SPCB)으로 전달한다. 소스 인쇄 회로 기판(SPCB)으로 전달된 구동 전압은 소스 구동 집적 회로(SDIC)를 통해 디스플레이 패널(110) 내의 특정 서브픽셀(SP)을 발광하거나 센싱하기 위해 공급된다.

이 때, 디스플레이 장치(100) 내의 디스플레이 패널(110)에 배열된 각 서브픽셀(SP)은 발광 소자와, 이를 구동하기 위한 구동 트랜지스터 등의 회로 소자로 구성될 수 있다.

각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다

도 3은 본 개시의 실시예들에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 한 가지 예시 도면이다.

도 3을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 서브픽셀(SP)은 하나 이상의 트랜지스터와 커패시터를 포함할 수 있으며, 발광 소자가 배치될 수 있다.

예를 들어, 서브픽셀(SP)은 구동 트랜지스터(DRT), 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT), 스토리지 커패시터(Cst), 및 발광 다이오드(ED)를 포함할 수 있다.

구동 트랜지스터(DRT)는 제 1 노드(N1), 제 2 노드(N2), 및 제 3 노드(N3)를 가진다. 구동 트랜지스터(DRT)의 제 1 노드(N1)는 스위칭 트랜지스터(SWT)가 턴-온 되면, 데이터 라인(DL)을 통해 데이터 구동 회로(130)로부터 데이터 전압(Vdata)이 인가되는 게이트 노드일 수 있다.

구동 트랜지스터(DRT)의 제 2 노드(N2)는 발광 다이오드(ED)의 애노드(Anode) 전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.

구동 트랜지스터(DRT)의 제 3 노드(N3)는 서브픽셀 구동 전압(EVDD)이 인가되는 구동 전압 라인(DVL)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다.

이 때, 디스플레이 구동 기간에는 구동 전압 라인(DVL)으로 영상을 디스플레이 하는데 필요한 서브픽셀 구동 전압(EVDD)이 공급될 수 있는데, 예를 들어, 영상을 디스플레이 하는데 필요한 서브픽셀 구동 전압(EVDD)은 27V일 수 있다.

스위칭 트랜지스터(SWT)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되며, 게이트 라인(GL)이 게이트 노드에 연결되어 게이트 라인(GL)을 통해 공급되는 제 1 스캔 신호(SCAN1)에 따라 동작한다. 또한, 스위칭 트랜지스터(SWT)가 턴-온되는 경우에는 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드에 전달함으로써, 구동 트랜지스터(DRT)의 동작을 제어하게 된다.

센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제 2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되며, 게이트 라인(GL)을 통해 공급되는 제 2 스캔 신호(SCAN2)에 따라 동작한다. 센싱 트랜지스터(SENT)가 턴-온되는 경우에는 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)이 구동 트랜지스터(DRT)의 제 2 노드(N2)에 전달된다.

즉, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)를 제어함으로써, 구동 트랜지스터(DRT)의 제 1 노드(N1) 전압과 제 2 노드(N2) 전압을 제어하게 되고, 이로 인해 발광 다이오드(ED)를 구동하기 위한 전류가 공급될 수 있도록 한다.

이러한 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 함께 연결될 수도 있고, 서로 다른 게이트 라인(GL)에 연결될 수도 있다. 여기에서는 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 서로 다른 게이트 라인(GL)에 연결된 구조를 예시로 나타낸 것이며, 이 경우에는 서로 다른 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)에 의해 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)를 독립적으로 제어할 수 있다.

반면, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 하나의 게이트 라인(GL)에 연결된 경우에는 하나의 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1) 또는 제 2 스캔 신호(SCAN2)에 의해 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)를 동시에 제어할 수 있으며, 서브픽셀(SP)의 개구율(aperture ratio)이 증가할 수 있다.

한편, 서브픽셀(SP)에 배치된 트랜지스터는 n-타입 트랜지스터뿐만 아니라 p-타입 트랜지스터로 이루어질 수 있는데, 여기에서는 n-타입 트랜지스터로 구성된 경우를 예시로 나타내고 있다.

스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 2 노드(N2) 사이에 전기적으로 연결되며, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜준다.

이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 유형에 따라 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결될 수도 있다. 발광 다이오드(ED)의 애노드 전극은 구동 트랜지스터(DRT)의 제 2 노드(N2)와 전기적으로 연결될 수 있으며, 발광 다이오드(ED)의 캐소드(Cathode) 전극으로 기저 전압(EVSS)이 인가될 수 있다.

여기에서, 기저 전압(EVSS)은 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기전 전압(EVSS)은 구동 상태에 따라 가변될 수 있으며, 예를 들어, 디스플레이 구동 시점의 기저 전압(EVSS)과 센싱 구동 시점의 기저 전압(EVSS)이 서로 다르게 설정될 수 있다.

스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)는 스캔 신호(SCAN1, SCAN2)를 통해 제어되는 스캔 트랜지스터라고 할 수 있다.

이러한 서브픽셀(SP)의 구조는 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는 1개 이상의 커패시터를 더 포함하도록 이루어질 수도 있다.

본 개시의 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값, 예를 들어, 문턱 전압이나 이동도를 효과적으로 센싱하기 위해서, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전되는 전압에 의해 흐르는 전류를 측정하는 방법을 사용할 수 있는데, 이를 전류 센싱이라고 한다.

즉, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전된 전압에 의해 흐르는 전류를 측정함으로써, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 특성값이나 특성값의 변화를 알아낼 수 있다.

이 때, 기준 전압 라인(RVL)은 기준 전압(Vref)을 전달해주는 역할 뿐만 아니라, 서브픽셀 내 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 센싱 라인의 역할도 하기 때문에, 기준 전압 라인(RVL)을 센싱 라인 또는 센싱 채널이라고 할 수도 있다.

보다 구체적으로, 구동 트랜지스터(DRT)의 특성값 또는 특성값의 변화는 구동 트랜지스터(DRT)의 게이트 노드 전압과 소스 노드 전압의 차이에 대응될 수 있다.

이러한 구동 트랜지스터(DRT)의 특성값 보상은 외부의 추가적인 구성을 이용하지 않고 서브픽셀(SP)의 내부에서 구동 트랜지스터(DRT)의 특성값을 센싱하고 보상하는 내부 보상 또는 외부의 보상 회로를 이용해서 구동 트랜지스터(DRT)의 특성값을 센싱하고 보상하는 외부 보상으로 수행될 수 있다.

이 때, 외부 보상은 디스플레이 장치(100)의 출하 전에 이루어지고, 내부 보상은 디스플레이 장치(100)의 출하 후에 이루어질 수 있으나, 디스플레이 장치(100)의 출하 후에도 내부 보상과 외부 보상이 함께 이루어질 수도 있다

도 4는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.

도 4를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 디스플레이 패널(110)에서 영상을 표시하는 표시 영역(A/A)에 2n 개의 게이트 라인(GL(1) ~ GL(2n), n은 자연수)이 배치될 수 있다.

이 때, 게이트 구동 회로(120)는 디스플레이 패널(110)의 표시 영역(A/A)의 외곽에 해당하는 비표시 영역에 내장되어 배치되며, 2n 개의 게이트 라인(GL(1) ~ GL(2n))과 서로 대응되는 2n 개의 GIP 회로(GIPC)를 포함할 수 있다.

따라서, 2n 개의 GIP 회로(GIPC)는 2n 개의 게이트 라인(GL(1) ~ GL(2n))으로 스캔 신호(SCAN)를 출력할 수 있다.

이와 같이, 게이트 구동 회로(120)를 GIP 타입으로 구현하는 경우, 게이트 구동 기능을 갖는 별도의 집적 회로를 제작하고, 이를 디스플레이 패널(110)에 본딩할 필요가 없으므로, 집적 회로의 수를 줄여주고 집적 회로를 디스플레이 패널(110)에 연결하는 공정을 생략할 수 있다. 또한, 디스플레이 패널(110)에서 집적 회로를 본딩하는 베젤 영역의 크기를 줄일 수 있다.

2n 개의 GIP 회로(GIPC)는 서로를 구별해주고, 2n 개의 게이트 라인(GL(1) ~ GL(2n))과의 대응 관계를 식별하기 위해, GIPC(1), GIPC(2), … GIPC(2n)으로 기재할 수 있다.

여기에서는, 2n 개의 GIP 회로(GIPC(1) ~ GIPC(2n)가 표시 영역(A/A)의 양측에 나누어져 배치되는 경우를 도시하였다. 예를 들어, 2n 개의 GIP 회로(GIPC(1) ~ GIPC(2n)) 중에서 홀수 번째 GIP 회로(GIPC(1), GIPC(3), … , GIPC(2n-1))는 홀수 번째 게이트 라인(GL(1), GL(3), … , GL(2n-1))을 구동할 수 있다. 2n 개의 GIP 회로(GIPC(1)~GIPC(2n)) 중에서 짝수 번째 GIP 회로(GIPC(2), GIPC(4), … , GIPC(2n))는 짝수 번째 게이트 라인(GL(2), GL(4), … , GL(2n))을 구동할 수 있다.

이와 달리, 2n 개의 GIP 회로(GIPC(1) ~ GIPC(2n)가 표시 영역(A/A)의 일 측에만 배치될 수도 있을 것이다.

디스플레이 패널(110)의 표시 영역(A/A)의 외곽에 해당하는 비표시 영역에는 스캔 신호(SCAN)의 생성 및 출력에 필요한 게이트 클럭을 게이트 구동 회로(120)에 전달하기 위한 복수의 클럭 라인(CL)이 배치될 수 있다.

도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, GIP 회로의 개략적 구성을 나타낸 블록도이다.

도 5를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 하나의 GIP 회로(GIPC)는 시프트 레지스터(Shift Register, 122)와 버퍼 회로(124)를 포함할 수 있다.

GIP 회로(GIPC)는 게이트 스타트 펄스(GSP)에 따라 동작하기 시작해서 게이트 클럭(GCLK)에 따라 스캔 신호(SCAN)를 출력한다. GIP 회로(GIPC)에서 출력되는 스캔 신호(SCAN)는 순차적으로 시프트되어 게이트 라인(GL)을 통해 순차적으로 공급된다.

버퍼 회로(124)는 게이트 구동 상태에 중요한 2가지 노드(Q, QB)가 존재하며, 풀업 트랜지스터(TU) 및 풀다운 트랜지스터(TD)를 포함할 수 있다. 여기서, 풀업 트랜지스터(TU)의 게이트 노드가 Q 노드에 해당하고, 풀다운 트랜지스터(TD)의 게이트 노드가 QB 노드에 해당할 수 있다.

시프트 레지스터(122)는 시프트 로직(Shift Logic) 회로라고도 할 수 있으며, 게이트 클럭(GCLK)에 동기 되어 스캔 신호(SCAN)를 생성하는데 사용될 수 있다.

시프트 레지스터(122)는 버퍼 회로(124)가 스캔 신호(SCAN)를 출력할 수 있도록, 버퍼 회로(124)에 연결되는 Q 노드와 QB 노드를 제어할 수 있으며, 이를 위해, 다수의 트랜지스터들을 포함할 수 있다.

시프트 레지스터(122)는 스캔 신호(SCAN)를 발생시키기 시작하여 게이트 클럭(GCLK)에 따라 시프트 레지시터(122)의 출력이 차례로 턴-온 된다. 즉, 게이트 클럭(GCLK)를 이용하여 시프트 레지스터(122)의 출력 시간을 제어함으로써, 순차적으로 게이트 라인(GL)의 온/오프를 결정하는 로직 상태를 버퍼 회로(124)로 전달할 수 있다.

이러한 시프트 레지스터(122에 따라, 버퍼 회로(124)의 Q 노드와 QB 노드 각각의 전압 상태가 달라질 수 있다. 이에 따라, 버퍼 회로(124)는 해당하는 게이트 라인(GL)을 턴-온 시키기 위한 전압(예: 하이 레벨 전압 또는 로우 레벨 전압에 해당하며, 일 예로, 게이트 하이 전압(VGH)을 갖는 신호일 수 있음)을 해당 게이트 라인(GL)으로 출력하거나, 해당 게이트 라인(GL)을 턴-오프 시키기 위한 전압(예: 로우 레벨 전압 또는 하이 레벨 전압에 해당하며, 일 예로, 게이트 로우 전압(VGL)을 갖는 기저 전압(VSS)일 수 있음)을 해당 게이트 라인(GL)으로 출력할 수 있다.

한편, 하나의 GIP 회로(GIPC)는 시프트 레지스터(122)와 버퍼 회로(124) 이외에, 레벨 시프터(Level Shifter)를 더 포함할 수도 있다.

이 때, GIP 회로(GIPC)를 구성하는 시프트 레지스터(122)와 버퍼 회로(124)는 다양한 구조로 연결될 수 있다.

도 6은 본 개시의 실시예들에 따른 게이트 구동 회로를 구성하는 다수의 스테이지 회로 구성을 나타낸 도면이다.

도 6을 참조하면, 본 명세서의 다른 실시예에 따른 게이트 구동 회로(120)는 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))(k는 양의 정수), 게이트 구동 전압 라인(131), 클럭 라인(132), 라인 센싱 신호 라인(133), 리셋 신호 라인(134), 및 패널 온 신호 라인(135)을 포함한다.

여기에서 각 스테이지 회로(ST)는 게이트 구동 회로(120)를 구성하는 게이트 구동 집적 회로(GDIC)에 해당할 수 있다.

또한 게이트 구동 회로(120)는 제 1 스테이지 회로(ST(1))의 전단에 배치되는 전단 더미 스테이지 회로(DST1) 및 제 k 스테이지 회로(ST(k))의 후단에 배치되는 후단 더미 스테이지 회로(DST2)를 더 포함할 수 있다.

게이트 구동 전압 라인(131)은 파워 관리 회로(150)로부터 공급되는 고전위 게이트 전압(GVDD) 및 저전위 게이트 전압(GVSS)을 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 게이트 전압을 공급하는 다수의 고전위 게이트 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 게이트 전압을 공급하는 다수의 저전위 게이트 전압 라인을 포함할 수 있다.

예를 들어 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 제 1 고전위 게이트 전압(GVDD1), 제 2 고전위 게이트 전압(GVDD2), 제 3 고전위 게이트 전압(GVDD3)을 각각 공급하는 3개의 고전위 게이트 전압 라인 및 서로 다른 전압 레벨을 갖는 제 1 저전위 게이트 전압(GVSS1), 제 2 저전위 게이트 전압(GVSS2), 제 3 저전위 게이트 전압(GVSS3)을 각각 공급하는 3개의 저전위 게이트 전압 라인을 포함할 수 있다. 그러나 이는 단지 하나의 예시이며, 게이트 구동 전압 라인(131)에 포함되는 라인의 수는 실시예에 따라 달라질 수 있다.

클럭 라인(132)은 타이밍 컨트롤러(140)로부터 공급되는 다수의 클럭들(CLKs), 예컨대 캐리 클럭 또는 게이트 클럭을 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

라인 센싱 신호 라인(133)은 타이밍 컨트롤러(140)로부터 공급되는 라인 센싱 신호(LSP)를 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))에 공급한다. 선택적으로, 라인 센싱 신호 라인(133)은 전단 더미 스테이지 회로(DST1)에 추가로 연결될 수 있다.

리셋 신호 라인(134)은 타이밍 컨트롤러(140)로부터 공급되는 리셋 신호(RESET)를 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

패널 온 신호 라인(135)은 타이밍 컨트롤러(140)로부터 공급되는 패널 온 신호(POS)를 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

또한, 여기에 도시된 라인들(131, 132, 133, 134, 135) 이외에 다른 신호들을 공급하기 위한 라인이 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)와 추가적으로 연결될 수 있다. 예컨대 전단 더미 스테이지 회로(DST1)에 게이트 스타트 펄스(GSP)를 공급하기 위한 라인이 전단 더미 스테이지 회로(DST1)와 추가적으로 연결될 수 있다.

전단 더미 스테이지 회로(DST1)는 타이밍 컨트롤러(140)로부터 공급되는 게이트 스타트 펄스(GSP)의 입력에 응답하여 전단 캐리 신호(Cd1)를 출력한다.

전단 캐리 신호(Cd1)는 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다.

후단 더미 스테이지 회로(DST2)는 후단 캐리 신호(Cd2)를 출력한다. 후단 캐리 신호(Cd2)는 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다.

제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있다.

제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))는 각각 j개(j는 양의 정수)의 스캔 신호(SCAN) 및 1개의 캐리 신호(C)를 출력한다. 즉, 임의의 스테이지 회로는 제 1 내지 제 j 스캔 신호 및 1개의 캐리 신호(C)를 출력한다.

예를 들어, 각각의 스테이지 회로는 4개의 스캔 신호(SCAN) 및 1개의 캐리 신호(C)를 출력한다. 예컨대 제 1 스테이지 회로(ST(1))는 제 1 스캔 신호(SCAN(1)), 제 2 스캔 신호(SCAN(2)), 제 3 스캔 신호(SCAN(3)), 제 4 스캔 신호(SCAN(4)) 및 제 1 캐리 신호(C(1))를 출력하고, 제 2 스테이지 회로(ST(2))는 제 5 스캔 신호(SCAN(5)), 제 6 스캔 신호(SCAN(6)), 제 7 스캔 신호(SCAN(7)), 제 8 스캔 신호(SCAN(8)) 및 제 2 캐리 신호(C(2))를 출력한다. 따라서, 여기의 실시예에서 j는 4이다.

제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 스캔 신호의 수는 디스플레이 패널(110)에 배치되는 게이트 라인(GL)의 수(n)에 대응된다. 전술한 바와 같이 k개의 스테이지 회로는 각각 j개의 스캔 신호를 출력한다. 따라서 j×k=n의 관계식이 성립된다.

예를 들어, j=4인 경우, 스테이지 회로의 수(k)는 게이트 라인(GL)의 수(n)의 1/4이다. 그러나 각각의 스테이지 회로가 출력하는 스캔 신호의 수는 이에 한정되지 않는다. 즉, 본 개시의 실시예에서 각각의 스테이지 회로는 1개, 2개 또는 3개의 스캔 신호를 출력할 수도 있고, 5개 이상의 스캔 신호를 출력할 수도 있다. 각각의 스테이지 회로가 출력하는 스캔 신호의 수에 따라서 스테이지 회로의 수도 달라질 수 있다.

제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 스캔 신호(SCAN)는 구동 트랜지스터(DRT)의 문턱 전압을 센싱하기 위한 스캔 신호일 수도 있고, 영상 표시용 게이트 신호일 수도 있다. 또한 제 1 내지 제 k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 캐리 신호(C)는 각각 다른 스테이지 회로에 공급될 수 있다. 여기에서 임의의 스테이지 회로가 전단 스테이지 회로로부터 공급받는 캐리 신호는 전단 캐리 신호로 지칭되고, 후단 스테이지 회로로부터 공급받는 캐리 신호는 후단 캐리 신호로 지칭된다.

도 7은 본 개시의 실시예들에 따른 디스플레이 구동 회로에서, 게이트 구동 회로를 구성하는 스테이지 회로를 예시로 나타낸 도면이다.

도 7을 참조하면, 본 개시의 실시예들에 따른 스테이지 회로는 M 노드, Q 노드, QB 노드를 포함하며, 라인 선택부(502), Q 노드 제어부(504), Q 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 스캔 신호 출력부(514)를 포함한다.

라인 선택부(502)는 라인 센싱 신호(LSP)의 입력에 응답하여, 전단 캐리 신호(C(k-2))를 기초로 M 노드를 충전한다. 또한 라인 선택부(502)는 리셋 신호(RESET)의 입력에 응답하여 M 노드의 충전 전압을 기초로 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전한다. 또한 라인 선택부(502)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋시킨다.

라인 선택부(502)는 제 11 내지 제 17 트랜지스터(T11 내지 T17)와, 프리차징 커패시터(CA)를 포함한다.

제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 M 노드 사이에 연결된다. 또한 제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)는 서로 직렬로 연결된다.

제 11 트랜지스터(T11)는 라인 센싱 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 제 1 연결 노드(NC1)로 출력한다.

제 12 트랜지스터(T12)는 라인 센싱 신호(LSP)의 입력에 응답하여 제 1 연결 노드(NC1)를 M 노드에 전기적으로 연결한다. 예컨대 하이 전압의 라인 센싱 신호(LSP)가 제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)에 입력되면 제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)는 동시에 턴 온되어 M 노드가 제 1 고전위 게이트 전압(GVDD1) 레벨로 충전된다.

제 13 트랜지스터(T13)는 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 제 1 고전위 게이트 전압(GVDD1)을 제 1 연결 노드(NC1)에 공급한다. 제 1 연결 노드(NC1)에 제 1 고전위 게이트 전압(GVDD1)이 공급되면 제 11 트랜지스터(T11)의 게이트 전압과 제 1 연결 노드(NC1) 간의 전압 차가 증가한다.

따라서 제 11 트랜지스터(T11)의 게이트 노드에 로우 레벨의 라인 센싱 신호(LSP)가 입력되어 제 11 트랜지스터(T11)가 턴-오프될 때, 제 11 트랜지스터(T11)의 게이트 전압과 제 1 연결 노드(NC1) 간의 전압차로 인하여 제 11 트랜지스터(T11)가 완전히 턴-오프 상태로 유지될 수 있다. 이에 따라서 제 11 트랜지스터(T11)의 전류 누설 및 그에 따른 M 노드의 전압 강하가 방지되어 M 노드의 전압이 안정적으로 유지될 수 있다.

프리차징 커패시터(CA)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 M 노드 사이에 연결되어 제 1 고전위 게이트 전압(GVDD1)과 M 노드에 충전된 전압의 차이를 저장한다.

제 11 트랜지스터(T11), 제 12 트랜지스터(T12), 제 13 트랜지스터(T13)가 턴 온되면 프리차징 커패시터(CA)는 전단 캐리 신호(C(k-2))의 하이 전압을 저장한다. 제 11 트랜지스터(T11), 제 12 트랜지스터(T12), 제 13 트랜지스터(T13)가 턴-오프되면 프리차징 커패시터(CA)는 저장된 전압으로 M 노드의 전압을 일정 시간동안 유지시킨다.

제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이에 연결된다. 제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)는 서로 직렬로 연결된다.

제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)는 M 노드의 전압과 리셋 신호(RESET)의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1)으로 충전한다.

제 14 트랜지스터(T14)는 M 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)의 공유 노드에 전달한다.

제 15 트랜지스터(T15)는 하이 레벨의 리셋 신호(RESET)에 의해서 턴-온되어 공유 노드의 전압을 Q 노드에 공급한다. 따라서 제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)가 동시에 턴-온되면 Q 노드는 제 1 고전위 게이트 전압(GVDD1)으로 충전된다.

제 16 트랜지스터(T16) 및 제 17 트랜지스터(T17)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 16 트랜지스터(T16) 및 제 17 트랜지스터(T17)는 서로 직렬로 연결된다.

제 16 트랜지스터(T16) 및 제 17 트랜지스터(T17)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)으로 방전시킨다. Q 노드가 제 3 저전위 게이트 전압(GVSS3)으로 방전되는 것은 Q 노드가 리셋되는 것으로도 표현될 수 있다.

제 17 트랜지스터(T17)는 하이 레벨의 패널 온 신호(POS)의 입력에 의해서 턴-온되어 QH 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.

제 16 트랜지스터(T16)는 하이 레벨의 패널 온 신호(POS)의 입력에 따라서 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 16 트랜지스터(T16) 및 제 17 트랜지스터(T17)가 동시에 턴 온되면 Q 노드는 제 3 저전위 게이트 전압(GVSS3)으로 방전 또는 리셋된다.

Q 노드 제어부(504)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전하고, 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다..

Q 노드 제어부(504)는 제 21 내지 제 28 트랜지스터(T21 내지 T28)를 포함한다.

제 21 트랜지스터(T21) 및 제 22 트랜지스터(T22)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이에 연결된다. 제 21 트랜지스터(T21) 및 제 22 트랜지스터(T22)는 서로 직렬로 연결된다.

제 21 트랜지스터(T21) 및 제 22 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1) 레벨로 충전한다.

제 21 트랜지스터(T21)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴-온되어 제 2 연결 노드(NC2)에 제 1 고전위 게이트 전압(GVDD1)을 공급한다.

제 22 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴-온되어 제 2 연결 노드(NC2)와 Q 노드를 전기적으로 연결한다. 따라서 제 21 트랜지스터(T21) 및 제 22 트랜지스터(T22)가 동시에 턴-온되면 제 1 고전위 게이트 전압(GVDD1)이 Q 노드에 공급된다.

제 25 트랜지스터(T25) 및 제 26 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)을 전달하는 제 3 고전위 게이트 전압 라인과 연결된다. 제 25 트랜지스터(T25) 및 제 26 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)에 응답하여 제 2 연결 노드(NC2)에 제 3 고전위 게이트 전압(GVDD3)을 공급한다.

제 25 트랜지스터(T25) 및 제 26 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)에 의해서 동시에 턴-온되어 제 2 연결 노드(NC2)에 제 3 고전위 게이트 전압(GVDD3)을 상시적으로 공급함으로써 제 21 트랜지스터(T21)의 게이트 전압과 제 2 연결 노드(NC2) 간의 전압 차이를 증가시킨다. 따라서 제 21 트랜지스터(T21)의 게이트 노드에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제 21 트랜지스터(T21)가 턴-오프될 때, 제 21 트랜지스터(T21)의 게이트 전압과 제 2 연결 노드(NC2) 간의 전압 차이로 인하여 제 21 트랜지스터(T21)가 완전히 턴-오프 상태로 유지될 수 있다.

이에 따라, 제 21 트랜지스터(T21)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

예를 들어, 제 21 트랜지스터(T21)의 문턱 전압이 부극성(-)일 때, 제 21 트랜지스터(T21)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제 3 고전위 게이트 전압(GVDD3)에 의해서 부극성(-)으로 유지된다.

따라서 제 21 트랜지스터(T21)의 게이트 노드에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제 21 트랜지스터(T21)가 턴-오프될 때, 제 21 트랜지스터(T21)가 완전히 턴-오프 상태로 유지되어 누설 전류의 발생이 방지된다.

여기에서, 제 3 고전위 게이트 전압(GVDD3)은 제 1 고전위 게이트 전압(GVDD1)보다 낮은 전압 레벨로 설정된다.

제 23 트랜지스터(T23) 및 제 24 트랜지스터(T24)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 23 트랜지스터(T23) 및 제 24 트랜지스터(T24)는 서로 직렬로 연결된다.

제 23 트랜지스터(T23) 및 제 24 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다.

제 24 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴-온되어 QH 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다. 제 23 트랜지스터(T23)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 23 트랜지스터(T23) 및 제 24 트랜지스터(T24)가 동시에 턴 온되면 Q 노드 및 QH 노드가 각각 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋된다.

제 27 트랜지스터(T27) 및 제 28 트랜지스터(T28)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이, 그리고 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 QH 노드 사이에 연결된다. 제 27 트랜지스터(T27) 및 제 28 트랜지스터(T28)는 서로 직렬로 연결된다.

제 27 트랜지스터(T27) 및 제 28 트랜지스터(T28)는 Q 노드의 전압에 응답하여 제 1 고전위 게이트 전압(GVDD1)을 QH 노드에 공급한다. 제 27 트랜지스터(T27)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 제 27 트랜지스터(T27) 및 제 28 트랜지스터(T28)의 공유 노드에 공급한다.

제 28 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 공유 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 27 트랜지스터(T27) 및 제 28 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 동시에 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 QH 노드에 공급한다.

QH 노드에 제 1 고전위 게이트 전압(GVDD1)이 공급되면 제 23 트랜지스터(T23)의 게이트 노드와 QH 노드 간의 전압 차이가 증가한다. 따라서 제 23 트랜지스터(T23)의 게이트 노드에 로우 레벨의 후단 캐리 신호(C(k+2))가 입력되어 제 23 트랜지스터(T23)가 턴-오프될 때, 제 23 트랜지스터(T23)의 게이트 전압과 QH 노드 간의 전압 차이로 인하여 제 23 트랜지스터(T23)가 완전히 턴-오프 상태로 유지될 수 있다. 이에 따라서 제 23 트랜지스터(T23)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

Q 노드 안정화부(506)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. Q 노드 안정화부(506)는 제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)를 포함한다. 제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)는 서로 직렬로 연결된다.

제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. 제 32 트랜지스터(T32)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)의 공유 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.

제 31 트랜지스터(T31)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 31 트랜지스터(T31) 및 제 32 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴-온되면 Q 노드 및 QH 노드는 각각 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋된다.

인버터부(508)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(508)는 제 41 내지 제 47 트랜지스터(T41 내지 T47)를 포함한다.

제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 제 3 연결 노드(NC3) 사이에 연결된다. 제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)는 서로 직렬로 연결된다.

제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)에 응답하여 제 3 연결 노드(NC3)에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 42 트랜지스터(T42)는 제 2 고전위 게이트 전압(GVDD2)에 의해서 턴 온되어 제 2 고전위 게이트 전압(GVDD2)을 제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)의 공유 노드에 공급한다.

제 43 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)에 의해서 턴-온되어 제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)의 공유 노드와 제 3 연결 노드(NC3)을 전기적으로 연결한다. 따라서 제 42 트랜지스터(T42) 및 제 43 트랜지스터(T43)가 제 2 고전위 게이트 전압(GVDD2)에 의해서 동시에 턴-온되면 제 3 연결 노드(NC3)가 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전된다.

제 44 트랜지스터(T44)는 제 3 연결 노드(NC3)와 제 2 저전위 게이트 전압(GVSS2)을 전달하는 제 2 저전위 게이트 전압 라인 사이에 연결된다.

제 44 트랜지스터(T44)는 Q 노드의 전압에 응답하여 제 2 저전위 게이트 전압(GVSS2)을 제 3 연결 노드(NC3)에 공급한다. 제 44 트랜지스터(T44)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 제 3 연결 노드(NC3)를 제 2 저전위 게이트 전압(GVSS2)으로 방전 또는 리셋시킨다.

제 41 트랜지스터(T41)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 연결된다.

제 41 트랜지스터(T41)는 제 3 연결 노드(NC3)의 전압에 응답하여 QB 노드에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 41 트랜지스터(T41)는 제 3 연결 노드(NC3)의 전압이 하이 레벨일 때 턴-온되어 QB 노드를 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전한다.

제 46 트랜지스터(T46)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 연결된다.

제 46 트랜지스터(T46)는 후단 캐리 신호(C(k+2))에 응답하여 QB 노드에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 46 트랜지스터(T46)는 후단 캐리 신호(C(k+2))가 하이 레벨일 때 턴-온되어 QB 노드를 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전한다.

후단 캐리 신호(C(k+2))는 디스플레이 패널(110)에 영상을 표시하는 디스플레이 구동 기간에서, Q 노드를 방전하고 QB 노드를 충전하는 역할을 한다. 따라서, 후단 캐리 신호(C(k+2))에 의해 동작하는 제 46 트랜지스터(T46)를 인버터부(506)의 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 형성함으로써, 디스플레이 구동 기간에서 Q 노드를 방전하고 QB 노드를 충전하는 성능을 향상시킬 수 있다.

제 47 트랜지스터(T47)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 연결된다.

제 47 트랜지스터(T47)는 패널 온 신호(POS)에 응답하여 QB 노드에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 47 트랜지스터(T47)는 패널 온 신호(POS)가 하이 레벨일 때 턴-온되어 QB 노드를 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전한다.

패널 온 신호(POS)는 선택된 라인의 서브픽셀(SP)에 대한 특성값을 검출하는 센싱 기간에서, Q 노드를 방전하고 QB 노드를 충전하는 역할을 한다. 따라서, 패널 온 신호(POS)에 의해 동작하는 제 47 트랜지스터(T47)를 인버터부(506)의 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 형성함으로써, 센싱 기간에서 Q 노드를 방전하고 QB 노드를 충전하는 성능을 향상시킬 수 있다.

여기에서는 제 46 트랜지스터(T46)와 제 47 트랜지스터(T47)가 함께 배치된 경우를 도시하고 있지만, 후단 캐리 신호(C(k+2))에 의해 동작하는 제 46 트랜지스터(T46) 또는 패널 온 신호(POS)에 의해 동작하는 제 47 트랜지스터(T47)를 선택적으로 배치할 수도 있을 것이다.

제 45 트랜지스터(T45)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다.

제 45 트랜지스터(T45)는 Q 노드의 전압에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제 45 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 QB 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

QB 노드 안정화부(510)는 후단 캐리 신호(C(k-2))의 입력, 리셋 신호(RESET)의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. QB 노드 안정화부(510)는 제 51 내지 제 53 트랜지스터(T51 내지 T53)를 포함한다.

제 51 트랜지스터(T51)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다.

제 51 트랜지스터(T51)는 후단 캐리 신호(C(k-2))의 입력에 응답하여 QB 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.

제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)는 서로 직렬로 연결된다.

제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)는 리셋 신호(RESET)의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다.

제 53 트랜지스터(T53)는 M 노드의 전압이 하이 레벨일 때 턴-온되어 제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)의 공유 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.

제 52 트랜지스터(T52)는 리셋 신호(RESET)의 입력에 의해서 턴-온되어 제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)의 공유 노드와 QB 노드를 전기적으로 연결한다. 따라서 M 노드의 전압이 하이 레벨인 상태에서 리셋 신호(RESET)가 입력되면 제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)가 동시에 턴 온되어 QB 노드가 제 3 저전위 게이트 전압(GVSS2) 레벨로 방전 또는 리셋된다.

캐리 신호 출력부(512)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 캐리 클럭(CRCLK(k))의 전압 레벨 또는 제 3 저전위 게이트 전압(GVSS3) 레벨을 기초로 캐리 신호(C(k))를 출력한다.

캐리 신호 출력부(512)는 제 61 트랜지스터(T61), 제 62 트랜지스터(T62), 부스팅 커패시터(CC)를 포함한다.

제 61 트랜지스터(T61)는 캐리 클럭(CRCLK(k))를 전달하는 클럭 라인과 제 1 출력 노드(NO1) 사이에 연결된다. 제 61 트랜지스터(T61)의 게이트 노드와 소스 노드 사이에는 부스팅 커패시터(CC)가 연결된다.

제 61 트랜지스터(T61)는 Q 노드의 전압에 응답하여 캐리 클럭(CRCLK(k))를 기초로 제 1 출력 노드(NO1)를 통해 하이 레벨의 캐리 신호(C(k))를 출력한다. 제 61 트랜지스터(T61)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 하이 레벨의 캐리 클럭(CRCLK(k))를 제 1 출력 노드(NO1)로 공급한다. 이에 따라서 하이 레벨의 캐리 신호(C(k))가 출력된다.

캐리 신호(C(k))가 출력될 때, 부스팅 커패시터(CC)는 하이 레벨의 캐리 클럭(CRCLK(k))에 동기하여 Q 노드의 전압을 제 1 고전위 게이트 전압(GVDD1)의 레벨보다 높은 부스팅 전압 레벨까지 부트스트랩(Bootstrap) 시킨다. Q 노드의 전압이 부트스트래핑되면 하이 레벨의 캐리 클럭(CRCLK(k))가 빠르게 그리고 왜곡없이 캐리 신호(C(k))로 출력될 수 있다.

제 62 트랜지스터(T62)는 제 1 출력 노드(NO1)와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다.

제 62 트랜지스터(T62)는 QB 노드의 전압에 응답하여 제 3 저전위 게이트 전압(GVSS3)을 기초로 제 1 출력 노드(NO1)를 통해 로우 레벨의 캐리 신호(C(k))를 출력한다. 제 62 트랜지스터(T62)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 3 저전위 전압(GVSS3)을 제 1 출력 노드(NO1)로 공급한다. 이에 따라서 로우 레벨의 캐리 신호(C(k))가 출력된다.

스캔 신호 출력부(514)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 다수의 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))의 전압 레벨 또는 제 1 저전위 게이트 전압(GVSS1) 레벨을 기초로 다수의 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))를 출력한다. (i는 양의 정수)

여기에서, 다수의 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))은 게이트 클럭(GCLK)에 대응되는 신호로서, 게이트 구동 집적 회로(GDIC)에서 출력되는 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))의 개수에 따라 달라질 수 있다.

스캔 신호 출력부(514)는 제 71 내지 제 78 트랜지스터(T71 내지 T78), 부스팅 커패시터(CS1, CS2, CS3, CS4)를 포함한다.

제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77)는 각각 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 전달하는 클럭 라인과 제 2 내지 제 5 출력 노드(NO2 내지 NO5) 사이에 연결된다.

제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77)의 게이트 노드와 소스 노드 사이에는 각각 부스팅 커패시터(CS1, CS2, CS3, CS4)가 연결된다.

제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77)는 각각 Q 노드의 전압에 응답하여 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 기초로 제 2 출력 노드(NO2), 제 3 출력 노드(NO3), 제 4 출력 노드(NO4), 제 5 출력 노드(NO5)를 통해 하이 레벨의 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))를 출력한다.

제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 하이 레벨의 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 제 2 출력 노드(NO2), 제 3 출력 노드(NO3), 제 4 출력 노드(NO4), 제 5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 하이 레벨의 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))가 각각 출력된다.

제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77)는 각각 풀업 트랜지스터에 해당한다.

스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))가 출력될 때, 부스팅 커패시터(CS1, CS2, CS3, CS4)는 하이 레벨의 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))에 동기하여 Q 노드의 전압을 제 1 고전위 게이트 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트스트랩 또는 증가시킨다. Q 노드의 전압이 부트스트래핑되면 하이 레벨의 스캔 클럭(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))가 빠르게 그리고 왜곡없이 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))로 출력될 수 있다.

제 72 트랜지스터(T72), 제 74 트랜지스터(T74), 제 76 트랜지스터(T76), 제 78 트랜지스터(T78)는 QB 노드의 전압에 응답하여 제 1 저전위 게이트 전압(GVSS1)을 기초로 제 2 출력 노드(NO2), 제 3 출력 노드(NO3), 제 4 출력 노드(NO4), 제 5 출력 노드(NO5)를 통해서 로우 레벨의 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))를 각각 출력한다.

제 72 트랜지스터(T72), 제 74 트랜지스터(T74), 제 76 트랜지스터(T76), 제 78 트랜지스터(T78)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 저전위 게이트 전압(GVSS1)을 제 2 출력 노드(NO2), 제 3 출력 노드(NO3), 제 4 출력 노드(NO4), 제 5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 로우 레벨의 스캔 신호(SCAN(i), SCAN(i+1), SCAN(i+2), SCAN(i+3))가 출력된다.

제 72 트랜지스터(T72), 제 74 트랜지스터(T74), 제 76 트랜지스터(T76), 제 78 트랜지스터(T78)는 각각 풀다운 트랜지스터에 해당한다.

여기에서는, 각각의 스테이지 회로에 서로 다른 레벨로 설정되는 3개의 고전위 게이트 전압(GVDD1, GVDD2, GVDD3) 및 서로 다른 레벨로 설정되는 3개의 저전위 게이트 전압(GVSS1, GVSS2, GVSS3)이 공급되는 경우를 나타내고 있다. 예를 들어 제 1 고전위 게이트 전압(GVDD1)은 20V, 제 2 고전위 게이트 전압(GVDD2)은 16V, 제 3 고전위 게이트 전압(GVDD3)은 14V로 설정될 수 있고, 제 1 저전위 게이트 전압(GVSS1)은 -6V, 제 2 저전위 게이트 전압(GVSS2)은 -10V, 제 3 저전위 게이트 전압(GVSS3)은 -12V로 설정될 수 있다. 이러한 수치는 단지 하나의 예시일 뿐이며 고전위 게이트 전압 및 저전위 게이트 전압의 레벨은 실시예에 따라 다르게 설정될 수 있을 것이다.

도 8은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 기간에 게이트 구동 회로를 구성하는 스테이지 회로가 동작하는 신호 파형을 나타낸 도면이다..

도 8을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)를 구성하는 스테이지 회로는 제 1 구간(P1~P2)에서 하이 레벨의 전단 캐리 신호(C(k-2))가 입력되면 Q 노드 제어부(504)의 제 21 트랜지스터(T21) 및 제 22 트랜지스터(T22)가 턴-온된다. 이에 따라서 Q 노드가 제 1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 하이 레벨의 전단 캐리 신호(C(k-2))에 의해서 QB 노드 안정화부(510)의 제 51 트랜지스터(T51)가 턴-온되어 QB 노드는 제 3 저전위 전압(GVSS3) 레벨로 방전된다.

제 2 구간(P2~P3)에서 하이 레벨의 캐리 클럭(CRCLK(k))과 함께 하이 레벨의 스캔 클럭(SCCLK(i))이 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라서 제 2 구간(P2~P3)에서 i번째 라인의 영상 표시를 위한 스캔 신호(SCAN(i))가 출력된다.

또한 제 2 구간(P2~P3)과 일부 중복되는 제 3 구간(P3~P4)에서 하이 레벨의 스캔 클럭(SCCLK(i+1))이 입력되면 부스팅 커패시터(CS2)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라, 제 3 구간(P3~P4)에서 (i+1)번째 스캔 라인의 영상 표시를 위한 스캔 신호(SCAN(i+1))가 출력된다.

제 5 구간(P5~P6)에서 스캔 클럭(SCCLK)이 입력되지 않으므로 Q 노드의 전압은 다시 제 1 고전위 전압(GVDD1) 레벨로 충전된다.

Q 노드가 제 1 고전위 전압(GVDD1) 레벨 또는 부스팅 전압 레벨로 충전되는 구간(P1~P6) 동안 QB 노드의 전압은 제 3 저전위 전압(GVSS3) 레벨로 유지된다.

제 6 구간(P6~P7)에서 하이 레벨의 후단 캐리 신호(C(k+2))가 입력되면 Q 노드 제어부(504)의 제 3 트랜지스터(T23) 및 제 24 트랜지스터(T24)가 턴-온된다. 이에 따라서 Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전된다.

Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제 44 트랜지스터(T44)가 턴-오프되고, 제 41 트랜지스터(T41)의 게이트 노드에 제 2 고전위 전압(GVDD2)이 입력되어 제 41 트랜지스터(T41)가 턴-온된다.

제 41 트랜지스터(T41)가 턴-온되면 QB 노드는 제 2 고전위 전압(GVDD2) 레벨로 충전된다.

이 때, 인버터부(508)에 포함되는 제 46 트랜지스터(T46)가 후단 캐리 신호(C(k+2))에 의해 함께 턴-온되기 때문에, QB 노드가 제 2 고전위 전압(GVDD3) 레벨로 충전되는 성능이 개선될 수 있다. 그 결과, Q 노드가 방전되는 성능도 개선될 수 있다.

도 9는 본 개시의 실시예들에 따른 디스플레이 장치에서, 서브픽셀의 특성값을 검출하는 센싱 기간에 게이트 구동 회로를 구성하는 스테이지 회로가 동작하는 신호 파형을 나타낸 도면이다.

도 9를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 타이밍 컨트롤러(140)에 의해서 특성값을 검출하기 위한 센싱 동작이 수행될 게이트 라인(예컨대, i번째 게이트 라인)이 선택되면, 선택된 게이트 라인과 대응되는 스테이지 회로에 하이 레벨의 라인 센싱 신호(LSP)가 입력된다.

제 1 구간(P1~P2)에서 하이 레벨의 라인 센싱 신호(LSP)와 함께 전단 캐리 신호(C(k-2))가 입력되면 라인 선택부(502)에 포함되는 제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)가 턴-온되어 M 노드가 전단 캐리 신호(C(k-2))의 전압 레벨로 충전된다.

제 2 구간(P2~P3)에서 로우 레벨의 라인 센싱 신호(LSP)가 입력되면 제 11 트랜지스터(T11) 및 제 12 트랜지스터(T12)는 턴-오프 되지만 프리차징 커패시터(CA)에 저장된 전압에 의해서 M 노드의 전압은 계속 하이 레벨로 유지된다.

제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 라인 선택부(502)에 포함되는 제 14 트랜지스터(T14) 및 제 15 트랜지스터(T15)가 턴-온되어 Q 노드가 제 1 고전위 전압(GVDD1)의 레벨로 충전된다. 또한 제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 QB 노드 안정화부(510)에 포함되는 제 52 트랜지스터(T52) 및 제 53 트랜지스터(T53)가 턴-온되어 QB 노드는 제 3 저전위 전압(GVSS3) 레벨로 방전된다.

제 4 구간(P4~P5)에서 하이 레벨의 스캔 클럭(SCCLK(i))이 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라서 제 4 구간(P4~P5)에서 i번째 게이트 라인의 스캔 동작을 위한 스캔 신호(SCAN(i))가 출력된다.

제 5 구간(P5~P6)에서 패널 온 신호(POS)가 입력되면 라인 선택부(502)에 포함되는 제 16 트랜지스터(T16) 및 제 17 트랜지스터(T17)가 턴-온되어 Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전된다. Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제 44 트랜지스터(T44)가 턴-오프되고, 제 41 트랜지스터(T41)의 게이트 노드에 제 2 고전위 전압(GVDD2)이 입력되어 제 41 트랜지스터(T41)가 턴-온된다. 제 41 트랜지스터(T41)가 턴-온되면 QB 노드는 제 2 고전위 전압(GVDD2) 레벨로 충전된다.

이 때, 인버터부(508)에 포함되는 제 47 트랜지스터(T47)가 패널 온 신호(POS)에 의해 함께 턴-온되기 때문에, QB 노드가 제 2 고전위 전압(GVDD3) 레벨로 충전되는 성능이 개선될 수 있다. 그 결과, Q 노드가 방전되는 성능도 개선될 수 있다.

이후 제 7 구간(P7~P8)에서 하이 레벨의 라인 센싱 신호(LSP)가 입력됨으로써 스테이지 회로가 초기화된다.

도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 기간과 센싱 기간에 Q 노드의 방전 성능과 QB 노드의 충전 성능이 개선된 결과를 보여주는 신호 파형도이다.

도 10을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)는 후단 캐리 신호(C(k+2))에 의해 동작하는 제 46 트랜지스터(T46)와 패널 온 신호(POS)에 의해 동작하는 제 47 트랜지스터(T47)를 인버터부(506)의 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 형성함으로써, 디스플레이 구동 기간과 센싱 기간에 Q 노드를 방전하고 QB 노드를 충전하는 성능을 향상시킬 수 있다.

도 10을 참조하면, 후단 캐리 신호(C(k+2))에 의해 동작하는 제 46 트랜지스터(T46)와 패널 온 신호(POS)에 의해 동작하는 제 47 트랜지스터(T47)가 인버터부(506)에 배치된 경우(400)와 그렇지 않은 경우(300)를 비교할 때, 디스플레이 구동 기간과 센싱 기간에 Q 노드를 방전하고 QB 노드를 충전하는 성능이 향상된 것을 확인할 수 있다.

이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.

본 개시의 게이트 구동 회로(120)는 복수의 서브픽셀(SP)이 배치된 디스플레이 패널(110)에 복수의 게이트 라인(GL)을 통해 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로(120)에 있어서, 라인 센싱 신호(LSP)의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 라인 선택부(502)와, 상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 Q 노드 제어부(504)와, QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 Q 노드 안정화부(506), 제 2 저전위 게이트 전압(GVSS2) 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호(POS)에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압(GVSS2)의 레벨로 충전하도록 구성된 인버터부(508)와, 상기 후단 캐리 신호, 리셋 신호(RESET) 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 QB 노드 안정화부(510)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭(CRCLK)의 전압 레벨 또는 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부(512)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭(SCCLK)의 전압 레벨 또는 제 1 저전위 게이트 전압(GVSS1)의 레벨을 기초로 복수의 스캔 신호(SCAN)를 출력하도록 구성된 스캔 신호 출력부(514)를 포함할 수 있다.

상기 라인 선택부(502)는 상기 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 상기 M 노드 사이에 직렬로 연결되는 제 11 트랜지스터(T11)와 제 12 트랜지스터(T12), 상기 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 상기 제 1 고전위 게이트 전압(GVDD1)을 상기 제 11 트랜지스터(T11)와 상기 제 12 트랜지스터(T12)의 공통 노드에 공급하는 제 13 트랜지스터(T13), 상기 제 1 고전위 게이트 전압 라인(GVDD1)과 상기 Q 노드 사이에 직렬로 연결되는 제 14 트랜지스터(T14)와 제 15 트랜지스터(T15), 및 상기 Q 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 16 트랜지스터(T16)와 제 17 트랜지스터(T17)를 포함할 수 있다.

상기 Q 노드 제어부(504)는 상기 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 상기 Q 노드 사이에 직렬로 연결되는 제 21 트랜지스터(T21)와 제 22 트랜지스터(T22), 상기 Q 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 23 트랜지스터(T23)와 제 24 트랜지스터(T24), 상기 제 21 트랜지스터(T21) 및 상기 제 22 트랜지스터(T22)의 공통 노드와, 상기 제 3 고전위 게이트 전압(GVDD3)을 전달하는 제 3 고전위 게이트 전압 라인 사이에 직렬로 연결되는 제 25 트랜지스터(T25)와 제 26 트랜지스터(T26), 상기 제 1 고전위 게이트 전압 라인과 상기 QH 노드 사이에 직렬로 연결되며, 상기 Q 노드의 전압에 의해 동작이 제어되는 제 27 트랜지스터(T27)와 제 28 트랜지스터(T28)를 포함할 수 있다.

상기 Q 노드 안정화부(506)는 상기 Q 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되며, 상기 QB 노드에 의해 동작이 제어되는 제 31 트랜지스터(T31)와 제 32 트랜지스터(T32)를 포함할 수 있다.

상기 인버터부(508)는 상기 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 상기 제 2 저전위 게이트 전압(GVSS2)을 전달하는 제 2 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 42 트랜지스터(T42), 제 43 트랜지스터(T43), 제 44 트랜지스터(T44), 상기 제 2 고전위 게이트 전압 라인과 상기 QB 노드 사이에 병렬로 연결되는 제 41 트랜지스터(T41), 제 46 트랜지스터(T46), 제 47 트랜지스터(T47), 상기 QB 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 45 트랜지스터(T45)를 포함할 수 있다.

상기 제 41 트랜지스터(T41)는 상기 제 43 트랜지스터(T43)와 상기 제 44 트랜지스터(T44)의 공통 노드 전압에 의해서 동작이 제어되고, 상기 제 46 트랜지스터(T46)는 상기 후단 캐리 신호에 의해서 동작이 제어되며, 상기 제 47 트랜지스터(T47)는 상기 패널 온 신호(POS)에 의해서 동작이 제어될 수 있다.

상기 QB 노드 안정화부(510)는 상기 QB 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 51 트랜지스터(T51), 상기 QB 노드와 상기 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 52 트랜지스터(T52)와 제 53 트랜지스터(T53)를 포함할 수 있다.

상기 캐리 신호 출력부(512)는 상기 캐리 클럭(CRCLK)을 전달하는 클럭 라인과 제 1 출력 노드 사이에 연결되는 제 61 트랜지스터(T61), 상기 제 1 출력 노드와 상기 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 62 트랜지스터(T62)를 포함할 수 있다.

상기 스캔 신호 출력부(514)는 스캔 클럭(SCCLK)을 전달하는 클럭 라인과 제 2 출력 노드 내지 제 5 출력 노드 사이에 각각 연결되는 제 71 트랜지스터(T71), 제 73 트랜지스터(T73), 제 75 트랜지스터(T75), 제 77 트랜지스터(T77), 상기 QB 노드의 전압에 응답하여, 상기 제 1 저전위 게이트 전압(GVSS1_을 기초로 상기 제 2 출력 노드 내지 상기 제 5 출력 노드를 통해서 스캔 신호를 각각 출력하는 제 72 트랜지스터(T72), 제 74 트랜지스터(T74), 제 76 트랜지스터(T76), 제 78 트랜지스터(T78)를 포함할 수 있다.

또한, 본 개시의 디스플레이 장치(100)는 복수의 서브픽셀(SP)이 배치된 디스플레이 패널(110), 복수의 게이트 라인(GL)을 통해 상기 디스플레이 패널(110)에 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로(120), 복수의 데이터 라인(DL)을 통해 상기 디스플레이 패널(110)에 복수의 데이터 전압을 공급하도록 구성된 데이터 구동 회로(130), 상기 게이트 구동 회로(120)와 상기 데이터 구동 회로(130)를 제어하도록 구성된 타이밍 컨트롤러(140)를 포함하되, 상기 게이트 구동 회로(120)는 복수의 서브픽셀(SP)이 배치된 디스플레이 패널(110)에 복수의 게이트 라인(GL)을 통해 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로(120)에 있어서, 라인 센싱 신호(LSP)의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 라인 선택부(502)와, 상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 Q 노드 제어부(504)와, QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 Q 노드 안정화부(506), 제 2 저전위 게이트 전압(GVSS2) 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호(POS)에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압(GVSS2)의 레벨로 충전하도록 구성된 인버터부(508)와, 상기 후단 캐리 신호, 리셋 신호(RESET) 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전하도록 구성된 QB 노드 안정화부(510)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭(CRCLK)의 전압 레벨 또는 상기 제 3 저전위 게이트 전압(GVSS3)의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부(512)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭(SCCLK)의 전압 레벨 또는 제 1 저전위 게이트 전압(GVSS1)의 레벨을 기초로 복수의 스캔 신호(SCAN)를 출력하도록 구성된 스캔 신호 출력부(514)를 포함할 수 있다.

이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다.

100: 디스플레이 장치
110: 디스플레이 패널
120: 게이트 구동 회로
122: 시프트 레지스터
124: 버퍼 회로
130: 데이터 구동 회로
131: 게이트 구동 전압 라인
132: 클럭 라인
133: 라인 센싱 신호 라인
134: 리셋 신호 라인
140: 타이밍 컨트롤러
150: 파워 관리 회로
160: 메인 파워 관리 회로
170: 세트 보드
502: 라인 선택부
504: Q 노드 제어부
506: Q 노드 안정화부
508: 인버터부
510: QB 노드 안정화부
512: 캐리 신호 출력부
514: 스캔 신호 출력부

Claims

복수의 서브픽셀이 배치된 디스플레이 패널에 복수의 게이트 라인을 통해 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로에 있어서,
라인 센싱 신호의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 라인 선택부;
상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부;
QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부;
제 2 저전위 게이트 전압 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압의 레벨로 충전하도록 구성된 인버터부;
상기 후단 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부; 및
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 라인 선택부는
상기 제 1 고전위 게이트 전압을 전달하는 제 1 고전위 게이트 전압 라인과 상기 M 노드 사이에 직렬로 연결되는 제 11 트랜지스터와 제 12 트랜지스터;
상기 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 상기 제 1 고전위 게이트 전압을 상기 제 11 트랜지스터와 상기 제 12 트랜지스터의 공통 노드에 공급하는 제 13 트랜지스터;
상기 제 1 고전위 게이트 전압 라인과 상기 Q 노드 사이에 직렬로 연결되는 제 14 트랜지스터와 제 15 트랜지스터; 및
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 16 트랜지스터와 제 17 트랜지스터를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 Q 노드 제어부는
상기 제 1 고전위 게이트 전압을 전달하는 제 1 고전위 게이트 전압 라인과 상기 Q 노드 사이에 직렬로 연결되는 제 21 트랜지스터와 제 22 트랜지스터;
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 23 트랜지스터와 제 24 트랜지스터;
상기 제 21 트랜지스터 및 상기 제 22 트랜지스터의 공통 노드와, 상기 제 3 고전위 게이트 전압을 전달하는 제 3 고전위 게이트 전압 라인 사이에 직렬로 연결되는 제 25 트랜지스터와 제 26 트랜지스터; 및
상기 제 1 고전위 게이트 전압 라인과 상기 QH 노드 사이에 직렬로 연결되며, 상기 Q 노드의 전압에 의해 동작이 제어되는 제 27 트랜지스터와 제 28 트랜지스터를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 Q 노드 안정화부는
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되며, 상기 QB 노드에 의해 동작이 제어되는 제 31 트랜지스터와 제 32 트랜지스터를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 인버터부는
상기 제 2 고전위 게이트 전압을 전달하는 제 2 고전위 게이트 전압 라인과 상기 제 2 저전위 게이트 전압을 전달하는 제 2 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 42 트랜지스터, 제 43 트랜지스터, 제 44 트랜지스터;
상기 제 2 고전위 게이트 전압 라인과 상기 QB 노드 사이에 병렬로 연결되는 제 41 트랜지스터, 제 46 트랜지스터, 제 47 트랜지스터; 및
상기 QB 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 45 트랜지스터를 포함하는 게이트 구동 회로.
제 5 항에 있어서,
상기 제 41 트랜지스터는
상기 제 43 트랜지스터와 상기 제 44 트랜지스터의 공통 노드 전압에 의해서 동작이 제어되고,
상기 제 46 트랜지스터는
상기 후단 캐리 신호에 의해서 동작이 제어되며,
상기 제 47 트랜지스터는
상기 패널 온 신호에 의해서 동작이 제어되는 게이트 구동 회로.
제 1 항에 있어서,
상기 QB 노드 안정화부는
상기 QB 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 51 트랜지스터; 및
상기 QB 노드와 상기 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 52 트랜지스터와 제 53 트랜지스터를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 캐리 신호 출력부는
상기 캐리 클럭을 전달하는 클럭 라인과 제 1 출력 노드 사이에 연결되는 제 61 트랜지스터; 및
상기 제 1 출력 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 62 트랜지스터를 포함하는 게이트 구동 회로.
제 1 항에 있어서,
상기 스캔 신호 출력부는
스캔 클럭을 전달하는 클럭 라인과 제 2 출력 노드 내지 제 5 출력 노드 사이에 각각 연결되는 제 71 트랜지스터, 제 73 트랜지스터, 제 75 트랜지스터, 제 77 트랜지스터; 및
상기 QB 노드의 전압에 응답하여, 상기 제 1 저전위 게이트 전압을 기초로 상기 제 2 출력 노드 내지 상기 제 5 출력 노드를 통해서 스캔 신호를 각각 출력하는 제 72 트랜지스터, 제 74 트랜지스터, 제 76 트랜지스터, 제 78 트랜지스터를 포함하는 게이트 구동 회로.
복수의 서브픽셀이 배치된 디스플레이 패널;
복수의 게이트 라인을 통해 상기 디스플레이 패널에 복수의 스캔 신호를 공급하도록 구성된 게이트 구동 회로;
복수의 데이터 라인을 통해 상기 디스플레이 패널에 복수의 데이터 전압을 공급하도록 구성된 데이터 구동 회로; 및
상기 게이트 구동 회로와 상기 데이터 구동 회로를 제어하도록 구성된 타이밍 컨트롤러를 포함하되,
상기 게이트 구동 회로는
라인 센싱 신호의 입력에 응답하여, 전단 캐리 신호를 기초로 M 노드를 충전하고, 패널 온 신호의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 라인 선택부;
상기 전단 캐리 신호에 응답하여 상기 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부;
QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부;
제 2 저전위 게이트 전압 및 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하되, 상기 후단 캐리 신호 또는 상기 패널 온 신호에 의하여 상기 QB 노드를 제 2 고전위 게이트 전압의 레벨로 충전하도록 구성된 인버터부;
상기 후단 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부; 및
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 라인 선택부는
상기 제 1 고전위 게이트 전압을 전달하는 제 1 고전위 게이트 전압 라인과 상기 M 노드 사이에 직렬로 연결되는 제 11 트랜지스터와 제 12 트랜지스터;
상기 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 상기 제 1 고전위 게이트 전압을 상기 제 11 트랜지스터와 상기 제 12 트랜지스터의 공통 노드에 공급하는 제 13 트랜지스터;
상기 제 1 고전위 게이트 전압 라인과 상기 Q 노드 사이에 직렬로 연결되는 제 14 트랜지스터와 제 15 트랜지스터; 및
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 16 트랜지스터와 제 17 트랜지스터를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 Q 노드 제어부는
상기 제 1 고전위 게이트 전압을 전달하는 제 1 고전위 게이트 전압 라인과 상기 Q 노드 사이에 직렬로 연결되는 제 21 트랜지스터와 제 22 트랜지스터;
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 23 트랜지스터와 제 24 트랜지스터;
상기 제 21 트랜지스터 및 상기 제 22 트랜지스터의 공통 노드와, 상기 제 3 고전위 게이트 전압을 전달하는 제 3 고전위 게이트 전압 라인 사이에 직렬로 연결되는 제 25 트랜지스터와 제 26 트랜지스터; 및
상기 제 1 고전위 게이트 전압 라인과 상기 QH 노드 사이에 직렬로 연결되며, 상기 Q 노드의 전압에 의해 동작이 제어되는 제 27 트랜지스터와 제 28 트랜지스터를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 Q 노드 안정화부는
상기 Q 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되며, 상기 QB 노드에 의해 동작이 제어되는 제 31 트랜지스터와 제 32 트랜지스터를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 인버터부는
상기 제 2 고전위 게이트 전압을 전달하는 제 2 고전위 게이트 전압 라인과 상기 제 2 저전위 게이트 전압을 전달하는 제 2 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 42 트랜지스터, 제 43 트랜지스터, 제 44 트랜지스터;
상기 제 2 고전위 게이트 전압 라인과 상기 QB 노드 사이에 병렬로 연결되는 제 41 트랜지스터, 제 46 트랜지스터, 제 47 트랜지스터; 및
상기 QB 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 45 트랜지스터를 포함하는 디스플레이 장치.
제 14 항에 있어서,
상기 제 41 트랜지스터는
상기 제 43 트랜지스터와 상기 제 44 트랜지스터의 공통 노드 전압에 의해서 동작이 제어되고,
상기 제 46 트랜지스터는
상기 후단 캐리 신호에 의해서 동작이 제어되며,
상기 제 47 트랜지스터는
상기 패널 온 신호에 의해서 동작이 제어되는 디스플레이 장치.
제 10 항에 있어서,
상기 QB 노드 안정화부는
상기 QB 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 51 트랜지스터; 및
상기 QB 노드와 상기 제 3 저전위 게이트 전압 라인 사이에 직렬로 연결되는 제 52 트랜지스터와 제 53 트랜지스터를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 캐리 신호 출력부는
상기 캐리 클럭을 전달하는 클럭 라인과 제 1 출력 노드 사이에 연결되는 제 61 트랜지스터; 및
상기 제 1 출력 노드와 상기 제 3 저전위 게이트 전압을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결되는 제 62 트랜지스터를 포함하는 디스플레이 장치.
제 10 항에 있어서,
상기 스캔 신호 출력부는
스캔 클럭을 전달하는 클럭 라인과 제 2 출력 노드 내지 제 5 출력 노드 사이에 각각 연결되는 제 71 트랜지스터, 제 73 트랜지스터, 제 75 트랜지스터, 제 77 트랜지스터; 및
상기 QB 노드의 전압에 응답하여, 상기 제 1 저전위 게이트 전압을 기초로 상기 제 2 출력 노드 내지 상기 제 5 출력 노드를 통해서 스캔 신호를 각각 출력하는 제 72 트랜지스터, 제 74 트랜지스터, 제 76 트랜지스터, 제 78 트랜지스터를 포함하는 디스플레이 장치.