KR20240078602A - power system - Google Patents
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Abstract
전력 시스템은 전원으로부터 배전 버스를 통해 부하로 전력을 제공하고, 전원의 출력 단자와 배전 버스 사이에 결합되는 스위칭 소자들의 네트워크와 병렬로 결합되는 DC-DC 컨버터를 포함한다. 제어기는 전원이 배전 버스를 통해 부하에 전력을 공급할 수 있도록, DC-DC 컨버터 및 스위칭 소자들 각각을 선택적으로 활성화하거나 비활성화하도록 구성된다. 스위칭 소자들은 트랜지스터들일 수 있고, 다이오드들이 트랜지스터들의 기생 바디 다이오드들일 수 있다. 전원은 충전식 배터리와 같은 배터리일 수 있다. 배터리로부터의 출력 전압 레벨은 DC-DC 컨버터 및 다수의 활성 또는 비활성 트랜지스터들의 작동의 함수로서 제어기에 의해 조절될 수 있다.The power system provides power from a power source to a load through a distribution bus and includes a DC-DC converter coupled in parallel with a network of switching elements coupled between the output terminal of the power source and the distribution bus. The controller is configured to selectively activate or deactivate each of the DC-DC converters and switching elements so that the power source can power the load through the distribution bus. The switching elements may be transistors, and the diodes may be parasitic body diodes of the transistors. The power source may be a battery such as a rechargeable battery. The output voltage level from the battery can be adjusted by the controller as a function of the operation of the DC-DC converter and a number of active or inactive transistors.
Description
본 출원은 2017년 12월 22일자로 출원된 국제 출원 번호 제PCT/US2017/068301호의 국내 단계 출원인 2020년 4월 30일자로 출원된 미국 특허 출원 제16/760,762호의 일부 계속 출원이며, 이들 둘 모두는 본 명세서에 참고로 포함된다.This application is a continuation-in-part of U.S. Patent Application No. 16/760,762, filed April 30, 2020, which is a national phase application of International Application No. PCT/US2017/068301, filed December 22, 2017, both of which are is incorporated herein by reference.
본 개시내용은 일반적으로 전원 공급 기술에 관한 것으로, 특히 배전 버스에 연결될 때 배터리 셀(battery cell)들을 모니터링하고 상기 셀들의 방전을 제어하기 위한 시스템에 관한 것이다.This disclosure relates generally to power supply technology, and in particular to a system for monitoring battery cells and controlling their discharge when connected to a power distribution bus.
본 섹션은 본 개시내용의 예시적인 실시예들과 관련될 수 있는 방면의 다양한 양태들을 소개하는 것을 목적으로 한다. 이러한 논의는 본 개시내용의 특정 양태들에 대한 더 나은 이해를 촉진하기 위한 틀을 제공하는 데 도움이 될 것으로 생각된다. 따라서, 본 섹션은 이러한 관점에서 읽어야 하며, 반드시 종래 기술을 인정하는 것이 아니라는 점을 이해해야 한다.This section aims to introduce various aspects that may be relevant to example embodiments of the present disclosure. It is believed that this discussion will be helpful in providing a framework to facilitate a better understanding of certain aspects of the disclosure. Accordingly, this section should be read in this light and with the understanding that it is not necessarily an admission of prior art.
현대의 정보 기술 및 전기통신 시스템들에는 광범위한 배전 버스 전압들에서 작동하는 배전 버스들이 포함된다. 예를 들어, 컴퓨터 서버들은 통상적으로 메모리, 프로세서, 스토리지, 냉각 팬들 및 I/O와 같은 내부 서브시스템들(배전 버스가 공급 전압을 제공하는 이러한 내부 서브시스템들은 본 명세서에서는 "부하 회로" 또는 간단히 "부하"라고 함)에 12 볼트("V")를 배전한다. 유선 전기통신 시스템들은 일반적으로 48 V 배전 버스 전압 레벨을 사용하고, 무선 전기통신 및 셀 사이트 시스템들은 종종 24 V를 내부 배전 버스 전압 레벨로 사용한다. 배전 버스 전압 레벨들은 다르지만, 전술한 모든 시스템들은 정상 작동 시 이들 배전 버스들이 수십 또는 심지어 수백 암페어("A")의 전류를 전달할 수 있고, 일반적으로 이 버스 상에서의 최대 전압 변동이 원하는 공칭 값보다 높거나 낮은 고정값으로 제한됨을 보장하도록 이들 버스들 상의 전압을 조절해야 한다는 요구 사항들을 갖는 몇 가지 공통된 특성들을 공유한다. 조절된 배전 버스에는 공칭값에 지정된 전압 허용 오차가 적용될 것이다. 예를 들어, 허용 오차가 ±10 %인 12 V 배전 버스는 최대 레벨 13.2 V로부터 최소 레벨 10.8 V까지의 작동 범위를 가질 것이다.Modern information technology and telecommunication systems include distribution buses that operate over a wide range of distribution bus voltages. For example, computer servers typically have internal subsystems such as memory, processors, storage, cooling fans, and I/O (for which a power distribution bus provides supply voltage). These internal subsystems are referred to herein as "load circuits" or simply It distributes 12 volts (“V”) to the load (referred to as the “load”). Wired telecommunication systems typically use a 48 V distribution bus voltage level, and wireless telecommunication and cell site systems often use 24 V as their internal distribution bus voltage level. Although distribution bus voltage levels vary, all of the above-described systems allow these distribution buses to carry tens or even hundreds of amperes ("A") of current during normal operation, and typically the maximum voltage fluctuation on these buses is greater than the desired nominal value. They share some common characteristics with the requirement to regulate the voltage on these buses to ensure they are limited to a fixed high or low value. Voltage tolerances specified in the nominal values will apply to regulated distribution buses. For example, a 12 V distribution bus with a tolerance of ±10% will have an operating range from a maximum level of 13.2 V to a minimum level of 10.8 V.
지난 10년 내, 짧은 시간 동안 매우 높은 전류를 전달하도록 최적화된 배터리 시스템들이 개발되었다. 배터리 시스템들은 전형적으로 하나 이상의 배터리 셀들을 포함한다(본 명세서에서, "배터리" 및 "셀"이라는 용어는 서로 바꿔서 사용할 수 있음). 이들은 크기가 작기 때문에, 일부 장비 유형들에서는 AC 주 전원의 정전 시 장비의 단기 전기 백업 역할을 하는 기존의 무정전 전원 공급 장치("UPS")를 대체하기 위한 목적으로 선호되고 있다. 이들 고전력 배터리 시스템들은 매우 높은 방전 전류를 전달할 수 있다는 점에서 유일무이하지만, 충전 전류를 느린 속도로만 받아들일 수 있다는 단점이 있다. 방전 전류 대 충전 전류에 대한 이러한 비율은 현재의 상용 기술을 사용할 경우, 30:1 또는 심지어 40:1까지 높아질 수 있다.Within the past decade, battery systems optimized to deliver very high currents for short periods of time have been developed. Battery systems typically include one or more battery cells (in this specification, the terms “battery” and “cell” are used interchangeably). Because of their small size, they are preferred for some types of equipment to replace traditional uninterruptible power supplies ("UPS"), which serve as short-term electrical backup for equipment in the event of an AC mains power outage. These high-power battery systems are unique in that they can deliver very high discharge currents, but the disadvantage is that they can only accept charge current at a slow rate. This ratio of discharge current to charge current can be as high as 30:1 or even 40:1 using current commercial technologies.
오늘날 단기 백업 적용예들에 사용되는 고전력 배터리 시스템들은 전형적으로 고에너지를 처리할 수 있는 DC-DC 컨버터들(예를 들어, 출력 DC-DC 컨버터) 형태의 출력 레귤레이터들을 사용하여, 배터리 시스템의 출력 전압을 배전 버스 전압에 정합시키고 배전 버스로부터 배터리들로 전류가 역류하는 것을 방지하는데, 이러한 역류는 안전하지 않은 충전 전류를 초래하고 안전 위험을 초래할 수 있다. 오늘날의 많은 시스템들에서, 충전 전류는 방전 전류와는 별도의 경로를 통해 제공되며, 별도의 저전력 충전 DC-DC 컨버터에 의해 제공될 수 있다. 따라서, 이러한 개선된 방식을 통해 배터리 시스템을 배전 버스에 직접 연결하면서 이러한 고전력 출력 DC-DC 컨버터를 제거하거나 더 높은 전기 효율 및 더 낮은 비용을 처리하는 다른 방식으로 대체할 수 있다면 비용 절감 및 전기 효율 향상의 기회가 있다.High-power battery systems used in short-term backup applications today typically use output regulators in the form of DC-DC converters (e.g., output DC-DC converters) that can handle high energy output of the battery system. Matches the voltage to the distribution bus voltage and prevents reverse flow of current from the distribution bus into the batteries, which can result in unsafe charging current and pose a safety hazard. In many of today's systems, the charging current is provided through a separate path from the discharging current, and may be provided by a separate low-power charging DC-DC converter. Therefore, if these improved approaches can eliminate these high power output DC-DC converters while connecting the battery system directly to the distribution bus or replace them with other methods that handle higher electrical efficiency and lower cost, it will save money and improve electrical efficiency. There is an opportunity for improvement.
오늘날 배터리 시스템들을 전기 버스들에 직접 연결하는 종래 기술이 존재하며, 거의 모든 버스들은 충전 및 방전 전류의 온/오프 제어를 위한 스위치형 소자들(본 명세서에서는 간단히 "스위치들"이라고도 함) 역할을 하는 하이-사이드 또는 로우-사이드 금속 산화물 반도체 전계 효과 트랜지스터("MOSFET") 쌍들을 사용한다. MOSFET들은 제조 공정의 특성상 심지어 MOSFET이 스위치 오프된 경우에도 MOSFET을 통해 일 방향으로 전류가 흐르도록 하는 다이오드(즉, 기생 바디 다이오드)를 포함하기 때문에, 이들 적용예들에서 통상적으로 사용된다. 이러한 바디 다이오드는 많은 적용예들에서 문제를 나타내지만, 실제로 본 개시내용의 실시예들에서는 이점으로 활용된다.Today, prior art exists to connect battery systems directly to electrical buses, almost all of which serve as switch-type elements (referred to herein simply as “switches”) for on/off control of charge and discharge currents. It uses pairs of high-side or low-side metal oxide semiconductor field effect transistors (“MOSFETs”) that MOSFETs are commonly used in these applications because, due to the nature of the manufacturing process, they include a diode (i.e., parasitic body diode) that allows current to flow in one direction through the MOSFET even when the MOSFET is switched off. Although such body diodes present problems in many applications, they are actually utilized to advantage in embodiments of the present disclosure.
오늘날 많은 배터리 시스템들은 백-투-백(back-to-back) 방식으로 위치한 2 개의 스위치들을 사용하며, 스위치들 각각에는 각각의 스위치와 병렬인 기생 바디 다이오드나 스위치에 걸쳐 외부 다이오드가 포함된다. 정방향 다이오드(배터리로부터 부하를 향함)를 갖는 스위치는 "충전" 스위치(OFF 상태에서는 모든 충전 전류를 차단함)로 간주되며, 다른 스위치는 "방전" 스위치(OFF 상태에서는 모든 방전 전류를 차단함)로 간주된다. 이 방식은 다음 조건들이 충족되는 저전력 배전 버스들에 적용된다: (1) 버스의 총 전류 용량(버스에서 이용 가능하거나 버스에 결합된 부하에 의해 소비됨)이 배터리의 안전 충전 또는 방전 전류를 초과하지 않을 것, (2) 배전 버스 전압은 배터리가 방전된 후 완전히 충전될 수 있도록 필요할 때 충분히 높게 올릴 수 있도록 제어 가능할 것, 및 (3) 부하 회로의 허용 작동 전압은 배터리가 완전히 방전되었을 때(즉, 0 % 충전 상태)의 최소 배터리 단자 전압 및 배터리가 완전히 충전되었을 때(즉, 100 % 충전 상태)의 최대 배터리 단자 전압 사이에 있거나 이들을 포함할 것. 그러나 배전 버스에 결합된 부하 회로들에 의해 요구되는 전압 허용 오차가 배전 버스에 공급되는 전압이 배터리의 완전 충전 전압 미만으로 유지되어야 하는 엄격한 조정이 필요한 경우에는 이 접근법을 사용하는 것이 실용적이지 않으며; 버스로부터 통상적으로 이용 가능한 전류가 배터리의 안전한 충전 전류 레벨을 초과할 때도 사용할 수 없다.Many battery systems today use two switches placed in a back-to-back fashion, each of which contains a parasitic body diode in parallel with each switch or an external diode across the switch. The switch with the forward diode (facing the load from the battery) is considered a "charge" switch (in the OFF state it blocks all charging current), while the other switches are considered "discharge" switches (in the OFF state they block all discharging current). It is considered. This method applies to low-power distribution buses where the following conditions are met: (1) the total current capacity of the bus (available on the bus or consumed by loads coupled to the bus) exceeds the safe charge or discharge current of the battery; (2) the distribution bus voltage must be controllable so that it can be raised sufficiently high when needed to allow the battery to be fully charged after it is discharged, and (3) the allowable operating voltage of the load circuit must be such that the battery is fully discharged ( Between or including the minimum battery terminal voltage when the battery is fully charged (i.e., 0% state of charge) and the maximum battery terminal voltage when the battery is fully charged (i.e., 100% state of charge). However, it is not practical to use this approach if the voltage tolerance required by the load circuits coupled to the distribution bus requires tight regulation such that the voltage supplied to the distribution bus is kept below the full charge voltage of the battery; They also cannot be used when the current normally available from the bus exceeds the battery's safe charging current level.
단일 또는 다중 셀 배터리 시스템들을 배전 버스들에 직접 연결하는 업계 표준은 휴대폰들 뿐만 아니라 노트북 및 태블릿 컴퓨터들을 위해 구현되는 것과 같은 저전력 시스템들에서 볼 수 있다. 이들 디바이스들은 충전 및 방전 제어를 위해 전술한 단일 트랜지스터 스위치들의 "백-투-백" 구성을 사용한다. 도 2는 스위치들의 "하이-사이드" 구성을 예시하며, 여기서 스위치들(Q1 및 Q2)(예를 들어, MOSFET들)은 스위치들이 배터리의 고전압 측(+ 측)에 연결되도록 배열된다. 스위치들(Q1 및 Q2)은 2 개의 스위치들 중 어느 스위치가 스위치 온되어 있는지에 따라 배터리를 충전 및 방전할 수 있도록 연결된다. 제어기는 스위치들 각각에 결합되어 스위치들 중 어떤 스위치가 어떤 조건들에서 얼마의 기간 동안 스위치 온되는지를 제어한다. 따라서 제어기에 의해 충전 및 방전 제어가 수행된다. 제어기는 배터리 건전 상태, 충전 레벨, 순간 용량, 전압, 전류, 온도 또는 설계자가 선택할 수 있는 임의의 다른 매개 변수들에 기초하여 충전 또는 방전을 허용하거나 허용하지 않을 수 있다. 스위치들, 이들의 기생 바디 다이오드들 및 제어기의 조합은 충전 제어(배전 버스로부터 배터리로의 충전 흐름 금지), 방전 제어(배터리로부터 배전 버스로의 충전 흐름 금지) 또는 배터리 단자들을 배전 버스로부터 완전히 전기적으로 격리(isolation)(어느 방향으로든 충전 흐름 금지)할 수 있다.The industry standard for connecting single or multi-cell battery systems directly to power distribution buses is found in low-power systems such as those implemented for laptop and tablet computers as well as cell phones. These devices use the “back-to-back” configuration of single transistor switches described above for charge and discharge control. Figure 2 illustrates a “high-side” configuration of switches, where switches Q 1 and Q 2 (eg, MOSFETs) are arranged such that the switches are connected to the high voltage side (+ side) of the battery. Switches Q 1 and Q 2 are connected to charge and discharge the battery depending on which of the two switches is switched on. A controller is coupled to each of the switches and controls which of the switches is switched on under what conditions and for how long. Therefore, charging and discharging control is performed by the controller. The controller may allow or disallow charging or discharging based on battery health, charge level, instantaneous capacity, voltage, current, temperature, or any other parameters that the designer may select. The combination of switches, their parasitic body diodes, and a controller can be used to control charge (inhibit the flow of charge from the distribution bus to the battery), control discharge (inhibit the flow of charge from the battery to the distribution bus), or disconnect the battery terminals completely electrically from the distribution bus. Isolation (prohibiting charge flow in any direction) can be achieved.
이러한 이중 스위치 제어 방식은 허용 충전 전류, 방전 전류 및 이용 가능한 버스 전류들이 크기가 비슷하거나, 허용 충전 전류가 이용 가능한 버스 전류보다 상당히 높은 많은 배터리 적용예들에서 작동한다. 랩탑 컴퓨터 배터리들은 충전 속도가 방전 속도와 대략적으로 같은, 예를 들어 1 C(즉, 공칭 배터리 용량인 C의 1 배) 근처인 전형적인 설계 포인트를 갖는다. 휴대폰 배터리들은 더 높은 충전 속도(예를 들어, 최대 4 C)를 갖도록 설계할 수 있지만, 전형적으로 방전 속도는 매우 낮다. 이를 통해 휴대폰들을 빠르게 충전하는 동시에 한 번의 충전으로 긴 작동 수명을 유지할 수 있다. 이들 낮은 충전 및 방전 속도들에서, 스위치들의 기생 바디 다이오드들은 온도 상승 및 전력 손실을 최소화하면서 필요한 충전 및 방전 전류들을 이동시킬 수 있는 적절한 열 및 전력 기능들을 갖추고 있다.This dual switch control scheme works in many battery applications where the allowable charge current, discharge current and available bus current are of similar magnitude, or where the allowable charge current is significantly higher than the available bus current. Laptop computer batteries have a typical design point where the charge rate is approximately equal to the discharge rate, for example near 1 C (i.e., one times the nominal battery capacity, C). Cell phone batteries can be designed to have higher charge rates (e.g. up to 4 C), but typically have very low discharge rates. This allows phones to charge quickly while maintaining a long operating life from a single charge. At these low charge and discharge rates, the switches' parasitic body diodes have adequate thermal and power capabilities to carry the necessary charge and discharge currents while minimizing temperature rise and power loss.
그러나 허용 방전 속도가 허용 충전 속도를 훨씬 초과하는 배터리 충전-방전 비대칭을 가진 시스템들의 실제 사례들이 점점 더 많아지고 있다. 예를 들어, 전기 백업 기능을 제공하는 배터리들은 통상적으로 충전 시간이 60 내지 90 분이고, 방전 시간이 빠르면 60 내지 90 초 내에 배터리가 완전히 소모될 수 있도록 설계된다. 정상 충전과 정상 방전 전류들 사이의 이러한 매우 큰 차이(즉, 큰 충전-방전 전류 비대칭)는 도 2의 이중 스위치 제어 방식을 비실용적으로 만든다. 구체적으로, 충전 제어 스위치(Charge Control Switch)(Q1)에 나타나는 바디 다이오드는 전압 강하 및 전력 손실이 시스템 작동에 악영향을 미치기 때문에 이러한 방식을 사용할 경우 볼 수 있는 방전 전류를 전달하기에 전혀 적합하지 않다. 또한, 리튬 이온 배터리를 에너지 저장 디바이스로서 갖는 엄격하게 조절된 +12 V 배전 버스의 예에서는, 이러한 적용예에 대해 선택된 배터리는 가능한 한 +12 V에 가까워야 한다(예를 들어, 셀당 4.0 V로 충전된 3 개 또는 4 개의 직렬 연결된 셀들). 당업자가 알 수 있는 바와 같이, 불량한 순방향 전압 특성들을 처리하는 격리 다이오드(예를 들어, 기존 MOSFET들의 기생 바디 다이오드들에서 일반적으로 볼 수 있음)를 통해 +12 V 소스로부터 이 배터리를 완전히 충전하는 것은 불가능할 것이다.However, there are more and more real-world examples of systems with battery charge-discharge asymmetry where the allowable discharge rate far exceeds the allowable charge rate. For example, batteries that provide electrical backup are typically designed to have a charging time of 60 to 90 minutes and a rapid discharge time that can completely deplete the battery in as little as 60 to 90 seconds. This very large difference between normal charge and normal discharge currents (i.e., large charge-discharge current asymmetry) makes the dual switch control scheme of Figure 2 impractical. Specifically, the body diode that appears in the Charge Control Switch (Q 1 ) is not at all suitable for delivering the discharge current seen using this approach, as the voltage drop and power loss adversely affect system operation. not. Additionally, in the example of a tightly regulated +12 V distribution bus with lithium-ion batteries as energy storage devices, the batteries selected for this application should be as close to +12 V as possible (e.g., 4.0 V per cell). 3 or 4 charged cells connected in series). As will be appreciated by those skilled in the art, it is difficult to fully charge this battery from a +12 V source via an isolation diode (e.g., commonly found in the parasitic body diodes of conventional MOSFETs) that handles the poor forward voltage characteristics. It would be impossible.
전술한 격리 스위치들 외에도, 조절 시스템들은 배터리 전압을 하나의 전압 레벨로부터 다른 전압 레벨로 변환하여 전력 버스에 안전하게 연결할 때 전기 출력을 제어하도록 설계되었다. 예를 들어, 선형 레귤레이터를 사용하여 특정값 또는 설정값에서 균일한 전압 출력을 제공할 수 있다. 도 3을 참조하면, 직렬 패스 소자(예를 들어, 다이오드가 병렬인 트랜지스터)를 구동하는 연산 증폭기("OPAMP")를 포함하는 피드백 회로가 예시된다. 이러한 조절 시스템들에서, 도 3의 회로는 본질적으로 도 2의 방전 제어 스위치(Q2)를 대체하여, 직렬 패스 소자 전반에 걸친 최소 전압 강하가 선형 레귤레이터로의 입력과, 부하 회로의 지정된 작동 전압 임계값(예를 들어, 최소 허용 가능한 작동 전압 레벨) 내로 부하 단자의 전압을 낮추기에 충분한 출력 사이(즉, 배터리 단자와 부하 단자 사이)에서 전압 강하를 생성하는 크로스오버 지점까지 부하에서의 조절된 전압 출력을 제공한다.In addition to the isolation switches described above, regulation systems are designed to convert the battery voltage from one voltage level to another and control the electrical output when safely connected to the power bus. For example, a linear regulator can be used to provide a uniform voltage output at a specific value or set point. Referring to Figure 3, a feedback circuit is illustrated that includes an operational amplifier (“OPAMP”) driving a series pass element (e.g., a transistor with a diode in parallel). In these regulation systems, the circuit of Figure 3 essentially replaces the discharge control switch (Q 2 ) of Figure 2 so that the minimum voltage drop across the series pass element is such that the input to the linear regulator and the specified operating voltage of the load circuit. regulated voltage at the load to the point of crossover, which produces a voltage drop across the output (i.e., between the battery terminals and the load terminals) sufficient to reduce the voltage at the load terminals to within a threshold (i.e., minimum acceptable operating voltage level). Provides voltage output.
이러한 선형 레귤레이터는 저전력 디바이스들용으로 구현될 때 만족스럽게 작동할 수 있다. 그러나 전력 레벨이 높아짐에 따라 많은 결함들이 발생한다. 첫 번째는 직렬 패스 소자가 선형 모드에서 작동하여 입력 전압과 출력 전압 사이의 전압 차이가 직렬 패스 소자에 부과되므로 전류가 높은 경우에는 매우 높은 전력 손실과 V*I 기반 발열이 발생한다는 것이다. 이렇게 발생된 열은 환경으로 전달되거나 그렇지 않으면 디바이스로부터 제거되어야 하며, 그렇지 않으면 이 열이 직렬 패스 소자 패키지 내부에 집중되어 심지어 고전력 트랜지스터들도 빠르게 과열되어 고장날 수 있다. 이러한 전력 손실로부터 발생되는 열을 처리할 수 있는 패키지에는 직접 장착형 히트싱크와 디바이스 냉각을 위한 상당한 공기 흐름이 있는 매우 큰 물리적 패키지가 필요하다. 대부분의 고전력 배터리 시스템들은 물리적 공간 제한들과 제조상의 제약들이 있어 이러한 유형의 트랜지스터 패키징의 사용을 권장하지 않는다. 또한, 인쇄 회로 기판("PCB") 접점을 통해 충분한 열을 발산할 수 있는 표면 장착 트랜지스터("SMT")를 실용적으로 찾기는 어렵다.These linear regulators can perform satisfactorily when implemented for low-power devices. However, as power levels increase, many defects occur. The first is that the series pass device operates in linear mode, which imposes a voltage difference between the input and output voltages on the series pass device, resulting in very high power losses and V*I-based heating at high currents. This generated heat must be transferred to the environment or otherwise removed from the device, or it can concentrate inside the series pass device package, causing even high-power transistors to quickly overheat and fail. Packages that can handle the heat generated from these power losses require very large physical packages with direct-mount heatsinks and significant airflow to cool the device. Most high-power battery systems have physical space limitations and manufacturing constraints that discourage the use of this type of transistor packaging. Additionally, it is difficult to find practical surface mount transistors ("SMT") that can dissipate sufficient heat through their printed circuit board ("PCB") contacts.
스위칭 레귤레이터들은 이들의 작동 모드로 인해 전기 효율이 훨씬 더 높을 수 있기 때문에, 배터리 전압을 고정된 버스 전압으로 변환하는 데에도 사용된다. 일반적으로, 스텝 다운 또는 "벅" 컨버터는 작동을 위해 출력 전압보다 높은 입력 전압이 필요하며, 입력 전압 이상의 출력 전압을 생성할 수 없다. 벅 컨버터의 전형적인 입력-출력 전압 관계는 도 4에 도시된다. 이를 위해서는, 컨버터로의 입력 전압을 높은 효율과 관리 가능한 스위칭 듀티 사이클을 달성하는 데 필요한 요구 레벨로 끌어 올리려면 직렬 셀 수가 더 많은 직렬 연결된 배터리 스택이 필요하다. 그러나, 이러한 높은 셀들의 수는 비용, 회로 복잡성, 전체 회로 패키징 부피 및 배터리 관리 시스템("BMS") 구성요소 수 및 복잡성을 증가시킬 수 있다. 하나의 대안이 도 5에 도시되어 있으며, 여기서 DC-DC 컨버터는 입력 전압이 정출력 전압보다 낮거나 같거나 높은지 여부에 관계없이 일정한 출력 전압을 생성할 수 있는 "벅-부스트" 컨버터로서 실현되며, 이때 입력 전압이 너무 낮게 강하하면 입력 전류와 같은 컨버터 작동 매개 변수들이 너무 커져 안전한 작동을 계속할 수 없을 수 있다는 점을 인식해야 한다. 이러한 이유로, 대부분의 벅-부스트 컨버터들에는 컨버터의 손상을 방지하기 위한 입력 저전압 보호 제한 또는 "UV 셧다운" 제한이 포함되어 있다. 벅-부스트 컨버터들을 사용하면 벅 컨버터를 사용할 때보다 직렬 셀 수를 줄일 수 있지만, 벅-부스트 컨버터를 위한 제어 회로의 중심을 이루는 집적 회로는 찾기가 더 어렵고 일반적으로 벅 컨버터들의 제어 집적 회로들("IC들")보다 더 비싸다. 벅-부스트 컨버터의 전형적인 입력-출력 전압 관계가 도 5에 도시된다. 현재 최첨단 구성―선형, 스위칭 벅 또는 스위칭 벅-부스트―에서 어떤 DC-DC 구성을 사용하든 관계없이, DC-DC 컨버터는 배터리 시스템의 최대 출력 전력을 처리하도록 전기적으로 그리고 또한 열적으로 설계되어야 한다는 것에 유의해야 한다. 예를 들어, 출력 전력 정격이 1500 와트인 배터리 시스템에는 배터리가 전달할 수 있는 최대 1500 와트를 처리하도록 설계된 DC-DC 컨버터가 필요하다. 그 결과 배터리와 부하 회로들 사이에 결합되어야 하는 크고 값비싼 DC-DC 컨버터들이 필요하게 된다. 이는 배터리 (+) 단자와 출력 전압 단자(Vo) 사이에 위치한 DC-DC 컨버터를 도시하는 도 6에 묘사되어 있다. 배터리로부터 출력 전압 단자(Vo)로 전달되는 모든 전력은 DC-DC 컨버터를 통해 처리되어야 하므로, DC-DC 컨버터는 전달될 것으로 예상되는 최대 전력을 안전하게 처리하도록 크기 설정되어야 한다.Switching regulators are also used to convert battery voltage to a fixed bus voltage because their mode of operation can result in much higher electrical efficiency. Typically, step-down or "buck" converters require an input voltage higher than the output voltage to operate and cannot produce an output voltage higher than the input voltage. A typical input-output voltage relationship of a buck converter is shown in Figure 4. This requires a series-connected battery stack with a larger number of series cells to raise the input voltage to the converter to the required levels needed to achieve high efficiency and manageable switching duty cycles. However, this high number of cells can increase cost, circuit complexity, overall circuit packaging volume, and battery management system (“BMS”) component count and complexity. One alternative is shown in Figure 5, where the DC-DC converter is realized as a "buck-boost" converter capable of producing a constant output voltage regardless of whether the input voltage is below, equal to, or above the constant output voltage. , it must be recognized that if the input voltage drops too low, converter operating parameters, such as input current, may become too large to continue safe operation. For this reason, most buck-boost converters include input undervoltage protection limits, or "UV shutdown" limits, to prevent damage to the converter. Although buck-boost converters allow for fewer series cells than when using buck converters, the integrated circuits that form the core of the control circuitry for buck-boost converters are more difficult to find and are typically the control integrated circuits of buck converters ( "ICs") are more expensive. A typical input-output voltage relationship of a buck-boost converter is shown in Figure 5. Regardless of which DC-DC configuration is used in the current state-of-the-art configuration—linear, switching buck, or switching buck-boost—the DC-DC converter must be designed electrically and also thermally to handle the maximum output power of the battery system. Be careful. For example, a battery system rated at 1500 watts of output power will require a DC-DC converter designed to handle the maximum 1500 watts the battery can deliver. This results in the need for large and expensive DC-DC converters that must be coupled between the battery and load circuits. This is depicted in Figure 6, which shows a DC-DC converter located between the battery (+) terminal and the output voltage terminal (V o ). Since all power delivered from the battery to the output voltage terminal (V o ) must be processed through a DC-DC converter, the DC-DC converter must be sized to safely handle the maximum power expected to be delivered.
도 1은 본 개시내용의 실시예들에 따라 구성된 회로 블록도를 예시한다.
도 2는 전원장치 및 부하에 결합된 배터리용 충전 및 방전 제어 시스템의 종래 기술의 예를 나타내는 시스템을 예시한다.
도 3은 부하에 연결된 배터리의 출력을 조절하기 위한 선형 레귤레이터 DC-DC 컨버터의 종래 기술의 구현예를 예시한다.
도 4는 본 개시내용의 실시예들에서의 사용에 적합한 스텝 다운(벅) 컨버터의 입력 전압 대 출력 전압 특성을 예시한다.
도 5는 본 개시내용의 실시예들에서의 사용에 적합한 스텝 업/스텝 다운(벅-부스트) 컨버터의 입력 전압 대 출력 전압 특성을 예시한다.
도 6은 조절된 출력 전압을 부하에 제공하기 위해 배터리 및 제어기와 결합한 DC-DC 컨버터를 사용하기 위한 종래 기술의 시스템을 예시한다.
도 7은 미국 공개 특허 출원 제2020/0350779호에 개시된 시스템의 회로 블록도를 예시한다.
도 8은 4 개의 셀들이 직렬로 연결되고, 셀들은 리튬 망간 코발트 화학물질로 구성된 예시적인 리튬 이온 충전식 배터리의 서로 다른 가능한 부하 전류들에서의 전압 곡선들 대 충전 상태("SOC") 군의 도표를 예시한다.
도 9는 미국 공개 특허 출원 제2020/0350779호에 개시된 시스템에서 이용 가능한 이진 시퀀싱 방식을 사용한 제어 단계들의 비제한적 표현을 예시한다.
도 10은 4 개의 셀들이 직렬로 연결되고 셀들이 리튬 철 인산염("LFP") 화학 물질로 구성된 예시적인 리튬 이온 충전식 배터리의 서로 다른 가능한 부하 전류들에서의 전압 곡선들 대 충전 상태("SOC") 군의 도표를 예시한다.
도 11은 본 개시내용의 실시예들에서 사용하기에 적합한 DC-DC 컨버터의 출력 전류 제한 특성을 예시한다.
도 12는 본 개시내용의 실시예들에 따른 시스템의 제어를 위한 지정된 부하 전압 허용 오차 범위 및 다양한 제어 임계값들 및 설정값들을 예시한다.
도 13은 본 개시내용의 실시예들에 따라 구성된 도 1에 도시된 시스템의 단순화된 블록도를 예시한다.
도 14는 시스템 상태 결정 기능들을 구현하고, 제어 소자들에 신호들을 입력하며, 제어 소자들의 신호들을 출력하는 본 개시내용의 실시예들에서 사용되는 제어 소자들의 비제한적 예에 대한 블록도를 예시한다.
도 15는 본 개시내용의 실시예들에 따른 상태 결정 기능들을 구현하는 전자 회로의 비제한적 예에 대한 단순화된 개략도를 예시한다.
도 16a, 도 16b 및 도 16c는 입력 신호의 상이한 상태들에 기초하여 제어 소자들로부터의 출력 신호 레벨들을 도시하는 본 개시내용의 실시예들에서 사용되는 상태 결정 소자들의 비제한적 예에서 구현된 일련의 진리표들 및 제어 작동을 작동시킬 출력 신호 레벨들의 조합을 정의하는 진리표를 예시한다.
도 17a, 도 17b 및 도 17c는 도 1에 예시된 FET/저항기 쌍들의 네트워크의 총 임피던스의 단계적 증가 또는 감소를 초래하는 몇몇 비제한적인 온/오프 제어들의 시퀀스들을 보여주는 일련의 표들을 예시한다.
도 18은 본 개시내용의 실시예들에 따라 구성된 공정의 흐름도를 예시한다.
도 19 내지 도 20은 도 1에 예시된 시스템의 출력 노드(Vo)에서의 전압의 순간 레벨, 출력 노드(Vo)에서의 전압의 기울기(상승 또는 하강) 및 시스템의 작동 동안 발생될 수 있는 다양한 예시적 상황들에 대한 제어 신호들의 결과적인 순간 상태를 도시하는 시간 영역 분석을 예시한다.1 illustrates a circuit block diagram constructed in accordance with embodiments of the present disclosure.
2 illustrates a system representing a prior art example of a charge and discharge control system for a battery coupled to a power supply and load.
Figure 3 illustrates a prior art implementation of a linear regulator DC-DC converter for regulating the output of a battery connected to a load.
4 illustrates the input voltage to output voltage characteristics of a step-down (buck) converter suitable for use in embodiments of the present disclosure.
5 illustrates input voltage to output voltage characteristics of a step-up/step-down (buck-boost) converter suitable for use in embodiments of the present disclosure.
6 illustrates a prior art system for using a DC-DC converter in combination with a battery and controller to provide a regulated output voltage to a load.
7 illustrates a circuit block diagram of the system disclosed in US Published Patent Application No. 2020/0350779.
8 is a plot of state of charge (“SOC”) versus voltage curves at different possible load currents for an exemplary lithium-ion rechargeable battery with four cells connected in series, the cells comprised of lithium manganese cobalt chemistry. exemplifies.
9 illustrates a non-limiting representation of control steps using the binary sequencing approach available in the system disclosed in US Published Patent Application No. 2020/0350779.
10 shows voltage curves versus state of charge (“SOC”) at different possible load currents for an exemplary lithium-ion rechargeable battery with four cells connected in series and the cells comprised of lithium iron phosphate (“LFP”) chemistry. ) Illustrate the group diagram.
11 illustrates the output current limiting characteristics of a DC-DC converter suitable for use in embodiments of the present disclosure.
12 illustrates a specified load voltage tolerance range and various control thresholds and settings for control of a system according to embodiments of the present disclosure.
FIG. 13 illustrates a simplified block diagram of the system shown in FIG. 1 constructed in accordance with embodiments of the present disclosure.
14 illustrates a block diagram of a non-limiting example of control elements used in embodiments of the present disclosure that implement system state determination functions, input signals to the control elements, and output signals from the control elements. .
15 illustrates a simplified schematic diagram of a non-limiting example of an electronic circuit implementing state determination functions in accordance with embodiments of the present disclosure.
16A, 16B, and 16C are a series of implementations of non-limiting examples of state determination elements used in embodiments of the present disclosure showing output signal levels from control elements based on different states of the input signal. Illustrates the truth tables of and the truth table defining the combination of output signal levels that will trigger the control operation.
Figures 17A, 17B and 17C illustrate a series of tables showing several non-limiting sequences of on/off controls that result in a step increase or decrease in the total impedance of the network of FET/resistor pairs illustrated in Figure 1.
18 illustrates a flow diagram of a process constructed in accordance with embodiments of the present disclosure.
19-20 show the instantaneous level of the voltage at the output node (V o ) of the system illustrated in FIG. 1, the slope (rising or falling) of the voltage at the output node (V o ), and the slope (rising or falling) that may occur during operation of the system. We illustrate time domain analysis showing the resulting instantaneous states of control signals for various example situations.
본 명세서에 설명된 특정 실시예들은 본 개시내용의 실시예들의 제한들로서가 아닌 예시로서 도시되는 것이 이해될 것이다. 본 개시내용의 주요 특징들은 본 개시내용의 범위를 벗어나지 않고서 다양한 실시예들에 적용될 수 있다.It will be understood that the specific embodiments described herein are shown by way of example and not as limitations of embodiments of the disclosure. The main features of the disclosure can be applied to various embodiments without departing from the scope of the disclosure.
규칙에 따라, 회로도들 및 방정식들에서의 전류는 기호 i로 표시되고, 암페어 단위들 또는("A")로 표시된다.By convention, current in circuit diagrams and equations is denoted by the symbol i and is expressed in units of amperes or (“A”).
선형 또는 스위칭 레귤레이터들의 대안으로, 미국 공개 특허 출원 제2020/0350779호에 개시된 것과 같은 시스템들은 전원(예를 들어, 배터리 단자 전압)을 부하 회로에 연결될 수 있는 출력(예를 들어, 배전 버스)에 연결하는 일련의 개별 제어식 스위치들을 제공한다(예를 들어, 도 7 참조). MOSFET들이 스위치들로서 활용되는 경우, MOSFET들은 MOSFET들의 바디 다이오드들의 고유한 순방향 전압 강하들 및/또는 배터리로부터의 출력 전압 및 전류의 전달을 조절하기 위해 각각의 MOSFET와 직렬로 결합된 외부 저항(예를 들어, 저항 소자)을 이용하도록 미리 결정된(예를 들어, 프로그래밍된) 방식으로 작동될 수 있다. 이러한 회로는 배터리 방전 DC-DC 컨버터를 대체하고, 높은 방전 전류들을 견디고, 그리고/또는 고출력으로 작동하는 선형 또는 스위칭 레귤레이터들과 비교하여 많은 작동 모드들에서 보다 효율적으로 작동하도록 구성될 수 있다.As an alternative to linear or switching regulators, systems such as those disclosed in U.S. Published Patent Application No. 2020/0350779 connect a power source (e.g., battery terminal voltage) to an output (e.g., a distribution bus) that can be coupled to a load circuit. Provides a series of individually controlled switches that connect (see, for example, Figure 7). When MOSFETs are utilized as switches, the MOSFETs may have an external resistor (e.g. For example, a resistive element) may be operated in a predetermined (e.g., programmed) manner. Such a circuit can be configured to replace a battery discharge DC-DC converter, withstand high discharge currents, and/or operate more efficiently in many operating modes compared to linear or switching regulators operating at high output power.
방전 제어 스위치들의 병렬 연결이 어떻게 배터리 방전 전압의 인가를 제어하고 동일한 출력 전압 조절을 제공할 수 있는지 이해하기 위해, 이제 예시적인 배터리의 특성 작동들에 대해 논의된다.To understand how a parallel connection of discharge control switches can control the application of the battery discharge voltage and provide the same output voltage regulation, characteristic operations of an example battery are now discussed.
리튬 이온("Li-이온") 기반 충전식 배터리들과 같은 충전식 배터리들은 작동 전압 범위, 최대 방전 전류, 내부 임피던스 및 각각의 배터리 셀의 특정 용량을 규정하는 특정 화학 성분들 및 상이한 내부 물질들로 구성될 수 있다. 이들 매개 변수들 각각은 각각의 셀 유형에 고유한 방전 전압 대 방전 전류 곡선들("V-I 곡선들"이라고도 함) 군을 규정한다.Rechargeable batteries, such as lithium-ion (“Li-ion”) based rechargeable batteries, consist of different internal materials and specific chemical compositions that define the operating voltage range, maximum discharge current, internal impedance, and specific capacity of each battery cell. It can be. Each of these parameters defines a set of discharge voltage versus discharge current curves (also called “V-I curves”) that are unique to each cell type.
배터리들은 배터리의 각각의 셀 내에 포함된 활성 화학 물질들의 한정된 무게 또는 부피에 의해 결정되는 것과 같은 특정 화학 에너지 용량으로 구성될 수 있다. 용량은 주어진 전류 및 특정 최소 전압에 도달할 때까지 측정된 시간에서의 방전에 의해 측정된다. 용량은 전형적으로 밀리-암페어-시("mAh") 또는 암페어-시("Ah")로 보고된다. 이 용량은 본 명세서에서 1 시간 동안 배터리로부터 이용할 수 있는 연속 전류에 대응하는 문자 "C"로 표시되며, 그 결과 배터리는 충전 상태("SOC")가 100 %인 상태(즉, 최대 허용 전압까지 완전 충전)로부터 0 % SOC 상태(즉, 최소 허용 전압까지 완전 방전)로 방전된다. 임의의 주어진 방전 전류에 대해, 배터리의 단자 전압은 SOC에 따라 강하될 것이다. 배터리의 화학적 용량이 고갈됨에 따라 SOC가 100 %로부터 0 %로 감소할 것이다.Batteries can be configured with a specific chemical energy capacity, as determined by the finite weight or volume of active chemicals contained within each cell of the battery. Capacity is measured by discharge at a given current and time measured until a certain minimum voltage is reached. Capacity is typically reported in milli-ampere-hours (“mAh”) or ampere-hours (“Ah”). This capacity is denoted herein by the letter "C", which corresponds to the continuous current available from the battery for one hour, resulting in the battery operating at 100% state of charge ("SOC"), i.e. up to the maximum allowable voltage. It is discharged from a full charge) to a 0% SOC state (i.e. fully discharged to the minimum allowable voltage). For any given discharge current, the battery's terminal voltage will drop depending on the SOC. As the battery's chemical capacity is depleted, SOC will decrease from 100% to 0%.
도 8은 니켈 망간 코발트("NMC") 화학물질을 사용하는 4 개의 직렬 연결된 리튬 이온 충전식 셀들의 예시적인 배터리에 대한 서로 다른 가능한 부하 전류들에서의 전압 곡선들 대 SOC 군의 도표(즉, V-I 곡선들)를 보여준다. 이들 곡선들은 배터리 전류 및 SOC의 다양한 조건들에서 배터리 전압이 작동할 수 있는 예시적인 작동 범위를 규정한다. 보다 구체적으로, 도 8의 플롯은 10 A, 12 A, 15 A 및 20 A의 전류 수요 동안 배터리가 1 Ah의 용량을 갖는 다양한 부하 전류들에서의 전압 곡선들 대 SOC를 나타낸다.8 is a plot of SOC group versus voltage curves at different possible load currents for an exemplary battery of four series-connected lithium-ion rechargeable cells using nickel manganese cobalt (“NMC”) chemistry (i.e., V-I curves). These curves define exemplary operating ranges over which the battery voltage can operate under various conditions of battery current and SOC. More specifically, the plot in Figure 8 shows SOC vs. voltage curves at various load currents with the battery having a capacity of 1 Ah during current demands of 10 A, 12 A, 15 A and 20 A.
쉽게 알 수 있듯이, 임의의 주어진 SOC에서 배터리의 단자 전압은 전류 수요 증가의 함수로서 더 낮게 이동할 것이다. 전류 요구량이 증가함에 따라, 전압 스케일에서 곡선들 사이의 거리들은 배터리 셀의 내부 저항 또는 임피던스에 기인한다. 내부 임피던스가 높을수록, 배터리 출력 단자들에 제시된 소정의 인가된 방전 전류에 대해 배터리 단자 전압이 더 낮아질 것이다. 따라서, 주어진 SOC에서의 배터리 단자 전압은 SOC 뿐만 아니라 방전 전류 요구량에도 의존하며 특성 곡선들에 의해 규정된 작동 범위 내에 존재한다.As can be easily seen, at any given SOC the terminal voltage of the battery will move lower as a function of increasing current demand. As the current demand increases, the distances between the curves on the voltage scale are due to the internal resistance or impedance of the battery cell. The higher the internal impedance, the lower the battery terminal voltage will be for a given applied discharge current presented at the battery output terminals. Therefore, the battery terminal voltage at a given SOC depends not only on the SOC but also on the discharge current demand and lies within the operating range defined by the characteristic curves.
도 8의 예시로부터 알 수 있는 바와 같이, 전형적인 배터리들의 출력(방전) 전압들은 일정하지 않지만, 배터리 출력 단자들 및 SOC에 존재하는 방전 전류에 따라 가변적이므로 전형적인 배터리 자체에는 저장된 에너지가 배터리로부터 고갈되거나 부하 전류들이 변경되는 데 걸리는 시간이 지남에 따라 특정 전압 범위 내에서 방전 전압을 조절하거나 유지하는 고유한 기능이 없다. 그러나, 본 명세서에서 전술한 바와 같이, 전력 시스템들에서는 배전 버스에 전력을 공급하는 임의의 전원들이 배전 버스로 공급되는 전압을 조절하여 배전 버스 상의 최대 및 최소 전압 편차가 원하는 공칭 값보다 높거나 낮은 특정값, 즉 배전 버스에 결합된 부하에 의해 특정(예를 들어, 오류 없음) 작업을 보장하도록 용인될 수 있는 전압의 허용 범위(본 명세서에서는 "특정 부하 전압 허용 오차 범위"로 언급됨)로 제한되도록 요구되는 것이 통상적이다. 이는 전술한 바와 같은 전압 레귤레이터들 또는 DC-DC 컨버터들이 배전 버스에 (예를 들어, 배터리 또는 다른 전원에 의해) 공급되는 출력 전압을 이러한 지정된 부하 전압 허용 오차 범위 내로 유지하기 위해 구현된 이유들 중 하나이다.As can be seen from the example of FIG. 8, the output (discharge) voltages of typical batteries are not constant, but vary depending on the discharge current present at the battery output terminals and SOC, so that the typical battery itself may be depleted of stored energy from the battery. There is no inherent ability to regulate or maintain the discharge voltage within a specific voltage range over the time it takes for load currents to change. However, as previously discussed herein, in power systems, any power source supplying power to the distribution bus may adjust the voltage supplied to the distribution bus so that the maximum and minimum voltage deviations on the distribution bus are higher or lower than the desired nominal value. to a specific value, i.e. an acceptable range of voltages that can be tolerated to ensure a specific (e.g. error-free) operation by the load coupled to the distribution bus (referred to herein as the “specific load voltage tolerance range”). It is common to require restrictions. This is one of the reasons why voltage regulators or DC-DC converters as described above are implemented to maintain the output voltage supplied to the distribution bus (e.g. by a battery or other power source) within this specified load voltage tolerance range. It is one.
도 8을 다시 참조하면, 본 개시내용의 실시예들을 설명하기 위한 목적으로, 특정 부하와 관련한 방전 배터리에 대한 작동 범위는 여러 구역들, 본 예에서는 구역 1, 구역 2, 구역 3 및 구역 4로 분할될 수 있다. 구역 1 영역은 부하의 지정된 부하 전압 허용 오차 범위 아래에 있는 배터리 단자 전압 대 SOC 곡선들의 작동 지점들을 규정한다. 구역 2 영역은 지정된 부하 전압 허용 오차 범위 내에 있는 배터리 단자 전압 대 SOC 곡선들의 작동 지점들을 규정한다. 구역 3 영역은 지정된 부하 전압 허용 오차 범위 위에 있는 배터리 단자 전압 대 SOC 곡선들의 특정 작동 지점들을 규정한다. 본 명세서에서 추가로 설명되는 바와 같이, 본 개시내용의 실시예들은 이 구역 3 영역 내에서 작동하는 동안 N 개의 FET/저항기 쌍 네트워크를 이용하는 부하에 제공되는 출력 전압의 보다 정밀한 제어를 제공하도록 구성된다(예를 들어, 도 9 참조). 본 개시내용의 예시적인 실시예들에 따르면, 구역 3 영역의 상단 경계는 부하 전압의 공칭 값의 약 5 % 미만(예를 들어, 12 V 공칭 부하 전압의 경우 0.6 V, 24 V 공칭 부하 전압의 경우 1.2 V 등)만큼 구역 2 영역의 상단 경계 위에 위치한다. 구역 4 영역은 구역 3 영역 위에 있는 배터리 단자 전압 대 SOC 곡선들의 작동 지점들을 규정한다. 도 10과 관련하여 설명된 예시적인 배터리의 작동 범위도 유사한 구역들로 구분된다.Referring back to FIG. 8, for purposes of describing embodiments of the present disclosure, the operating range for a discharged battery with respect to a particular load is divided into several zones, in this example Zone 1, Zone 2, Zone 3, and Zone 4. It can be divided. The Zone 1 region defines the operating points of the battery terminal voltage vs. SOC curves below the load's specified load voltage tolerance range. The Zone 2 region defines the operating points of the battery terminal voltage vs. SOC curves that are within the specified load voltage tolerance range. The Zone 3 region defines specific operating points in the battery terminal voltage vs. SOC curves that are above the specified load voltage tolerance range. As further described herein, embodiments of the present disclosure are configured to provide more precise control of the output voltage provided to the load utilizing a network of N FET/resistor pairs while operating within this Zone 3 region. (See, for example, Figure 9). According to exemplary embodiments of the present disclosure, the upper boundary of the Zone 3 region is less than about 5% of the nominal value of the load voltage (e.g., 0.6 V for a 12 V nominal load voltage, 0.6 V for a 24 V nominal load voltage). is located above the upper border of the zone 2 area by 1.2 V, etc.). The Zone 4 region defines the operating points of the battery terminal voltage vs. SOC curves above the Zone 3 region. The operating range of the example battery described with respect to FIG. 10 is also divided into similar zones.
도 7은 미국 공개 특허 출원 제2020/0350779호에 개시된 것과 같은 시스템(700)의 회로 블록도를 예시한다. 시스템(700)은 N 개(여기서, N≥2)의 병렬 연결된 방전 스위치들(710a... 710d)(예를 들어, MOSFET들)의 네트워크를 포함하는 규정된 스위칭 구성을 통해 배터리(708)의 출력 단자를 배전 버스(704)에 선택적으로 결합시키도록 구성된 배터리 시스템(706)을 적용하며, 이들 각각은 저항기(750a... 750d)와 직렬로 결합되어 N 개의 FET/저항기 쌍들의 네트워크를 형성한다.7 illustrates a circuit block diagram of system 700, such as disclosed in US published patent application Ser. No. 2020/0350779. System 700 discharges battery 708 via a defined switching configuration comprising a network of N (where N ≥ 2) parallel connected discharge switches 710a... 710d (e.g., MOSFETs). Apply a battery system 706 configured to selectively couple the output terminals of to the distribution bus 704, each of which is coupled in series with a resistor 750a... form
시스템(700)은 지정된 부하 전압 허용 오차 범위를 초과하여 확장되는 배터리 단자 전압들을 갖는 배터리들에 사용될 수 있다(예를 들어, 부하(705)에 의해 요구되는 경우, 예를 들어, 도 8의 예에 도시된 구역 2 영역 참조). 본 명세서에서 논의되는 바와 같이, 전형적인 배터리들은 특정 작동 지점들의 단자 전압들이 많은 부하들에 의해 요구되는 이러한 좁게 지정된 부하 전압 허용 오차 범위를 벗어난다. 따라서, 시스템(700)은 배터리(708)의 단자들에 존재하는 전압이 이 구역 2 범위보다 높더라도 배전 버스(704)에 공급된 전압을 실질적으로 도 8의 구역 2 영역에 도시된 바와 같이 12 V ± 5 %의 지정된 부하 전압 허용 오차 범위 내로 조절하도록 적용될 수 있다. 배터리(708)의 단자에 존재하는 전압은 일부 SOC 및 배터리 전류 조건들에서 배전 버스(704)의 지정된 부하 전압 허용 오차 범위(예를 들어, 도 8의 예에 도시된 구역 3 영역 및 구역 4 영역 참조)보다 위에 놓이도록 구성될 수 있으며, 부하(705)에 공급되는 전압은 구역 2 영역과 같은 다른 SOC 또는 배터리 전류 조건들 하에서 배전 버스(704)의 지정된 부하 전압 허용 오차 범위와 실질적으로 정합하도록 조정된다.System 700 may be used with batteries having battery terminal voltages that extend beyond the specified load voltage tolerance range (e.g., as required by load 705, e.g., example of FIG. 8 (see Zone 2 area shown in ). As discussed herein, typical batteries have terminal voltages at certain operating points outside of this narrowly specified load voltage tolerance range required by many loads. Accordingly, system 700 maintains the voltage supplied to distribution bus 704 substantially as shown in zone 2 region of FIG. 8 even though the voltage present at the terminals of battery 708 is above this zone 2 range. It can be adapted to regulate within a specified load voltage tolerance of V ± 5%. The voltage present at the terminals of battery 708 may be within the specified load voltage tolerance range of distribution bus 704 (e.g., Zone 3 region and Zone 4 region shown in the example of FIG. 8 ) under some SOC and battery current conditions. reference), such that the voltage supplied to the load 705 substantially matches the specified load voltage tolerance range of the distribution bus 704 under different SOC or battery current conditions, such as Zone 2 region. It is adjusted.
저항기들(750a... 750d) 각각은 상이한 저항값으로 구성될 수 있고, 시리즈들(750a... 750d) 내의 각각의 저항기의 저항값이 시리즈들의 이전 저항기보다 낮도록 구성될 수 있다(예를 들어, 저항(750b)는 저항기(750a)보다 낮은 저항값을 가지며, 저항기(750c)는 저항기(750b)보다 낮은 저항값을 갖는 등). FET/저항기 쌍들은 배전 버스(704)로부터 배터리를 직접 충전하는 것을 방지하는 다른 스위칭 소자(예를 들어, MOSFET)(711)를 통해 배터리 단자와 배전 버스(704) 사이에 병렬로 연결될 수 있으며, FET(711) 뿐만 아니라 N 개의 FET들(710a... 710d) 및 그 쌍을 이루는 저항기 각각은 제어 라인들(721a.... 721e)을 통해 제어기(702)에 의해 독립적으로 제어된다. 그러나, 실시예들은 실질적으로 동일한 저항값들을 갖는 저항기들(750a... 750d) 중 하나 이상으로 구현될 수 있다.Each of the resistors 750a... 750d may be configured with a different resistance value, and may be configured such that the resistance value of each resistor in the series 750a... 750d is lower than the previous resistor in the series (e.g. For example, resistor 750b has a lower resistance value than resistor 750a, resistor 750c has a lower resistance value than resistor 750b, etc.). FET/resistor pairs may be connected in parallel between the battery terminals and the distribution bus 704 via another switching element (e.g., a MOSFET) 711 to prevent direct charging of the battery from the distribution bus 704; The FET 711 as well as the N FETs 710a... 710d and each of its pair resistors are independently controlled by the controller 702 via control lines 721a... 721e. However, embodiments may be implemented with one or more of the resistors 750a... 750d having substantially the same resistance values.
병렬로 연결된 방전 제어 FET/저항기 쌍들의 수 N은 제어기(702)에 의해 실질적으로 제어될 수 있는 2 개로부터 임의의 개수에 이를 수 있다. 방전 제어 FET/저항기 쌍들의 수 N은 일반적으로 배터리(708)로부터 이용 가능한 최소 및 최대 전압들, 예상 최소 및 최대 출력 전류들의 범위, 요구되는 최소 및 최대 출력 전압 범위와 같은 다수의 인자들에 의해 결정될 수 있다(예를 들어, 지정된 부하 전압 허용 오차 범위(예를 들어, 도 8의 예에 도시된 구역 2 영역 참조)에 의해 결정되는 것과 같음).The number N of discharge control FET/resistor pairs connected in parallel can range from two to any number that can be substantially controlled by the controller 702. The number of discharge control FET/resistor pairs, N, will generally depend on a number of factors, such as the minimum and maximum voltages available from the battery 708, the range of expected minimum and maximum output currents, and the required minimum and maximum output voltage range. may be determined (e.g., such as determined by a specified load voltage tolerance range (e.g., see Zone 2 region shown in the example of FIG. 8)).
배터리(708)는 가장 높은 저항값 저항기(750a)와 쌍을 이룰 수 있는 FET(710a)로 시작하는 것과 같이, 제어기(702)에 의해 N 개의 FET들(710a... 710d) 중 하나 이상을 미리 결정된 방식(예를 들어, 순차적, 이진 카운팅 시퀀스 또는 임의의 다른 시퀀스)으로 활성화(예를 들어, 스위치 온)함으로써 배전 버스(704)에 결합될 수 있다. FET(710a)를 스위치 온하면, 전류는 부하(705)로 흐르기 시작하고, 배터리(708)의 단자 전압은 배터리 임피던스 특성 곡선에 따라 강하하기 시작할 것이다(예를 들어, 도 8 및 도 10 참조). FET/저항기 쌍(710a/750a)의 직렬 조합을 통해 부하(705)에 공급되는 전류가 충분히 높으면, FET/저항기 쌍(710a/750a)의 직렬 조합을 통한 전압 강하는 부하(705)에 공급되는 전압이 미리 결정된 임계값으로 강하할 때까지 증가하며, 이는 부하(705)의 최소 조절 지점 사양(예를 들어, 지정된 부하 전압 허용 오차 범위의 하한)에 따라 (예를 들어, 제어기(702) 내에서) 설정될 수 있다. 이 임계값에 도달하여 출력 전압 센서(741)를 통해 제어기(702)에 의해 감지되면, 제어기(702)는 FET/저항기 쌍(710a/750a)을 스위치 오프하고, 저항기(750b)와 쌍을 이루는 FET를 스위치 온으로 전환하도록 구성될 수 있으며, 이는 일련의 저항기들(750a... 750d) 중에서 다음으로 가장 높은 저항값을 가질 수 있다. FET(710b)와 직렬을 이루는 저항기(750b)는 저항기(750a)의 저항값보다 상당히 작은 저항값을 갖도록 구성될 수 있으며, 따라서 FET(710b)와 저항기(750b)의 직렬 조합을 통한 전압 강하는 FET(710a)와 저항기(750a)의 직렬 조합을 통한 전압 강하보다 낮을 것이다. 이것의 효과는 부하(705)의 최소 조절 지점 사양(예를 들어, 지정된 부하 전압 허용 오차 범위의 하한)과 관련된 앞서 언급된 임계값을 초과하여 부하(705)에 공급되는 출력 전압을 증가시켜 부하(705)에 공급되는 출력 전압을 이 최소 미리 결정된 임계값을 초과하여 유지하는 것이다. 이러한 방식으로, 부하(705)에 공급되는 출력 전압은 N 개의 FET들(710a... 710d)을 선택적으로 활성화함으로써(예를 들어, 상향 이진 카운팅 시퀀스 또는 다른 적합한 시퀀스에서) 부하(705)에 공급되는 전압을 증가시키거나, N 개의 FET들(710a... 710d)을 선택적으로 비활성화함으로써(예를 들어, 하향 이진 카운팅 시퀀스에서) 부하(705)에 공급되는 전압을 감소시키는데, 여기서 FET(710a)는 이진 순차 카운터의 최하위 비트와 연관되고, FET(710d)(또는 그 이상)는 최상위 비트와 연관되는 제어기(702)에 의해, 배터리 전압 센서(742), 출력 전압 센서(741) 및 전류 센서(707)를 통해 제어기(702)에 의해 감지되는 바와 같이, 배터리 단자 전압들 및 부하 전류들이 변화하는 상태에서 적용예 조절 윈도우(예를 들어, 지정된 부하 전압 허용 오차 범위(예를 들어, 도 8의 예에 도시된 구역 2 영역 참조)) 내에서 제어기(702)에 의해 유지될 수 있다.Battery 708 is configured by controller 702 to connect one or more of the N FETs 710a... 710d, starting with FET 710a that can be paired with the highest resistance resistor 750a. It may be coupled to the distribution bus 704 by activating (e.g., switching on) in a predetermined manner (e.g., sequentially, binary counting sequence, or any other sequence). Upon switching on FET 710a, current will begin to flow into load 705, and the terminal voltage of battery 708 will begin to drop according to the battery impedance characteristic curve (see, for example, FIGS. 8 and 10). . If the current supplied to load 705 through the series combination of FET/resistor pairs 710a/750a is sufficiently high, the voltage drop across the series combination of FET/resistor pairs 710a/750a will be The voltage increases until it drops to a predetermined threshold (e.g., within the controller 702) according to the minimum throttling point specification of the load 705 (e.g., the lower limit of the specified load voltage tolerance range). ) can be set. When this threshold is reached and sensed by controller 702 via output voltage sensor 741, controller 702 switches off FET/resistor pair 710a/750a and pairs resistor 750b. It may be configured to switch the FET on, which may have the next highest resistance value in the series of resistors 750a... 750d. The resistor 750b in series with the FET 710b may be configured to have a resistance value significantly smaller than that of the resistor 750a, and therefore the voltage drop through the series combination of the FET 710b and the resistor 750b is It will be lower than the voltage drop through the series combination of FET 710a and resistor 750a. The effect of this is to increase the output voltage supplied to the load 705 above the previously mentioned threshold associated with the minimum throttling point specification (e.g., the lower limit of the specified load voltage tolerance range) of the load 705. The goal is to maintain the output voltage supplied to 705 above this minimum predetermined threshold. In this way, the output voltage supplied to load 705 is supplied to load 705 by selectively activating N FETs 710a... 710d (e.g., in an upward binary counting sequence or other suitable sequence). Increase the voltage supplied or decrease the voltage supplied to the load 705 by selectively disabling the N FETs 710a... 710d (e.g., in a downward binary counting sequence), where FET ( Battery voltage sensor 742, output voltage sensor 741, and current An application adjustment window (e.g., a specified load voltage tolerance range (e.g., FIG. It can be maintained by the controller 702 within the zone 2 region shown in the example of 8).
제어기(702) 내에서 구현될 수 있는 조절 방식의 비제한적 예가 도 9에 묘사되어 있는데, 이는 N 개의 FET들(710a... 710d)의 제어기(702)에 의한 선택적 활성화를 위한 이진 카운팅 시퀀스의 함수로서 병렬 연결된 FET/저항기 쌍들 전반에 걸친 총 전압 강하를 도시한다. 볼 수 있는 바와 같이, FET/저항기 쌍 네트워크 전반에 걸친 전압 강하는 N2 개의 개별 단계들(예를 들어, N=4인 경우 16)로 본질적으로 0 V로부터 일부 원하는 최대 전압(본 예에서는 약 3.0 V)까지의 범위로 제어될 수 있다. 배터리 시스템(706) 내에서 배터리(708)의 출력 단자와 부하(705)의 입력 단자(Vo) 사이에 배치되기 때문에, 부하(705)는 자신의 입력 전압을 배터리(708)의 단자 전압에서 FET/저항기 쌍 네트워크 전반에 걸친 전압 강하를 뺀 값으로 간주한다. 이 기술에 의해, FET/저항기 쌍 네트워크에 전반에 걸친 임피던스를 조정(즉, 및 결과적으로 전압 강하)하기 위해, 제어기(702)에 의해 N 개의 FET들(710a... 710d)의 스위칭 온/오프를 통해 부하(705)에 공급되는 전압의 조절(예를 들어, 실질적으로 지정된 부하 전압 허용 오차 범위 내에서)이 달성되고 유지될 수 있다.A non-limiting example of a control scheme that may be implemented within controller 702 is depicted in FIG. 9, which is a binary counting sequence for selective activation by controller 702 of N FETs 710a... 710d. It plots the total voltage drop across parallel connected FET/resistor pairs as a function. As can be seen, the voltage drop across the FET/resistor pair network is essentially N 2 individual steps (e.g. 16 for N=4) from 0 V to some desired maximum voltage (in this example approx. It can be controlled in a range up to 3.0 V). Because it is disposed within the battery system 706 between the output terminal of the battery 708 and the input terminal (V o ) of the load 705, the load 705 changes its input voltage from the terminal voltage of the battery 708. It is taken as minus the voltage drop across the FET/resistor pair network. By this technique, the N FETs 710a... 710d are switched on/off by the controller 702 to adjust the impedance (i.e., and resultant voltage drop) across the FET/resistor pair network. By turning off, regulation of the voltage supplied to the load 705 (e.g., substantially within a specified load voltage tolerance range) may be achieved and maintained.
이러한 N 개의 병렬 방전 스위칭 소자들(즉, N 개의 FET/저항기 쌍들)의 네트워크는 소스 전압(즉, 배터리(708)으로부터의)이 시간에 따라 일정하지 않지만(예를 들어, 도 8 참조), 부하 전류 및 SOC에 따라 변하는 고전류 디지털-아날로그 변환기로서 작동하도록(예를 들어, 제어기(702)로부터 수신된 명령에 응답하여) 구성될 수 있다. 이러한 구성에서, 전압 센서들(741, 742) 및 전류 센서(707)로부터의 정보는 입력 전압 및 출력 전압(즉, 배터리(708) 및 부하(705)) 둘 모두의 변동을 보상하기 위해 제어기(702)에 의해 이용될 수 있다.This network of N parallel discharge switching elements (i.e., N FET/resistor pairs) ensures that the source voltage (i.e., from battery 708) is not constant over time (see, e.g., Figure 8). It may be configured to operate as a high current digital-to-analog converter that varies depending on load current and SOC (e.g., in response to commands received from controller 702). In this configuration, information from voltage sensors 741, 742 and current sensor 707 is used by the controller to compensate for variations in both input and output voltages (i.e., battery 708 and load 705). 702).
따라서, 결과적인 시스템(700)은 N 개의 고정 임피던스 소자들(즉, N 개의 FET들(710a... 710d) 및 관련 저항기들(750a... 750d))의 네트워크로서 구성되며, 이는 입력(즉, 배터리(708)) 및 출력(즉, 부하(705)) 상의 전압 변화를 보상하기 위해 제어기(702)에 의해 네트워크로 인/아웃 전환될 수 있다. 저항기들(750a... 750d)의 저항값을 변경하면, 개별 소자 임피던스들이 규정될 것이다. 각각의 FET/저항 쌍은 미리 결정된 인가된 전류에서 특정 전압 강하로 구성될 수 있다. 결과적으로, 시스템(700)은 배터리(708)와 부하(705) 사이의 가변적이고 제어 가능한 임피던스를 규정하는 소자들의 네트워크를 제어하도록 구성될 수 있다. 부하(705)의 전압이 증가함에 따라, 네트워크는 총 임피던스가 증가하고 부하(705)에 공급되는 전압이 감소하도록 제어기(702)에 의해 조정된다. 배터리(708)의 전압이 감소함에 따라, 네트워크는 총 임피던스가 감소되고 이에 따라 네트워크에 전반에 걸친 전압도 감소되어 부하(705)에 공급되는 전압을 원하는 범위(예를 들어, 실질적으로 지정된 부하 전압 허용 오차 범위) 내로 유지하는 역할을 하도록, 제어기(702)에 의해 재구성된다. 이어서, 배터리 전압으로부터 차감되는 네트워크 전반에 걸친 보상 전압 강하는 부하(705)에 공급되는 결과적인 전압이 시스템(700) 내의 다양한 N 개의 FET들/저항기 쌍들의 시퀀싱을 통해 제어되어 배터리 작동 지점이 구역 1, 구역 2 또는 구역 3 작동 범위들(예를 들어, 도 8에 도시되는 것과 같음) 내에 존재할 때마다(예를 들어, 어떤 이유로든 드리프트) 고해상도 전압 매칭을 제공하도록, 임의의 수의 상이한 제어 기술들을 사용하여 제어기(702)에 의해 제어될 수 있다.Accordingly, the resulting system 700 is configured as a network of N fixed impedance elements (i.e., N FETs 710a... 710d and associated resistors 750a... 750d), which have an input ( That is, it can be switched in and out of the network by the controller 702 to compensate for voltage changes on the battery 708) and the output (i.e., the load 705). By changing the resistance values of resistors 750a... 750d, the individual element impedances will be defined. Each FET/resistor pair can be configured to have a specific voltage drop at a predetermined applied current. As a result, system 700 may be configured to control a network of elements that define a variable and controllable impedance between battery 708 and load 705. As the voltage at load 705 increases, the network is adjusted by controller 702 so that the total impedance increases and the voltage supplied to load 705 decreases. As the voltage at battery 708 decreases, the total impedance of the network decreases and thus the voltage across the network decreases, thereby reducing the voltage supplied to load 705 to a desired range (e.g., substantially within the specified load voltage). It is reconfigured by the controller 702 to maintain the tolerance within the tolerance range. The compensating voltage drop across the network, subtracted from the battery voltage, is then controlled so that the resulting voltage supplied to load 705 is controlled through sequencing of the various N FET/resistor pairs within system 700 to achieve a region of battery operating point. Any number of different controls to provide high-resolution voltage matching whenever present (e.g., drift for any reason) within Zone 1, Zone 2, or Zone 3 operating ranges (e.g., as shown in Figure 8). It can be controlled by controller 702 using techniques.
시스템(700)은 공급된 배터리 전압을 부하(705)에 의해 요구되는 어느 정도 더 낮은 전압으로만 감소시킬 수 있기 때문에, 예를 들어 도 8에 도시된 바와 같은 구역 1 영역에 대응하는 배터리 특성 곡선들의 일부 영역들은 사용할 수 없을 것이다. 구역 1 영역에 포함된 임의의 에너지는 시스템(700)에 의해 사용될 수 없으며, 본질적으로 고립된다. 구역 1 영역에는 이러한 V-I 곡선들 군으로 표시되는 총 배터리 에너지 중 극히 일부만 포함되지만, 다른 배터리 화학적 유형들 및 구성들은 사용할 수 없는 구역 1 영역에서 훨씬 더 많은 에너지가 고립될 수 있다(예를 들어, 도 10 참조).Since system 700 can only reduce the supplied battery voltage to a somewhat lower voltage required by load 705, the battery characteristic curve corresponding to the Zone 1 region, for example, as shown in FIG. Some areas may not be usable. Any energy contained in the Zone 1 region cannot be used by system 700 and is essentially isolated. Although the Zone 1 region contains only a small portion of the total battery energy represented by this family of V-I curves, other battery chemistries and configurations may have much more energy stranded in the Zone 1 region unusable (e.g. 10).
도 1은 본 개시내용의 실시예들에 따라 구성된 시스템(100)의 회로 블록도를 예시한다. 시스템(100)은 1차 전원의 장애가 있을 때 2차 전원으로부터 배전 버스를 통해 부하에 전력을 공급하도록 구성될 수 있다. 본 개시내용의 실시예들은 이러한 구성에 제한되지 않지만, 1차 전원은 AC 전원에 결합된 전원 공급 유닛일 수 있는 반면 2차 전원은 배터리일 수 있다.1 illustrates a circuit block diagram of a system 100 constructed in accordance with embodiments of the present disclosure. System 100 may be configured to supply power to a load via a distribution bus from a secondary power source when there is a failure of the primary power source. Embodiments of the present disclosure are not limited to this configuration, but the primary power source may be a power supply unit coupled to an AC power source while the secondary power source may be a battery.
도 1에 대해 예시된 비제한적인 예시적 실시예에서, 시스템(100)은 제어기(102)의 제어하에 배터리(108)의 출력 단자를 DC-DC 컨버터(170)를 통해 배전 버스(104)에 선택적으로 결합하도록 구성된 배터리 시스템(106) 및 N 개(여기서 N≥1)의 병렬 연결된 방전 스위치들(110b... 110d)(예를 들어, MOSFET들)의 네트워크를 포함하는 스위칭 구성을 적용하며, 상기 스위치 각각은 저항기(150b... 150d)와 직렬로 결합되어 N 개의 FET/저항기 쌍들의 네트워크(본 명세서에서는 "N 개의 FET/저항기 쌍 네트워크"라고도 함)를 형성한다.In the non-limiting example embodiment illustrated with respect to FIG. 1 , system 100 connects the output terminal of battery 108 to distribution bus 104 through DC-DC converter 170 under control of controller 102. Applying a switching configuration comprising a battery system 106 configured to selectively couple and a network of N (where N ≥ 1) parallel connected discharge switches 110b... 110d (e.g. MOSFETs), , each of the switches is coupled in series with resistors 150b... 150d to form a network of N FET/resistor pairs (also referred to herein as "N FET/resistor pair network").
저항기들(150b... 150d) 각각은 상이한 저항값으로 구성될 수 있으며, 시리즈(150b... 150d) 내의 각각의 저항기의 저항값이 시리즈 내 이전 저항기보다 낮도록 구성될 수 있다(예를 들어, 저항기(150c)는 저항기(150b)보다 낮은 저항값을 가지며, 저항기(150d)는 저항기(150c)보다 낮은 저항값을 가지는 등). 그러나, 실시예들은 실질적으로 동일한 저항값들을 갖는 저항기들(150b... 150d) 중 하나 이상으로 구현될 수 있다.Each of the resistors 150b... 150d may be configured with a different resistance value, and may be configured such that the resistance value of each resistor in the series 150b... 150d is lower than the previous resistor in the series (e.g. For example, resistor 150c has a lower resistance value than resistor 150b, resistor 150d has a lower resistance value than resistor 150c, etc.). However, embodiments may be implemented with one or more of the resistors 150b... 150d having substantially the same resistance values.
N 개의 FET/저항기 쌍들은 병렬로 연결될 수 있고, 다른 스위칭 소자(예를 들어, MOSFET)(111)를 통해 배터리(108)의 양극 단자와 배전 버스(104) 사이에 유사하게 개재될 수 있으며, 배전 버스(104)로부터 직접 배터리(108)가 충전되는 것을 방지하도록 구현될 수 있고, FET(111) 뿐만 아니라 N 개의 FET들(110b... 110d) 각각은 제어 라인(121b... 121e)을 통해 제어기(102)에 의해 선택적이고 독립적으로 제어된다.N FET/resistor pairs may be connected in parallel and similarly interposed between the positive terminal of the battery 108 and the distribution bus 104 via another switching element (e.g., MOSFET) 111; It can be implemented to prevent the battery 108 from being charged directly from the distribution bus 104, and each of the N FETs 110b... 110d, as well as the FET 111, is connected to the control line 121b... 121e. It is selectively and independently controlled by the controller 102.
병렬로 연결된 방전 제어 FET/저항기 쌍들의 수(N)는 제어기(102)에 의해 실질적으로 제어될 수 있는 하나 내지 임의의 수 일 수 있으며, 일반적으로 배터리(108)로부터 이용 가능한 최소 및 최대 전압들, 예상 최소 및 최대 출력 전류들의 범위, 및 요구되는 최소 및 최대 출력 전압 범위(예를 들어, 지정된 부하 전압 허용 오차 범위(예를 들어, 도 8의 예에서 도시된 구역 2 영역 참조)에 의해 결정됨)와 같은 하나 이상의 인자에 의해 결정될 수 있다. 배터리(108)의 단자 전압들 및 부하 전류들의 변화는 배터리 전압 센서(142) 및 전류 센서(107)를 통해 제어기(102)에 의해 감지될 수 있다.The number (N) of discharge control FET/resistor pairs connected in parallel can be from one to any number, which can be substantially controlled by the controller 102, and generally corresponds to the minimum and maximum voltages available from the battery 108. , the range of expected minimum and maximum output currents, and the required minimum and maximum output voltage range (e.g., determined by the specified load voltage tolerance range (e.g., see Zone 2 region shown in the example in FIG. 8)) ) can be determined by one or more factors such as Changes in terminal voltages and load currents of battery 108 may be sensed by controller 102 through battery voltage sensor 142 and current sensor 107 .
시스템(100)은 지정된 부하 전압 허용 오차 범위를 초과하여 확장되는 유효 작동 지점들에서 배터리 단자 전압들을 갖는 배터리들에 사용될 수 있다(예를 들어, 부하(105)에 의해 요구되는 바와 같이; 예를 들어, 구역 1, 구역 3 및 구역 4에 포함된 것과 같이 구역 2 영역 외부에 있는 배터리 작동 지점을 포함하는 배터리 작동 지점들의 전체 범위와 비교한 도 8의 예에 도시된 구역 2 영역 참조). 본 명세서에서 논의되는 바와 같이, 전형적인 배터리들 또는 직렬 연결된 배터리들은 거의 모든 경우에 대부분의 부하들에 의해 요구되는 더 좁고 엄격하게 제한된 지정된 부하 전압 허용 오차 범위 밖에 있는 특정 작동 지점들에 단자 전압들을 갖는다. 따라서, 시스템(100)은 공급된 배터리 전압을 실질적으로 이 지정된 부하 전압 허용 오차 범위 내에서 조절하도록 적용될 수 있다. 배터리(108)의 전압은 일부 SOC 및 배터리 전류 조건들에서 배전 버스(104)의 지정된 부하 전압 허용 오차 범위를 초과(예를 들어, 도 8의 예에 도시된 구역 3 영역 및 구역 4 영역 참조)하고, 다른 SOC 또는 배터리 전류 조건들 하에서 배전 버스(104)의 지정된 부하 전압 허용 오차 범위(도 8의 예에 도시된 구역 2 영역 참조)와 실질적으로 정합하도록 구성될 수 있다.System 100 may be used with batteries having battery terminal voltages at effective operating points that extend beyond the specified load voltage tolerance range (e.g., as required by load 105; e.g. For example, see the Zone 2 area shown in the example in Figure 8 compared to the full range of battery operating points, including battery operating points outside the Zone 2 region, such as those included in Zone 1, Zone 3, and Zone 4). As discussed herein, typical batteries or series-connected batteries almost always have terminal voltages at specific operating points that are outside the narrower, strictly limited specified load voltage tolerance range required by most loads. . Accordingly, system 100 can be adapted to regulate the supplied battery voltage substantially within this specified load voltage tolerance range. The voltage of battery 108 exceeds the specified load voltage tolerance range of distribution bus 104 under some SOC and battery current conditions (e.g., see Zone 3 region and Zone 4 region shown in the example of FIG. 8). and may be configured to substantially match the specified load voltage tolerance range of the distribution bus 104 (see Zone 2 region shown in the example in FIG. 8) under different SOC or battery current conditions.
시스템(100)의 작동은 시스템(100) 내에 구현된 DC-DC 컨버터(170) 유형의 VIN 대 VOUT 및 출력 전류 제한 특성들(예를 들어, 도 11 참조)에 따라 구현되는 DC-DC 컨버터(170)를 구비한 시스템(700)의 작동과 유사하며, 부하(105)가 저전류(즉, 부하(105)에 의해 요구될 수 있는 최대 전류의 약 25 % 미만)를 요구하고, 예를 들어 도 8 내지 도 10에 도시된 바와 같이 구역 4 영역에서의 시스템(100)의 작동에 대응하는 높은 충전 상태(예를 들어, 약 70 ％ 초과의 SOC 값)에서 배터리(108)가 작동할 때, 부하(105)로의 전류 전달을 처리할 수 있도록 구성될 수 있다.Operation of system 100 may be implemented in accordance with the DC-DC converter 170 type implemented within system 100 according to the V IN to V OUT and output current limiting characteristics (e.g., see FIG. 11 ). Similar to the operation of system 700 with converter 170, where load 105 requires low current (i.e., less than about 25% of the maximum current that may be required by load 105), e.g. For example, as shown in FIGS. 8-10, battery 108 may operate at a high state of charge (e.g., SOC value greater than about 70%) corresponding to operation of system 100 in a Zone 4 region. When, it may be configured to handle current transfer to the load 105.
DC-DC 컨버터(170)는 도 4, 도 5 및 도 11과 관련하여 설명된 것을 포함하는(그러나, 이에 제한되지 않음) 본 명세서에 설명된 유형들(예를 들어, 선형 레귤레이터, 스위칭 벅, 스위칭 벅-부스트 등) 중 임의의 유형일 수 있다. DC-DC 컨버터(170)는 종래 기술의 구현예들에서와 같이 배터리의 최대 출력 전력을 처리하도록 구성될 필요는 없지만, 시스템(100)에서 출력 전력의 균형은 본 명세서에서 추가로 설명되는 바와 같이 N 개의 FET/저항기 쌍 네트워크에 의해 전달되기 때문에 배터리의 최대 출력 전력의 약 25 % 내지 30 %를 처리할 수 있도록 구성될 수 있다. 이는 DC-DC 컨버터의 상대적 비용 및 크기가 유사한 전력 전달 능력을 갖는 FET/저항기 쌍들의 네트워크보다 실질적으로 높기 때문에 DC-DC 컨버터들을 사용하는 이러한 종래 기술의 구현예들에 비해 시스템(100)의 이점을 제공한다.DC-DC converter 170 may be of the types described herein (e.g., linear regulator, switching buck, switching buck-boost, etc.). DC-DC converter 170 need not be configured to handle the maximum output power of the battery as in prior art implementations, but the balance of output power in system 100 can be adjusted as further described herein. Because it is delivered by a network of N FET/resistor pairs, it can be configured to handle approximately 25% to 30% of the battery's maximum output power. This is an advantage of system 100 over these prior art implementations using DC-DC converters because the relative cost and size of a DC-DC converter is substantially higher than a network of FET/resistor pairs of similar power transfer capability. provides.
도 4는 시스템(100) 내에서 DC-DC 컨버터(170)로서 구현하기에 적합한 스위칭 벅 컨버터의 비제한 예의 입력 대 출력 전압(VIN 대 VOUT) 특성들을 예시한다. VIN > VOUT 설정값의 경우, DC-DC 컨버터는 정상 벅 컨버터로서 작동하여 출력 전압 VOUT을 VOUT 설정값과 실질적으로 동일하게 유지하는 것에 유의한다. 그러나 입력 전압 VIN이 강하하여 VOUT 설정값과 교차함에 따라, 출력 전압 VOUT이 VOUT 설정값 아래로 강하하고 본 예에서는 11 V로 도시된 일부 임계값에 도달할 때까지 입력 전압 VIN을 추적하게 된다. 이를 선형 레귤레이터 설계들에서 흔히 볼 수 있는 "로우 드롭아웃" 특성이라고 한다. VOUT 설정값은 본 명세서에서 배터리 DC-DC 컨버터 설정값(예를 들어, 도 12 참조)으로도 지칭되며, 도 12 및 도 19에 대해 본 명세서에서 추가로 설명되는 바와 같이, PSU(101)의 장애에 후속하여 DC-DC 컨버터(170)가 부하(105)에 전류를 공급하기 시작하도록 구성되는 전압 레벨로 미리 결정될 수 있다.4 illustrates the input-to-output voltage (V IN to V OUT ) characteristics of a non-limiting example of a switching buck converter suitable for implementation as DC-DC converter 170 within system 100. Note that for the V IN > V OUT setting, the DC-DC converter operates as a normal buck converter, keeping the output voltage V OUT substantially equal to the V OUT setting. However, as the input voltage V IN drops and crosses the V OUT setting, the output voltage V OUT drops below the V OUT setting and the input voltage V IN continues until it reaches some threshold, shown as 11 V in this example. will be tracked. This is called the “low dropout” characteristic commonly found in linear regulator designs. The V OUT setpoint is also referred to herein as the battery DC-DC converter setpoint (e.g., see Figure 12), and as further described herein with respect to Figures 12 and 19, the PSU 101 The voltage level at which DC-DC converter 170 is configured to begin supplying current to load 105 following a failure of may be predetermined.
도 5는 벅-부스트 컨버터의 비제한적 예의 입력 대 출력 전압(VIN 대 VOUT) 특성들을 예시하며, 이는 또한 시스템(100) 내에서 DC-DC 컨버터(170)로서 구현하기에 적합하며, VIN < VOUT 설정값 일 때 DC-DC 컨버터가 자동으로 벅 모드(VIN > VOUT 설정값)로부터 부스트 모드로 전환되므로 전술한 "로우 드롭아웃" 특성이 필요하지 않게 되는데, 이로써 UV 셧다운 입력 전압에 도달할 때까지 입력 전압 VIN에 관계없이 출력 전압 VOUT을 VOUT 설정값과 동일하게 유지한다.5 illustrates the input-to-output voltage (V IN to V OUT ) characteristics of a non-limiting example of a buck-boost converter, which is also suitable for implementation as a DC-DC converter 170 within system 100, and V When IN < V OUT setpoint, the DC-DC converter automatically switches from buck mode (V IN > V OUT setting) to boost mode, eliminating the need for the aforementioned “low dropout” characteristic, thereby reducing the UV shutdown input. The output voltage V OUT is kept equal to the V OUT setting value regardless of the input voltage V IN until the voltage is reached.
도 11은 x축이 시간을 나타내는 시스템(100) 내에 구현된 DC-DC 컨버터의 전류 제한 특성들을 예시한다. 전류 제한 전이점(DC-DC 컨버터의 출력 전압이 정전압으로부터 정전류로 변하는 지점)이라고 하는 출력 전류 값 이하의 모든 DC-DC 컨버터 출력 전류들(Io)에 대해, DC-DC 컨버터는 DC-DC 컨버터의 출력 전압 VOUT을 일정하게 유지하도록 구성된다. DC-DC 컨버터의 출력 전류 Io(도 11에서 점선으로 표시됨)가 전류 제한 전이점(Ilimit(A))에 도달하면, 출력 전압 VOUT은 약간 강하하거나, "처진다(droop)"고 표현된다. 이는 DC-DC 컨버터가 "정전압" 모드로부터 "처짐 전류 제한" 모드로 전환되는 것을 나타내며, 여기서 출력 전압 VOUT은 Ilimit(A)와 Ilimit(A) + 수 퍼센트 사이의 좁은 범위의 출력 전류 값들에 대해 VOUT 설정값 미만으로 낮출 수 있다. 다시 말해, 0부터 Ilimit(A)까지의 임의의 전류 값에 대해, DC-DC 컨버터의 출력 전압 VOUT은 VOUT 설정값으로 유지된다. Ilimit(A)에 도달하면, 출력 전압 VOUT이 떨어지기 시작하고, 출력 전류가 계속 상승함에 따라 이 처짐은 지속적으로 두드러지게 된다(Ilimit(A)에서의 전류 기울기는 평평해 보이지만 실제로는 약간만 양수이다).11 illustrates the current limiting characteristics of a DC-DC converter implemented within system 100 with the x-axis representing time. For all DC-DC converter output currents (I o ) below the output current value called the current limit transition point (the point at which the output voltage of the DC-DC converter changes from constant voltage to constant current), the DC-DC converter It is configured to keep the output voltage V OUT of the converter constant. When the output current I o of the DC-DC converter (indicated by the dotted line in Figure 11) reaches the current limit transition point (I limit(A) ), the output voltage V OUT drops slightly, or is described as “droop.” do. This indicates that the DC-DC converter switches from a “constant voltage” mode to a “sag current limit” mode, where the output voltage V OUT is the output current in a narrow range between I limit(A) and I limit(A) + a few percent. These values can be lowered below the V OUT setting value. In other words, for any current value from 0 to I limit(A) , the output voltage V OUT of the DC-DC converter is maintained at the V OUT setting value. Once I limit(A) is reached, the output voltage V OUT begins to drop, and this droop continues to become more noticeable as the output current continues to rise (the current slope at I limit(A) appears flat, but in reality is only slightly positive).
배터리(108)가 배전 버스(104) 내로 방전되도록 시스템(100)을 작동시키는 PSU(101)에서의 하드웨어 장애 또는 AC 정전(일반적으로 본 명세서에서는 PSU(101)의 장애라고 함)과 같은 이벤트 동안, 배터리(108)의 전압은 방전 전류가 증가함에 따라(예를 들어, 도 8 및 도 10에 도시된 바와 같이) 강하할 것이며, 여기서 상이한 특성 곡선들에 의해 추적되는 바와 같이 전류에 있어서의 증분 증가들이 점점 더 낮은 전압들에 존재한다. 배터리 방전 전류가 증가함에 따라 배터리(108)의 전압이 이렇게 낮아지는 것은 각각의 배터리 셀의 내부 저항 또는 임피던스에 의해 야기될 수 있다. 배터리(108)의 전압 강하량은 배터리(108)에 의해 부하(105)에 공급되는 전류의 크기 및 배터리(108) 내의 셀들 각각의 내부 임피던스에 따라 달라질 것이다. 배터리(108)의 셀들의 화학적 조성은 방전 이벤트 동안 배전 버스(104)를 전압 한계들 내로 유지하도록 전압 강하를 충분히 작게(예를 들어, 실질적으로 지정된 부하 전압 허용 오차 범위 내에서) 유지하면서, 셀들이 결합되는 배전 버스(104)의 최대 전력 요구량을 지지할 수 있도록 전압, 전류 용량 및 임피던스 특성들에 대해 선택될 수 있다.During an event, such as a hardware failure in PSU 101 or an AC power outage (commonly referred to herein as a failure of PSU 101 ) that causes system 100 to discharge battery 108 into power distribution bus 104 . , the voltage of the battery 108 will drop as the discharge current increases (e.g., as shown in Figures 8 and 10), where the increment in current is traced by the different characteristic curves. There are increases at increasingly lower voltages. This lowering of the voltage of battery 108 as the battery discharge current increases may be caused by the internal resistance or impedance of each battery cell. The amount of voltage drop of the battery 108 will vary depending on the magnitude of the current supplied to the load 105 by the battery 108 and the internal impedance of each cell in the battery 108. The chemical composition of the cells of battery 108 is such that the cell voltage drop is kept sufficiently small (e.g., within a specified load voltage tolerance range) to maintain distribution bus 104 within voltage limits during a discharge event. The voltage, current carrying capacity and impedance characteristics may be selected to support the maximum power requirements of the distribution bus 104 to which they are coupled.
본 개시내용의 실시예들에 따라, 시스템(100)은 DC-DC 컨버터(170)의 전류 제한 전이점(도 11에 묘사된 Ilimit(A) 참조) 미만인 부하(105)로 전달되는 전류들의 값들과 배터리(108)의 높은 충전 상태들에서, 배터리(108)의 V-I 곡선들의 군의 순시 작동 지점에 따라, DC-DC 컨버터(170)에 의해서만 또는 N 개의 FET/저항기 쌍 네트워크 내의 일부 미리 결정된 수의 FET/저항기 쌍들과 조합한 DC-DC 컨버터(170)에 의해 전류가 부하(105)에 공급되도록 구성될 수 있다.In accordance with embodiments of the present disclosure, system 100 may be configured to reduce the currents delivered to load 105 below the current limit transition point of DC-DC converter 170 (see I limit(A) depicted in FIG. 11). values and at high states of charge of the battery 108, depending on the instantaneous operating point of the family of VI curves of the battery 108, only the DC-DC converter 170 or some predetermined Current may be configured to be supplied to the load 105 by a DC-DC converter 170 in combination with a number of FET/resistor pairs.
본 개시내용의 실시예들은 이제 제어기(102)가 지정된 부하 전압 허용 오차 범위 내에서 부하(105)에 전력을 전달하도록 구성되는 시스템(100)의 비제한적 예시적인 적용예 및 작동에 관해 설명될 것이다. 이러한 지정된 부하 전압 허용 오차 범위는 본 명세서에서는 특정 최종 용도 적용예와 관련된 부하에 의해 요구될 수 있는 전압 범위를 규정하는 적용예 조정 윈도우라고 지칭될 수도 있다. 이러한 지정된 부하 전압 허용 오차 범위는 공칭 또는 원하는 출력 전압 Vo 및 ± 퍼센트 범위로 구성될 수 있다.Embodiments of the present disclosure will now be described with respect to non-limiting example applications and operation of system 100 in which controller 102 is configured to deliver power to load 105 within specified load voltage tolerances. . This specified load voltage tolerance range may be referred to herein as an application tuning window that defines the voltage range that may be required by the load associated with a particular end-use application. These specified load voltage tolerances can be configured as nominal or desired output voltage V o and ± percent range.
도 12는 원하는 출력 전압 Vo(예를 들어, 12 V) 및 지정된 부하 전압 허용 오차 범위(예를 들어, ± 5 %)에 기초하여 시스템(100)에서 구현될 수 있는 다양한 설정값들 및 임계값들의 비제한적 예에 대한 그래픽 표현을 예시한다. 본 개시내용의 실시예들을 설명하기 위한 목적으로만, 도 8의 비제한적인 예시적 V-I 곡선들을 참조할 것이다. 지정된 부하 전압 허용 오차 범위가 도시되고 조절 하한(본 예에서는 12 V - 5 % = 11.4 V)으로부터 조절 상한(본 예에서는 12 V + 5 % = 12.6 V)까지 확장된다. 본 개시내용의 실시예들에 따르면, 제어기(102)는 부하(105)에 공급되는 전압을 지정된 부하 전압 허용 오차 범위를 규정하는 조절 상한과 조절 하한 사이에서 유지하도록 구성될 수 있다. 도 12는 또한 조절 상한 및 조절 하한 내에서 일부 다른 임계값들 및 설정값들이 시스템(100)의 설계 내로 구성될 수 있음을 도시한다. PSU(101)의 PSU 출력 전압 설정값이 있을 수 있는데, 이는 시스템(100)의 설계 중에 미리 결정될 수 있으며(예를 들어, 부하의 동적 특성, PSU 제어 루프의 응답 등의 함수로서), 본 예에서는 12.35 V(도 12에 묘사된 실선(2)으로 지정됨)로 선택된다. PSU(101)의 PSU 출력 전압 설정값에 대한 값은 PSU(101)에 의해 공급되는 정상 작동 출력 전압으로서 선택될 수 있으며, 지정된 부하 전압 허용 오차 범위 내에 있도록 선택될 것이다. PSU 출력 전압 설정값 미만으로 설정된 DC-DC 컨버터(170)의 배터리 DC-DC 컨버터 설정값이 있을 수 있으며, 본 예에서는 12.0 V로 선택된다(도 12에 묘사된 점선(3)으로 표시됨). 2 개의 제어 임계 설정값들, 즉 PSU 출력 전압 설정값과 배터리 DC-DC 컨버터 설정값 사이에 설정된 상부 제어 임계값("UST")(본 예에서는 12.3 V로 선택됨) 및 배터리 DC-DC 컨버터 설정값 미만 조절 하한 초과로 설정되는 하부 제어 임계값("LCT")(본 예에서는 LCT가 11.9 V로 선택됨)이 있을 수 있다. UCT 값 및 LCT 값은 도 14 및 도 15와 관련하여 추가로 설명된다. 이러한 임계값들 및 설정값들의 활용에 대해 본 명세서에 추가로 설명된다.12 illustrates various settings and thresholds that can be implemented in system 100 based on a desired output voltage V o (e.g., 12 V) and a specified load voltage tolerance range (e.g., ±5%). Illustrative graphical representations of non-limiting examples of values. For the sole purpose of describing embodiments of the present disclosure, reference will be made to the non-limiting example VI curves in FIG. 8. The specified load voltage tolerance range is shown and extends from the lower regulation limit (12 V - 5 % = 11.4 V in this example) to the upper regulation limit (12 V + 5 % = 12.6 V in this example). According to embodiments of the present disclosure, controller 102 may be configured to maintain the voltage supplied to load 105 between an upper regulation limit and a lower regulation limit that define a specified load voltage tolerance range. FIG. 12 also shows that some other thresholds and settings within the upper and lower regulation limits can be built into the design of system 100. There may be a PSU output voltage setpoint for PSU 101, which may be predetermined during the design of system 100 (e.g., as a function of load dynamics, response of the PSU control loop, etc.), in this example is chosen to be 12.35 V (designated by the solid line (2) depicted in Figure 12). The value for the PSU output voltage set point of PSU 101 may be selected as the normal operating output voltage supplied by PSU 101 and will be selected to be within a specified load voltage tolerance range. There may be a battery DC-DC converter setpoint of DC-DC converter 170 set below the PSU output voltage setpoint, in this example chosen to be 12.0 V (indicated by the dashed line (3) depicted in Figure 12). Two control threshold settings: the upper control threshold (“UST”) set between the PSU output voltage setting and the battery DC-DC converter setting (selected at 12.3 V in this example) and the battery DC-DC converter setting. There may be a lower control threshold (“LCT”) that is set above the lower regulation limit (in this example, LCT is chosen to be 11.9 V). UCT values and LCT values are further explained with respect to FIGS. 14 and 15. The use of these thresholds and settings is further described herein.
배터리 DC-DC 컨버터 설정값은 지정된 부하 전압 허용 오차 범위 내에 있고, PSU 출력 전압 설정값보다 낮으며, LCT보다 높도록 선택되며, 시스템(100)의 동적 특성들을 분석함으로써 최적화될 수 있다. 조절 상한 및 조절 하한(즉, 지정된 부하 전압 허용 오차 범위)의 선택은 부하(105)의 사양 및 요구 사항들의 함수로서 결정될 수 있다. UCT의 값은 PSU 출력 전압 설정값 아래의 일부 적절한 값에서 선택될 수 있으므로, UCT 아래의 출력 전압 Vo의 감소를 모니터링하는 것이 PSU(101)의 장애가 있을 수 있거나 또는 배터리 시스템(106)에 의해 부하(105)에 공급되는 출력 전압(Vo)이 너무 많이 증가하여 잠재적으로 지정된 부하 전압 허용 오차 범위 밖으로 증가할 수 있음을 배터리 시스템(106)에 알린다. LCT의 값은 배터리 DC-DC 컨버터 설정값 아래의 일부 적절한 값으로 선택되어 LCT 아래의 출력 전압 Vo의 감소를 모니터링하는 것은 배터리 시스템(106)에 더 많은 전류가 N 개의 FET/저항기 쌍 네트워크를 통해 배터리(108)로부터 부하(105)로 공급될 필요가 있다는 것을 알린다. 시스템(100)의 설계자에 의한, 지정된 부하 전압 허용 오차 범위 내에 있는 UCT 및 LCT에 대한 값들의 선택은 배터리(108)의 특정 특성들(예를 들어, 단자 전압, 특성 곡선 등), 부하(105)의 동적 특성들(예를 들어, 동적 부하 전류들의 크기 및 상승 시간 및 하강 시간) 및 CLOAD(160)로 지정된 시스템(100)의 유효 커패시턴스의 함수일 수 있다. 이 시스템 커패시턴스(CLOAD(160))는 시스템(100) 내의 출력 노드(Vo)에 결합된 커패시턴스들(예를 들어, PSU(101)의 피드백 제어 루프를 안정화시키는 데 도움을 주도록 포함된 PSU(101) 내에 존재하는 임의의 출력 커패시터들, 과도 응답을 개선하거나 DC-DC 컨버터(170)의 제어 루프를 안정화하는 데 도움을 주기 위해 DC-DC 컨버터(170)의 출력에 존재하는 임의의 출력 커패시터들, 부하(105)와 관련된 임의의 커패시턴스 및 배터리 시스템(106)의 설계자에 의해 추가된 임의의 다른 커패시턴스)의 합계를 나타낼 수 있다.The battery DC-DC converter setpoint is selected to be within the specified load voltage tolerance range, lower than the PSU output voltage setpoint, and higher than the LCT, and can be optimized by analyzing the dynamic characteristics of the system 100. The selection of the upper regulation limit and lower regulation limit (i.e., specified load voltage tolerance range) may be determined as a function of the specifications and requirements of the load 105. The value of UCT may be selected at some suitable value below the PSU output voltage set point, so that monitoring for a decrease in output voltage V o below UCT may be due to a failure of the PSU 101 or due to a failure of the battery system 106. Informs battery system 106 that the output voltage (V o ) supplied to load 105 may increase too much, potentially outside the specified load voltage tolerance range. The value of LCT is chosen to be some suitable value below the battery DC-DC converter setpoint so that monitoring the decrease in output voltage V o below LCT means that more current is flowing into the battery system 106 through the N FET/resistor pair network. It notifies the need for supply from the battery 108 to the load 105. The selection of values for UCT and LCT that are within a specified load voltage tolerance range, by the designer of system 100, depends on the specific characteristics of battery 108 (e.g., terminal voltage, characteristic curve, etc.), load 105 ) (e.g., magnitude and rise and fall times of dynamic load currents) and the effective capacitance of system 100, designated as C LOAD 160. This system capacitance (C LOAD 160) is the capacitance coupled to the output node (V o ) within system 100 (e.g., a PSU included to help stabilize the feedback control loop of PSU 101). Optional output capacitors present within 101, optionally present at the output of DC-DC converter 170 to improve transient response or help stabilize the control loop of DC-DC converter 170. capacitors, any capacitance associated with the load 105 and any other capacitance added by the designer of the battery system 106).
도 13은 시스템(100)의 단순화된 블록도를 나타내며, 이는 본 명세서에 추가로 설명되는 바와 같이, 본 개시내용의 실시예들에 따라 배터리(108)와 부하(105) 사이에 삽입되는 임피던스의 양을 조절하기 위해 제어기(102)에 의해 출력 노드 Vo에서의 전압의 모니터링이 어떻게 활용되는지를 설명하기 위해 제시된다. 배터리 시스템(106) 및 PSU(101)는 출력 노드 Vo에서 배전 버스(104)에 결합된다. 또한, 출력 노드 Vo에서의 배전 버스(104)에는 부하(105) 및 시스템 커패시턴스 CLOAD(160)가 결합된다.13 shows a simplified block diagram of system 100, which represents a circuit diagram of the impedance inserted between battery 108 and load 105 in accordance with embodiments of the present disclosure, as further described herein. It is presented to explain how monitoring of the voltage at the output node V o is utilized by the controller 102 to adjust the amount. Battery system 106 and PSU 101 are coupled to power distribution bus 104 at output node V o . Additionally, a load 105 and a system capacitance C LOAD 160 are coupled to the distribution bus 104 at the output node V o .
잘 알려진 회로 이론에 따르면, 시스템 내 임의의 노드에서의 임의의 전류들의 합계는 0이어야 한다. 따라서, 노드 V0에 존재하는 전류들의 합계는:According to well-known circuit theory, the sum of any currents at any node in the system must be zero. Therefore, the sum of the currents present at node V 0 is:
를 풀기 위해: To solve:
커패시터들의 특성 방정식들을 고려하면:Considering the characteristic equations of capacitors:
여기서, here,
위의 방정식에서,(i Batt+i Psu)가 i Load와 같으면 i Capacitance는 시간 기준으로 0이 되고, dVCapacitance/dt도 0이 될 것이라는 결론을 내릴 수 있다. 이처럼, 출력 노드 Vo의 전압은 변하지 않을 것이다. (i Batt+i Psu) > i Load인 경우, i Capacitance는 양수가 되고(즉, 시스템 커패시턴스 CLOAD(160)이 충전 중임), dVCapacitance/dt도 양수가 되며, 출력 노드 Vo의 전압은 시간에 따라 증가한다. 대응적으로,(i Batt+i Psu) < i Load인 경우, i Capacitance는 음수가 되고(즉, 시스템 커패시턴스 CLOAD(160)은 부하(105)로 방전됨), dVCapacitance/dt도 음수가 되며, 출력 노드 Vo에서의 전압은 시간에 따라 감소한다. 이러한 변수들, 즉 시스템 커패시턴스 CLOAD(160)에 걸친 전압(즉, Vo) 및 시스템 커패시턴스 CLOAD(160) 내의 전류(C*dVCapacitance/dt)는 시스템(100)의 일련의 상태 변수들을 나타내며, 이러한 상태 변수들은 본 명세서에서 설명되는 바와 같이 본 개시내용의 실시예들 내에서 활용된다. C*dVCapacitance/dt는 양수일 수도 음수일 수도 있으며, 암페어(전류) 단위들을 갖는 반면, dVCapacitance/dt는 양수일 수도 음수일 수도 있으며, 볼트/시간 단위를 갖는다. 또한, dVCapacitance/dt은 또한 dVO/dt와 같으며 동일한 상태 변수를 나타낸다는 점에 유의해야 한다.From the above equation, it can be concluded that if ( i Batt + i Psu ) is equal to i Load , i Capacitance will be 0 on a time basis, and d V Capacitance /dt will also be 0. In this way, the voltage at the output node V o will not change. If ( i Batt + i Psu ) > i Load , i Capacitance becomes positive (i.e. the system capacitance C LOAD (160) is charging), d V Capacitance /dt also becomes positive, and the voltage at the output node V o increases with time. Correspondingly, if ( i Batt + i Psu ) < i Load , i Capacitance becomes negative (i.e., the system capacitance C LOAD (160) is discharged to the load (105)) and d V Capacitance /dt is also negative. , and the voltage at the output node V o decreases with time. These variables, namely the voltage across the system capacitance C LOAD 160 (i.e. V o ) and the current within the system capacitance C LOAD 160 (C* d V Capacitance /dt) are a series of state variables of system 100. These state variables are utilized within embodiments of the present disclosure as described herein. C* d V Capacitance /dt can be positive or negative and has units of amperes (current), while d V Capacitance /dt can be positive or negative and has units of volts/hour. Additionally, it should be noted that d V Capacitance /dt is also equal to d V O /dt and represents the same state variable.
도 14는 시스템(100)의 상태 변수들(즉, Vo 및 dVO/dt)을 나타내는 값들을 결정하도록 구성될 수 있는 상태 결정 시스템(141)(도 1 참조)에 대한 비제한 구현예의 블록도를 예시한다. 임계값 검출기(1401)는 출력 전압 Vo를 입력으로서 수신하고, Vo를 UCT 및 LCT 한계들과 비교한다(도 12 참조). 임계값 검출기(1401)의 작동에 대한 진리표가 도 16의 표 16a에 도시된다. 출력 전압 Vo가 UCT보다 높은 전압 레벨이면, 신호 상부 제어 임계값 초과("UCTE") 신호가 로직 레벨 1로 설정되고, 출력 전압 Vo가 UCT 아래로 떨어지면, UCTE는 로직 레벨 0으로 재설정될 것이다. 출력 전압 Vo가 LCT보다 낮은 전압 레벨이면, 하부 제어 임계값 초과("LCTE") 신호가 로직 레벨 1로 설정되고, 출력 전압 Vo가 LCT보다 높게 상승하면, LCTE 신호가 로직 레벨 0으로 재설정될 것이다.FIG. 14 is a non-limiting example implementation of state determination system 141 (see FIG. 1 ) that may be configured to determine values representing state variables (i.e., V o and d V O /dt) of system 100. Example block diagram. Threshold detector 1401 receives the output voltage V o as input and compares V o to the UCT and LCT limits (see Figure 12). The truth table for the operation of threshold detector 1401 is shown in Table 16a of FIG. 16. If the output voltage V o is at a voltage level higher than UCT, the signal upper control threshold exceeded ("UCTE") signal will be set to logic level 1, and if the output voltage V o falls below UCT, UCTE will be reset to logic level 0. will be. When the output voltage V o rises above the LCT, the lower control threshold exceeded ("LCTE") signal is set to logic level 1, and when the output voltage V o rises above the LCT, the LCTE signal is reset to logic level 0. It will be.
미분기(1402)는 출력 전압 Vo를 입력으로서 수신하고, dVO/dT의 부호를 결정하여 dVO/dt > 0일 때마다 로직 레벨 1로 설정되는 dVO/dT 양의 신호와 dVO/dT > 0일 때마다 로직 레벨 1로 설정되는 dVO/dt 음의 신호를 생성하여 제어기(102)에 상태 변수 dVO/dt의 순시 부호를 제공한다. 미분기(1402)의 작동에 대한 진리표는 도 16의 표 16b에 도시되어 있다. UCTE, LCTE, dVO/dt 음 및 dVO/dt 양의 신호들(본 명세서에서는 총칭하여 "상태 결정 신호들"이라고도 함)은 상태 결정 시스템(141)으로부터 신호 라인들(180)을 통해 제어기(102)로 전달된다. 진리표들 표 16a와 표 16b에는 허용되지 않음 또는 불가능으로 도시되는 항목들이 포함되어 있다는 점에 유의하여야 한다. 예를 들어, 출력 전압 Vo가 UCT 위와 LCT 아래 둘 모두에 동시에 있을 수 없으며, 이로 인해 UTCE = 1 및 LTCE = 1인 조건들은 동시에 발생할 수 없다.Differentiator 1402 receives the output voltage V o as input and determines the sign of d V O /dT to produce a positive d V O /dT signal that is set to logic level 1 whenever d V O /dt > 0. Whenever d V O /dT > 0, a negative d V O /dt signal is generated that is set to logic level 1 to provide the controller 102 with the instantaneous sign of the state variable d V O /dt. The truth table for the operation of differentiator 1402 is shown in Table 16b of FIG. 16. UCTE, LCTE, d V O /dt negative and d V O /dt positive signals (collectively referred to herein as “state determination signals”) are connected to signal lines 180 from state determination system 141. It is transmitted to the controller 102 through. It should be noted that truth tables Table 16a and Table 16b contain items that are shown as unacceptable or impossible. For example, the output voltage V o cannot be both above UCT and below LCT at the same time, so the conditions UTCE = 1 and LTCE = 1 cannot occur simultaneously.
제어기(102)는 상태 결정 시스템(141)으로부터 상태 결정 신호들을 수신하고 도 18의 시스템 및 공정(1800)에 대해 추가로 설명되는 바와 같이 도 16의 표 16c에 기재된 진리표에 따라 작동들을 수행하도록 구성된다. 도 15는 상태 결정 시스템(141)을 연산 증폭기(OP1) 및 전압 비교기들(CMP1... CMP4)로 구현하여 도 16의 표 16c에 도시된 진리표를 생성하는 방법에 대한 비제한적 예의 단순화된 개략도를 예시하며, 여기서 비교기 기준값들은 도 12와 관련하여 제공된 예와 관련이 있다.Controller 102 is configured to receive state determination signals from state determination system 141 and perform operations according to the truth table set forth in Table 16c of FIG. 16, as further described for system and process 1800 of FIG. 18. do. FIG. 15 is a simplified schematic diagram of a non-limiting example of how to implement the state determination system 141 with an operational amplifier (OP1) and voltage comparators (CMP1... CMP4) to generate the truth table shown in Table 16c of FIG. 16. , where the comparator reference values relate to the example provided in connection with FIG. 12 .
도 8에 대해 설명된 바와 같이 배터리(108)로 구현된 시스템(100)의 비제한적인 예를 고려하면, 구역 4 영역에서 작동할 때, DC-DC 컨버터(170)를 포함하면, 도 7의 시스템(700)과 관련하여 이전에 이용 가능했던 것보다 제로(0) 배터리 방전 전류까지 더 넓은 범위의 전류들에 대한 정확한 입력/출력 전압 차이에 대한 더 높은 제어 정밀도 뿐만 아니라 더 높은 전기 효율을 제공한다. 이는 도 9를 보면 알 수 있다. 본 명세서에 설명된 바와 같이, FET/저항기 쌍들에 대한 임의의 개수 N에 대해, N2 개의 개별 제어 단계들을 이용할 수 있다. 시스템(700) 내 저항기들(710a... 710d)에 대한 저항값들이 감소하는 특성으로 인해, 제어 단계들의 세분성은 작동 범위에서 일정하지 않으며, 구역 3 영역(도 8 참조)에서 작동하는 동안 미세 제어가 가능함을 알 수 있지만(도 9에서, 이용 가능한 제어 단계들의 70 %가 0.5 V 이하의 VBAT-VO 차이 범위에 존재함), VBAT-VO 차이가 0.5 V 내지 3.0 V 범위인 구역 4 영역에서 작동하는 경우, 사용 가능한 제어 단계들 수가 적기 때문에 매우 조잡하고 부정확한 제어만 가능하다. 구역 4 영역은 이 범위에서는 저항 소자들의 V-I 손실들이 커질 것이기 때문에, 전기 효율이 낮은 작동 범위이다. 따라서, 구역 4 영역은 DC-DC 컨버터(170)의 통합에 의해 출력 전압 Vo의 조잡한 제어가 제공되는 곳인데, 이는 DC-DC 컨버터들이 이 영역에서 높은 효율을 갖도록 특별히 의도된 것과 같은 이러한 효율 문제들을 완화하기 때문이다. 따라서, 시스템(700)은 구역 4 영역에서 열악한 효율과 제어를 갖는 반면, 시스템(100)은 DC-DC 컨버터(170)를 통합함으로써 이러한 문제들을 완화하며, 이는 구역 4 영역에서의 성능을 크게 향상시키는 반면, 출력 전압 Vo의 더 미세한 제어는 도 18과 관련하여 본 명세서에서 추가로 설명되는 바와 같이 N 개의 FET/저항기 쌍 네트워크의 총 임피던스를 제어함으로써 제공될 수 있다.Considering a non-limiting example of a system 100 implemented with a battery 108 as described with respect to FIG. 8, including a DC-DC converter 170, when operating in a Zone 4 region, the system 100 of FIG. Provides higher electrical efficiency as well as higher control precision for accurate input/output voltage differences over a wider range of currents down to zero battery discharge current than previously available with respect to system 700. do. This can be seen by looking at Figure 9. As described herein, for any number N of FET/resistor pairs, N 2 separate control steps may be used. Due to the decreasing nature of the resistance values for the resistors 710a... 710d in the system 700, the granularity of the control steps is not constant over the operating range and may vary slightly during operation in the Zone 3 region (see Figure 8). It can be seen that control is possible (in Figure 9, 70% of the available control steps are in the V BAT -V O difference range of less than 0.5 V), but the V BAT -V O difference ranges from 0.5 V to 3.0 V. When operating in Zone 4 areas, only very crude and imprecise control is possible due to the small number of control stages available. The Zone 4 region is an operating range with low electrical efficiency because the VI losses of the resistive elements will be large in this range. Therefore, Zone 4 region is where coarse control of the output voltage V o is provided by the integration of DC-DC converter 170, as DC-DC converters are specifically intended to have high efficiency in this region. Because it alleviates problems. Therefore, while system 700 has poor efficiency and control in Zone 4 areas, system 100 alleviates these problems by incorporating a DC-DC converter 170, which significantly improves performance in Zone 4 areas. On the other hand, finer control of the output voltage V o can be provided by controlling the total impedance of the N FET/resistor pair network as further described herein with respect to FIG. 18.
표준 벅 DC-DC 컨버터 또는 벅-부스트 DC-DC 컨버터를 사용하는 선택은 배터리(108)의 특정 화학물질 및 구성에 대한 V-I 곡선들 뿐만 아니라 시스템(100)에 의해 전력을 공급받는 부하(105)의 요구 사항들에 의해 결정될 수 있다. 도 7과 관련하여 본 명세서에 설명된 바와 같이, 시스템(700)은 배터리 전압 미만의 전압들에서만 부하(705)에 전류를 전달할 수 있다. 결과적으로, 많은 경우들에 있어서 배터리(708)에는 사용할 수 없는 에너지가 있을 것이다. 도 8을 참조하면, 구역 1 영역은 부하에 대해 지정된 부하 전압 허용 오차 범위 아래에 있는 배터리 작동 지점들을 식별한다. 배터리 작동 지점이 V-I 곡선들 군의 구역 1 영역에 존재할 때마다 배터리 에너지를 사용할 수 없다. 따라서, 이 구역 1 영역 내에 있는 V-I 곡선들의 결과 부분은 매우 작으며 SOC가 0에 가까운 매우 낮은 충전 상태들에서만 존재한다. 많은 최종 사용자 적용예들에서는 이렇게 이용 불가능한 구역 1 에너지는 그냥 무시할 수 있다. 그러나, 도 8에 표시된 V-I 곡선들을 도 10에 도시된 상이한 배터리 구성의 작동과 비교해 보면, 이는 1 A와 60 A 사이의 전류들에서 작동하는 철 인산염 배터리 셀들의 4개의 직렬 셀 구성의 V-I 곡선들을 나타낸다. 도 10의 철 인산염 배터리 시스템의 구역 4 영역 작동은 도 8의 니켈 망간 코발트 시스템보다 면적이 훨씬 작음을 알 수 있다. 이는 12 V 시스템들에 유리할 수 있다는 점에 유의해야 한다. 그러나 도 10의 철 인산염 배터리 시스템의 구역 1 영역에 존재하는 곡선들의 영역은 도 8의 니켈 망간 코발트 시스템의 곡선들의 영역보다 훨씬 크다(예를 들어, 최대 부하 60 A에서 작동하는 경우, 최대 약 40 % SOC). 이는 전술한 바와 같이 구역 1 영역에 고립된 상당량의 사용할 수 없는 에너지를 의미하며, 이러한 배터리 시스템에 의해 전원을 공급받고자 하는 특정 적용예에는 적합하지 않을 수 있다. 잠재적인 해결책은, 이러한 유형의 컨버터는 지정된 부하 전압 허용 오차 범위 내의 전압보다 낮은 배터리 전압을 지정된 부하 전압 허용 오차 범위와 호환되는 출력 전압까지 승압할 수 있기 때문에, 도 7의 배터리 시스템(706)을 DC-DC 컨버터(170)에 대한 적절한 최대 전력 및 전류 제한 설정을 갖는 DC-DC 컨버터 설계(예를 들어, 벅-부스트 DC-DC 컨버터)를 구현하는 도 1의 배터리 시스템(106)으로 대체하는 것이다. 참고로, DC-DC 컨버터(170)가 출력 전압을 배터리(108)에 의해 공급되는 전압을 초과하여 승압할 때, 출력으로부터 배터리(입력)로의 전력 순환을 방지하기 위해 DC-DC 컨버터(170)용 벅-부스트 컨버터를 사용할 때 주의를 기울여야 할 수도 있음에 유의한다. 이를 방지하기 위해, DC-DC 컨버터(170)의 출력의 연결 지점은 (트랜지스터(111)의 소스측에 결합되는 FET/저항기 쌍들(110b... 110d 및 150b... 150d)과 비교하여) 트랜지스터(111)의 드레인 측으로 이동될 수 있다. 부스트 모드에서 작동할 때, 트랜지스터(111)가 스위치 오프되어 DC-DC 컨버터(170)의 출력으로부터 배터리(108)로의 어떠한 전력 순환도 차단된다. 부스트 모드에서 DC-DC 컨버터(170)의 작동의 결과는 배터리(108)가 구역 4 영역에서 방전되는 동안 전달되는 출력 전력의 100 %가 N 개의 FET/저항기 쌍 네트워크를 통하지 않고 DC-DC 컨버터(170)를 통해 전달되어야 한다는 것이다. 이것은 구역 4 영역의 시스템(100)의 작동은 DC-DC 컨버터(170)의 전력 제한 및 전류 제한 전이점(Ilimit(A)) 이하의 전력 레벨에 있어야 함을 의미한다. 그러나, 시스템(100)이 컴퓨터 서버용으로 사용되는 적용예에서는, 낮은 SOC에서 배터리(108)로부터의 이러한 "전력 감소" 작동이 특별히 허용되는 것은 드문 일이 아니다.The choice to use a standard buck DC-DC converter or a buck-boost DC-DC converter will depend on the VI curves for the particular chemistry and configuration of the battery 108 as well as the load 105 powered by the system 100. can be determined by the requirements. As described herein with respect to FIG. 7 , system 700 can deliver current to load 705 only at voltages below the battery voltage. As a result, in many cases there will be unusable energy in battery 708. Referring to Figure 8, the Zone 1 region identifies battery operating points that are below the load voltage tolerance range specified for the load. Battery energy is unusable whenever the battery operating point is in the Zone 1 region of the VI family of curves. Therefore, the resulting portion of the VI curves within this Zone 1 region is very small and exists only at very low charge states where SOC is close to zero. In many end-user applications, this unavailable Zone 1 energy can simply be ignored. However, comparing the VI curves shown in Figure 8 to the operation of a different battery configuration shown in Figure 10, it shows that the VI curves of a four series cell configuration of iron phosphate battery cells operating at currents between 1 A and 60 A. indicates. It can be seen that the Zone 4 region operation of the iron phosphate battery system of Figure 10 has a much smaller area than the nickel manganese cobalt system of Figure 8. It should be noted that this may be advantageous for 12 V systems. However, the area of the curves present in the zone 1 region of the iron phosphate battery system of Figure 10 is much larger than that of the nickel manganese cobalt system of Figure 8 (e.g., when operating at a maximum load of 60 A, up to about 40 A). %SOC). As mentioned above, this means a significant amount of unusable energy stranded in the Zone 1 area, which may not be suitable for certain applications that are intended to be powered by such battery systems. A potential solution is battery system 706 of FIG. 7 because this type of converter can step up a battery voltage below a voltage within a specified load voltage tolerance range to an output voltage compatible with the specified load voltage tolerance range. Alternative to battery system 106 of FIG. 1 that implements a DC-DC converter design (e.g., a buck-boost DC-DC converter) with appropriate maximum power and current limit settings for DC-DC converter 170. will be. For reference, when the DC-DC converter 170 boosts the output voltage beyond the voltage supplied by the battery 108, the DC-DC converter 170 is used to prevent power circulation from the output to the battery (input). Please note that you may need to be careful when using buck-boost converters. To prevent this, the connection point of the output of DC-DC converter 170 is (compared to the FET/resistor pairs 110b... 110d and 150b... 150d coupled to the source side of transistor 111) It can be moved to the drain side of the transistor 111. When operating in boost mode, transistor 111 is switched off to block any power cycling from the output of DC-DC converter 170 to battery 108. The result of operation of the DC-DC converter 170 in boost mode is that while the battery 108 is discharging in the zone 4 region, 100% of the output power delivered is not through the N FET/resistor pair network but through the DC-DC converter ( 170). This means that operation of system 100 in the Zone 4 region must be at a power level below the power limit and current limit transition point (I limit(A) ) of DC-DC converter 170. However, in applications where system 100 is used for computer servers, it is not uncommon for such “power reduction” operation from battery 108 to be particularly acceptable at low SOC.
도 17은 특정 배터리 및 부하 특성들 및 요구 사항들에 따라 제어기(102) 내에서 구현될 수 있는 FET/저항기 활성/비활성 시퀀스들의 몇 가지 비제한적인 예를 예시한다. 표 17a는 제어기(102) 내에서 구현될 수 있는 도 9와 관련하여 설명된 것과 유사한 이진 카운팅 시퀀스를 나타낸다. FET들(110b, 110c 및 110d)은 이진 상향 카운팅 시퀀스에서 스위치 온될 수 있으며, 여기서 FET(110b)는 최하위 비트를 나타내고, FET(110d)는 최상위 비트를 나타내며, 각각의 후속 이진 숫자는 N 개의 FET/저항기 쌍 네트워크의 감소하는 총 임피던스를 나타낸다. 따라서, 한 번에 한 자리 이진수 위로 카운트하면 N 개의 FET/저항기 쌍 네트워크의 총 임피던스가 감소하고, 한 번에 한 자리씩 아래로 카운트하면 N 개의 FET/저항기 쌍 네트워크의 총 임피던스가 증가한다. 표 17b는 N 개의 FET/저항기 쌍 네트워크의 총 임피던스를 감소시키기 위해, 제1 FET(110b)가 스위치 온되고, 이어서 FET(110c)가 스위치 온되고(먼저 FET(110b)를 스위치 오프시키는 일 없이), 최종적으로 FET(110d)가 스위치 온되도록 이진 카운팅 모드에서보다는 순차적으로 온/오프로 전환될 수 있는 순차적 시퀀스를 나타낸다. 마찬가지로, N 개의 FET/저항기 쌍 네트워크의 임피던스를 증가시키기 위해, 제어기(102)는 모든 FET들이 스위치 오프될 때까지 최상위 비트 포지션에서 FET를 스위치 오프하고, 그 후 다음 최상위 비트 포지션에서 FET를 스위치 오프하는 등의 방식으로 구성될 수 있다. 이 순차적 시퀀스를 사용하면, 개별 임피던스 단계들의 수가 줄어들지만 임의의 주어진 임피던스 값에서 시작할 때 최소 또는 최대 임피던스 값에 더 빠르게 도달할 수 있다.Figure 17 illustrates several non-limiting examples of FET/resistor enable/disable sequences that can be implemented within controller 102 depending on specific battery and load characteristics and requirements. Table 17a shows a binary counting sequence similar to that described with respect to FIG. 9 that can be implemented within controller 102. FETs 110b, 110c and 110d may be switched on in a binary upward counting sequence, where FET 110b represents the least significant bit, FET 110d represents the most significant bit, and each subsequent binary number represents the N FETs. /Represents the decreasing total impedance of the resistor pair network. Therefore, counting up one binary digit at a time decreases the total impedance of the network of N FET/resistor pairs, and counting down one binary digit at a time increases the total impedance of the network of N FET/resistor pairs. Table 17b shows that to reduce the total impedance of the N FET/resistor pair network, first FET 110b is switched on, followed by FET 110c (without first switching off FET 110b). ), representing a sequential sequence that can be switched on/off sequentially rather than in a binary counting mode such that the FET 110d is finally switched on. Similarly, to increase the impedance of the N FET/resistor pair network, controller 102 switches off the FET at the most significant bit position until all FETs are switched off, and then switches off the FET at the next most significant bit position. It can be configured in a way such as: Using this sequential sequence, the number of individual impedance steps is reduced, but the minimum or maximum impedance value can be reached more quickly when starting from any given impedance value.
본 개시내용의 실시예들에 따르면, 표 17a에 표시된 이진 카운팅 시퀀스는 배터리(108)가 도 8에 표시된 것과 같은 NMC 배터리 셀들로 구성될 때, 제어기(102) 내에서 구현될 수 있으며, 여기서 최소 전류 V-I 곡선 및 최대 전류 V-I 곡선에 의해 추적되는 영역의 약 20 %만이 구역 2 영역 내에 있고, 구역 2 영역 외부 영역의 대부분은 구역 2 영역 위 구역 3 및 구역 4에 위치한다. 본 개시내용의 실시예들에 따르면, 표 17b의 순차적 시퀀스는 배터리(108)가 도 10에 표시된 것과 같은 철 인산염 배터리 셀들로 구성될 때 제어기(102) 내에서 구현될 수 있다. 여기서 최소 및 최대 전류 V-I 곡선들에 의해 추적되는 영역은 구역 2 영역 내에 약 60 %가 있으며, 약 30 ％만이 구역 2 영역 위 구역 3과 구역 4에 있다.According to embodiments of the present disclosure, the binary counting sequence shown in Table 17a can be implemented within controller 102 when battery 108 is comprised of NMC battery cells such as those shown in FIG. 8, where the minimum Only about 20% of the area tracked by the current V-I curve and the maximum current V-I curve is within the Zone 2 area, and most of the area outside the Zone 2 area is located in Zone 3 and Zone 4 above the Zone 2 area. According to embodiments of the present disclosure, the sequential sequence of Table 17b can be implemented within controller 102 when battery 108 is comprised of iron phosphate battery cells such as those shown in FIG. 10. The area tracked by the minimum and maximum current V-I curves here is about 60% within the Zone 2 region, with only about 30% in Zones 3 and 4 above the Zone 2 region.
대안적인 이진/순차 또는 "하이브리드" 카운팅 접근 방식이 표 17c에 도시되어 있으며, 여기서 이진 카운팅 시퀀스와 순차 시퀀스가 결합되어 있으며, FET들(110b 및 110c)은 이진 시퀀스로 작동하고, FET(110d)는 FET들(110b 및 110c)이 최대 이진 값에 도달한 후 순차적 순서로 추가된다.An alternative binary/sequential or "hybrid" counting approach is shown in Table 17c, where a binary counting sequence and a sequential sequence are combined, FETs 110b and 110c operate in a binary sequence, and FET 110d are added in sequential order after FETs 110b and 110c reach their maximum binary value.
본 개시내용의 실시예들은 다음의 예를 통해 추가로 설명되며, 이는 현재 개시된 주제를 예시하기 위해 개시된 것으로서 제한적인 것으로 해석되어서는 안 된다.Embodiments of the present disclosure are further described through the following examples, which are disclosed to illustrate the presently disclosed subject matter and should not be construed as limiting.
이제, 시스템(100)의 구현에 대한 비제한적 예가 설명될 것이다. 이 12 V 예(Vo = 12 V)에서, 조절 상한은 12.6 V이고, 조절 하한은 11.4 V로 지정된 부하 전압 허용 오차 범위를 규정한다. 예시적인 배터리(108)는 도 10에 도시된 4 개의 직렬 셀 인산철 배터리를 기반으로 하며, 최대 부하 전류는 60 암페어이고, 최소 부하 전류는 1 암페어이다. DC-DC 컨버터(170)는 적절한 벅 DC-DC 컨버터(도 4에 도시된 특성들을 가짐)로서 구성되며, 도 11에서와 같은 전류 제한 전이점 Ilimit(A)은 15 암페어 또는 부하(105)의 최대 전류의 25 %로 선택된다. 도 12에 묘사된 것처럼, 배터리 DC-DC 컨버터 설정값은 12.0 V로 설정되고, PSU 출력 전압 설정값은 12.35 V로 설정되며, UCT는 12.3 V로 설정되고, LCT는 11.9 V로 설정된다. 제어기(102)는 도 17의 표 17b에 표시된 바와 같이 순차적으로 N 개의 FET/저항기 쌍 네트워크의 임피던스를 상향 및 하향 조정하도록 구성된다. 저항기(150b)는 모든 저항기들(150b... 150d) 중에서 가장 높은 저항값으로 구성될 수 있다. 본 개시내용의 실시예들에 따르면, 저항기(150b)에 대한 이 저항값은 최소 및 최대 부하 전류 설계 지점들의 허용된 V-I 곡선들에 의해 추적되는 배터리(180)에 대한 전압의 최대값에 의해 결정될 수 있다. 본 예에서, 이 저항값은 도 10에 도시된 지점 A(13.4 V)에서, 12.0 V이고 도 10에 도시된 지점 B로 표시되는 배터리 DC-DC 컨버터 설정값의 값을 빼서 식별될 수 있다. 그 후 결과는 저항기(150b)에 대해 원하는 저항값을 제공하는 DC-DC 컨버터(170)의 전류 제한 전이점(Ilimit(A), 또는 15 A)으로 나누어진다. 이 값들을 사용하면, 그 결과는:A non-limiting example of an implementation of system 100 will now be described. In this 12 V example (V o = 12 V), the upper regulation limit is 12.6 V and the lower regulation limit is 11.4 V, which defines the specified load voltage tolerance range. The exemplary battery 108 is based on the four series cell iron phosphate battery shown in Figure 10, with a maximum load current of 60 amperes and a minimum load current of 1 ampere. DC-DC converter 170 is configured as a suitable buck DC-DC converter (having the characteristics shown in Figure 4), with a current limit transition point I limit(A) as in Figure 11 of 15 Amperes or load 105. is chosen to be 25% of the maximum current. As depicted in Figure 12, the battery DC-DC converter setting is set to 12.0 V, the PSU output voltage setting is set to 12.35 V, UCT is set to 12.3 V, and LCT is set to 11.9 V. Controller 102 is configured to sequentially adjust the impedance of the N FET/resistor pair networks up and down, as shown in Table 17b of FIG. 17. Resistor 150b may be configured to have the highest resistance value among all resistors 150b... 150d. According to embodiments of the present disclosure, this resistance value for resistor 150b may be determined by the maximum value of the voltage across battery 180 tracked by the allowed VI curves of the minimum and maximum load current design points. You can. In this example, this resistance value can be identified by subtracting the value of the battery DC-DC converter set point, which is 12.0 V and is denoted by point B, shown in FIG. 10, from point A (13.4 V) shown in FIG. 10. The result is then divided by the current limit transition point (I limit(A) , or 15 A) of DC-DC converter 170, which provides the desired resistance value for resistor 150b. Using these values, the result is:
소자(150b)의 저항값 = (13.4 V - 12.0 V) / 15 AResistance value of element 150b = (13.4 V - 12.0 V) / 15 A
소자(150b)의 저항값 = 93 밀리-옴Resistance value of element 150b = 93 milli-ohms
저항기(150c)는 시퀀스에서 다음 가장 낮은 저항값을 갖도록 구성될 수 있고, 저항기(150b)의 저항값의 1/10과 동일하거나 약간 작은 저항값을 갖도록 구성될 수 있다(예를 들어, 9 밀리-옴). 저항기(150d)는 저항기(150c)의 값의 1/10과 동일하거나 약간 작은 저항값(예를 들어, 0.9 밀리-옴)을 갖도록 구성될 수 있다. 결과적으로, 모든 FET들이 스위치 온되어 있을 때, N 개의 FET/저항기 쌍 네트워크의 총 저항은 0.8 밀리-옴이다. 이를 통해 최대 60 A의 부하에서 N 개의 FET/저항기 쌍 네트워크 전체에서 총 48 밀리-볼트의 전압 강하를 제공한다.Resistor 150c may be configured to have the next lowest resistance value in the sequence, and may be configured to have a resistance value equal to or slightly less than 1/10 of the resistance value of resistor 150b (e.g., 9 milliseconds). -ohm). Resistor 150d may be configured to have a resistance value equal to or slightly less than 1/10 of the value of resistor 150c (eg, 0.9 milli-ohm). As a result, when all FETs are switched on, the total resistance of the N FET/resistor pair network is 0.8 milli-ohms. This provides a total voltage drop of 48 milli-volts across a network of N FET/resistor pairs at loads up to 60 A.
도 10에 도시된 바와 같이, 철 인산염 셀 특성 V-I 곡선들은 전류 제한 전이점 Ilimit(A)인 15 A를 초과하고, 규정된 최대 부하 전류 60 A 미만인 전류 값들의 경우 대부분 구역 2 작동 범위 내에 있기 때문에, 시스템(100)은 상대적으로 적은 수의 병렬 FET/저항기 병렬 쌍들, 순차적인 FET 활성 시퀀스 및 전술한 바와 같이 각각의 순차 쌍에 대한 저항기 값들의 상대적으로 적극적인 감소를 통해 구성될 수 있다. 시스템(100)이 도 8에 표시된 것과 같은 NMC 셀들로 구성된 배터리(108)로 구성된 경우, 시스템(100)은 더 많은 수의 FET/저항기 병렬 쌍들, 이진 카운팅 시퀀스 및 각각의 순차 쌍에 대해 더 점진적인 저항값 감소로 구성될 수 있는데, 이는 도 8에 도시된 바와 같이 V-I 곡선들의 상대적으로 더 많은 부분이 구역 2 작동 범위(즉, 지정된 부하 전압 허용 오차 범위) 위에 존재하기 때문이다.As shown in Figure 10, the iron phosphate cell characteristic VI curves are mostly within the Zone 2 operating range for current values exceeding the current limit transition point I limit(A) of 15 A and below the specified maximum load current of 60 A. Therefore, system 100 can be configured with a relatively small number of parallel FET/resistor parallel pairs, a sequence of sequential FET activations, and relatively aggressive reduction of the resistor values for each sequential pair as described above. If system 100 is configured with a battery 108 comprised of NMC cells as shown in FIG. 8, system 100 may have a larger number of FET/resistor parallel pairs, a binary counting sequence, and a more progressive count for each sequential pair. This can result in a reduction in resistance because a relatively larger portion of the VI curves are above the Zone 2 operating range (i.e., specified load voltage tolerance range), as shown in Figure 8.
도 1을 다시 참조하면, 올바르게 작동하는 경우(즉, AC 입력 전원이 존재하고, 지정된 값 내에 있고, 그리고/또는 PSU(101) 내에 하드웨어 장애가 존재하지 않는 경우), PSU(101)는 전체 부하 전류를 부하(105)에 공급하기에 충분한 출력 전류 용량을 갖도록 설계된다. PSU(101)로의 AC 입력에 장애가 있거나 PSU(101) 내에 하드웨어 장애가 있는 경우, PSU(101)는 부하(105)에 전류를 공급하는 것을 중단하고, 배터리 시스템(106)은 배터리(108)로부터 에너지를 방전하여 부하(105)에 전류를 공급한다.Referring back to Figure 1, when operating properly (i.e., AC input power is present, within specified values, and/or no hardware faults exist within PSU 101), PSU 101 will provide full load current. It is designed to have sufficient output current capacity to supply to the load 105. If the AC input to PSU 101 fails or there is a hardware failure within PSU 101, PSU 101 will stop supplying current to load 105 and battery system 106 will withdraw energy from battery 108. is discharged to supply current to the load 105.
본 개시내용의 실시예들에 따라, 배터리 시스템(106)은 출력 노드(Vo)에서의 전압을 도 12에 도시된 바와 같은 조절 상한 및 조절 하한에 의해 한정된 지정된 부하 전압 허용 오차 범위 내로 유지하는 방식으로 N 개의 FET/저항기 쌍 네트워크와 조합하여 DC-DC 컨버터(170)에 의해 제공되는 전류 경로들 사이에 배터리(108)로부터의 전류를 공급하도록 구성된다. 부하(105)의 요구를 충족시키는 데 필요한 전류에 따라, 전류는 DC-DC 컨버터(170)와 N 개의 FET/저항기 쌍 네트워크의 소자들의 임의의 조합을 통해 흐를 수 있다. 제어기(102)는 DC-DC 컨버터(170)와 N 개의 FET/저항기 쌍 네트워크 사이로서 방전 배터리(108)로부터의 출력 전류의 밸런싱을 제어하여 부하(105)에 공급되는 전압이 조절 상한과 조절 하한 사이에서(즉, 지정된 부하 전압 허용 오차 범위 내에서) 조절되도록 구성될 수 있다. 이하의 설명들은 전류 밸런싱 및 전압 조절 공정의 일부로서 이루어질 수 있는 예시적 전이들을 나타낸다.In accordance with embodiments of the present disclosure, the battery system 106 maintains the voltage at the output node (V o ) within a specified load voltage tolerance range defined by the upper regulation limit and lower regulation limit as shown in FIG. 12. It is configured to supply current from battery 108 between the current paths provided by DC-DC converter 170 in combination with a network of N FET/resistor pairs in a manner. Depending on the current required to meet the needs of load 105, current may flow through any combination of elements of DC-DC converter 170 and the N FET/resistor pair network. The controller 102 is between the DC-DC converter 170 and a network of N FET/resistor pairs and controls the balancing of the output current from the discharged battery 108 so that the voltage supplied to the load 105 is adjusted to the upper regulation limit and the lower regulation limit. (i.e., within a specified load voltage tolerance range). The descriptions below represent example transitions that may be made as part of the current balancing and voltage regulation process.
본 개시내용의 실시예들에 따라, 배터리 시스템(106)에 의해 배터리(108)로부터 부하(105)로 전류를 제공하기 위한 비제한적인 예시적 공정이 이제 제어기(102) 내에서 작동하도록 구현될 수 있는 도 18의 시스템 및 공정(1800)에 대해 설명된다. 본 예에서, DC-DC 컨버터(170)는 도 4에 따라 작동하고, 상태 결정 시스템(141)은 도 16의 표 16a 및 표 16b에 기재된 진리표들에 따라 작동하도록 구성되며, 제어기(102)는 도 16의 표 16c에 기재된 진리표 및 도 17의 표 17b에 기재된 FET 시퀀스에 따라 작동하도록 구성된다. 표 16a 및 표 16b에 기재된 진리표들에 따라 상태 결정 시스템(141)에 의해 생성된 신호들은 신호 라인들(180)을 통해 제어기(102)에 의해 수신된다.In accordance with embodiments of the present disclosure, a non-limiting example process for providing current from battery 108 to load 105 by battery system 106 may now be implemented to operate within controller 102. The system and process 1800 of FIG. 18 are described. In this example, the DC-DC converter 170 is configured to operate according to FIG. 4, the state determination system 141 is configured to operate according to the truth tables shown in Tables 16a and 16b of FIG. 16, and the controller 102 is configured to: It is configured to operate according to the truth table shown in Table 16c of FIG. 16 and the FET sequence shown in Table 17b of FIG. 17. Signals generated by state determination system 141 according to the truth tables listed in Tables 16a and 16b are received by controller 102 via signal lines 180.
도 19 내지 도 20은 배터리(108) 및 PSU(101)로부터 출력 노드 Vo로의 출력 전압의 공급의 시스템(100)에 대한 예시적인 작동들 및 상태 결정 시스템(141)으로부터 제어기(102)로 제공되는 신호들의 대응하는 전이들을 보여주는 시간 영역 분석을 도시한다. 도 19는 시간 간격 t0 내지 t10 동안의 예시적인 시간 영역 분석을 예시하는 반면, 도 20은 시간 간격 t10 내지 t21 동안의 예시적인 시간 영역 분석을 예시한다. 시스템 및 공정(1800)의 예시적인 작동은 도 19 및 도 20의 순시치들을 참조하여 설명되며, 각각의 순시치의 순간 및 각각의 순시치 사이의 시간 간격들 동안 발생하는 것을 설명한다. 도 19와 도 20은 스케일에 맞게 그려지지 않았으며 도시된 특정 시간 간격들은 마이크로초 단위로 측정될 수 있고, 다른 시간 간격들은 초 또는 분 단위로 측정될 수 있음에 유의한다.19-20 present exemplary operations for system 100 of supply of output voltage from battery 108 and PSU 101 to output node V o and from state determination system 141 to controller 102. A time domain analysis is shown showing the corresponding transitions of the signals. Figure 19 illustrates an example time domain analysis during the time interval t 0 to t 10 , while Figure 20 illustrates an example time domain analysis during the time interval t 10 to t 21 . Exemplary operation of the system and process 1800 is described with reference to the instantaneous values of FIGS. 19 and 20, illustrating what occurs at the instant of each instantaneous value and during the time intervals between each instantaneous value. Note that FIGS. 19 and 20 are not drawn to scale and that certain time intervals shown may be measured in microseconds, while other time intervals may be measured in seconds or minutes.
공정 블록(1801)에서, PSU(101)는 적절하게 작동하고 있으며, 일부 이전 기간에 턴 온되었을 수 있다. 본 예에서 PSU(101)의 출력 전압 설정값은 12.35 V이며, 전체 부하 전류를 부하(105)에 공급한다. 또한, 일부 이전 기간에, 배터리 시스템(106)의 구성요소들은 초기화된다(공정 블록(1802 내지 1805) 주위의 점선으로 표시된다). 제어기(102)는 공정 블록(1802)에서(예를 들어, AC_OK 신호를 수신할 때) 초기화될 수 있다. 공정 블록(1803)에서, 제어기(102)는 신호 라인들(171 및 121b... 121d)을 통해 DC-DC 컨버터(170) 및 모든 FET들(110b... 101d)을 각각 스위치 오프한다. 공정 블록(1804)에서, 제어기(102)는 출력 노드(Vo)에 존재하는 전압이 PSU 출력 전압 설정값과 동일하다는 것(예를 들어, 출력 전압 Vo의 감지된 레벨이 신호 라인들(180)을 통해 제어기(102)에 제공되는 배터리 전압 센서(142)와 유사한 방식과 같이, 상태 결정 시스템(141) 내에서 구현되는 전압 센서에 의해)과, 신호 라인(112) 상의 AC_OK 신호가 존재한다는 것(예를 들어, 로직 레벨 1이 수신되고 있음)을 검증하도록 구성될 수 있다.At process block 1801, PSU 101 is operating properly and may have been turned on for some previous period. In this example, the output voltage setting of PSU 101 is 12.35 V, supplying the entire load current to load 105. Additionally, in some previous period, components of battery system 106 are initialized (indicated by dashed lines around process blocks 1802-1805). Controller 102 may be initialized at process block 1802 (e.g., upon receiving an AC_OK signal). In process block 1803, controller 102 switches off DC-DC converter 170 and all FETs 110b... 101d via signal lines 171 and 121b... 121d, respectively. At process block 1804, the controller 102 determines that the voltage present at the output node (V o ) is equal to the PSU output voltage setpoint (e.g., the sensed level of the output voltage Vo is on signal lines 180 (by a voltage sensor implemented within the status determination system 141, such as in a similar manner to the battery voltage sensor 142, which is provided to the controller 102 via ) and that an AC_OK signal on signal line 112 is present. (e.g., logic level 1 is being received).
공정 블록(1805)에서, DC-DC 컨버터(170)는 제어 신호(171)를 통해 턴온되고, 이에 의해 DC-DC 컨버터(170)는 출력을 배터리 DC-DC 컨버터 설정값(본 예에서는 12.0 V)으로 안정화한다. 그러나, 출력 노드 Vo에서의 전압은 PSU(101)에 의해 12.35 V로 유지되기 때문에, DC-DC 컨버터(170)로부터 어떠한 전류도 흐르지 않으며, 부하(105)로의 모든 전류는 PSU(101)에 의해 공급된다. DC-DC 컨버터(170)가 출력을 안정화한 후의 어느 시점에서, 시스템 및 공정(1800)은 공정 블록(1806)으로 진행하며, 신호 라인들(180)을 통해 상태 결정 시스템(141)으로부터 제어기(102)에 의해 수신된 UCTE 또는 LCTE 신호 중 어느 하나의 상승 에지 전이에 의해 생성된 인터럽트를 기다린다. 이 대기 조건은 정상 상태 조건을 나타내며, 본 예에서는 도 19의 순시치 t0에 도시된 시스템 상태로 표시된다. 추가로 설명되는 바와 같이, 제어기(102)는 UCTE 신호(예를 들어, 도 19의 1901 참조) 또는 LCTE 신호(예를 들어, 도 19 및 도 20의 1902 참조)의 상승 에지(로직 레벨 0에서 로직 레벨 1로의 전환)를 수신하면 인터럽트를 생성하도록 구성될 수 있다. 이 인터럽트는 시스템 및 공정(1800)을 공정 블록(1806)으로부터 공정 블록(1807)으로 전이시키며, 여기서 상태 결정 시스템(141)으로부터의 상태 결정 신호들은 본 명세서에서 추가로 설명되는 바와 같이, N 개의 FET/저항기 쌍 네트워크의 임피던스를 상향 또는 하향 조정하기 위해 임의의 FET 제어 작동이 필요한지를 결정하기 위해 평가된다.In process block 1805, DC-DC converter 170 is turned on via control signal 171, thereby causing DC-DC converter 170 to adjust its output to the battery DC-DC converter set point (12.0 V in this example). ) to stabilize it. However, since the voltage at the output node V o is maintained at 12.35 V by PSU 101, no current flows from DC-DC converter 170, and all current to load 105 flows to PSU 101. supplied by At some point after the DC-DC converter 170 has stabilized its output, the system and process 1800 proceeds to process block 1806, where the controller ( 102) waits for an interrupt generated by a rising edge transition of either the UCTE or LCTE signal received. This standby condition represents a steady state condition, and in this example is represented by the system state shown at instantaneous value t 0 in FIG. 19. As will be further explained, the controller 102 may detect the rising edge (at logic level 0) of the UCTE signal (e.g., see 1901 in Figure 19) or the LCTE signal (e.g., see 1902 in Figures 19 and 20). It can be configured to generate an interrupt upon receiving a transition to logic level 1. This interrupt transitions the system and process 1800 from process block 1806 to process block 1807, where status determination signals from status determination system 141 are Any FET control operation is evaluated to determine whether any FET control operation is required to adjust the impedance of the FET/resistor pair network up or down.
시간 구간 t0 내지 t1 동안, 공정 블록(1806)에서의 이러한 정상 상태 조건은 계속된다. 제어기(102)는 FET들(110b... 110d)이 스위치 오프된 상태로 유지한다. 모든 부하 전류는 DC-DC 컨버터(170)의 배터리 DC-DC 컨버터 설정값 위의 지점에서 출력 노드 Vo에 공급되는 전압을 조절하는 PSU(101)에 의해 계속 공급된다. 출력 노드 Vo에 공급되는 전압은 UCT보다 높으므로 UCTE 신호는 로직 레벨 1에 있고(도 16의 표 16a 참조), 전압 Vo는 변하지 않기 때문에 상태 결정 시스템(141)은 dVO/dt 양의 신호 및 dVO/dt 음의 신호를 로직 레벨 0 값들로 유지한다(도 16의 표 16b 참조). 제어기(102)가 여전히 UCTE 또는 LCTE 신호들 상의 상승 에지를 기다리고 있기 때문에 공정 블록(1806)에는 인터럽트가 생성되지 않았다.During the time interval t 0 to t 1 , these steady state conditions in process block 1806 continue. Controller 102 keeps FETs 110b... 110d switched off. All load currents are continuously supplied by PSU 101 which regulates the voltage supplied to the output node V o at a point above the battery DC-DC converter set point of DC-DC converter 170. Since the voltage supplied to the output node V o is higher than UCT, the UCTE signal is at logic level 1 (see Table 16a in Figure 16), and since the voltage Vo does not change, the state determination system 141 determines that d V O /dt is positive. Maintain the negative d V O /dt signal at logic level 0 values (see Table 16b in FIG. 16). No interrupt was generated in process block 1806 because controller 102 is still waiting for a rising edge on either the UCTE or LCTE signals.
본 예시에서는 어떤 후속 기간에 PSU(101)의 AC 회선 장애 또는 하드웨어 장애가 발생한다는 점을 고려해야 한다(AC_OK 신호(112)를 통해 제어기(102)에 신호 전달됨). 이는 도 19에서 순시치 t1로 지정되어 있다. 결국, PSU(101)의 출력 전압은 12.35 V로부터 강하하기 시작한다. 전압 Vo의 강하로 인해 CLOAD(160)는 이제 방전되어 전류의 일부를 부하(105)에 제공하고, PSU(101)는 전류의 나머지를 공급하게 된다. 전압 Vo가 순시치 t1에서 강하하기 시작하면 상태 결정 시스템(141)에 의해 감지되어 dVO/dt 음의 신호가 로직 레벨 0에서 로직 레벨 1로 전이된다(도 16의 표 16b 참조). 순시치 t1에 이어서, 전압 Vo는 UCT 아래로 충분히 감소하여, 상태 결정 시스템(141)은 UCTE 신호를 로직 레벨 1에서 로직 레벨 0으로 전이한다. 공정 블록(1806)은 여전히 UCTE 또는 LCTE 신호들이 로직 레벨 0에서 로직 레벨 1로 전이되어 발생하는 인터럽트를 기다리고 있다. 더 많은 에너지가 CLOAD(160)로부터 부하(105)로 전달될 수 있기 때문에 전압 Vo의 감소는 시간 간격 t1 내지 t2 동안 계속된다.In this example, it must be taken into account that at some subsequent period an AC line failure or hardware failure of PSU 101 occurs (signaled to controller 102 via AC_OK signal 112). This is designated as the instantaneous value t 1 in FIG. 19. Eventually, the output voltage of PSU 101 begins to drop from 12.35 V. Due to the drop in voltage V o , C LOAD 160 now discharges and provides some of the current to load 105, and PSU 101 provides the remainder of the current. When the voltage V o begins to drop from the instantaneous value t 1 , it is detected by the state determination system 141 and the negative d V O /dt signal transitions from logic level 0 to logic level 1 (see Table 16b in FIG. 16). . Following the instantaneous value t 1 , the voltage V o decreases sufficiently below UCT, such that state determination system 141 transitions the UCTE signal from logic level 1 to logic level 0. Process block 1806 is still waiting for an interrupt that occurs when the UCTE or LCTE signals transition from logic level 0 to logic level 1. The decrease in voltage V o continues during the time interval t 1 to t 2 as more energy can be transferred from C LOAD 160 to load 105 .
순시치 t2에서, 전압 Vo은 이제 12.0 V로 설정된 DC-DC 컨버터(170)의 배터리 DC-DC 컨버터 설정값에 도달할 때까지 강하한다. 이 시간 간격 t2 내지 t3 동안, DC-DC 컨버터(170)에 의해 공급되는 전류가 순시치 t2에서의 제로 전류로부터 순시치 t3에서의 전류 제한 전이점 Ilimit(A) 까지 상승함에 따라, DC-DC 컨버터(170)를 통해 배터리(108)로부터 전류가 공급되어 전압 Vo를 고정 유지한다. 시간 간격 t2 내지 t3 동안 출력 전압 Vo의 이러한 변하지 않는 값에 응답하여, 상태 결정 시스템(141)으로부터 제어기(102)에 의해 수신된 dVO/dt 음의 신호는 로직 0 값으로 되돌아간다(도 16의 표 16b 참조).At the instantaneous value t 2 , the voltage V o drops until it reaches the battery DC-DC converter setpoint of DC-DC converter 170, which is now set to 12.0 V. During this time interval t 2 to t 3 , as the current supplied by the DC-DC converter 170 rises from the zero current at the instantaneous value t 2 to the current limit transition point I limit(A) at the instantaneous value t 3 Accordingly, current is supplied from the battery 108 through the DC-DC converter 170 to maintain the voltage Vo fixed. In response to this unchanged value of the output voltage V o during the time interval t 2 to t 3 , the d V O /dt negative signal received by the controller 102 from the state determination system 141 returns to the logic zero value. Go (see Table 16b in Figure 16).
순시치 t3에서 전류 제한 전이점 Ilimit(A)에 도달하면, DC-DC 컨버터(170)는 전압 "처짐" 모드(도 11 참조)로 들어가고 CLOAD(160)이 다시 부하(105)에 에너지를 공급하기 시작함에 따라 출력 전압 Vo가 감소하기 시작하는데, 이는 도 19에서 시간 간격 t3 내지 t4 동안 볼 수 있다. 상태 결정 시스템(141)으로부터 제어기(102)로 전달된 dVO/dt 음의 신호는 이 시간 간격 동안 로직 레벨 1로 전이한다. 그러나, 공정 블록(1806)에는 아직 인터럽트가 생성되지 않는다. 따라서, 제어기(102)는 도 16의 표 16c의 진리표에 따라 FET들(110b... 110d)을 스위치 오프 상태로 유지한다(도 17의 표 17b에 기재된 임피던스 시퀀스 0에 해당).When the current limit transition point I limit(A) is reached at instantaneous value t 3 , DC-DC converter 170 enters voltage “sag” mode (see FIG. 11) and C LOAD 160 returns to load 105. As energy begins to be supplied, the output voltage V o begins to decrease, which can be seen during the time interval t 3 to t 4 in Figure 19. The d V O /dt negative signal transmitted from state determination system 141 to controller 102 transitions to logic level 1 during this time interval. However, no interrupt has yet been generated in process block 1806. Accordingly, the controller 102 maintains the FETs 110b... 110d switched off according to the truth table in Table 16c of Figure 16 (corresponding to impedance sequence 0 listed in Table 17b of Figure 17).
순시치 t4에서, 출력 전압 Vo는 LCT 아래에서 교차하여 상태 결정 시스템(141)이 LCTE 신호를 로직 레벨 0에서 로직 레벨 1(도 19 내 순시치 t4에서 1902로 표시됨)로 전이하고, 공정 블록(1806)에 의해 인터럽트가 생성된다. 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하며, 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호의 레벨은 제어기(102)에 의해 판독된다. 도 16의 표 16a 및 표 16b의 진리표들에 따르면 신호들의 레벨들은 UCTE = 0, LCTE = 1, dVO/dt 양 = 0, dVO/dt 음 = 1이다. 그 후 시스템 및 공정(1800)은 공정 블록(1808)으로 진행하여 이들 신호 레벨들이 도 16의 표 16c의 진리표에 기재된 조건 2b 또는 조건 3c 중 하나에 대응하는지 여부를 결정한다. 본 예에서는 순시치 t4에서 상태 결정 신호들의 레벨들이 표 16c의 조건 3c에 대응하도록 결정되기 때문에, 시스템 및 공정(1800)은 공정 블록(1810)으로 진행하며, 여기서 제어기(102)는 N 개의 FET/저항기 쌍 네트워크의 임피던스를 감소시킬 필요가 있다고 결정한다. N 개의 FET/저항기 쌍 네트워크는 현재 임피던스 시퀀스 0에 있으므로(즉, 모든 FET들이 스위치 오프됨), 임피던스 감소를 나타내는 도 17의 표 17b의 다음 단계는 임피던스 시퀀스 1로 식별된다. 공정 블록(1810)에서, 제어기(102)는 제어 신호(121b)를 통해 FET(110b)를 스위치 온하여 N 개의 FET/저항기 쌍 네트워크를 임피던스 시퀀스 1의 구성으로 구성한다.At instantaneous value t 4 , the output voltage V o crosses below LCT such that state determination system 141 transitions the LCTE signal from logic level 0 to logic level 1 (indicated by 1902 at instantaneous value t 4 in FIG. 19 ); An interrupt is generated by process block 1806. Systems and processes 1800 proceed to process block 1807, where the level of the status determination signal received from status determination system 141 is read by controller 102. According to the truth tables in Table 16a and Table 16b of FIG. 16, the levels of the signals are UCTE = 0, LCTE = 1, d V O /dt positive = 0, and d V O /dt negative = 1. Systems and processes 1800 then proceed to process block 1808 to determine whether these signal levels correspond to either condition 2b or condition 3c listed in the truth table in Table 16c of Figure 16. In this example, because the levels of the state determination signals at instantaneous value t 4 are determined to correspond to condition 3c of Table 16c, the system and process 1800 proceeds to process block 1810, where the controller 102 It is determined that the impedance of the FET/resistor pair network needs to be reduced. Since the N FET/resistor pair network is currently in impedance sequence 0 (i.e., all FETs are switched off), the next step in Table 17b of Figure 17, which represents impedance reduction, is identified as impedance sequence 1. At process block 1810, controller 102 switches on FET 110b via control signal 121b to configure the N FET/resistor pair network into an impedance sequence 1 configuration.
시간 간격 t4 내지 t5은 FET(110b)로 전송되는 스위치 온 신호의 제어 라인(121b)을 따라 전파 지연이 존재할 수 있음을 나타낸다. 이러한 전파 지연은 순시치 t4에서 인터럽트를 처리하는 공정 블록(1806)의 처리 시간, 공정 블록(1807, 1808 및 1810)의 실행 시간들, ON 신호가 제어기(102)로부터 FET(110b)로 이동하는 데 필요한 신호 전파 시간 및 FET(110b)의 스위칭 시간으로 구성될 수 있다. 이러한 전파 시간은 비교적 짧을 수 있지만(예를 들어, 마이크로초 정도) 임피던스 변화의 필요성이 처음 인식되는 순시치 t4와 N 개의 FET/저항기 쌍 네트워크의 임피던스 상태가 실제로 변경되고 시스템 상태 변수들이 응답하는 순시치 t5 사이에는 측정 가능한 시간 지연이 있을 수 있다. N 개의 FET/저항기 쌍 네트워크의 과잉 교정(overcorrection)을 방지하기 위해, 공정 블록(1811)은 시스템 및 공정(1800)이 상태 결정 신호들의 상태를 다시 리셋하기 위해 공정 블록(1807)으로 복귀하기 전 선택적으로 시간 지연(예를 들어, 가능한 가장 긴 전파 지연 값과 동일함)을 삽입하도록 포함될 수 있다. 순시치 t5는 전파 지연 기간의 종료를 나타내며, 이 시점에서 시스템 상태는 순시치 t4에서 취해진 제어 작동(즉, 전압 Vo의 증가)에 응답했음을 알 수 있다. 따라서, 순시치 t5 이후에, 시스템 및 공정(1800)은 공정 블록(1807)으로 복귀한다.The time interval t 4 to t 5 indicates that there may be a propagation delay along the control line 121b of the switch-on signal transmitted to the FET 110b. This propagation delay is the processing time of process block 1806 handling the interrupt at instantaneous value t4 , the execution times of process blocks 1807, 1808, and 1810, and the time the ON signal travels from controller 102 to FET 110b. It may be composed of the signal propagation time required to do so and the switching time of the FET (110b). This propagation time may be relatively short (e.g., on the order of microseconds), but at the instantaneous value t 4 at which the need for an impedance change is first recognized, the impedance state of the N FET/resistor pair network actually changes and the system state variables respond. There may be a measurable time delay between the instantaneous values t 5 . To prevent overcorrection of the N FET/resistor pair network, process block 1811 is used before system and process 1800 returns to process block 1807 to reset the state of the state determination signals again. Optionally, it may be included to insert a time delay (e.g. equal to the longest possible propagation delay value). The instantaneous value t 5 represents the end of the propagation delay period, at which point it can be seen that the system state has responded to the control action taken at the instantaneous value t 4 (i.e. an increase in voltage Vo). Accordingly, after instantaneous value t 5 , the system and process 1800 returns to process block 1807.
순간 t5에서, 공정 블록(1811)의 선택적 전파 지연이 완료되고, FET(110b)는 이제 스위치 온으로 전환된다. 이전에 DC-DC 컨버터(170)를 통해서만 부하(105)로 흐르고 있던 배터리(108)에 의해 생성된 전류는 이제 부하(105)에 대한 제2 경로, 즉 FET(110b) 및 저항기(150b)를 통해 전달된다. 그 결과, 전류가 DC-DC 컨버터(170)로부터 멀어짐에 따라 DC-DC 컨버터(170)의 전류는 이제 전류 제한 전이점 아래로 강하하고, DC-DC 컨버터(170)의 출력 전압과 그에 따른 출력 전압 Vo은 12.0 V 설정값을 향해 다시 상승한다.At instant t 5 , the optional propagation delay of process block 1811 is complete, and FET 110b is now switched on. The current generated by battery 108, which was previously flowing to load 105 only through DC-DC converter 170, now has a second path to load 105, namely FET 110b and resistor 150b. is transmitted through As a result, as the current moves away from DC-DC converter 170, the current in DC-DC converter 170 now drops below the current limiting transition point, and the output voltage of DC-DC converter 170 and thus the output Voltage Vo rises again towards the 12.0 V setpoint.
순시치 t5에 이어서, 공정 블록(1807)에서, 제어기(102)는 상태 결정 신호들을 다시 판독하고 제어를 공정 블록(1808)으로 전달한다. 도 19에 예시된 예에 표시된 바와 같이, 시간 간격 t5 내지 t6 동안, 전압 Vo는 LCT보다 낮지만 전압 Vo는 상승하고 있으며, 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들은 제어기(102)가 공정 블록(1808)에서 조건 3b(도 16의 표 16c 참조)에 따라 N 개의 FET/저항기 쌍 네트워크가 작동하고 있다고 판단하는 결과를 낳을 것이며, 이는 공정 블록(1808)으로부터 도출되는 "어느 쪽도 아님" 경로에 해당한다. 공정 블록(1812)에서, 신호들 UCTE 및 LCTE는 각각 로직 레벨 1에 대해 제어기(102)에 의해 평가된다. LCTE 신호가 로직 레벨 1로 유지되었으므로, 시스템 및 공정(1800)은 상승하는 출력 전압 Vo가 LCT 임계값(순시치 t6에서 발생하는 것으로 표시됨)을 넘을 때까지 공정 블록(1812)으로부터 공정 블록(1807)을 거쳐 공정 블록(1808)으로 그리고 다시 공정 블록(1812)으로 연속적으로 순환하여, LCTE 신호가 로직 레벨 1에서 로직 레벨 0으로 전이하게 된다.Following the instantaneous value t 5 , at process block 1807, controller 102 reads the status determination signals again and transfers control to process block 1808. As indicated in the example illustrated in FIG. 19, during the time interval t 5 to t 6 , the voltage V o is lower than the LCT but the voltage V o is rising, and the state determination signals received from the state determination system 141 are transmitted to the controller. This will result in 102 determining that the N FET/resistor pair network is operating according to condition 3b (see Table 16c of FIG. 16) at process block 1808, which results in " It corresponds to the “neither” path. At process block 1812, signals UCTE and LCTE are each evaluated by controller 102 for logic level 1. Since the LCTE signal remained at logic level 1, the system and process 1800 continues from process block 1812 until the rising output voltage V o crosses the LCT threshold (indicated to occur at instantaneous value t 6 ). Continuously cycling through 1807 to process block 1808 and back to process block 1812, the LCTE signal transitions from logic level 1 to logic level 0.
이때 순시치 t6에서, 출력 전압 Vo는 DC-DC 컨버터(170)로부터의 출력 전류가 계속 증가하기 때문에 계속 상승한다. LCTE 신호가 로직 레벨 0으로 전이한 후 공정 블록(1812)을 처음으로 호출하면, 시스템 및 공정(1800)은 공정 블록(1812)을 종료하고 공정 블록(1806)으로 돌아가서 UCTE 신호 또는 LCTE 신호 중 어느 하나에서의 상승 에지에 의해 촉발되는 인터럽트를 위한 대기 조건을 다시 참여시킬 것이다.At this time, at the instantaneous value t 6 , the output voltage V o continues to rise because the output current from the DC-DC converter 170 continues to increase. Upon the first call to process block 1812 after the LCTE signal transitions to logic level 0, the system and process 1800 exit process block 1812 and return to process block 1806 to determine whether either the UCTE signal or the LCTE signal. We will re-engage the wait condition for the interrupt triggered by the rising edge on one.
도 19를 다시 참조하면, 시간 간격 t6 내지 t7의 제1 부분 동안, 출력 전압 Vo는 DC-DC 컨버터(170)에서 출력 전류가 상승함에 따라 배터리 DC-DC 컨버터 설정값인 12.0 V를 향해 계속 증가할 것이다. 결국에는 전류 제한 전이 지점에 도달하게 되며, 이는 순시치들 t6과 t7 사이의 대략 중간 지점에 표시된다. 이때 DC-DC 컨버터(170)는 다시 "처짐" 모드로 들어가고, 출력 전압 Vo가 강하하기 시작한다(도 11 참조). 이러한 dVO/dt의 역전은 순시치들 t6과 t7 사이의 중간에 발생하는 dVO/dt 양 및 dVO/dt 음의 신호 레벨 변화로 표시된다. 시간 간격 t6 내지 t7 동안, UCTE 또는 LCTE 신호들 중 어느 것에도 상승 에지가 없으므로, 인터럽트가 생성되지 않으며, 시스템 및 공정(1800)은 공정 블록(1806)에 남아 있다.Referring back to FIG. 19, during the first part of the time interval t 6 to t 7 , the output voltage V o decreases to 12.0 V, which is the battery DC-DC converter setpoint, as the output current in DC-DC converter 170 rises. will continue to increase towards. Eventually the current limit transition point is reached, approximately midway between the instantaneous values t 6 and t 7 . At this time, the DC-DC converter 170 enters the “sag” mode again, and the output voltage V o begins to drop (see FIG. 11). This reversal of d V O /dt is indicated by the d V O /dt positive and d V O /dt negative signal level changes that occur midway between the instantaneous values t 6 and t 7 . During the time interval t 6 to t 7 there is no rising edge on either the UCTE or LCTE signals, so no interrupt is generated and the system and process 1800 remains at process block 1806.
순시치 t7에서, 출력 전압 Vo는 LCT와 교차하여 아래로 떨어지며, LCTE 신호(도 19 내 순시치 t7에서 1902로 표시됨) 및 인터럽트를 발생시키고, 여기서 시스템 및 공정(1800)은 공정 블록(1806)으로부터 공정 블록(1807)으로 진행하며, 여기서 제어기(102)는 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들을 판독한다. 그 후 시스템 및 공정(1800)은 공정 블록(1808)으로 진행하여 상태 결정 신호들을 평가하며, 이는 UCTE = 0, LCTE = 1, dVO/dt 양 = 0 및 dVO/dt 음 = 1의 조합이 표 16c의 조건 3c에 대응함을 나타낸다. 그 결과, 시스템 및 공정(1800)은 공정 블록(1810)으로 진행하며, 여기서 N 개의 FET/저항기 쌍 네트워크는 표 17b의 진리표에 따라 임피던스 시퀀스 1로 구성되므로, 조건 3c에 대응하는 임피던스 시퀀스의 다음 단계는 임피던스 시퀀스 2인 것으로 결정된다. 이를 달성하기 위해, 제어기(102)는 FET(110b)를 스위치 온 상태로 유지하고, 제어 신호(121c)를 통해 FET(110c)를 온 상태로 전환한 다음, 공정 블록(1810)을 빠져나와 공정 블록(1811)으로 진행한다. 시간 간격 t7 내지 t8 동안, 시스템 및 공정(1800)은 공정 블록(1811)에 남아 FET(110c)가 스위치 온으로 전환되기를 기다릴 수 있다.At instantaneous value t 7 , the output voltage V o crosses LCT and falls below, generating the LCTE signal (indicated by 1902 at instantaneous value t 7 in FIG. 19 ) and an interrupt, where the system and process 1800 operates in the process block. Proceeding from 1806 to process block 1807, where controller 102 reads status determination signals received from status determination system 141. Systems and processes 1800 then proceed to process block 1808 to evaluate the status determination signals, which are: UCTE = 0, LCTE = 1, d V O /dt positive = 0, and d V O /dt negative = 1. It indicates that the combination corresponds to condition 3c in Table 16c. As a result, systems and processes 1800 proceed to process block 1810, where the network of N FET/resistor pairs is configured with impedance sequence 1 according to the truth table in Table 17b, such that the next impedance sequence corresponding to condition 3c The stage is determined to be impedance sequence 2. To accomplish this, controller 102 maintains FET 110b switched on, switches FET 110c on via control signal 121c, and then exits process block 1810 to process Proceed to block 1811. During the time interval t 7 to t 8 , the system and process 1800 may remain in process block 1811 and wait for FET 110c to be switched on.
순시치 t8에서, FET(110c)가 스위치 온으로 전환되었을 때, 배터리(108)에 의해 생성된 전류는 이제 DC-DC 컨버터(170), FET(110b)/저항기(150b) 쌍 및 FET(110c)/저항기(150c) 쌍을 통한 전도성 경로들을 가지게 된다. FET(110c)/저항(150c) 쌍을 통한 전도성 경로와 이 새로운 전도성 경로의 훨씬 낮은 임피던스를 추가하면 DC-DC 컨버터(170)로부터 더 많은 전류가 전환되어 전류가 Ilimit(A) 보다 낮은 레벨로 낮아지고, 따라서 현재 감소된 전류로 작동하는 DC-DC 컨버터(170)가 배터리 DC-DC 컨버터 설정값(본 예에서는 12.0 V)에서 출력을 조절하려고 시도함에 따라 출력 전압 Vo가 다시 증가하기 시작할 것이다. 그 후 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하여 제어기(102)는 상태 결정 신호들을 판독한다. 공정 블록(1808)에서, 제어기(102)는 UCTE = 0, LCTE = 1, dVO/dt 양 = 1이고 dVO/dt 음 = 0이 되도록 결정되는 상태 결정 신호들의 레벨들을 평가한다. 상태 결정 신호들의 레벨들의 이러한 조합은 표 16c에 기재된 조건 3b에 해당하며, 필요한 임피던스 조치는 "없음"이다. 그 후, 시스템 및 공정(1800)은 공정 블록(1812)으로 진행하며, 전압 Vo가 LCT보다 낮으므로, LCTE=1이고, 시스템 및 공정(1800)은 공정 블록(1812)으로부터 공정 블록(1807)을 거쳐 공정 블록(1808)으로 그 후 공정 블록(1812)으로 순환하고, 전압 Vo가 LCT를 초과하여 증가할 때까지 이 순환에 머물게 된다.At instantaneous value t 8 , when FET 110c was switched on, the current generated by battery 108 now flows through DC-DC converter 170, FET 110b/resistor 150b pair, and FET( There are conductive paths through the 110c)/resistor 150c pair. Adding the conductive path through the FET (110c)/resistor (150c) pair and the much lower impedance of this new conductive path will result in more current being diverted from the DC-DC converter (170), bringing the current to levels below I limit (A). , and thus the output voltage V o increases again as DC-DC converter 170, now operating at reduced current, attempts to regulate the output at the battery DC-DC converter setpoint (12.0 V in this example). will start The system and process 1800 then proceeds to process block 1807 where the controller 102 reads the status determination signals. At process block 1808, controller 102 evaluates the levels of status determination signals determined such that UCTE = 0, LCTE = 1, d V O /dt positive = 1, and d V O /dt negative = 0. This combination of levels of status determination signals corresponds to condition 3b listed in Table 16c, where the required impedance action is “none”. The system and process 1800 then proceeds to process block 1812, and since the voltage V o is lower than LCT, LCTE=1, the system and process 1800 proceeds from process block 1812 to process block 1807. ) to process block 1808 and then to process block 1812, and remain in this cycle until the voltage V o increases beyond LCT.
도 19를 참조하면, 순시치 t9는 출력 전압 Vo가 LCT를 초과하여 상승 및 교차하여 LCTE 신호가 로직 레벨 0으로 재설정되었음을 나타낸다(표 16a 참조). LCTE 신호가 로직 레벨 0으로 전이된 후에, 시스템 및 공정(1800)은 공정 블록(1812)을 통해 다음 경로로 공정 블록(1806)으로 진행할 것이다. 시스템 및 공정(1800)은 UCTE 또는 LCTE 신호들 중 어느 하나의 상승 에지에 의해 야기되는 다음 인터럽트까지 공정 블록(1806)에 남아 있을 것이다.Referring to FIG. 19, the instantaneous value t 9 indicates that the output voltage V o rises and crosses beyond LCT and the LCTE signal is reset to logic level 0 (see Table 16a). After the LCTE signal transitions to logic level 0, the system and process 1800 will proceed on the next path through process block 1812 to process block 1806. The system and process 1800 will remain in process block 1806 until the next interrupt caused by the rising edge of either the UCTE or LCTE signals.
도 19에 표시된 바와 같이, t8 내지 t10을 포함하는 시간 간격은 부하(105)에 대한 전류가 일정한 레벨로 유지되고 배터리(108)가 천천히 방전되는 정상 상태 조건을 나타낸다. 제어기(102)는 임피던스 조건 2 구성에서 N 개의 FET/저항기 쌍 네트워크를 유지한다.As shown in Figure 19, the time interval encompassing t 8 to t 10 represents steady-state conditions in which the current to the load 105 is maintained at a constant level and the battery 108 is slowly discharged. Controller 102 maintains a network of N FET/resistor pairs in an impedance condition 2 configuration.
본 예에서, 순시치 t10은 dVO/dt가 상대적으로 작은 양의 값에서 상대적으로 큰 양의 값으로 갑자기 증가하는 출력 전압 Vo의 궤적에 불연속성이 발생하는 것을 보여준다. 이러한 종류의 불연속성을 야기할 수 있는 조건은 부하(105)로의 전류의 급격한 감소로 인해 CLOAD(160)에 양의 전류가 흐르고 이에 상응하는 dVO/dt의 변화(증가)가 발생한다.In this example, the instantaneous value t 10 shows that a discontinuity occurs in the trajectory of the output voltage V o where d V O /dt suddenly increases from a relatively small positive value to a relatively large positive value. A condition that can cause this type of discontinuity is a sudden decrease in current to load 105, which results in a positive current flowing in C LOAD 160 and a corresponding change (increase) in d V O /dt.
도 20을 참조하면, 시간 간격 t10 내지 t11 동안, 출력 전압 Vo의 값이 증가하고, 시스템 및 공정(1800)은 공정 블록(1806)에서 인터럽트를 기다리고 있다.Referring to Figure 20, during the time interval t 10 to t 11 , the value of the output voltage V o increases and the system and process 1800 is waiting for an interrupt at process block 1806.
순시치 t11은 출력 전압 Vo가 UCT를 상회하여 UCTE 신호의 상승 에지(도 20 내 순시치 t11에서 1901로 표시됨)를 야기하고 공정 블록(1806)에서 인터럽트를 생성하는 상황을 나타낸다. 그 후 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하며, 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들은 제어기(102)에 의해 수신된다. 공정 블록(1808)에서, 제어기(102)는 이 상황에서 상태 결정 시스템(141)(도 16의 표 16a 및 표 16b 참조)에 의해 생성된 수신된 신호들을 UCTE = 1, LCTE = 0, dVO/dt 양 = 1 및 dVO/dt 음 = 0으로 평가한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 2b에 있다고 결정한다. 따라서 시스템 및 공정(1800)은 공정 블록(1809)으로 진행하며, 여기서 제어기(102)는 N 개의 FET/저항기 쌍 네트워크의 임피던스가 증가할 필요가 있다고 결정한다. N 개의 FET/저항기 쌍 네트워크는 현재 임피던스 시퀀스 2에서 구성되며(즉, FET(110b)는 스위치 온, FET(110c)는 스위치 온, FET(110d)는 스위치 오프), 제어기(102)는 표 17b로부터 임피던스의 증가가 임피던스 시퀀스 1에 구성된 N 개의 FET/저항기 쌍 네트워크를 초래할 것이라고 결정한다. 결과적으로, 제어기(102)는 제어 라인(121c)을 통해 FET(110c)를 스위치 오프시켜 N 개의 FET/저항기 쌍 네트워크를 임피던스 시퀀스 1의 구성으로 구성한다. 그 후 시스템 및 공정(1800)은 공정 블록(1811)으로 진행하여 본 명세서에서 전술한 바와 같은 최대 전파 지연과 동일한 선택적 대기 상태로 진입한다.The instantaneous value t 11 represents a situation where the output voltage Vo exceeds UCT, causing a rising edge of the UCTE signal (indicated by 1901 at instantaneous value t 11 in FIG. 20) and generating an interrupt at process block 1806. The system and process 1800 then proceeds to process block 1807, where the status determination signals received from the status determination system 141 are received by the controller 102. At process block 1808, controller 102 determines the received signals generated by state determination system 141 (see Tables 16a and 16b of FIG. 16) in this situation as follows: UCTE = 1, LCTE = 0, d V Evaluate O /dt positive = 1 and d V O /dt negative = 0. According to Table 16c, controller 102 determines that the combination of signals is in condition 2b. Systems and processes 1800 therefore proceed to process block 1809, where controller 102 determines that the impedance of the N FET/resistor pair network needs to be increased. A network of N FET/resistor pairs is currently configured in impedance sequence 2 (i.e., FET 110b switched on, FET 110c switched on, FET 110d switched off), and controller 102 is configured in Table 17b. From , we determine that an increase in impedance will result in a network of N FET/resistor pairs configured in impedance sequence 1. As a result, controller 102 switches off FET 110c via control line 121c to configure a network of N FET/resistor pairs in an impedance sequence 1 configuration. The system and process 1800 then proceeds to process block 1811 and enters an optional wait state equal to the maximum propagation delay as previously described herein.
도 20을 다시 참조하면, 순시치 t12는 dVO/dt의 부호가 변경되고 dVO/dt 양 및 dVO/dt 음의 신호들의 로직 레벨들이 반전되는 임피던스 증가의 효과를 도시한다. 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하며, 여기서 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들의 레벨들은 제어기(102)에 의해 수신되고 판독된다. 공정 블록(1808)에서, 제어기(102)는 이 상황에서 상태 결정 시스템(141)(도 16의 표 16a 및 표 16b 참조)에 의해 생성된 수신 신호들을 UCTE = 1, LCTE = 0, dVO/dt 양 = 0, dVO/dt 음 = 1로 평가한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 2c에 있다고 결정한다. 공정 블록(1808)은 "어느 쪽도 아님" 경로에 의해 종료되고, 시스템 및 공정(1800)은 공정 블록(1812)으로 진행한다. UCTE 신호는 로직 레벨 1에 유지되므로, 그 후 시스템 및 공정(1800)은 출력 전압 Vo가 UCT 아래로 강하할 때까지 공정 블록들(1807, 1808)을 거쳐 공정 블록(1812)으로 순환하여(도 20 내 순시치 t13에 표시됨), UCTE 신호가 로직 레벨 1에서 로직 레벨 0으로 전이된다(표 16a 참조). 공정 블록(1812)이 다음에 처리될 때, UCTE 또는 LCTE 신호들 중 어느 것도 로직 레벨 1에 있지 않기 때문에, 시스템 및 공정(1800)은 공정 블록(1812)을 종료하고 공정 블록(1806)으로 진행하며, 여기서 시스템 및 공정(1800)은 인터럽트를 다시 기다릴 것이다.Referring back to Figure 20, the instantaneous value t 12 shows the effect of increasing the impedance where the sign of d V O /dt is changed and the logic levels of the d V O /dt positive and d V O /dt negative signals are inverted. . Systems and processes 1800 proceed to process block 1807, where the levels of status determination signals received from status determination system 141 are received and read by controller 102. At process block 1808, controller 102 determines the received signals generated by state determination system 141 (see Tables 16a and 16b of FIG. 16) in this situation as follows: UCTE = 1, LCTE = 0, d V O /dt positive = 0, d V O /dt negative = 1. According to Table 16c, controller 102 determines that the combination of signals is in condition 2c. Process block 1808 ends with the “Neither” path, and systems and processes 1800 proceed to process block 1812. The UCTE signal remains at logic level 1, so the system and process 1800 then cycles through process blocks 1807, 1808 until the output voltage V o drops below UCT to process block 1812 ( 20 (indicated at instantaneous value t 13 ), the UCTE signal transitions from logic level 1 to logic level 0 (see Table 16a). When process block 1812 is next processed, since neither the UCTE nor LCTE signals are at logic level 1, the system and process 1800 exits process block 1812 and proceeds to process block 1806. , where the system and process 1800 will wait for the interrupt again.
순시치 t14는 출력 전압 Vo가 LCT 아래로 떨어져서 LCTE 신호가 로직 레벨 0에서 로직 레벨 1(도 20 내 순시치 t14에서 1902로 표시됨)로 전환되어 공정 블록(1806)에서 인터럽트가 발생하는 상황을 나타낸다. 그 후, 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하며, 여기서 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들의 레벨들은 제어기(102)에 의해 수신되고 판독된다. 공정 블록(1808)에서, 제어기(102)는 이 상황에서 상태 결정 시스템(141)(도 16의 표 16a 및 표 16b 참조)에 의해 생성된 수신된 신호들을 UCTE = 0, LCTE = 1, dVO/dt 양 = 0 및 dVO/dt 음 = 1로 평가한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 3c에 있다고 결정한다. 그 후, 시스템 및 공정(1800)은 공정 블록(1810)으로 진행하며, 여기서 N 개의 FET/저항기 쌍 네트워크는 표 17b의 진리표에 따라 임피던스 시퀀스 1로 구성되며, 조건 3c에 대응하는 임피던스 시퀀스의 다음 단계는 임피던스 시퀀스 2이다. 이를 달성하기 위해, 제어기(102)는 FET(110b)를 스위치 온 상태로 유지하고, 제어기(102)는 제어 신호(121c)를 통해 FET(110c)를 온 상태로 전환한 다음, 공정 블록(1810)을 종료하고 공정 블록(1811)으로 진행한다. 공정 블록(1811)에서, 선택적인 적절한 전파 지연 시간이 발생할 수 있다.The instantaneous value t 14 is such that the output voltage V o falls below LCT and the LCTE signal transitions from logic level 0 to logic level 1 (indicated by 1902 at instantaneous value t 14 in FIG. 20), causing an interrupt in process block 1806. Indicates the situation. The system and process 1800 then proceeds to process block 1807, where the levels of status determination signals received from status determination system 141 are received and read by controller 102. At process block 1808, controller 102 determines the received signals generated by state determination system 141 (see Tables 16a and 16b of FIG. 16) in this situation as follows: UCTE = 0, LCTE = 1, d V Evaluate O /dt positive = 0 and d V O /dt negative = 1. According to Table 16c, controller 102 determines that the combination of signals is in condition 3c. Systems and processes 1800 then proceed to process block 1810, where a network of N FET/resistor pairs is configured with impedance sequence 1 according to the truth table in Table 17b, followed by the next impedance sequence corresponding to condition 3c. The stage is impedance sequence 2. To achieve this, controller 102 maintains FET 110b switched on, controller 102 switches FET 110c on via control signal 121c, and then processes block 1810. ) ends and proceeds to process block 1811. In process block 1811, an optional appropriate propagation delay time may occur.
공정 블록(1807)에서, 제어기(102)는 순시치 t15 직후에 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들을 판독한다. 공정 블록(1808)에서, 제어기(102)는 이 상황에서 상태 결정 시스템(141)에 의해 생성된 수신된 신호들을 평가하고(도 16의 표 16a 및 표 16b 참조), 상태 결정 신호들이 UCTE = 0, LCTE = 1, dVO/dt 양 = 0 및 dVO/dt 음 = 1인 순시치 t14에 있을 때와 같은 구성으로 상태 결정 신호들이 남아 있다고 결정한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 3c에 남아 있다고 결정한다. 그 후, 시스템 및 공정(1800)은 공정 블록(1810)으로 진행하며, 여기서 N 개의 FET/저항기 쌍 네트워크가 임피던스 시퀀스 2로 구성되므로, 조건 3c에 대응하는 임피던스 시퀀스 내의 다음 단계는 임피던스 시퀀스 3인 것으로 결정된다. 이를 달성하기 위해, 제어기(102)는 FET들(110b 및 110c)를 스위치 온으로 유지하고, 제어기(102)는 제어 신호(121d)를 통해 FET(110d)를 온으로 전환한다. 이 비제한적인 예에 따르면, N 개의 FET/저항기 쌍 네트워크는 이제 최저 임피던스 상태에 있다. 그 후, 시스템 및 공정(1800)은 공정 블록(1810)을 종료하고, 공정 블록(1811)으로 진행하며, 여기서는 선택적으로 순시치 t16에 대한 하나 이상의 전파 지연 시간 간격을 기다릴 수 있다.At process block 1807, controller 102 reads the status determination signals received from status determination system 141 immediately after instantaneous value t 15 . At process block 1808, the controller 102 evaluates the received signals generated by the status determination system 141 in this situation (see Tables 16a and 16b of FIG. 16) and determines whether the status determination signals are UCTE = 0. , LCTE = 1, d V O /dt positive = 0, and d V O /dt negative = 1. It is determined that the state determination signals remain in the same configuration as at the instantaneous value t 14 . According to Table 16c, controller 102 determines that the combination of signals remains in condition 3c. Systems and processes 1800 then proceed to process block 1810, where the N FET/resistor pair network is configured as impedance sequence 2, so the next step in the impedance sequence corresponding to condition 3c is impedance sequence 3. It is decided that To accomplish this, controller 102 keeps FETs 110b and 110c switched on, and controller 102 switches FET 110d on via control signal 121d. According to this non-limiting example, the network of N FET/resistor pairs is now in its lowest impedance state. The system and process 1800 then terminate process block 1810 and proceed to process block 1811, where it may optionally wait one or more propagation delay time intervals for the instantaneous value t 16 .
순시치 t16 이후에, 시스템 및 공정(1800)은 공정 블록(1811)으로부터 공정 블록(1807)으로 진행하며, 상태 결정 시스템(141)에 의해 생성된 상태 결정 신호들은 제어기(102)에 의해 수신된다. 공정 블록(1808)에서, 제어기(102)는 수신된 신호들을 평가하고, 상태 결정 신호들을 UCTE = 0, LCTE = 1, dVO/dT 양 = 1 및 dVO/dT 음 = 0으로 결정한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 3b에 있다고 결정한다. 시스템 및 공정(1800)은 어떠한 임피던스 작용도 취하지 않고, "어느 쪽도 아님"으로 표시된 경로를 통해 공정 블록(1808)을 종료하고 공정 블록(1812)으로 진행하며, 여기서 LCTE 신호는 로직 레벨 1에 있는 것으로 평가되고 결정된다. 그 후 시스템 및 공정(1800)은 순시치 t17에 표시된 바와 같이 출력 전압 Vo이 LCT를 넘을 때까지 공정 블록들(1807, 1808)을 거쳐 그리고 다시 공정 블록(1812)으로 되돌아가는 연속적인 순환을 행한다. 이 시점에서, LCTE 및 UCTE 신호들은 둘 모두 로직 레벨 0에 있으며, 공정 블록(1812)을 통과하는 다음 단계에서, 시스템 및 공정(1800)은 공정 블록(1806)으로 빠져나가, 다음 인터럽트를 기다린다.After instantaneous value t 16 , the system and process 1800 proceeds from process block 1811 to process block 1807, where the state determination signals generated by state determination system 141 are received by controller 102. do. At process block 1808, controller 102 evaluates the received signals and determines the status determination signals UCTE = 0, LCTE = 1, d V O /dT positive = 1, and d V O /dT negative = 0. do. According to Table 16c, controller 102 determines that the combination of signals is in condition 3b. The system and process 1800 takes no impedance action, exits process block 1808 via the path marked "Neither" and proceeds to process block 1812, where the LCTE signal is at logic level 1. It is evaluated and determined to exist. The system and process 1800 then continuously cycle through process blocks 1807, 1808 and back to process block 1812 until the output voltage V o exceeds LCT, as indicated by the instantaneous value t 17. Do. At this point, the LCTE and UCTE signals are both at logic level 0, and on the next step through process block 1812, the system and process 1800 exits process block 1806 to wait for the next interrupt.
순시치 t18은 dVO/dT의 변화를 나타내며, 이는 부하 전류의 증가와 같은 이벤트에 기인할 수 있다. 출력 전압 Vo는 UCT 및 LCT에 의해 설정된 범위 내에 있기 때문에, 공정 블록(1806)에는 인터럽트가 생성되지 않으며, 시스템 및 공정(1800)은 공정 블록(1806)에 남아 있다. 순시치 t19는 부하(105)로 전달되는 전류의 감소가 있을 때 시스템(100)의 작동 중에 발생할 수 있는 다른 이벤트를 나타낸다. 출력 전압 Vo는 여전히 UCT 및 LCT에 의해 설정된 범위 내에 있기 때문에, 공정 블록(1806)에서 인터럽트가 생성되지 않는다. 시스템 및 공정(1800)은 인터럽트를 기다리는 공정 블록(1806)에 남아 있다.The instantaneous value t 18 represents the change in d V O /dT, which can be due to events such as an increase in load current. Because the output voltage V o is within the range set by UCT and LCT, no interrupt is generated in process block 1806, and the system and process 1800 remain in process block 1806. The instantaneous value t 19 represents another event that may occur during operation of system 100 when there is a decrease in current delivered to load 105. Because the output voltage Vo is still within the range set by UCT and LCT, no interrupt is generated in process block 1806. System and process 1800 remains in process block 1806 waiting for an interrupt.
순시치 t20은 출력 전압 Vo가 UCT를 상회하여 UCTE 신호(도 20 내 순시치 t20에서 1901로 표시됨)에 상승 에지가 발생하여 공정 블록(1806)에 인터럽트가 발생하는 때를 나타낸다. 그 후, 시스템 및 공정(1800)은 공정 블록(1807)으로 진행하며, 여기서 상태 결정 시스템(141)으로부터 수신된 상태 결정 신호들의 레벨들은 제어기(102)에 의해 수신되고 판독된다. 공정 블록(1808)에서, 제어기(102)는 이 상황에서 상태 결정 시스템(141)(도 16의 표 16a 및 16b 참조)에 의해 생성된 수신된 신호들을 UCTE = 1, LCTE = 0, dVO/dT 양 = 1 및 dVO/dT 음 = 0으로 평가한다. 표 16c에 따르면, 제어기(102)는 신호들의 조합이 조건 2b에 있다고 결정한다. 공정 블록(1808)은 경로 2b를 통해 종료되고, 공정 블록(1809)이 실행된다. 공정 블록(1809)에서, 제어기(102)는 N 개의 FET/저항기 쌍 네트워크의 임피던스가 증가해야 하며, N 개의 FET/저항기 쌍 네트워크는 현재 임피던스 시퀀스 3에 따라 구성되어 있으므로 증가된 임피던스를 나타내는 도 17의 표 17b의 다음 단계는 임피던스 시퀀스 2로 결정된다. 결과적으로, 제어기(102)는 임피던스 시퀀스 2에 따라 N 개의 FET/저항기 쌍 네트워크를 구성하기 위해 제어 라인(121d)을 통해 FET(110d)를 스위치 오프시킬 것이다. 그 후, 시스템 및 공정(1800)은 공정 블록(1811)으로 진행하여 본 명세서에서 전술된 바와 같은 최대 전파 지연(시간 간격 t20 내지 t21로 표현됨)과 동일한 선택적 대기 조건으로 진입한다.The instantaneous value t 20 indicates when the output voltage V o exceeds UCT and a rising edge occurs in the UCTE signal (indicated by 1901 at the instantaneous value t 20 in FIG. 20 ), causing an interrupt to occur in the process block 1806. The system and process 1800 then proceeds to process block 1807, where the levels of status determination signals received from status determination system 141 are received and read by controller 102. At process block 1808, controller 102 determines the received signals generated by state determination system 141 (see Tables 16a and 16b of FIG. 16) in this situation as follows: UCTE = 1, LCTE = 0, d V O /dT positive = 1 and d V O /dT negative = 0. According to Table 16c, controller 102 determines that the combination of signals is in condition 2b. Process block 1808 terminates via path 2b, and process block 1809 is executed. At process block 1809, controller 102 requires the impedance of the N FET/resistor pair network to be increased, as the N FET/resistor pair network is currently configured according to impedance sequence 3, and thus the increased impedance shown in FIG. 17. The next step in Table 17b is determined by impedance sequence 2. As a result, controller 102 will switch off FET 110d via control line 121d to configure a network of N FET/resistor pairs according to impedance sequence 2. The system and process 1800 then proceeds to process block 1811 to enter an optional waiting condition equal to the maximum propagation delay (expressed in the time interval t 20 to t 21 ) as previously described herein.
배터리 시스템(106)은 배터리(108)의 에너지가 고갈되고 배터리 시스템(106)이 셧 오프될 때까지, 또는 AC 전원이 복원되고 PSU(101)가 다시 작동할 때까지 시스템 및 공정(1800)에 따라 출력 전압(Vo)을 조절하면서 배터리(108)를 계속 방전시킬 수 있다. 본 개시의 실시예들에 따르면, 이러한 상황에서, 제어기(102)는 모든 FET들이 스위치 오프될 때까지 N 개의 FET/저항기 쌍 네트워크의 임피던스를 점진적으로 증가시키도록(예를 들어, 도 17의 표 17b에 따라 단계적으로) 구성될 수 있다. 이때, DC-DC 컨버터(170)는 스위치 오프될 수도 있다. 또한, 어느 시점에서, 충전기(103)를 통해 배터리(108)로 충전이 복원될 수 있다. 배터리(108)의 에너지가 고갈되는 상황(예를 들어, 전압 센서(147)을 통해 감지된 배터리(108)의 단자 전압이 도 10의 구역 2 및 구역 1의 경계에 있는 전압과 동일한 레벨로 강하는 경우)에서, 제어기(102)는 N 개의 FET/저항기 쌍 네트워크에서 모든 FET들을 스위치 오프시키고 DC-DC 컨버터(170)를 오프로 전환하는 것과 같이 함으로써 배터리 시스템을 턴 오프하도록 구성될 수 있다.Battery system 106 operates on systems and processes 1800 until energy in battery 108 is depleted and battery system 106 is shut off, or until AC power is restored and PSU 101 becomes operational again. The battery 108 can be continuously discharged while adjusting the output voltage (V o ) accordingly. According to embodiments of the present disclosure, in this situation, controller 102 may be configured to gradually increase the impedance of the N FET/resistor pair network (e.g., in the table of FIG. 17) until all FETs are switched off. It can be constructed step by step according to 17b. At this time, the DC-DC converter 170 may be switched off. Additionally, at some point, charge may be restored to battery 108 via charger 103. A situation in which the energy of the battery 108 is depleted (e.g., the terminal voltage of the battery 108 detected through the voltage sensor 147 drops to the same level as the voltage at the border of zone 2 and zone 1 in FIG. 10 In this case, the controller 102 may be configured to turn off the battery system, such as by switching off all FETs in the N FET/resistor pair network and turning off the DC-DC converter 170.
도 18의 예시적인 작동들과 관련하여 설명된 바와 같이, N 개의 FET/저항기 쌍 네트워크는 몇 가지 단자 구성들에 따라 작동될 수 있다. 한 구성에서는 N 개의 FET/저항기 쌍 네트워크 내의 모든 FET/저항기 쌍들이 스위치 오프되므로 N 개의 FET/저항기 쌍 네트워크를 통해 전류가 흐르지 않는다. 예를 들어, 이는 배터리(108)로부터 N 개의 FET/저항기 쌍 네트워크를 통해 부하(105)에 전류가 공급되지 않을 때 시스템(100)의 초기 상태 동안 발생할 수 있다. 이 경우, 배터리(108)로부터의 전류는 DC-DC 컨버터(170)를 통해서만 공급될 것이며, DC-DC 컨버터는 부하(105)에 공급되는 전류가 증가하여 전류 제한 전이점 Ilimit(A)에 도달하는 지점까지 출력 전압 Vo를 UCT와 LCT 사이의 범위 내에 있도록 조절하고, DC-DC 컨버터(170)의 출력 전압은 떨어진다. DC-DC 컨버터(170)의 출력 전압이 LCT 이하로 떨어지면 제어기(102)가 N 개의 FET/저항기 쌍 네트워크의 임피던스를 감소시키고 N 개의 FET/저항기 쌍 네트워크 내의 모든 FET/저항기 쌍들이 스위치 오프되므로 N 개의 FET/저항기 쌍 네트워크는 제어기(102)에 이용할 수 있는 전체 범위의 임피던스 감소 작용들(예를 들어, 도 17의 표 17a, 표 17b, 표 17c 참조)을 사용할 수 있다. 제어기(102)가 (예를 들어, 요구되는 부하 전류의 감소에 응답하여) N 개의 FET/저항기 쌍 네트워크의 임피던스를 증가시킬 필요가 있고 UCTE가 충분한 횟수만큼 촉발되어 모든 FET/저항기 쌍들이 스위치 오프될 때, 부하(105)로의 나머지 전류는 부하(105)로의 전류가 충분히 떨어져 N 개의 FET/저항기 쌍 네트워크를 통하는 전류를 위해 제공되는 임의의 추가적인 전도 경로들 없이 DC-DC 컨버터(170)가 출력 전압 Vo를 다시 조절할 수 있기 때문에, DC-DC 컨버터(170)에 의해 공급될 수 있다. As described in connection with the example operations of FIG. 18, the N FET/resistor pair network can be operated according to several terminal configurations. In one configuration, all FET/resistor pairs in the N FET/resistor pair network are switched off, so no current flows through the N FET/resistor pair network. For example, this may occur during an initial state of system 100 when no current is supplied from battery 108 to load 105 through the N FET/resistor pair network. In this case, the current from the battery 108 will be supplied only through the DC-DC converter 170, and the DC-DC converter increases the current supplied to the load 105 to the current limit transition point I limit (A). The output voltage V o is adjusted to be within the range between UCT and LCT until the point is reached, and the output voltage of the DC-DC converter 170 drops. When the output voltage of DC-DC converter 170 falls below LCT, controller 102 reduces the impedance of the N FET/resistor pair network and all FET/resistor pair pairs in the N FET/resistor pair network are switched off so that N A network of FET/resistor pairs can utilize the full range of impedance reduction actions available to controller 102 (e.g., see Tables 17a, 17b, and 17c in FIG. 17). Controller 102 needs to increase the impedance of the N FET/resistor pair network (e.g., in response to a decrease in required load current) and the UCTE is triggered a sufficient number of times so that all FET/resistor pairs are switched off. When the current to load 105 is sufficiently low that DC-DC converter 170 outputs without any additional conduction paths provided for the current through the N FET/resistor pair network. Since the voltage V o can be adjusted again, it can be supplied by the DC-DC converter 170.
다른 단자 구성에서는 N 개의 FET/저항기 쌍 네트워크 내의 모든 FET/저항기 쌍들이 스위치 온되어 있고 제어기가 N 개의 FET/저항기 쌍 네트워크의 임피던스를 더 이상 감소시킬 수 없는 상황이 발생할 수 있다(예를 들어, 도 17의 표 17a, 표 17b, 표 17c에 명시된 임피던스 시퀀스 중 하나에 따라). 예를 들어, 이는 V-I 곡선들의 배터리(108) 작동 지점이 구역 2의 하한에 있는 경우와 같이 부하 전류들이 높거나 그리고/또는 배터리 충전 상태가 낮은 조건들에서 발생할 수 있다(예를 들어, 도 8 및 도 10 참조). 이러한 상황들에서, 선형 레귤레이터 또는 벅 컨버터를 DC-DC 컨버터(170)로서 사용하고 배터리(108)의 방전으로 인해 배터리(108)의 작동 지점이 구역 2 영역과 구역 1 영역 사이의 경계선에 근접할 때, 제어기(102)는 출력 전압(Vo)이 조절 하한(예를 들어, 도 12 참조) 아래로 떨어지는 것을 방지하기 위해 부하(105)에 공급되는 전류 또는 시스템(100)의 작동을 줄일 필요가 있을 수 있다. 벅-부스트 컨버터가 DC-DC 컨버터(170)로서 사용되는 경우, 부하(105)에 공급되는 전류가 전류 제한 전이점 미만의 값으로 감소되면 추가 옵션들이 있을 수 있다. 이것이 완료되면, 시스템(100)의 작동은 배터리(108)의 작동 지점이 허용된 최소 배터리 전압을 나타내는 구역 1 영역의 하단 경계에 도달할 때까지 DC-DC 컨버터(170)를 통해 배터리(108)의 방전을 계속할 수 있다. 이러한 상황이 발생할 수 있는 다른 상황은 부하(105)에서의 단락 또는 시스템(100)의 설계점을 벗어나는 다른 과부하로서, 배터리 작동 지점이 배터리(108)의 허용된 특성 V-I 곡선들을 벗어나는 전류 레벨들로 존재하게 되는 것이다. 이러한 상황이 발생하면, 시스템(100)은 예를 들어 배터리(108)와 부하(105) 사이의 모든 전류 경로들을 종료함으로써(예를 들어, N 개의 FET/저항기 쌍 네트워크 내의 모든 FET/저항기 쌍들을 스위치 오프함으로써) 스스로를 보호하도록 구성될 수 있다. DC-DC 컨버터(170)는 또한 제어 라인(171)을 통해 스위치 오프될 수 있지만, 이는 DC-DC 컨버터(170)가 전류 제한 특성에 의해 보호될 수 있기 때문에 반드시 필요한 것은 아니다.In other terminal configurations, a situation may arise where all FET/resistor pairs in the N FET/resistor pair network are switched on and the controller cannot further reduce the impedance of the N FET/resistor pair network (e.g. according to one of the impedance sequences specified in Table 17a, Table 17b, Table 17c in Figure 17). For example, this may occur in conditions where load currents are high and/or battery state of charge is low, such as when the battery 108 operating point of the VI curves is at the lower limit of Zone 2 (e.g., FIG. 8 and Figure 10). In these situations, a linear regulator or buck converter may be used as the DC-DC converter 170 and the discharge of the battery 108 will cause the operating point of the battery 108 to be close to the boundary line between the Zone 2 region and the Zone 1 region. When the controller 102 needs to reduce the current supplied to the load 105 or the operation of the system 100 to prevent the output voltage V o from falling below the lower regulation limit (e.g., see FIG. 12) There may be. If a buck-boost converter is used as the DC-DC converter 170, additional options may exist if the current supplied to load 105 is reduced to a value below the current limit transition point. Once this is complete, operation of the system 100 continues by converting the battery 108 through the DC-DC converter 170 until the operating point of the battery 108 reaches the lower boundary of the Zone 1 region, which represents the minimum battery voltage allowed. discharge can continue. Other situations in which this may occur are a short circuit in the load 105 or other overload outside the design point of the system 100, which results in the battery operating point reaching current levels outside the allowed characteristic VI curves of the battery 108. It comes into existence. When this situation occurs, system 100 may terminate all current paths between battery 108 and load 105 (e.g., all FET/resistor pairs in the network of N FET/resistor pairs). can be configured to protect itself (by switching off). DC-DC converter 170 can also be switched off via control line 171, but this is not necessary since DC-DC converter 170 can be protected by its current limiting characteristic.
전술한 설명의 결과로, 시스템(100)은 시스템(100)을 전압 레귤레이터로서(예를 들어, 배터리 백업 유닛 또는 DC UPS로 사용하기 위한) 구현할 수 있도록 필요한 작동 전압 범위 내에서(예를 들어, 실질적으로 지정된 부하 전압 허용 오차 범위 내에서) 이러한 출력 전압을 유지하는 것을 포함하여, 배터리(108)가 방전될 때 배터리(108)로부터 부하(105)에 제공되는 출력 전압을 원하는 전압 범위 내로 유지하도록 구성될 수 있다는 것을 쉽게 이해할 수 있다. As a result of the foregoing description, system 100 operates within the required operating voltage range (e.g., for use as a battery backup unit or DC UPS) to enable implementation of system 100 as a voltage regulator (e.g., for use as a battery backup unit or DC UPS) Maintaining the output voltage provided from the battery 108 to the load 105 within a desired voltage range when the battery 108 is discharged, including maintaining such output voltage (substantially within a specified load voltage tolerance range) It is easy to understand that it can be configured.
본 개시내용의 실시예들은 배터리를 전원으로서 사용하는 것으로(예를 들어, 배터리 백업 목적으로) 개시되지만, 본 개시내용의 실시예들은 임의의 적절한 유형의 전원을 이용하도록 구성될 수 있다. 이에 상응하여, 시스템(100)은 조절되지 않은 출력 전압(예를 들어, 이러한 전원의 출력 전압은 특정 배전 버스 및 이에 관련된 부하에 대한 지정된 부하 전압 허용 오차 범위 밖에서 변동됨)을 갖는 임의의 유형의 전원(배터리 대신)과 함께 이용하기에 적합하다.Although embodiments of the disclosure are disclosed using a battery as a power source (e.g., for battery backup purposes), embodiments of the disclosure may be configured to utilize any suitable type of power source. Correspondingly, system 100 may be used with any type of power source having an unregulated output voltage (e.g., the output voltage of such power source fluctuates outside the specified load voltage tolerance range for a particular distribution bus and its associated loads). Suitable for use with a power source (instead of a battery).
당업자라면 이해할 수 있는 바와 같이, 본 개시내용의 양태들(예를 들어, 시스템 및 공정(1800))은 시스템, 방법 및/또는 프로그램 제품으로서 실현될 수 있다. 따라서, 본 개시내용의 양태들(예를 들어, 시스템 및 공정(1800)) 및 도 14에 도시된 임계값 검출 및 미분기 블록들은 완전한 하드웨어 실시예, 완전한 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로-코드 등) 또는 본 명세서에서는 모두 일반적으로 "회로", "회로망", "모듈" 또는 "시스템"으로 지칭될 수 있는 소프트웨어 및 하드웨어 양태들을 결합한 실시예들의 형태를 취할 수 있다. 또한, 본 개시내용의 양태들은 컴퓨터 판독 가능한 프로그램 코드가 실현된 하나 이상의 컴퓨터 판독 가능한 저장 매체(들)에 실현된 프로그램 제품의 형태를 취할 수 있다(그러나, 하나 이상의 컴퓨터 판독 가능한 매체(들)의 임의의 조합이 사용될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 판독 가능한 신호 매체 또는 컴퓨터 판독 가능한 저장 매체일 수 있다).As will be understood by those skilled in the art, aspects of the present disclosure (e.g., systems and processes 1800) may be implemented as systems, methods, and/or program products. Accordingly, aspects of the disclosure (e.g., system and process 1800) and the threshold detection and differentiator blocks shown in FIG. 14 can be implemented in a completely hardware embodiment, a complete software embodiment (firmware, resident software, micro- code, etc.) or embodiments combining software and hardware aspects, all of which may be generally referred to herein as “circuits,” “networks,” “modules,” or “systems.” Additionally, aspects of the disclosure may take the form of a program product embodied on one or more computer-readable storage medium(s) having computer-readable program code embodied thereon (however, aspects of the disclosure may take the form of a program product embodied on one or more computer-readable storage medium(s) Any combination may be used. The computer-readable medium may be a computer-readable signal medium or a computer-readable storage medium.
또한, 도 1 및 도 18의 도면들에 표시된 회로 블록도들의 각각의 블록 및/또는 기능들, 및 도 14 및 도 15의 도면들에 표시된 회로 블록도들의 블록들의 조합들 및/또는 기능들은 지정된 기능들 또는 작용들을 수행하거나 특수 목적의 하드웨어 및 컴퓨터 명령들의 조합들을 수행하는 특수 목적의 하드웨어 기반 시스템들에 의해 구현될 수 있다. 예를 들어, 모듈(예를 들어, 제어기(102))은 맞춤형 VLSI 회로들 또는 게이트 어레이들, 로직 칩들, 트랜지스터들, 제어기들 또는 다른 개별 구성요소들과 같은 기성품 반도체들을 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈(예를 들어, 제어기(102))은 또한 필드 프로그래머블 게이트 어레이들, 프로그래머블 어레이 로직, 프로그래머블 로직 디바이스들 등과 같은 프로그래머블 하드웨어 디바이스들로 구현될 수 있다.In addition, each block and/or functions of the circuit block diagrams shown in the drawings of FIGS. 1 and 18, and combinations and/or functions of the blocks of the circuit block diagrams shown in the drawings of FIGS. 14 and 15 are designated They may be implemented by special-purpose hardware-based systems that perform functions or operations or combinations of special-purpose hardware and computer instructions. For example, a module (e.g., controller 102) may be implemented as a hardware circuit comprising custom VLSI circuits or off-the-shelf semiconductors such as gate arrays, logic chips, transistors, controllers or other discrete components. It can be. A module (e.g., controller 102) may also be implemented with programmable hardware devices such as field programmable gate arrays, programmable array logic, programmable logic devices, etc.
달리 정의되지 않는 한, 본 명세서에 사용된 모든 기술적 및 과학적 용어들은 현재 공개된 주제의 당업자에게 일반적으로 이해되는 것과 동일한 의미를 갖는다. 단수를 나타내는 용어는 청구범위를 포함한 본 출원에 사용될 때 "하나 이상"을 의미한다.Unless otherwise defined, all technical and scientific terms used herein have the same meaning as commonly understood by a person skilled in the art of the disclosed subject matter. Terms indicating the singular number, when used in this application, including the claims, mean “one or more.”
본 명세서에서 사용된 바와 같이, 용어 "약"은 주어진 값이 종점보다 "약간 위" 또는 "약간 아래"일 수 있다고 규정함으로써 수치 범위 종점에 유연성을 제공하는 데 사용된다.As used herein, the term “about” is used to provide flexibility in numerical range endpoints by specifying that a given value may be “slightly above” or “slightly below” the endpoint.
본 명세서에서 사용된 바와 같이, 용어 "실질적으로"는 작용, 특성, 속성, 상태, 구조, 항목 또는 결과의 완전하거나 거의 완전한 범위 또는 정도를 의미한다. 예를 들어, 물체가 "실질적으로" 둘러싸여 있다는 것은 물체가 완전히 둘러싸이거나 거의 완전히 둘러싸여 있음을 의미한다. 절대적 완전성으로부터의 정확한 허용 편차 정도는 일부 경우들에 있어서 특정 상황에 따라 달라질 수 있다. 그러나 일반적으로 말하면, 완료에 근접했다는 것은 절대적이고 전체적인 완성을 달성한 것과 전체적으로 동일한 결과를 가질 것이다. "실질적으로"의 사용은 작용, 특성, 속성, 상태, 구조, 항목 또는 결과의 완전하거나 거의 완전한 결여를 나타내는 부정적인 의미로 사용될 때도 동일하게 적용된다.As used herein, the term “substantially” means the complete or nearly complete extent or extent of an action, characteristic, attribute, state, structure, item or result. For example, to say that an object is “substantially” surrounded means that it is completely or almost completely surrounded. The exact degree of deviation from absolute completeness may in some cases vary depending on the particular circumstances. But generally speaking, approaching completion will have the same overall result as achieving absolute and total perfection. The use of "substantially" equally applies when used in a negative sense, indicating complete or near-complete lack of an action, characteristic, property, state, structure, item, or result.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"과, 개체들의 목록에 대한 문맥에서 사용될 때 두 단어 사이에 부호 "/"의 사용은 개체들이 단독으로 또는 조합하여 존재하는 것을 의미한다. 따라서, 예를 들어, "A, B, C 및/또는 D"라는 문구는 A, B, C 및 D를 개별적으로 포함하지만, A, B, C 및 D의 임의의 조합 및 모든 조합들, 및 하위 조합들도 포함한다.As used herein, the term “and/or” and the use of the symbol “/” between the two words when used in the context of a list of entities means that the entities exist alone or in combination. Thus, for example, the phrase “A, B, C and/or D” includes A, B, C and D individually, but any and all combinations of A, B, C and D, and Sub-combinations are also included.
본 명세서에서 사용되는 바와 같이, 전기적 또는 전자적 회로망에서 경로들을 설명하는 데 사용되는 "전기적으로 결합된"이라는 용어 또는 "결합된"이라는 용어는 구성요소들 사이에서 적어도 한 방향으로 전기 에너지(즉, 전류)에 대한 전도 경로를 갖는 구성요소들을 의미한다. 구성요소들이 결합되거나 전기적으로 결합되기 위해 전류가 전도 경로를 따라 흐를 필요는 없다. 구성요소들은 낮은 임피던스 와이어 등만을 포함하는 전도 경로와 직접 연결되거나, 전기 에너지가 전도 경로를 따라 흐를 수 있도록 하는 반도체들 또는 더 높은 임피던스 구성요소들과 간접적으로 결합될 수 있다.As used herein, the term "electrically coupled" or "coupled", when used to describe paths in an electrical or electronic network, means that there is a direct flow of electrical energy between components in at least one direction (i.e. Refers to components that have a conduction path for electric current. Current does not need to flow along a conducting path for the components to be joined or electrically coupled. The components may be connected directly with a conduction path comprising only low impedance wires, etc., or indirectly coupled with semiconductors or higher impedance components that allow electrical energy to flow along the conduction path.
Claims (18)
상기 배전 버스에 전달되는 출력 전압을 모니터링하는 단계―상기 출력 전압은 제1 전원에 의한 상기 배전 버스로의 전류 전달에 기인함―; 및
상기 모니터링된 출력 전압이 DC-DC 컨버터의 전압 조절 설정값과 동일한 레벨로 강하할 때, 제2 전원으로부터 상기 DC-DC 컨버터를 통해 상기 배전 버스로 전류를 전달하는 단계를 포함하고, 상기 DC-DC 컨버터는 상기 제2 전원과 상기 배전 버스 사이에서 N 개의 FET/저항기 쌍들(N≥1)의 네트워크와 병렬로 결합되는,
배전 버스에 공급되는 전력을 조절하기 위한 방법.As a method for regulating power supplied to a distribution bus,
monitoring an output voltage delivered to the distribution bus, wherein the output voltage is due to current delivery to the distribution bus by a first power source; and
When the monitored output voltage drops to the same level as the voltage regulation setting of the DC-DC converter, transferring current from a second power source to the distribution bus through the DC-DC converter, wherein the DC-DC converter a DC converter coupled in parallel with a network of N FET/resistor pairs (N≥1) between the second power source and the distribution bus,
A method for regulating the power supplied to a distribution bus.
상기 모니터링된 출력 전압이 제1 미리 결정된 임계값 미만으로 강하할 때, 상기 제2 전원으로부터 상기 N 개의 FET/저항기 쌍들의 네트워크를 통해 상기 배전 버스로 전류를 전달하는 단계를 추가로 포함하는, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to claim 1,
When the monitored output voltage drops below a first predetermined threshold, transferring current from the second power source through the network of N FET/resistor pairs to the distribution bus. A method for regulating the power supplied to the bus.
상기 N 개의 FET/저항기 쌍들의 상기 네트워크 내 N 개의 FET들은 상기 모니터링된 출력 전압이 상기 제1 미리 결정된 임계값 미만으로 강하하기 전에 상기 전류가 상기 DC-DC 컨버터에 의해 전달될 때 스위치 오프되어, 상기 모니터링된 출력 전압이 상기 제1 미리 결정된 임계값 미만으로 강하하기 이전의 제1 기간 동안 상기 제2 전원으로부터 상기 배전 버스로 전류가 전달되지 않는, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to clause 2,
the N FETs in the network of N FET/resistor pairs are switched off when the current is delivered by the DC-DC converter before the monitored output voltage drops below the first predetermined threshold, A method for regulating power supplied to a distribution bus, wherein no current is delivered from the second power source to the distribution bus during a first period of time before the monitored output voltage drops below the first predetermined threshold.
상기 제2 전원으로부터 상기 배전 버스로 전달된 상기 전류는 상기 모니터링된 출력 전압이 상기 제1 미리 결정된 임계값 미만으로 강하한 이후의 제2 기간 동안 상기 DC-DC 컨버터 및 상기 N 개의 FET/저항기 쌍들의 상기 네트워크에 의해 공유 방식으로 전달되는, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to clause 2,
The current delivered from the second power source to the distribution bus is directed to the DC-DC converter and the N FET/resistor pairs during a second period after the monitored output voltage drops below the first predetermined threshold. A method for regulating power supplied to a distribution bus, delivered in a shared manner by said network of devices.
상기 제2 전원은 방전 배터리인, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to claim 1,
A method for regulating power supplied to a distribution bus, wherein the second power source is a discharged battery.
상기 모니터링된 출력 전압의 상기 강하는 상기 제1 전원의 장애에 기인하는, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to clause 5,
A method for regulating power supplied to a distribution bus, wherein the drop in the monitored output voltage is due to a failure of the first power source.
상기 모니터링된 출력 전압이 제1 미리 결정된 임계값 미만으로 강하할 때, 상기 제2 전원으로부터 상기 N 개의 FET/저항기 쌍들의 네트워크를 통해 상기 배전 버스로 전류를 전달하는 상기 단계는 상기 N 개의 FET/저항기 쌍들의 상기 네트워크 내 상기 N 개의 FET들 중 하나 이상을 스위치 온하는 단계를 포함하는, 배전 버스에 공급되는 전력을 조절하기 위한 방법.According to clause 4,
When the monitored output voltage drops below a first predetermined threshold, the step of transferring current from the second power source to the distribution bus through the network of the N FET/resistor pairs includes the N FET/resistor pairs. A method for regulating power supplied to a distribution bus, comprising switching on one or more of the N FETs in the network of resistor pairs.
상기 배전 버스로의 전압 공급을 모니터링하는 단계; 및
상기 전원과 상기 배전 버스 사이에서 병렬로 결합되는 제1 및 제2 전도성 경로들 각각을 통해 상기 전원으로부터 상기 배전 버스로 전달되는 전류의 양을 제어함으로써 지정된 부하 전압 허용 오차 범위 내에 상기 전압을 유지하는 단계를 포함하고, 상기 제1 전도성 경로는 DC-DC 컨버터를 포함하고, 상기 제2 전도성 경로는 상기 전원과 상기 배전 버스 사이에서 병렬로 결합되는 N 개의 FET/저항기 쌍들의 네트워크를 포함하고, 상기 N 개의 FET/저항기 쌍들 각각은 저항기와 직렬로 결합되는 FET를 포함하는,
전류 전달을 조절하기 위한 방법.A method for regulating current delivery from a power source to a load through a distribution bus, comprising:
monitoring the voltage supply to the distribution bus; and
Maintaining the voltage within a specified load voltage tolerance range by controlling the amount of current transferred from the power source to the distribution bus through each of first and second conductive paths coupled in parallel between the power source and the distribution bus. wherein the first conductive path comprises a DC-DC converter and the second conductive path comprises a network of N FET/resistor pairs coupled in parallel between the power source and the distribution bus, Each of the N FET/resistor pairs includes a FET coupled in series with a resistor,
Method for regulating current delivery.
상기 지정된 부하 전압 허용 오차 범위 내에 상기 전압을 유지하는 상기 단계는 미리 결정된 시퀀스에 따라 상기 N 개의 FET들 각각을 선택적으로 스위치 온 및 오프함으로써, 상기 N 개의 FET/저항기 쌍들의 상기 네트워크의 총 임피던스를 수정하는 단계를 포함하는, 전류 전달을 조절하기 위한 방법.According to clause 8,
The step of maintaining the voltage within the specified load voltage tolerance range includes selectively switching each of the N FETs on and off according to a predetermined sequence, thereby reducing the total impedance of the network of the N FET/resistor pairs. A method for regulating current delivery comprising the step of modifying.
상기 N 개의 저항기들 각각은 상이한 저항값을 갖는, 전류 전달을 조절하기 위한 방법.According to clause 9,
Each of the N resistors has a different resistance value.
상기 N 개의 FET/저항기 쌍들의 상기 네트워크의 총 임피던스를 수정하는 상기 단계는,
상기 전압이 제1 미리 결정된 임계값 미만이고, 상기 전압이 시간에 따라 강하할 때, 상기 총 임피던스를 감소시키는 단계; 및
상기 전압이 제2 미리 결정된 임계값을 초과하고, 상기 전압이 시간에 따라 증가할 때, 상기 총 임피던스를 증가시키는 단계를 포함하고,
상기 제1 및 제2 미리 결정된 임계값들은 상기 지정된 부하 전압 허용 오차 범위 내에 있는, 방법.According to clause 9,
The step of modifying the total impedance of the network of the N FET/resistor pairs includes:
reducing the total impedance when the voltage is below a first predetermined threshold and the voltage drops over time; and
increasing the total impedance when the voltage exceeds a second predetermined threshold and the voltage increases over time;
The method of claim 1, wherein the first and second predetermined thresholds are within the specified load voltage tolerance range.
전원;
상기 전원의 출력 단자와 상기 배전 버스 사이에 결합되는 N 개(N>1)의 트랜지스터들의 네트워크―상기 N 개의 트랜지스터들 각각은 저항기와 직렬로 결합됨―;
상기 전원의 상기 출력 단자와 상기 배전 버스 사이에서 상기 N 개의 트랜지스터들의 상기 네트워크와 병렬로 결합되는 DC-DC 컨버터; 및
상기 DC-DC 컨버터 및 N 개의 트랜지스터들의 상기 네트워크의 활성/비활성의 함수로서 조절되는 출력 전압 레벨로 상기 전원이 상기 배전 버스를 통해 상기 부하에 전력을 공급할 수 있도록, 상기 DC-DC 컨버터 및 상기 N 개의 트랜지스터들의 상기 네트워크를 선택적으로 그리고 독립적으로 활성/비활성시키도록 구성되는 제어기를 포함하는, 전력 시스템.A power system for providing power to loads through a distribution bus, comprising:
everyone;
a network of N (N>1) transistors coupled between the output terminal of the power supply and the distribution bus, each of the N transistors coupled in series with a resistor;
a DC-DC converter coupled in parallel with the network of the N transistors between the output terminal of the power supply and the distribution bus; and
the DC-DC converter and the A power system comprising a controller configured to selectively and independently activate/deactivate the network of transistors.
상기 전원은 하나 이상의 직렬-연결된 셀들을 포함하는 배터리인, 전력 시스템.According to claim 12,
The power system of claim 1, wherein the power source is a battery comprising one or more series-connected cells.
상기 제어기는 미리 결정된 시퀀스에 따라 N 개의 병렬-연결된 트랜지스터/저항기 쌍들의 특정 개수를 활성/비활성시킴으로써 상기 네트워크 전체의 전압 강하를 조정하도록 구성되는, 전력 시스템.According to claim 12,
wherein the controller is configured to adjust the voltage drop across the network by activating/deactivating a specific number of N parallel-connected transistor/resistor pairs according to a predetermined sequence.
상기 출력 전압 레벨은 지정된 부하 전압 허용 오차 범위 내에 있도록 조절되는, 전력 시스템.According to claim 14,
wherein the output voltage level is adjusted to be within a specified load voltage tolerance range.
상태 결정 시스템을 추가로 포함하고,
상기 상태 결정 시스템은,
상기 출력 전압 레벨이 시간에 따라 증가하는지 감소하는지를 결정하도록 구성되는 미분기; 및
상기 출력 전압 레벨이 제1 미리 결정된 임계값을 초과하고 제2 미리 결정된 임계값 미만일 때를 결정하도록 구성되는 임계값 검출기를 포함하고, 상기 제어기는 상기 미리 결정된 시퀀스에 따라 상기 N 개의 병렬-연결된 트랜지스터/저항기 쌍들의 특정 개수를 선택적으로 그리고 독립적으로 활성/비활성시킴으로써 상기 출력 전압 레벨을 상기 지정된 부하 전압 허용 오차 범위 내로 조절하도록 구성되는, 전력 시스템.According to claim 15,
further comprising a status determination system,
The state determination system is,
a differentiator configured to determine whether the output voltage level increases or decreases over time; and
a threshold detector configured to determine when the output voltage level exceeds a first predetermined threshold and is below a second predetermined threshold, wherein the controller controls the N parallel-connected transistors according to the predetermined sequence. /A power system configured to adjust the output voltage level within the specified load voltage tolerance range by selectively and independently activating/deactivating a specific number of resistor pairs.
상기 제어기는,
상기 출력 전압 레벨이 상기 제2 미리 결정된 임계값 미만이고, 상기 출력 전압 레벨이 시간에 따라 감소할 때, 상기 네트워크의 총 임피던스를 감소시키도록 구성되는 회로망; 및
상기 출력 전압 레벨이 상기 제1 미리 결정된 임계값을 초과하고, 상기 출력 전압 레벨이 시간에 따라 증가할 때, 상기 총 임피던스를 증가시키도록 구성되는 회로망을 포함하는, 전력 시스템.According to claim 16,
The controller is,
circuitry configured to reduce the total impedance of the network when the output voltage level is below the second predetermined threshold and the output voltage level decreases over time; and
and circuitry configured to increase the total impedance when the output voltage level exceeds the first predetermined threshold and the output voltage level increases over time.
상기 N 개의 트랜지스터들의 상기 네트워크와 병렬로 결합되는 상기 DC-DC 컨버터는 상기 전원의 최대 출력 전력의 약 30 ％ 이하를 처리하도록 구성되는, 전력 시스템.According to claim 12,
wherein the DC-DC converter coupled in parallel with the network of N transistors is configured to process no more than about 30% of the maximum output power of the power supply.
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