KR20240064566A - 회로 및 파형 센서 - Google Patents

회로 및 파형 센서 Download PDF

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KR20240064566A
KR20240064566A KR1020230150711A KR20230150711A KR20240064566A KR 20240064566 A KR20240064566 A KR 20240064566A KR 1020230150711 A KR1020230150711 A KR 1020230150711A KR 20230150711 A KR20230150711 A KR 20230150711A KR 20240064566 A KR20240064566 A KR 20240064566A
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signal
waveform
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KR1020230150711A
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노리히또 가또우
후까시 모리시따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

파형 센서에서의 샘플링의 빈도를 향상시키는 것을 과제로 한다. 특정 시점의 입력 신호의 레벨을 유지하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에 유지된 상기 입력 신호의 레벨을 디지털 데이터로 변환하여 출력하는 아날로그-디지털 변환 회로를 각각 갖는 제1 회로 및 제2 회로와, 제1 시점에서의 상기 입력 신호의 레벨을 상기 제1 회로에 출력시키고, 제2 시점에서의 상기 입력 신호의 레벨을 상기 제2 회로에 출력시키는 제어부를 갖는 회로를 제공한다.

Description

회로 및 파형 센서{CIRCUIT, AND WAVEFORM SENSOR}
본 개시는, 회로 및 파형 센서에 관한 것이다.
종래, 예를 들어 태블릿 등에서 전자 펜 등으로부터의 무선의 사인파 등의 파형을 검출함으로써, 당해 전자 펜 등의 위치를 검출하는 기술이 알려져 있다. 전자 펜 등의 위치를 나타내는 아날로그 신호를 디지털 신호로 변환하는 기술로서, 예를 들어 축차 비교형(SAR, Successive Approximation Register) 아날로그 디지털 컨버터(ADC, Analog-to-Digital Converter)나, 칼럼마다 ADC를 마련하는 칼럼 ADC 등의 기술이 알려져 있다.
일본 특허 제5745712호 공보
그러나, 종래 기술에서는, 예를 들어 파형 센서에서의 샘플링의 빈도를 향상시키는 것이 곤란한 경우가 있다. 기타 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시의 양태에서는, 특정 시점의 입력 신호의 레벨을 유지하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에 유지된 상기 입력 신호의 레벨을 디지털 데이터로 변환하여 출력하는 아날로그-디지털 변환 회로를 각각 갖는 제1 회로 및 제2 회로와, 제1 시점에서의 상기 입력 신호의 레벨을 상기 제1 회로에 출력시키고, 제2 시점에서의 상기 입력 신호의 레벨을 상기 제2 회로에 출력시키는 제어부를 갖는 회로가 제공된다.
일 측면에 의하면, 파형 센서에서의 샘플링의 빈도를 향상시킬 수 있다.
도 1은 제1 실시 형태에 따른 파형 센서의 구성의 일례를 나타내는 도면이다.
도 2는 제1 실시 형태에 따른 파형 센서의 처리의 일례를 나타내는 타이밍차트이다.
도 3은 제1 실시 형태에 따른 파형 센서의 처리의 일례를 나타내는 타이밍차트이다.
도 4는 제1 실시 형태에 따른 샘플 홀드 회로의 제1 용량으로 샘플 홀드하고 있는 동안에, 제2 용량으로 샘플 홀드되어 있는 값을 AD 변환하는 처리의 일례를 나타내는 도면이다.
도 5는 제1 실시 형태에 따른 샘플 홀드 회로의 제2 용량으로 샘플 홀드하고 있는 동안에, 제1 용량으로 샘플 홀드되어 있는 값을 AD 변환하는 처리의 일례를 나타내는 도면이다.
도 6은 제2 실시 형태에 따른 파형 센서의 구성의 일례를 나타내는 도면이다.
도 7은 제2 실시 형태에 따른 아날로그 신호의 전압의 진폭의 일례를 나타내는 도면이다.
도 8은 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 하나 전의 샘플링 시점으로부터의 아날로그 신호 전압의 진폭의 변화량의 절댓값의 일례를 나타내는 도면이다.
도 9는 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 하나 전의 샘플링 시점으로부터의 아날로그 신호 전압의 진폭의 변화량의 극성값의 일례를 나타내는 도면이다.
도 10은 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 아날로그 신호의 전압의 진폭의 산출 결과의 일례를 나타내는 도면이다.
도 11은 제2 실시 형태에 따른 파형 센서의 처리의 일례를 나타내는 흐름도이다.
도 12는 제2 실시 형태에 따른 파형 센서의 처리의 일례를 나타내는 타이밍차트이다.
도 13은 제3 실시 형태에 따른 파형 센서의 구성의 일례를 나타내는 도면이다.
도 14는 제3 실시 형태에 따른 교정값 저장 래치에 교정값 DCAL을 저장하는 처리의 일례를 나타내는 타이밍차트이다.
도 15는 제3 실시 형태에 따른 아날로그 신호의 AD 변환 처리의 일례를 나타내는 타이밍차트이다.
본 개시의 원리는, 몇몇 예시적인 실시 형태를 참조하여 설명된다. 이들 실시 형태는, 예시만을 목적으로 하여 기재되어 있으며, 본 개시의 범위에 관한 제한을 시사하지 않고, 당업자가 본 개시를 이해 및 실시하는 것을 돕는다는 점을 이해하기 바란다. 본 명세서에서 설명되는 개시는, 이하에서 설명되는 것 이외의 다양한 방법으로 실장된다.
이하의 설명 및 청구범위에 있어서, 달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 용어 및 과학 용어는, 본 개시가 속하는 기술분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
<구성>
도 1을 참조하여, 제1 실시 형태에 따른 파형 센서(1)의 구성에 대하여 설명한다. 도 1은, 제1 실시 형태에 따른 파형 센서(1)의 구성의 일례를 나타내는 도면이다. 파형 센서(1)는 회로(10) 및 안테나 코일군(20)을 갖는다.
안테나 코일군(20)에 포함되는 각 안테나 코일은, 예를 들어 태블릿, 스마트폰, 노트북 PC 컴퓨터 등의 정보 처리 장치의 화면의 종방향 또는 횡방향(칼럼)에서의 전자 펜으로부터 송신되는 사인파의 아날로그 신호를 수신한다. 또한, 안테나 코일군(20)에 포함되는 각 안테나 코일 중, 전자 펜에 가장 가까운 안테나 코일로부터는, 가장 큰 진폭의 사인파가 검출된다. 그 때문에, 종방향의 칼럼을 갖는 파형 센서(1)와 횡방향의 칼럼을 갖는 파형 센서(1)를 적층하는 등에 의해, 화면상에서의 전자 펜의 위치를 산출할 수 있다.
회로(10)는 안테나 코일 전환 스위치(11), 게인 앰프(12), 입력 신호 리셋 스위치(13), RAMP 생성 회로(14), 제어부(15), 바이어스(17) 및 글로벌 카운터(18)를 갖는다. 또한, 회로(10)는 ADC(Analog-to-Digital Converter) 회로(16-1, 16-2, …, 16-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「ADC 회로(16)」라고도 칭함)를 갖는다. 또한, n은 임의의 자연수이다. ADC 회로(16-1, 16-2, …, 16-n)의 각각은, 샘플 홀드 회로(161-1, 161-2, …, 161-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「샘플 홀드 회로(161)」라고도 칭함)의 각각을 갖는다.
ADC 회로(16-1, 16-2, …, 16-n)의 각각은, 제1 단자(160A-1, 160A-2, …, 160A-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「제1 단자(160A)」 라고도 칭함)의 각각과, 제2 단자(160B-1, 160B-2, …, 160B-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「제2 단자(160B)」라고도 칭함)의 각각을 갖는다.
또한, 회로(10)는 래치(19-1, 19-2, …, 19-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「래치(19)」라고도 칭함)를 갖는다. 또한, 회로(10)는 하나의 칩(집적 회로)으로서 실장되어도 된다.
안테나 코일 전환 스위치(11)는 안테나 코일군(20)에 포함되는 각 안테나 코일 중, 회로(10)로 신호를 출력하는 안테나 코일을 전환한다(선택한다).
RAMP 생성 회로(14)는 시간에 대하여 선형(1차 함수적)으로 전압이 증가 또는 감소하는(일정한 기울기로 변화하는) 신호(RAMP 신호, 참조 신호)를 각 ADC 회로(16)로 출력한다.
제어부(15)는 각 ADC 회로(16)로 신호를 송신하여, 각 ADC 회로(16)를 제어한다. 제어부(15)는 동일(각 ADC 회로(16)에서 공통)의 오토 제로 신호 AZ와, ADC 회로(16)마다의 샘플링 타이밍을 지정하는 제어 신호 TH[1:n](TH[1] 내지 TH[n])를 각 ADC 회로(16)로 송신한다.
제어부(15)는 어떤 시점 t0에 있어서 오토 제로 신호 AZ를 LOW로 설정(변경)함으로써, 각 샘플 홀드 회로(161)의 스위치를 온으로 하고, 아날로그 신호 SIG를 각 ADC 회로(16)에 입력시킨다(도입시킨다). 그리고, 제어부(15)는 다른 각 시점에서 각 샘플 홀드 회로(161)의 스위치를 차례로 오프로 하고, 각 시점에서의 아날로그 신호 SIG의 진폭의 값을 각 샘플 홀드 회로(161)에 기록시킨다. 그리고, 제어부(15)는 각 샘플 홀드 회로(161)에 기록된 값을 AD 변환하여 출력시킨다. 보다 구체적으로는, 제어부(15)는 각 시점 t1, …, tn에 있어서의 아날로그 신호 SIG의 입력 전압 VINP[1:n]을, 각 ADC 회로(16)의 샘플 홀드 회로(161-1, 161-2, …, 161-n)에 기록시키고, 기록시킨 각 값(레벨, 진폭의 값)을 AD 변환시켜 출력시킨다. 이에 의해, 예를 들어 최대 250㎑로 샘플링할 수 있는 ADC 회로를, 하나의 칼럼에 대하여 32개 마련함으로써, 당해 하나의 칼럼을 8㎒로 샘플링할 수 있다.
바이어스(17)는 각 ADC 회로(16)로 전력을 공급한다. 글로벌 카운터(18)는 각 래치(19)로 카운터용 신호를 공급한다.
ADC 회로(16)는 안테나 코일군(20)에 포함되는 하나의 안테나 코일로부터의 아날로그 신호 SIG를 입력하는 제1 단자(제1 입력부)(160A)와, RAMP 생성 회로(14)로부터의 RAMP 신호를 입력하는 제2 단자(제2 입력부)(160B)를 갖는다. ADC 회로(16)는 아날로그 신호 SIG를 디지털(이산적) 신호로 변환한다.
ADC 회로(16)는 소위 싱글 로프의 ADC를 갖고 있다. 그 때문에, ADC 회로(16)는 제2 단자(160B)에 입력된 RAMP 신호의 전압이 변화하고 있는 동안, 카운터를 개시한다. 그리고, ADC 회로(16)는 제2 단자(160B)에 입력된 RAMP 신호의 전압이 제1 단자(160A)에 입력되어 샘플 홀드된 아날로그 신호 SIG의 전압(화소 전압)을 초과하면(크로스하면), 비교기가 반전하고, 그 결과, 카운터값이 래치(19)에 유지된다. 그 때문에, 카운터가 개시되고 나서 정지될 때까지의 시간이 길어질수록 큰 값이 되는 카운터의 값(카운터 코드)이 취득된다. 제1 실시 형태의 경우, 카운터의 값은, 아날로그 신호 SIG의 전압에 대응하는 디지털값이다.
<처리(동작)>
다음으로, 도 2 내지 도 5를 참조하여, 제1 실시 형태에 따른 파형 센서(1)의 처리의 일례에 대하여 설명한다. 도 2 및 도 3은, 제1 실시 형태에 따른 파형 센서(1)의 처리의 일례를 나타내는 타이밍차트이다. 도 4는, 제1 실시 형태에 따른 샘플 홀드 회로(161)의 제1 용량으로 샘플 홀드하고 있는 동안에, 제2 용량으로 샘플 홀드되어 있는 값을 AD 변환하는 처리의 일례를 나타내는 도면이다. 도 5는, 제1 실시 형태에 따른 샘플 홀드 회로(161)의 제2 용량으로 샘플 홀드하고 있는 동안에, 제1 용량으로 샘플 홀드되어 있는 값을 AD 변환하는 처리의 일례를 나타내는 도면이다.
도 2 및 도 3에는, ADC 회로(16)의 수 n이 16이며, 시간을 횡축으로 한 경우의, 하나의 안테나 코일로부터의 아날로그 신호 SIG의 전압의 진폭 파형(201), 오토 제로 신호 AZ, 입력 신호 리셋 스위치(13)의 상태 RS, 제어부(15)로부터 각 ADC 회로(16)로의 제어 신호 TH[1] 내지 [16], 글로벌 카운터(18)의 값(Global Counter)의 일례가 나타나 있다.
또한, 도 2에는, ADC 회로(16-1)에 있어서의, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP[1]의 파형(202)과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM[1]의 파형(203)(공통의 RAMP 신호의 전압 파형)의 비교가 나타나 있다. 또한, ADC 회로(16)는 소위 싱글 로프의 ADC이기 때문에, 파형(302)과 파형(303)이 크로스했을 때의 아날로그 신호 SIG의 전압에 대응하는 디지털값이 AD 변환하여 출력된다. 또한, 입력 전압 VINP[1:n]은, 각 ADC 회로(16-1 내지 n)에 있어서의 최초의 증폭기 AMP(1st AMP)의 입력 단자에 입력되는 신호에 각각 대응하고 있다. 그 때문에, 입력 전압 VINP[1]은, ADC 회로(16-1)에 있어서의 최초의 증폭기 AMP의 입력 단자에 입력되는 신호에 대응하고 있다.
또한, 도 2에는, ADC 회로(16-1)로부터 래치(19-1)로의 출력 상태 COMPOUT[1], ADC 회로(16-1)에서의 AD 변환 결과(ADC1 변환 결과)가 나타나 있다.
또한, 입력 신호 리셋 스위치(13)의 상태 RS는, 도 1에 도시한 바와 같이, HIGH(하이, H, 1)의 경우에는 그랜드(접지), LOW(로우, L, 0)의 경우에는 안테나 코일과 접속되어 있는 것을 나타내고 있다. 또한, 출력 상태 COMPOUT[1]은, LOW(L, 0)의 경우에는 출력되지 않은 상태, HIGH(H, 1)의 경우에는 출력되어 있는 상태를 나타내고 있다.
또한, 도 3에는, ADC 회로(16-13)에 있어서의, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP[13]의 파형(301)과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM[13]의 파형(203)(공통의 RAMP 신호의 전압 파형)의 비교가 나타나 있다. 또한, 도 3에는, ADC 회로(16-13)로부터 래치(19-13)로의 출력 상태 COMPOUT[13], ADC 회로(16-13)에서의 AD 변환 결과(ADC13 변환 결과)가 나타나 있다. 또한, 입력 전압 VINP[13]은, ADC 회로(16-13)에 있어서의 최초의 증폭기 AMP의 입력 단자에 입력되는 신호에 대응하고 있다.
(파이프라인에서 동작시키는 구성의 일례)
파형 센서(1)는 도 4 및 도 5에 도시된 바와 같이, 샘플 홀드 회로(161) 및 ADC 회로(16)를 파이프라인에서 동작시켜도 된다. 이에 의해, 예를 들어 샘플 홀드 회로(161)에 포함되는 복수의 용량에 포함되는 하나의 용량으로 샘플 홀드하는 처리와, 당해 복수의 용량에 포함되는 다른 용량으로 샘플 홀드되어 있는 값을 AD 변환하는 처리를 병행하여 실행할 수 있다.
도 4 및 도 5의 예에서는, 샘플 홀드 회로(161)는 용량(1611), 용량(1612), 스위치(1613), 스위치(1614), 스위치(1615) 및 스위치(1616) 등을 갖는다. 또한, 샘플 홀드 회로(161)가 갖는 용량 및 스위치 등의 수는, 도 4 및 도 5의 예에 한정되지는 않는다.
도 4의 예에서는, 샘플 홀드 회로(161)의 용량(1611)으로 샘플 홀드하고 있는 동안에, 용량(1612)으로 샘플 홀드되어 있는 값이 ADC 회로(16)에서 AD 변환된다. 그리고, 용량(1612)으로 샘플 홀드되어 있는 값이 AD 변환되면, 스위치(1613), 스위치(1614), 스위치(1615) 및 스위치(1616)의 온과 오프가 각각 전환되고, 도 5의 상태로 천이한다.
도 5의 예에서는, 샘플 홀드 회로(161)의 용량(1612)으로 샘플 홀드하고 있는 동안에, 용량(1611)에서 샘플 홀드되어 있는 값이 ADC 회로(16)에서 AD 변환된다. 그리고, 용량(1611)에서 샘플 홀드되어 있는 값이 AD 변환되면, 스위치(1613), 스위치(1614), 스위치(1615) 및 스위치(1616)의 온과 오프가 각각 전환되고, 다시 도 4의 상태로 천이한다.
(제2 실시 형태)
제1 실시 형태에서는, 모든 샘플 홀드 회로(161)에서 샘플 홀드한 후, AD 변환하는 예에 대하여 설명하였다. 제2 실시 형태에서는, 하나 전의 전압과 지금의 전압의 차전압을, 각 ADC 회로(16)에 있어서의 최초의 증폭기 AMP에 도입함으로써, RAMP 신호(램프파)의 다이내믹 레인지를 제1 실시 형태와 비교하여 좁히는 예에 대하여 설명한다. 싱글 로프의 ADC에 있어서 AD 변환을 행하는 기간은, 램프파를 증감시키는 기간에 따라서 변화한다. 램프파의 다이내믹 레인지가 감소하면, 램프가 증감하는 기간이 감소한다. 그 때문에, 제2 실시 형태에 따르면, 제1 실시 형태와 비교하여, AD 변환의 처리를 행하는 기간을 단축할 수 있다. 그 때문에, 샘플링의 빈도를 더욱 향상시킬 수 있다. 이하에서는, 제2 실시 형태 중 제1 실시 형태와 상이한 점을 주로 설명한다. 또한, 제2 실시 형태의 구성, 제1 실시 형태의 구성 중 적어도 일부(예를 들어, 상술한, 파이프라인에서 동작시키는 구성)는 적절히 조합할 수 있다.
<구성>
도 6을 참조하여, 제2 실시 형태에 따른 파형 센서(1)의 구성에 대하여 설명한다. 도 6은, 제2 실시 형태에 따른 파형 센서(1)의 구성의 일례를 나타내는 도면이다. 제2 실시 형태에 따른 파형 센서(1)는 도 1의 제1 실시 형태에 따른 파형 센서(1)와 비교하여, RAMP 생성 회로(14), 제어부(15) 대신에 RAMP 생성 회로(14A), 제어부(15A)를 갖는 점이 다르다. 또한, 적화 연산 회로(21)를 갖는 점이 다르다. 또한, 각 ADC 회로(16-1, 16-2, …, 16-n)가, 상하 램프 전환 스위치(162-1, 162-2, …, 162-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「상하 램프 전환 스위치(162)」라고도 칭함)와, 부호 판정기(163-1, 163-2, …, 163-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「부호 판정기(163)」라고도 칭함)를 갖는 점이 주로 다르다. 또한, 도 6의 예에서는, 부호 판정기(163)는 소위 D 래치를 사용하여 실현되고 있다.
RAMP 생성 회로(14A)는 절편을 특정한 전압(예를 들어, 전원 전압의 절반 정도의 전압)로 하고, 시간에 대하여 선형(1차 함수적)으로 전압이 증가하는 신호(상향 RAMP 신호)와, 시간에 대하여 선형(1차 함수적)으로 전압이 감소하는 신호(하향 RAMP 신호)를 각 ADC 회로(16)로 출력한다.
제어부(15A)는 각 ADC 회로(16)로 신호를 송신하여, 각 ADC 회로(16)를 제어한다. 제어부(15A)는 하나 전의 샘플링 시점에서 샘플링된 데이터의 도입을 ADC 회로(16)마다 지시하는 오토 제로 신호 AZ[1:n](AZ[1] 내지 AZ[n])를 각 ADC 회로(16)로 송신한다. 또한, 제어부(15A)는 제1 실시 형태에 따른 제어부(15)와 마찬가지로, ADC 회로(16)마다의 샘플링 타이밍을 지정하는 제어 신호 TH[1:n](TH[1] 내지 TH[n])을 각 ADC 회로(16)로 송신한다. 또한, 제어부(15A)는 각 ADC 회로(16)의 부호 판정기(163)를 제어하는 동일(각 ADC 회로(16)에서 공통)의 신호 GT를 각 ADC 회로(16)로 송신한다.
도 6의 예에서는, 도 1의 제1 실시 형태와 마찬가지로, ADC 회로(16)는 소위 싱글 로프의 ADC를 갖고 있다. 그 때문에, ADC 회로(16)는 제2 단자(160B)에 입력된 RAMP 신호의 전압이 제1 단자(160A)에 입력되어 샘플 홀드된 아날로그 신호 SIG의 전압(화소 전압)을 초과하면(크로스하면), 비교기가 반전되어 카운터가 정지한다. 제2 실시 형태의 경우, 카운터의 값은, 아날로그 신호 SIG의 전압의 변화량(아날로그 신호 SIG의 전압의 파형을 미분한 값)에 대응하는 디지털값이다.
<처리(동작)>
다음으로, 도 7 내지 도 10을 참조하여, 제2 실시 형태에 따른 파형 센서(1)의 처리의 일례에 대하여 설명한다. 도 7은, 제2 실시 형태에 따른 아날로그 신호 SIG의 전압의 진폭의 일례를 나타내는 도면이다. 도 8은, 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 하나 전의 샘플링 시점으로부터의 아날로그 신호 SIG의 전압의 진폭 변화량의 절댓값의 일례를 나타내는 도면이다. 도 9는, 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 하나 전의 샘플링 시점으로부터의 아날로그 신호 SIG의 전압의 진폭 변화량의 극성값의 일례를 나타내는 도면이다. 도 10은, 제2 실시 형태에 따른 각 샘플링 시점에 있어서의, 아날로그 신호 SIG의 전압의 진폭 산출 결과의 일례를 나타내는 도면이다.
제어부(15A)는 각 ADC 회로(16)(이하에서, 「ADC 회로(16-i)」라고 칭한다. 또한, i는, 1로부터 n까지의 자연수임)에서의 샘플링 시점 ti로부터 하나 전의 샘플링 시점 ti-1에서 ADC 회로(16-i)에 대한 오토 제로 신호 AZ[i]를 LOW로 설정(변경)함으로써, 아날로그 신호 SIG를 ADC 회로(16-i)에 입력시킨다(도입시킨다).
그리고, 제어부(15A)는 샘플링 시점 ti에서 ADC 회로(16-i)에 대한 제어 신호 TH[i]를 LOW로 설정(변경)함으로써, ADC 회로(16-i)의 스위치를 오프로 하고, 시점 ti-1로부터 시점 ti까지의 아날로그 신호 SIG의 진폭의 변화량(차전압)을 나타내는 값을 샘플 홀드 회로(161-i)에 기록시킨다. 그리고, 제어부(15A)는 샘플 홀드 회로(161-i)에 기록된 레벨에 따른 카운터값을 AD 변환한 값 DOUT[i]를 적화 연산 회로(21)로 출력시킨다.
또한, 제어부(15A)는 샘플링 시점 ti로부터 ADC 회로(16-i)에서의 차회의 샘플링 시점까지의 사이에, 시점 ti-1로부터 시점 ti까지의 아날로그 신호 SIG의 진폭의 변화량의 극성(부호. + 혹은 -)을 나타내는 값 SIGN[i]를 부호 판정기(163-i)에 의해 적화 연산 회로(21)로 출력시킨다. 또한, 예를 들어 부호 판정기(163)로부터의 출력이 LOW의 경우에는 -1, HIGH의 경우에는 +1로 한다.
그리고, 적화 연산 회로(21)는 어떤 시점 ti에서의 아날로그 신호 SIG의 진폭을 나타내는 값 CODE[i]를, 이하의 식 (1)과 같이 산출한다.
식 (1)에 의하면, ADC 회로(16-1)로부터 ADC 회로(16-i)까지의 각 ADC 회로(16)에 대하여 값 DOUT와 값 SIGN을 승산한 값이 산출되고, 각 ADC 회로(16)에서의 당해 값이 가산(합계)된다.
도 7에는, 횡축을 시간, 종축을 아날로그 신호 SIG가 전압으로 한 아날로그 신호 SIG의 파형(701)의 일례가 나타나 있다. 도 8에는, ADC 회로(16)의 수 n을 32로 하고, 횡축을 각 샘플링 시점, 종축을 각 ADC 회로(16)에서의 AD 변환 결과의 값 DOUT[i]로 한, 도 7의 아날로그 신호 SIG의 파형(701)에 대한 진폭의 변화량의 절댓값 DOUT[i]의 파형(801)의 일례가 나타나 있다.
도 9에는, ADC 회로(16)의 수 n을 32로 하고, 횡축을 각 샘플링 시점, 종축을 각 ADC 회로(16)에서의 SIGN[i]의 값으로 한, 도 7의 아날로그 신호 SIG의 파형(701)에 대한 진폭의 변화량의 극성 SIGN[i]의 파형(901)의 일례가 나타나 있다. 도 10에는, ADC 회로(16)의 수 n을 32로 하고, 횡축을 각 샘플링 시점, 종축을 아날로그 신호 SIG의 진폭을 나타내는 값 CODE[i]의 값으로 한, 도 7의 아날로그 신호 SIG의 파형(701)에 대한 CODE[i]의 파형(1001)의 일례가 나타나 있다. 상술한 처리에 의해, 사인파인 아날로그 신호 SIG가 CODE[i]에 의해 디지털화(복원)되어 있다는 것을 알 수 있다.
다음으로, 도 11 및 도 12를 참조하여, 제2 실시 형태에 따른 파형 센서(1)의 처리의 보다 상세한 일례에 대하여 설명한다. 도 11은, 제2 실시 형태에 따른 파형 센서(1)의 처리의 일례를 나타내는 흐름도이다. 도 12는, 제2 실시 형태에 따른 파형 센서(1)의 처리의 일례를 나타내는 타이밍차트이다. 또한, 도 11의 처리의 순번은, 모순되지 않는 한 적절히 변경해도 된다.
스텝 S101에 있어서, 제어부(15A)는 입력 신호 리셋 스위치(13)의 상태 RS를 LOW로 함으로써, 안테나 코일로부터의 아날로그 신호 SIG를 각 ADC 회로(16)에 입력시킨다(도입시킨다). 계속해서, 제어부(15A)는 오토 제로 신호 AZ[1:n] 및 제어 신호 TH[1:n]을 모두 HIGH로 설정함으로써, 초기화한다(스텝 S102). 계속해서, 제어부(15A)는 ADC 회로(16)의 번호(인덱스) i에 1을 설정한다(스텝 S103).
계속해서, 제어부(15A)는 하나 전의 샘플링 시점 ti-1에 있어서, ADC 회로(16-i)에 대한 오토 제로 신호 AZ[i]를 LOW로 설정함으로써, 시점 ti-1에서의 아날로그 신호 SIG[i-1]을 샘플 홀드 회로(161-i)에 도입시킨다(스텝 S104).
계속해서, 제어부(15A)는 샘플링 시점 ti에서 ADC 회로(16-i)에 대한 제어 신호 TH[i]를 LOW로 설정(변경)함으로써, ADC 회로(16-i)의 스위치를 온으로 하고, 시점 ti-1로부터 시점 ti까지의 아날로그 신호 SIG의 진폭의 변화량의 절댓값을 나타내는 값을 샘플 홀드 회로(161-i)에 기록(샘플 홀드)시킨다(스텝 S105).
계속해서, 제어부(15A)는 i가 n과 동등한지 여부를 판정한다(스텝 S106). i가 n과 동등하지 않은 경우(스텝 S106에서 "아니오"), 제어부(15A)는 i의 값을 1 인크리먼트하고(스텝 S107), 스텝 S104의 처리로 진행한다.
한편, i가 n과 동등한 경우(스텝 S106에서 "예"), 제어부(15A)는 신호 GT를 HIGH로 설정함으로써, 각 ADC 회로(16)의 세컨드 앰프의 출력 결과를 SIGN용 신호로서 래치한다(스텝 S108).
계속해서, 제어부(15A)는 신호 GT를 LOW로 설정함으로써, 각 ADC 회로(16)의 극성을 나타내는 값 SIGN[1:n]을 유지한다(스텝 S109). 계속해서, 제어부(15A)는 각 ADC 회로(16)의 출력 극성을 나타내는 값 SIGN[1:n]에 기초하여, 상향 RAMP 신호와 하향 RAMP 신호로부터, 각 ADC 회로(16)에 사용하는 RAMP 신호를 각각 선택(결정)한다(스텝 S110).
계속해서, 각 ADC 회로(16)는 선택된 각 ADC 회로(16)용 RAMP 신호를 사용하여, 샘플 홀드 회로(161)에서 유지되고 있는 레벨에 따른 카운터값을 AD 변환한 값 DOUT를 AD 변환하여 적화 연산 회로(21)로 출력한다(스텝 S111).
계속해서, 적화 연산 회로(21)는 각 ADC 회로(16)에서의 AD 변환 결과값 DOUT와, 각 ADC 회로(16)에서의 극성값 SIGN을, 식 (1)에 의해 적화 연산한다(스텝 S112). 여기서, 각 ADC 회로(16)에서의 극성값 SIGN은, 각 ADC 회로(16)에서의 각 샘플링 시점에 있어서의, 하나 전의 샘플링 시점으로부터의 아날로그 신호 SIG의 전압의 진폭 변화량(전압의 차)의 극성값이다. 하나 전의 샘플링 시점으로부터 금회의 샘플링 시점까지 아날로그 신호 SIG의 전압의 진폭이 증가하고 있는 경우에는, 극성값은 +1이다. 한편, 하나 전의 샘플링 시점으로부터 금회의 샘플링 시점까지 아날로그 신호 SIG의 전압의 진폭이 감소하고 있는 경우, 극성값은 -1이다.
도 12에는, ADC 회로(16)의 수 n이 16이며, 시간을 횡축으로 한 경우의, 하나의 안테나 코일로부터의 아날로그 신호 SIG의 전압의 진폭(1201), 입력 신호 리셋 스위치(13)의 상태 RS, 오토 제로 신호 AZ[1] 내지 [16], 제어부(15A)로부터 각 ADC 회로(16)로의 제어 신호 TH[1] 내지 [16], 신호 GT, 글로벌 카운터(18)의 값(Global Counter)의 일례가 나타나 있다. 또한, 도 12에는, 상향 RAMP 신호(URAMP)의 파형(1202), 하향 RAMP 신호(DRAMP)의 파형(1203)이 나타나 있다.
ADC 회로(16-1)의 극성값 SIGN[1]은, -1이기 때문에, 하향 RAMP 신호가 ADC 회로(16-1)에 대한 RAMP 신호로서 선택되어 있다.
또한, 도 12에는, ADC 회로(16-1)에 있어서의, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP[1]의 파형(1211)과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM[1]의 파형(1212)(RAMP 신호의 전압 파형)의 비교가 나타나 있다. 또한, ADC 회로(16)는 소위 싱글 로프의 ADC이기 때문에, 파형(1211)과 파형(1212)가 크로스했을 때의 아날로그 신호 SIG의 전압에 대응하는 디지털값이 AD 변환하여 출력된다.
또한, 도 12에는, ADC 회로(16-1)의 극성값 SIGN[1], ADC 회로(16-1)로부터 래치(19-1)로의 출력 상태 COMPOUT[1], ADC 회로(16-1)에서의 AD 변환 결과(ADC1 변환 결과)가 나타나 있다.
(제3 실시 형태)
제2 실시 형태에서는, 예를 들어 ADC 회로(16)의 출력이 비교적 0에 가까운 등의 경우에, 디바이스 노이즈 등에 의해 출력의 극성을 나타내는 값 SIGN에 오류가 발생할 가능성이 있다. 이 경우, 도 11의 스텝 S110의 처리에 있어서, RAMP 신호의 선택에 오류가 발생하기 때문에, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP의 파형과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM의 파형이 크로스하지 않게 된다. 이 경우, ADC 회로(16)는 소위 싱글 로프의 ADC이기 때문에, 카운터의 최댓값이 AD 변환 결과로서 출력된다. 그 때문에, 비교적 큰 AD 변환 오차가 발생한다.
제3 실시 형태에서는, 제2 실시 형태에 있어서 디바이스 노이즈 등에 의해 출력의 극성을 나타내는 값 SIGN에 오류가 발생한 경우의 에러 정정 기능을 탑재하고, AD 변환 오차를 저감시킨다. 이하에서는, 제3 실시 형태 중 제2 실시 형태와 상이한 점을 주로 설명한다.
<구성>
도 13을 참조하여, 제3 실시 형태에 따른 파형 센서(1)의 구성에 대하여 설명한다. 도 13은, 제3 실시 형태에 따른 파형 센서(1)의 구성의 일례를 나타내는 도면이다. 제3 실시 형태에 따른 파형 센서(1)는 도 6의 제2 실시 형태에 따른 파형 센서(1)와 비교하여, RAMP 생성 회로(14A), 제어부(15A), 적화 연산 회로(21) 대신에 RAMP 생성 회로(14B), 제어부(15B), 적화 연산 회로(21B)를 갖는 점이 다르다.
또한, 제3 실시 형태에 따른 파형 센서(1)는 도 6의 제2 실시 형태에 따른 파형 센서(1)와 비교하여, 각 ADC 회로(16-1, 16-2, …, 16-n)의 각각에 대응지어, 각 ADC 회로(16)용 교정값을 저장하는 교정값 저장 래치(30-1, 30-2, …, 30-n)(이하에서 구별할 필요가 없는 경우에는, 단순히 「교정값 저장 래치(30)」라고도 칭함)의 각각을 갖는 점이 주로 다르다.
각 교정값 저장 래치(30)에 저장되는 각 ADC 회로(16)용 교정값 DCAL[i]는, 각 ADC 회로(16)에서 발생하고 있는 디바이스 노이즈 등에 따른, 각 ADC 회로(16)에서의 AD 변환 결과의 값 DOUT[i]를 교정하기 위한 값이다.
제어부(15B)는 교정값 저장 래치(30)에 대한 제어 신호 DCAL_LATCH를 송신하는 점이 제2 실시 형태의 제어부(15A)와 다르다.
RAMP 생성 회로(14B)는 절편을 특정한 부(負)의 값으로 하고 시간에 대하여 선형(1차 함수적)으로 전압이 증가하는 신호(용장화 상향 RAMP 신호)와, 절편을 특정한 정(正)의 값으로 하고 시간에 대하여 선형(1차 함수적)으로 전압이 감소하는 신호(용장화 하향 RAMP 신호)를 각 ADC 회로(16)로 출력한다. 이에 의해, 디바이스 노이즈 등에 의해 출력의 극성을 나타내는 값 SIGN에 오류가 발생하여 RAMP 신호의 선택에 오류가 발생한 경우라도, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP의 파형과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM의 파형이 크로스하게 된다.
적화 연산 회로(21B)는 어떤 시점 ti에서의 아날로그 신호 SIG의 진폭을 나타내는 값 CODE[i]를, 이하의 식 (2)와 같이 산출한다.
식 (2)에 의하면, ADC 회로(16-1)로부터 ADC 회로(16-i)까지의 각 ADC 회로(16)에 대하여 값 DOUT를 교정값 DCAL로 교정한 값(DOUT[i]-DCAL[i])과 값 SIGN을 승산한 값이 산출되고, 각 ADC 회로(16)에서의 당해 값이 가산(합계)된다. 또한, DOUT[i]-DCAL[i]의 값은 정상 시에는 0 이상의 값이 되고, 디바이스 노이즈 등에 의한 에러 발생 시에는 부의 값이 된다. 또한, 에러 발생 시에는 극성값 SIGN은 정부의 부호가 잘못되어 있다(정부가 반대로 되어 있다). 그 때문에, DOUT[i]-DCAL[i]의 값에, 극성값 SIGN[i]의 값을 승산함으로써, 에러 발생 시에 정부의 부호가 정정된다.
<처리(동작)>
제3 실시 형태에 따른 파형 센서(1)는 아날로그 신호 SIG의 AD 변환 처리를 행하기 전에, 교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리를 행한다.
<<교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리>>
도 11 및 도 14를 참조하여, 제3 실시 형태에 따른 교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리의 일례에 대하여 설명한다. 도 14는, 제3 실시 형태에 따른 교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리의 일례를 나타내는 타이밍차트이다.
교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리는, 제1 단자(160A)에 대한 입력이 아날로그 신호 SIG 대신에 접지(GND)로 되어 있는 것 이외에는, 도 11에 도시한 제2 실시 형태에 따른 파형 센서(1)에서의 아날로그 신호 SIG의 AD 변환 처리를 행하는 처리와 마찬가지이다. 그 때문에, 교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리의 흐름도의 일례는, 도 11에 있어서 「아날로그 신호 SIG」를 「접지(GND)」 등으로 대체해도 된다.
제3 실시 형태에 따른 파형 센서(1)는 도 11의 스텝 S101 대신에, 입력 신호 리셋 스위치(13)의 상태 RS를 HIGH로 설정(전환)함으로써 각 ADC 회로(16)가 갖는 아날로그 신호 SIG를 입력하기 위한 제1 단자(160A)에, 접지(GND)를 입력시킨다. 그리고, 제3 실시 형태에 따른 파형 센서(1)는 이 상태에서 도 11의 스텝 S102 이후의 처리와 마찬가지의 처리에 의해, 접지가 입력되어 있는 상태에서의 각 샘플 홀드 회로(161)에서 유지되어 있는 레벨에 따른 카운터값을 AD 변환한 값 DOUT를 AD 변환한다. 그리고, 제3 실시 형태에 따른 파형 센서(1)는 교정값 저장 래치(30)에 대한 제어 신호 DCAL_LATCH를 HIGH로 설정함으로써, 값 DOUT의 데이터를 교정값 저장 래치(30)에 저장시킨다.
도 14에는, ADC 회로(16)의 수 n이 16이며, 시간을 횡축으로 한 경우의, 제1 단자(160A)에 입력되는 전압의 진폭(1401), 입력 신호 리셋 스위치(13)의 상태 RS, 오토 제로 신호 AZ[1] 내지 [16], 제어부(15B)로부터 각 ADC 회로(16)로의 제어 신호 TH[1] 내지 [16], 신호 GT, 글로벌 카운터(18)의 값(Global Counter)의 일례가 나타나 있다. 또한, 도 14에는, 용장화 상향 RAMP 신호(URAMP)의 파형(1402), 용장화 하향 RAMP 신호(DRAMP)의 파형(1403)이 나타나 있다.
ADC 회로(16-1)의 극성값 SIGN[1]은, -1이기 때문에, 용장화 하향 RAMP 신호가 ADC 회로(16-1)에 대한 RAMP 신호로서 선택되어 있다.
또한, 도 14에는, ADC 회로(16-1)에 있어서의, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP[1]의 파형(1411)과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM[1]의 파형(1412)(RAMP 신호의 전압 파형)의 비교가 나타나 있다. 또한, ADC 회로(16)는 소위 싱글 로프의 ADC이기 때문에, 파형(1411)과 파형(1412)이 크로스했을 때의 아날로그 신호 SIG의 전압에 대응하는 디지털값이 AD 변환하여 출력된다.
또한, 도 14에는, ADC 회로(16-1)의 극성값 SIGN[1], ADC 회로(16-1)로부터 래치(19-1)로의 출력 상태 COMPOUT[1], ADC 회로(16-1)에서의 AD 변환 결과(ADC1 변환 결과) DOUT[1]이 나타나 있다.
또한, 도 14에는, 제어 신호 DCAL_LATCH의 상태, 교정값 저장 래치(30-1)에 저장되는 교정값 DCAL[1]이 나타나 있다.
<<아날로그 신호 SIG의 AD 변환 처리를 행한다>>
도 11 및 도 15를 참조하여, 제3 실시 형태에 따른 아날로그 신호 SIG의 AD 변환 처리의 일례에 대하여 설명한다. 도 15은, 제3 실시 형태에 따른 아날로그 신호 SIG의 AD 변환 처리의 일례를 나타내는 타이밍차트이다.
제3 실시 형태에 따른 파형 센서(1)는 상술한 교정값 저장 래치(30)에 교정값 DCAL을 저장하는 처리를 행한 후, 도 11에 도시한 제2 실시 형태에 따른 파형 센서(1)와 마찬가지의 처리를 행한다. 단, 도 11의 스텝 S112에 있어서, 식 (1) 대신에 식 (2)에 의해 적화 연산하는 점이 다르다.
도 15에는, ADC 회로(16)의 수 n이 16이며, 시간을 횡축으로 한 경우의, 제1 단자(160A)에 입력되는 전압의 진폭(1501), 입력 신호 리셋 스위치(13)의 상태 RS, 오토 제로 신호 AZ[1] 내지 [16], 제어부(15B)로부터 각 ADC 회로(16)로의 제어 신호 TH[1] 내지 [16], 신호 GT, 글로벌 카운터(18)의 값(Global Counter)의 일례가 나타나 있다. 또한, 도 15에는, 용장화 상향 RAMP 신호(URAMP)의 파형(1502), 용장화하향 RAMP 신호(DRAMP)의 파형(1503)이 나타나 있다.
또한, 도 15에는, ADC 회로(16-1)의 극성값 SIGN[6]이 나타나 있다. 도 15에서는, ADC 회로(16-6)의 극성값 SIGN[6]은, 디바이스 노이즈 등에 의한 에러 때문에 -1로 오판정되어 있는 예가 나타나 있다. 그 때문에, 용장화 하향 RAMP 신호가 ADC 회로(16-6)에 대한 RAMP 신호로서 선택되어 있다.
또한, 도 15에는, ADC 회로(16-6)에 있어서의, 아날로그 신호 SIG가 입력되는 제1 단자(160A)에서의 입력 전압 VINP[6]의 파형(1511)과, RAMP 신호가 입력되는 제2 단자(160B)에서의 입력 전압 VINM[6]의 파형(1512)(RAMP 신호의 전압 파형)의 비교가 나타나 있다. 또한, ADC 회로(16)는 소위 싱글 로프의 ADC이기 때문에, 파형(1511)과 파형(1512)이 크로스했을 때의 아날로그 신호 SIG의 전압에 대응하는 디지털값이 AD 변환하여 출력된다.
또한, 도 15에는, ADC 회로(16-1)로부터 래치(19-1)로의 출력 상태 COMPOUT[6], ADC 회로(16-6)에서의 AD 변환 결과(ADC6 변환 결과) DOUT[6]이 나타나 있다.
<인터리브 동작을 시키는 예>
제2 실시 형태 및 제3 실시 형태에 있어서, 회로(10)를 복수 마련하여, 인터리브 동작을 시켜도 된다. 이에 의해, 샘플링의 대상으로 하는 기간을 보다 길게 할 수 있기 때문에, 위치 검출 등의 정밀도가 향상된다. 이 경우, 파형 센서(1)는, 예를 들어 회로(10)에 있어서의 안테나 코일 전환 스위치(11), 게인 앰프(12) 및 입력 신호 리셋 스위치(13)의 하나의 세트를 복수의 회로(10)에서 공통화해도 된다. 그리고, 각 회로(10)에서, 각각 상이한 기간의 아날로그 신호 SIG를 AD 변환해도 된다.
<기타>
상술한 예에서는, 태블릿 등에서 전자 펜 등으로부터의 무선의 사인파 등의 파형을 검출하는 예에 대하여 설명하였지만, 본 개시의 파형 센서(1)는 이것에 한정되지는 않는다. 본 개시의 파형 센서(1)는, 예를 들어 사인파 등의 투광파와 수광파의 위상차에 기초하여 측정 대상까지의 거리를 측정하는 TOF(Time of Flight) 센서에 있어서의 수광파를 검출하기 위한 ADC 등에도 적용(이용)할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다.
1: 파형 센서
10: 회로
11: 스위치
12: 게인 앰프
13: 입력 신호 리셋 스위치
14, 14A, 14B: RAMP 생성 회로
15, 15A, 15B: 제어부
16: ADC 회로
161: 샘플 홀드 회로
160A: 제1 단자
160B: 제2 단자
162: 스위치
163: 부호 판정기
1611: 용량
1612: 용량
1613: 스위치
1614: 스위치
1615: 스위치
1616: 스위치
17: 바이어스
18: 글로벌 카운터
19: 래치
20: 안테나 코일군
21, 21B: 적화 연산 회로
30: 교정값 저장 래치

Claims (7)

  1. 특정 시점의 입력 신호의 레벨을 유지하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에 유지된 상기 입력 신호의 레벨을 디지털 데이터로 변환하여 출력하는 아날로그-디지털 변환 회로를 각각 갖는 제1 회로 및 제2 회로와,
    제1 시점에서의 상기 입력 신호의 레벨을 상기 제1 회로에 출력시키고, 제2 시점에서의 상기 입력 신호의 레벨을 상기 제2 회로에 출력시키는 제어부
    를 갖는, 회로.
  2. 제1항에 있어서,
    상기 입력 신호는, 파형 센서의 칼럼에 대응하는 안테나 코일로 검출된 사인파의 신호인, 회로.
  3. 제1항에 있어서,
    제1 회로 및 제2 회로의 각각은,
    상기 입력 신호를 받는 제1 단자와,
    일정한 기울기로 변화하는 참조 신호를 받는 제2 단자를 갖고,
    상기 아날로그-디지털 변환 회로는, 상기 참조 신호의 전압이 변화하고 나서, 상기 입력 신호와 상기 참조 신호가 크로스할 때까지의 카운터의 값을 취득하는, 회로.
  4. 제3항에 있어서,
    상기 제1 시점에서의 상기 입력 신호의 진폭과 상기 제2 시점에서의 상기 입력 신호의 진폭의 차의 극성값에 기초하여, 일정한 정의 기울기로 변화하는 제1 참조 신호와 일정한 부의 기울기로 변화하는 제2 참조 신호로부터 상기 참조 신호를 선택하고,
    상기 차의 값과 상기 극성값을 승산한 값을 합계하는 적화 연산 회로를 갖는, 회로.
  5. 제4항에 있어서,
    상기 제1 참조 신호와 상기 제2 참조 신호는, 특정 시점에서 크로스하고,
    상기 적화 연산 회로는, 상기 입력 신호를 접지로 한 상태에서 아날로그-디지털 변환한 결과인 교정값을, 상기 차의 값으로부터 감산한 값과, 상기 극성값을 승산한 값을 합계하는, 회로.
  6. 제1항에 있어서,
    상기 샘플 홀드 회로는, 제1 용량으로 상기 입력 신호의 샘플링이 완료된 경우, 상기 제1 용량을 상기 입력 신호와 분리하여 디지털 데이터로 변환함과 함께, 제2 용량으로 상기 입력 신호의 샘플링을 행하는, 회로.
  7. 시간과 함께 변화하는 하나의 입력 신호를 받는 입력부와, 특정 시점의 상기 입력 신호의 레벨을 유지하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에 유지된 상기 입력 신호의 레벨을 디지털 데이터로 변환하여 출력하는 아날로그-디지털 변환 회로를 각각 갖는 제1 회로 및 제2 회로와,
    제1 시점에서의 상기 입력 신호의 레벨을 상기 제1 회로에 출력시키고, 제2 시점에서의 상기 입력 신호의 레벨을 상기 제2 회로에 출력시키는 제어부
    를 갖는, 파형 센서.
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