KR20240044855A

KR20240044855A - 소스 드라이버 ic 및 소스 드라이버 ic의 전력 소모 감소 방법

Info

Publication number: KR20240044855A
Application number: KR1020220124362A
Authority: KR
Inventors: 원다솔; 김용민; 최정민
Original assignee: 주식회사 엘엑스세미콘
Priority date: 2022-09-29
Filing date: 2022-09-29
Publication date: 2024-04-05
Also published as: WO2024071891A1

Abstract

소스 드라이버 IC가 개시된다. 소스 드라이버 IC는 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터를 수신하는 수신 회로; 상기 제1 그룹의 데이터 값들과 타켓 데이터 값들의 비교결과에 따라 상기 제1 디스플레이 데이터를 출력하거나 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 출력하는 전송 제어 회로; 및 상기 전송 제어 회로로부터 출력되는 상기 제1 디스플레이 데이터 또는 상기 제2 디스플레이 데이터를 처리하는 데이터 처리 회로를 포함하고, 상기 전송 제어 회로는, 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않으면 상기 제1 디스플레이 데이터를 상기 데이터 처리 회로로 바이패스하고, 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하면 상기 제1 그룹의 데이터 값들 각각을 상기 제1 그룹의 데이터 값들과 각각 상보적인 값을 갖는 상기 제2 그룹의 데이터 값들로 변환하고, 상기 제2 그룹의 데이터 값들을 포함하는 상기 제2 디스플레이 데이터를 상기 데이터 처리 회로로 출력하는 반전회로를 포함한다.

Description

소스 드라이버 IC 및 소스 드라이버 IC의 전력 소모 감소 방법{Source Driver IC and Method for Reducing Power Consumption of Source Drive IC}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로 디스플레이 장치의 소스 드라이버 IC에 관한 것이다.

디스플레이 장치에 포함된 데이터 라인들을 구동하는 소스 드라이버 IC(Source Drive Integrated Circuit)는 디지털-아날로그 컨버터(Digital-to-Analog Converter: DAC, 이하 'DAC'이라 함)와 레벨 쉬프터(Level Shifter)들을 포함한다.

레벨 쉬프터들 각각은, DAC에 포함되고 동적 전류를 소모하는 스위치들 각각의 온(On) 또는 오프 (Off)를 제어하기 위해, 입력 디지털 비디오 신호들 각각의 전압 레벨을 쉬프트하여 전압 레벨이 쉬프트된 출력 디지털 비디오 신호를 생성한다.

DAC에 포함된 스위치들은, 레벨 쉬프터들로부터 출력된 전압 레벨이 쉬프트된 출력 디지털 비디오 신호들에 응답하여, 계조 전압 생성기에 의해 생성된 계조 전압들 중에서 어느 하나를 데이터 라인들 중에서 어느 하나로 출력한다.

하지만, 디스플레이 장치의 해상도가 증가함에 따라 소스 드라이버 IC의 개수가 해상도에 비례하여 증가하게 되고, 소스 드라이버 IC의 증가에 따라 레벨 쉬프터들의 개수도 증가하게 되어 레벨 쉬프터들에 의한 전류소모가 증가로 인해 소스 드라이버 IC의 전력 소모가 증가하게 된다는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 특정 디스플레이 데이터 값들을 반전시킴으로써 전력 소모를 감소시킬 수 있는 소스 드라이버 IC, 이를 포함하는 디스플레이 장치, 및 소스 드라이버 IC의 전력 소모 감소 방법을 제공하는 것을 그 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 소스 드라이버 IC는 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터를 수신하는 수신 회로; 상기 제1 그룹의 데이터 값들과 타켓 데이터 값들의 비교결과에 따라 상기 제1 디스플레이 데이터를 출력하거나 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 출력하는 전송 제어 회로; 및 상기 전송 제어 회로로부터 출력되는 상기 제1 디스플레이 데이터 또는 상기 제2 디스플레이 데이터를 처리하는 데이터 처리 회로를 포함하고, 상기 전송 제어 회로는, 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않으면 상기 제1 디스플레이 데이터를 상기 데이터 처리 회로로 바이패스하고, 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하면 상기 제1 그룹의 데이터 값들 각각을 상기 제1 그룹의 데이터 값들과 각각 상보적인 값을 갖는 상기 제2 그룹의 데이터 값들로 변환하고, 상기 제2 그룹의 데이터 값들을 포함하는 상기 제2 디스플레이 데이터를 상기 데이터 처리 회로로 출력하는 반전회로를 포함하는 것을 특징으로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 소스 드라이버 IC의 작동 방법은 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터를 수신하는 단계; 상기 제1 그룹의 데이터 값들이 타켓 데이터 값들과 동일한지를 판단하는 단계; 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않을 때, 상기 제1 디스플레이 데이터를 바이패스하는 단계; 및 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일할 때, 상기 제1 그룹의 데이터 값들 대신에 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 출력하는 단계를 포함하고, 상기 제2 그룹의 데이터 값들 각각은 상기 제1 그룹의 데이터 값들 각각과 상보적인 것을 특징으로 한다.

본 발명에 따르면, 특정 디스플레이 데이터 값들을 동적으로 반전시킴으로써 DAC(Digital-to-Analog Converter)의 전력 소모를 감소시킬 수 있고, DAC의 전력 소모 감소를 통해 소스 드라이버 IC의 전력 소모를 감소시킬 수 있다는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC를 포함하는 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 소스 드라이버 IC의 블록도이다.
도 3은 도 2의 소스 드라이버 IC로 공급되는 홀수 번째 데이터와 짝수 번째 데이터를 래치하는 래치 회로들의 작동을 설명하는 타이밍 도다.
도 4는 도 2의 소스 드라이버 IC의 전송 제어 회로에 포함된 반전 회로의 회로도의 일 예를 보여주는 도면이다.
도 5는 도 4에 도시된 반전 회로의 작동을 설명하기 위한 디스플레이 데이터의 실시예이다.
도 6은 도 4에 도시된 반전 회로의 작동을 설명하기 위한 디스플레이 데이터의 다른 실시 예이다.
도 7은 도 2의 소스 드라이버 IC에 포함된 판단 회로와 반전 회로를 포함하는 전송 제어 회로의 예를 보여주는 도면이다.
도 8a는 도 7에 도시된 선택 신호 생성 회로의 작동을 설명하기 위한 테이블이다.
도 8b는 도 2에 도시된 제1 데이터 처리 회로와 제2 데이터 처리 회로 각각의 입력 신호와 출력 신호를 나타내는 테이블이다.
도 8c는 도 2에 도시된 계조 전압들 각각의 레벨을 예시적으로 나타내는 도면이다.
도 9는 도 2의 소스 드라이버 IC에 포함된 제1 레벨 쉬프터의 회로도이다.
도 10은 도 2의 소스 드라이버 IC에 포함된 제2 레벨 쉬프터의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 전송 제어 회로의 작동을 설명하기 위한 플로우 차트이다.
도 12는 도 7에 도시된 전송 제어 회로의 작동을 설명하기 위한 플로우 차트이다.

명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC를 포함하는 디스플레이 장치의 블록도이다.

도 1을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(1100), 소스 드라이버 IC 블록(1200), 게이트 드라이버 IC 블록(1300), 및 타이밍 컨트롤러 (1400)를 포함한다.

디스플레이 장치(1000)는 액정 디스플레이 장치(Liquid Crystal Display: LCD), 발광 다이오드(Light-Emitting Diode: LED) 디스플레이 장치, 유기 발광 다이오드(Organic LED: OLED) 디스플레이 장치, 또는 능동형 유기 발광 다이오드(Active-Matrix Organic Light-Emitting Diode: AMOLED) 디스플레이 장치일 수 있다. 예를 들면, 디스플레이 장치(1000)는 랩탑(laptop) 컴퓨터일 수 있으나 이에 한정되는 것은 아니다.

디스플레이 패널(1100)은 복수개의 게이트 라인들(GL), 복수개의 데이터 라인들(DL), 및 복수개의 화소들(Pixels; PX)을 포함한다. 복수개의 화소들(PX)은 게이트 라인들(GL) 각각과 데이터 라인들 (DL) 각각에 연결되고 매트릭스 형태로 배열된다.

소스 드라이버 IC 블록(1200)은 데이터 라인들(DL)을 구동하는 복수개의 소스 드라이버 IC들(100, 100_1)을 포함한다. 일 실시예에 있어서, 데이터 라인들(DL)은 채널들(Channels)이라고 불리기도 하고, 소스 드라이버 IC들(100, 100_1)은 데이터 드라이버 IC들이라고 불리기도 한다.

예를 들면, 제1 소스 드라이버 IC(100)는 데이터 라인들(DL) 중에서 제1 그룹의 데이터 라인들(DL1)을 구동하고, 제2 소스 드라이버 IC(100_1)는 데이터 라인들 (DL) 중에서 제2 그룹의 데이터 라인들(DL2)을 구동한다. 각 소스 드라이버 IC(100, 100_1)의 구조는 동일하다고 가정한다.

게이트 드라이버 IC 블록(1300)은 게이트 라인들(GL)을 구동하기 위해 게이트 구동 신호들을 생성하는 복수개의 게이트 드라이버 IC들(1301, 1302)을 포함한다.

예를 들면, 제1 게이트 드라이버 IC(1301)는 게이트 라인들(GL) 중에서 제1 그룹의 게이트 라인들(GL1)을 구동하기 위한 제1 게이트 구동 신호들을 생성하고, 제2 게이트 드라이버 IC(1302)는 게이트 라인들(GL) 중에서 제2 그룹의 게이트 라인들(GL2)을 구동하기 위한 제2 게이트 구동 신호들을 생성한다. 각 게이트 드라이버 IC(1301, 1302)의 구조는 동일하다고 가정한다.

타이밍 컨트롤러(1400)는 복수개의 게이트 드라이버 IC들(1301, 1302) 각각의 작동을 제어하기 위한 게이트 드라이버 제어 신호들(GCTL)을 생성하여 복수 개의 게이트 드라이버 IC들(1301, 1302)로 출력한다.

또한, 타이밍 컨트롤러(1400)는 클락 신호(CLK), 디스플레이 데이터(DATA), 및 소스 구동 제어 신호들(SCTL)을 생성하여 복수개의 소스 드라이버 IC들(100, 100_1)로 출력한다.

도 2는 도 1에 도시된 소스 드라이버 IC의 블록도이다.

도 1과 도 2를 참조하면, 각 소스 드라이버 IC100, 100_1)의 구조는 동일하므로, 제1 소스 드라이버 IC(100)의 구조와 작동이 도 1 내지 도 11을 참조하여 상세히 설명된다.

제1 소스 드라이버 IC(또는 제1 소스 드라이버 IC 패키지(Package); 100)는 제어 로직 회로(202), 제1 데이터 처리 회로(또는 홀수 번째 데이터 처리 회로; 205_1), 제2 데이터 처리 회로(또는 짝수 번째 데이터 처리 회로; 205_2), 및 계조 전압 생성 회로(Grayscale Voltage Generation Circuit; 300)를 포함한다.

제어 로직 회로(202)는 수신 회로(203) 및 전송 제어 회로(400)를 포함한다. 한편, 도 2에 도시하지는 않았지만, 제어 로직 회로(202)는 소스 구동 제어 신호들 (SCTL)을 이용하여 제1 래치 인에이블 신호들(EN1)과 제2 래치 인에이블 신호(EN2)를 생성하는 구성을 더 포함할 수 있다.

수신 회로(203)는 클락 신호(CLK)를 이용하여 디스플레이 데이터(예를 들면, RGB 데이터; DATA)를 수신하고, 수신된 디스플레이 데이터를 전송 제어 회로(400)로 전송한다. 이때, 디스플레이 데이터는 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터일 수 있다.

전송 제어 회로(400)는 수신 회로(203)로부터 제1 디스플레이 데이터가 수신되면, 제1 그룹의 데이터 값들과 타켓 데이터 값들 간의 비교결과에 따라 제1 디스플레이 데이터를 제1 또는 제2 데이터 처리 회로(205_1, 205_2)로 출력하거나 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 제1 또는 제2 데이터 처리 회로(205_1, 205_2)로 출력한다. 일 실시예에 있어서, 전송 제어 회로(400)는 판단 회로(401) 및 반전 회로(402)를 포함할 수 있다.

이하, 본 발명의 전송 제어 회로(400)의 작동을 도 11을 참조하여 간략하게 설명한다. 도 11은 본 발명의 일 실시예에 따른 전송 제어 회로의 작동을 설명하기 위한 플로우 차트이다. 도 2 및 도 11을 참조하면, 전송 제어 회로(400)는 수신 회로(203)로부터 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(DATA)를 수신하고(S110), 제1 그룹의 데이터 값들이 타켓 데이터 값들과 동일한지를 판단한다(S120). 판단결과, 제1 그룹의 데이터 값들 각각이 타켓 데이터 값들 각각과 동일하지 않으면(S120의 NO), 전송 제어 회로(400)는 제1 디스플레이 데이터(DATA=ODDi<N:1> 또는 DATA=EVEN<N:1>)를 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 바이패스(Bypass)한다(S130). 한편, S120의 판단결과, 제1 그룹의 데이터 값들 각각이 타켓 데이터 값들 각각과 동일하면(S120의 YES), 전송 제어 회로(400)는 제1 그룹의 데이터 값들 대신에 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터(ODDi<N:1> 또는 EVEN<N:1>)를 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다(S140).

예를 들면, 제1 데이터 처리 회로(205_1)는 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(ODDi<N:1>) 또는 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터(ODDi<N:1>)를 수신하더라도, 제1 그룹의 계조 전압들(VGMA_VH0~VGMA_VH255) 중에서 상기 제1 그룹의 데이터 값들에 해당하는 계조 전압을 제1 출력 신호(OUT1)로서 출력한다(S150).

또한, 제2 데이터 처리 회로(205_2)는 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(EVENi<N:1>) 또는 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터(EVENi<N:1>)를 수신하더라도, 제2 그룹의 계조 전압들 (VGMA_VL0~VGMA_VL255) 중에서 상기 제1 그룹의 데이터 값들에 해당하는 계조 전압을 제2 출력 신호(OUT2)로서 출력한다(S150).

제1 그룹의 계조 전압들(VGMA_VH0~VGMA_VH255) 각각의 레벨과 제2 그룹의 계조 전압들(VGMA_VL0~VGMA_VL255) 각각의 레벨은 도 8c에 예시적으로 도시된다.

실시 예들에 따라 데이터 값은 데이터 1과 데이터 0중에서 어느 하나일 수 있다.

실시 예들에 따라, 타켓 데이터 값들 각각은 서로 동일할 수 있다. 예를 들면, N이 8이고, 제1 그룹의 데이터 값들과 동일한 타켓 데이터 값들이 00000000(또는 11111111)일 때, 제2 그룹의 데이터 값들은 11111111(또는 00000000)이다.

실시 예들에 따라, 타켓 데이터 값들 중에서 단 하나의 데이터 값만이 데이터 1과 데이터 0 중에서 어느 하나일 때, 타켓 데이터 값들 중에서 나머지 모든 데이터 값들 각각은 데이터 1과 데이터 0 중에서 다른 하나일 수 있다.

예를 들면, N이 8이고, 제1 그룹의 데이터 값들과 동일한 타켓 데이터 값들이 00000001, 00000010, 00000100, 00001000, 00010000, 00100000, 01000000, 또는 10000000일 때, 제2 그룹의 데이터 값들은 11111110, 11111101, 11111011, 11110111, 11101111, 11011111, 10111111, 또는 01111111이다.

제2 그룹의 데이터 값들 각각은 제1 그룹의 데이터 값들 각각과 상보적이다. 예를 들면, 데이터 1(이를 로직(Logic) 1이라고도 한다.)과 데이터 0(이를 로직 0이라고도 한다)은 서로 상보적이라 한다.

도 3은 도 2의 소스 드라이버 IC로 공급되는 홀수 번째 데이터와 짝수 번째 데이터를 래치하는 래치 회로들의 작동을 설명하는 타이밍 도다.

제어 로직 회로(202)로 입력되는 디스플레이 데이터(DATA)의 타이밍(Timing) 관점에서 볼 때, 도 3에 도시된 각 디스플레이 데이터(ODD1<N:1>, EVEN1<N:1>, ODD2<N:1>, EVEN2<N:1>, ...)은 연속적인(또는 직렬(Serial)) 디스플레이 데이터(또는 디스플레이 데이트 스트림(Data Stream))이다.

예를 들면, 각 디스플레이 데이터(ODD1<N:1>, EVEN1<N:1>, ODD2<N:1>, EVEN2<N:1>, ...)는 N-비트 직렬 디스플레이 데이터이고, N-비트들 각각은 데이터 1 또는 데이터 0이며, 데이터 1의 전압은 하이 레벨(High Level)이고, 데이터 0의 전압은 로우 레벨(Low Level)이다.

도 2와 도 3을 참조하면, 제어 로직 회로(202)의 전송 제어 회로(400)는 클락 신호(CLK)를 이용하여 직렬 입력 디스플레이 데이터(DATA)로부터 홀수 번째 데이터 (ODDi<N:0>)와 짝수 번째 데이터(EVENi<N:0>)를 추출(또는 분리)하고, 추출된 데이터(ODDi<N:0> 또는 EVENi<N:0>)를 시분할(Time Division) 방식으로 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

따라서, 제1 래치 인에이블 신호들(EN1)에 따라 제1 데이터 처리 회로(205_1)가 작동할 때 제2 데이터 처리 회로(205_2)는 작동하지 않고, 제2 데이터 처리 회로(205_2)가 작동할 때 제1 데이터 처리 회로(205_1)는 작동하지 않는다고 가정한다.

제1 데이터 처리 회로(205_1)는 전송 제어 회로(400)로부터 출력된 홀수 번째 데이터(ODDi<N:1>)를 수신하여 처리(예를 들면, 래치(Latch) 작동, 직렬-병렬 (Serial-to-Parallel) 변환 작동, 전압 레벨 쉬프팅(Voltage Level Shifting), 및 디지털-아날로그 변환(Digital-to-Analog Converting) 작동을 순차적으로 수행)하고 처리 결과(OUT1)를 제1 데이터 라인들(DL1) 중에서 어느 하나의 데이터 라인으로 출력한다. 여기서, N과 i는 자연수이다.

제2 데이터 처리 회로(205_2)는 전송 제어 회로(400)로부터 출력된 짝수 번째 데이터(EVENi<N:1>)를 수신하여 처리(예를 들면, 래치 작동, 직렬-투-병렬 변환 작동, 전압 레벨 쉬프팅, 및 디지털-아날로그 변환 작동을 순차적으로 수행)하고 처리 결과(OUT2)를 제1 데이터 라인들(DL1) 중에서 다른 하나의 데이터 라인으로 출력한다.

제1 데이터 처리 회로(205_1)는 제1 래치 회로(210_1), 제2 래치 회로(220_1), 제1 레벨 쉬프터 회로(230_1), 제1 DAC(240_1), 및 제1 출력 버퍼(250_1)를 포함한다.

제1 래치 회로(210_1)는 제1 래치들(212_1~212_8)을 포함하고, 제1 래치 인에이블 신호들(EN1)에 응답하여 8-비트의 직렬 홀수 번째 데이터(ODDi<8:1>)를 8-비트의 병렬 홀수 번째 데이터(LH1_1~LH1_8)로 래치(또는 변환)한다.

일 실시예에 있어서, 제1 래치들(212_1~212_8) 각각은 1-비트 데이터 값을 래치할 수 있는 D-플립 플롭일 수 있고, 제1 래치 인에이블 신호들(EN1)은 도 3에 도시된 바와 같이 서로 다른 타이밍에 활성화되는 병렬 신호들일 수 있다.

제1 작동 시간(TI1) 동안, 8-비트의 제1 홀수 번째 직렬 데이터(ODD1<8:1>)가 제1 래치 회로(210_1)로 순차적으로 입력되면, 제1 래치들(212_1~212_8) 각각은 제1 래치 인에이블 신호들(EN1) 각각에 응답하여 각 데이터(ODD1<1>~ODD1<8>)을 래치하고, 래치된 각 데이터(LH1_1~LH1_8)를 제2 래치 회로(220_1)로 출력한다.

제2 래치 회로(220_1)는 제2 래치들(222_1~222_8)을 포함하고, 제2 래치들 (222_1~222_8) 각각은 제2 래치 인에이블 신호(EN2)에 응답하여 각 데이터 (LH1_1~LH1_8)을 래치하고 래치된 각 데이터(2LH1_1~2LH1_8)를 제1레벨 쉬프터 회로(230_1)로 출력한다.

제2 데이터 처리 회로(205_2)는 제3 래치 회로(210_2), 제4 래치 회로(220_2), 제2 레벨 쉬프터 회로(230_2), 제2 DAC(240_2), 및 제2 출력 버퍼(250_2)를 포함한다.

제3 래치 회로(210_2)는 제3 래치들(214_1~214_8)을 포함하고, 제1 래치 인에이블 신호들(EN1)에 응답하여 8-비트의 직렬 짝수 번째 데이터(EVENi<8:1>)를 8-비트의 병렬 짝수 번째 데이터(LH2_1~LH2_8)로 래치(또는 변환)한다.

예를 들면, 제3 래치들(214_1~214_8) 각각은 1-비트 데이터 값을 래치할 수 있는 D-플립 플롭일 수 있고, 제1 래치 인에이블 신호들(EN1)은 도 3에 도시된 바와 같이 서로 다른 타이밍에 활성화되는 병렬 신호들일 수 있다.

제1 래치 회로(210_1)로 공급되는 제1 래치 인에이블 신호들(EN1) 각각의 활성화 타이밍(Timing)과 제3 래치 회로(210_3)로 공급되는 제1 래치 인에이블 신호들(EN1) 각각의 활성화 타이밍은 서로 다르다. 따라서, 제1 래치 회로(210_1)가 작동할 때 제3 래치 회로(210_2)는 작동하지 않는다.

제2 작동 시간(TI2) 동안, 8-비트의 제1 짝수 번째 직렬 데이터(EVEN1<8:1>)가 제3 래치 회로(210_2)로 순차적으로 입력되면, 제3 래치들(214_1~214_8) 각각은 제1 래치 인에이블 신호들(EN1) 각각에 응답하여 각 데이터(EVEN1<1>~EVEN1<8>)을 래치하고 래치된 각 데이터(LH2_1~LH2_8)를 제4 래치 회로(220_2)로 출력한다.

제4 래치 회로(220_2)는 제4 래치들(224_1~224_8)을 포함하고, 제4 래치들 (224_1~224_8) 각각은 제2 래치 인에이블 신호(EN2)에 응답하여 각 데이터 (LH2_1~LH2_8)를 래치하고 래치된 각 데이터(2LH2_1~2LH2_8)를 제2 레벨 쉬프터 회로(230_2)로 출력한다.

제3 작동 시간(TI3) 동안, 8-비트의 제2홀수 번째 직렬 데이터(ODD2<8:1>)가 처리되는 과정은 도 3을 참조하여 설명한 제1 작동 시간(TI1) 동안 8-비트의 제1홀수 번째 직렬 데이터(ODD1<8:1>)가 처리되는 과정과 동일 또는 유사하므로, 8-비트의 제2홀수 번째 직렬 데이터(ODD2<8:1>)가 처리되는 과정에 대한 설명은 생략한다.

또한, 제4 작동 시간(TI4) 동안 8-비트의 제2 짝수 번째 직렬 데이터 (EVEN2<8:1>)가 처리되는 과정은 제2 작동 시간(TI2) 동안 8-비트의 제1 짝수 번째 직렬 데이터(EVEN1<8:1>)가 처리되는 과정과 동일 또는 유사하므로, 8-비트의 제2 짝수 번째 직렬 데이터(EVEN2<8:1>)가 처리되는 과정에 대한 설명은 생략한다.

각 데이터(EVEN1<8:1>, ODD2<8:1>, EVEN2<8:1>, ...)가 처리되는 과정은 도 3을 참조하여 설명된 데이터(ODD1<8:1>)가 처리되는 과정과 동일 또는 유사하므로 이에 대한 설명은 생략한다.

계조 전압 생성 회로(300)는 제1 작동 전압(VDDH)과 제2 작동 전압(HVDD)을 수신하고, 제1 작동 전압(VDDH)과 제2 작동 전압(HVDD)을 이용하여 제1 그룹의 계조 전압들(VGMA_VH0~VGMA_VH255)을 생성한다. 계조 전압 생성 회로(300)는 생성된 계조 전압들(VGMA_VH0~VGMA_VH255)을 제1 DAC(240_1)으로 출력한다.

계조 전압 생성 회로(300)는 제2 작동 전압(HVDD)과 접지 전압을 이용하여 제2 그룹의 계조 전압들(VGMA_VL0~VGMA_VL255)을 생성하고, 생성된 계조 전압들 (VGMA_VL0~VGMA_VL255)을 제2 DAC(240_2)으로 출력한다. 일 실시예에 있어서, 제2 작동 전압(HVDD)은 제1 작동 전압(VDDH)의 1/2일 수 있다.

도 4는 도 2의 소스 드라이버 IC의 전송 제어 회로에 포함된 반전 회로의 회로도의 일 예를 보여주는 도면이고, 도 5는 도 4에 도시된 반전 회로의 작동을 설명하기 위한 디스플레이 데이터의 실시예이다.

도 3, 도 4, 및 도 5를 참조하면, 반전 회로(400A)는 제1 타켓 데이터 값 검출 회로(410), 제2 타켓 데이터 값 검출 회로(420), 논리 게이트 회로(430), 및 선택 회로(440)를 포함한다. 선택 회로(440)는 멀티플렉서(Multiplexer)로 구현될 수 있다.

제1 타켓 데이터 값 검출 회로(410)는 제1 그룹의 데이터 값들(8'b00000000)과 타겟 데이터 값들(8'b00000000)이 동일할 때에만 하이 레벨(H)을 갖는 출력 신호(S1)를 출력하도록 설계되고, 제2 타켓 데이터 값 검출 회로(420)는 제1 그룹의 데이터 값들(8'b11111111)과 타겟 데이터 값들(8'b11111111)이 동일할 때에만 하이 레벨(H)을 갖는 출력 신호(S2)를 출력하도록 설계 되었다고 가정한다. 또한, 제1 기준 데이터(REFD1)는 8'b11111111이고, 제2 기준 데이터(REFD2)는 8'b00000000이라고 가정한다. 타겟 데이터 값들은 데이터(DATA)에 포함된 특정한 디스플레이 데이터 값들을 의미할 수 있다.

1-1. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000일 때

예를 들면, 제1 타켓 데이터 값 검출 회로(410)는 NOR 게이트 회로로 구현될 수 있고, 제1 그룹의 데이터 값들(8'b00000000) 각각이 모두 데이터 0일 때, 하이 레벨(H)을 갖는 출력 신호(S1)를 출력한다.

제2 타켓 데이터 값 검출 회로(420)는 AND 게이트 회로로 구현될 수 있고, 제1 그룹의 데이터 값들(8'b11111111) 각각이 모두 데이터 1일 때, 하이 레벨(H)을 갖는 출력 신호(S2)를 출력한다.

제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000일 때, 제1 타켓 데이터 값 검출 회로(410)는 하이 레벨(H)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하고, NOR 게이트 회로로 구현된 논리 게이트 회로 (430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 하이 레벨(H)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제1 입력 단자(IN1)로 입력되는 제1 기준 데이터(REFD1=8'b11111111)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

제1 데이터 처리 회로(205_1)만이 제2 그룹의 데이터 값들(REFD1=8'b11111111)을 포함하는 제2 디스플레이 데이터(DOUT=ODD1<8:0>)를 수신하여 처리한다.

예를 들면, 제1 데이터 처리 회로(205_1)가 비록 제2 그룹의 데이터 값들 (REFD1=8'b11111111)을 수신하더라도, 제1 데이터 처리 회로(205_1)는 제2 그룹의 데이터 값들(REFD1=8'b11111111)에 해당하는 계조 전압(VGMA_VH255)을 제1 출력 신호 (OUT1)로서 출력하지 않고 제1 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VH0)을 제1 출력 신호(OUT1)로서 출력한다.

즉, 제1 데이터 처리 회로(205_1)는 원래 제1 디스플레이 데이터 (DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VH0)을 제1 출력 신호(OUT1)로서 출력한다.

1-2. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111111일 때

제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111111일 때, 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 하이 레벨(H)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로 (430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 하이 레벨(H)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제2 입력 단자(IN2)로 입력되는 제2 기준 데이터(REFD2=8'b00000000)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)과 제2 데이터 처리 회로(205_2)로 출력한다.

제1 데이터 처리 회로(205_1)만이 제2 그룹의 데이터 값들(REFD2=8'b00000000)을 포함하는 제2 디스플레이 데이터(DOUT=ODD1<8:0>)를 수신하여 처리한다.

예를 들면, 제1 데이터 처리 회로(205_1)가 비록 제2 그룹의 데이터 값들 (REFD2=8'b00000000)을 수신하더라도, 제1 데이터 처리 회로(205_1)는 제2 그룹의 데이터 값들(REFD2=8'b00000000)에 해당하는 계조 전압(VGMA_VH0)을 제1 출력 신호 (OUT1)로서 출력하지 않고 제1 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VH255)을 제1 출력 신호(OUT1)로서 출력한다.

즉, 제1 데이터 처리 회로(205_1)는 원래 제1 디스플레이 데이터 (DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VH255)을 제1 출력 신호(OUT1)로서 출력한다.

1-3. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000도 아니고 8'b11111111도 아닐 때

제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000도 아니고 8'b11111111도 아닐 때, 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 하이 레벨(H)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 하이 레벨(H)을 갖는 제3 출력 신호(S3)에 응답하여, 제3 입력 단자(IN3)로 입력되는 제1 그룹의 데이터 값들을 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

제1 데이터 처리 회로(205_1)만이 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(DOUT=ODD1<8:0>)를 수신하여 처리한다.

2-1. 제1 디스플레이 데이터(DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000일 때

제1 디스플레이 데이터(DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000일 때, 제1 타켓 데이터 값 검출 회로(410)는 하이 레벨(H)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

제2 데이터 처리 회로(205_2)만이 제2 그룹의 데이터 값들(REFD1=8'b11111111)을 포함하는 제2 디스플레이 데이터(DOUT=EVEN1<8:0>)를 수신하여 처리한다.

예를 들면, 제2 데이터 처리 회로(205_2)가 비록 제2 그룹의 데이터 값들 (REFD1=8'b11111111)을 수신하더라도, 제2 데이터 처리 회로(205_2)는 제2 그룹의 데이터 값들(REFD1=8'b11111111)에 해당하는 계조 전압(VGMA_VL255)을 제2 출력 신호(OUT2)로서 출력하지 않고 제1 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VL0)을 제2 출력 신호(OUT2)로서 출력한다.

즉, 제2 데이터 처리 회로(205_2)는 원래 제1 디스플레이 데이터 (DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VL0)을 제2 출력 신호(OUT2)로서 출력한다.

2-2. 제1 디스플레이 데이터(DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111111일 때

제1 디스플레이 데이터(DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111111일 때, 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 하이 레벨(H)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 하이 레벨(H)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제2 입력 단자(IN2)로 입력되는 제2 기준 데이터(REFD2=8'b00000000)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

제2 데이터 처리 회로(205_2)만이 제2 그룹의 데이터 값들(REFD2=8'b00000000)을 포함하는 제2 디스플레이 데이터(DOUT=EVEN1<8:0>)를 수신하여 처리한다.

예를 들면, 제2 데이터 처리 회로(205_2)가 비록 제2 그룹의 데이터 값들 (REFD2=8'b00000000)을 수신하더라도, 제2 데이터 처리 회로(205_2)는 제2 그룹의 데이터 값들(REFD2=8'b00000000)에 해당하는 계조 전압(VGMA_VL0)을 제2 출력 신호 (OUT2)로서 출력하지 않고 제1 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VL255)을 제2 출력 신호(OUT2)로서 출력한다.

즉, 제2 데이터 처리 회로(205_2)는 원래 제1 디스플레이 데이터 (DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VL255)을 제2 출력 신호(OUT2)로서 출력한다.

2-3. 제1 디스플레이 데이터(DATA=EVEN1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000도 아니고 8'b11111111도 아닐 때

제1 그룹의 데이터 값들이 8'b00000000도 아니고 8'b11111111도 아닐 때, 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 하이 레벨(H)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 하이 레벨(H)을 갖는 제3 출력 신호(S3)에 응답하여, 제3 입력 단자(IN3)로 입력되는 제1 그룹의 데이터 값들을 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 그대로 출력한다.

제2 데이터 처리 회로(205_2)만이 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(DOUT=EVEN1<8:0>)를 수신하여 처리한다.

도 6은 도 4에 도시된 반전 회로의 작동을 설명하기 위한 디스플레이 데이터의 다른 실시 예이다.

타겟 데이터 값들 중에서 단 하나의 데이터 값만이 데이터 1과 데이터 0 중에서 어느 하나이고, 타켓 데이터 값들 중 나머지 모든 데이터 값들 각각은 데이터 1과 상기 데이터 0 중에서 다른 하나일 때, 전송 제어 회로(400)의 작동이 도 3, 도 4, 및 도 6을 참조하여 설명된다.

예를 들면, 제1 타켓 데이터 값 검출 회로(410)는 제1 그룹의 데이터 값들 (8'b00000001)과 타겟 데이터 값들(8'b00000001)이 동일할 때에만 하이 레벨을 갖는 제1 출력 신호를 출력하도록 설계되고, 제2 타켓 데이터 값 검출 회로(420)는 제1 그룹의 데이터 값들(8'b11111110)과 타겟 데이터 값들(8'b11111110)과 동일할 때 하이 레벨을 갖는 제2 출력 신호를 출력하도록 설계 되었다고 가정한다. 또한, 제1 기준 데이터(REFD1)는 8'b11111110이고, 제2 기준 데이터(REFD2)는 8'b00000001이라고 가정한다.

여기서. 특정한 데이터 값들이 해당 검출 회로(410 또는 420)로 입력되어 해당 검출 회로(410 또는 420)에 의해 하이 레벨을 갖는 출력 신호(S1, S2)가 생성될 때 특정한 데이터 값들을 타겟 데이터 값들이라고 한다.

물론, 실시 예들에 따라, 제1 타켓 데이터 값 검출 회로(410)는 제1 그룹의 데이터 값들(8'b10000000)과 타겟 데이터 값들(8'b10000000)이 동일할 때에만 하이 레벨을 갖는 제1출력 신호를 출력하도록 설계될 수 있고, 제2 타켓 데이터 값 검출 회로(420)는 제1 그룹의 데이터 값들(8'b01111111)과 타겟 데이터 값들(8'b01111111)이 동일할 때 하이 레벨을 갖는 제2 출력 신호를 출력하도록 설계될 수 있다. 이때, 제1 기준 데이터(REFD1)는 8'b01111111로 설정될 수 있고, 제2 기준 데이터(REFD2)는 8'b10000000으로 설정될 수 있다.

3-1. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000001일 때

제1 타켓 데이터 값 검출 회로(410)는 제1 그룹의 데이터 값들(8'b00000001)을 이용하여 하이 레벨(H)을 갖는 제1 출력 신호(S1)를 출력한다.

제2 타켓 데이터 값 검출 회로(420)는 제1 그룹의 데이터 값들(8'b11111110)을 이용하여 하이 레벨(H)을 갖는 제2 출력 신호(S2)를 출력한다.

제1 그룹의 데이터 값들이 8'b00000001일 때, 제1 타켓 데이터 값 검출 회로 (410)는 하이 레벨(H)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 하이 레벨(H)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제1 입력 단자(IN1)로 입력되는 제1 기준 데이터(REFD1=8'b11111110)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

제1 데이터 처리 회로(205_1)만이 제2 그룹의 데이터 값들(REFD1=8'b11111110)을 포함하는 제2 디스플레이 데이터(DOUT=ODD1<8:0>)를 수신하여 처리한다.

3-2. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111110일 때

제1 그룹의 데이터 값들이 8'b11111110일 때, 제1 타켓 데이터 값 검출 회로 (410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 하이 레벨(H)을 갖는 제2 출력 신호(S2)를 생성하고, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 하이 레벨(H)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제2 입력 단자(IN2)로 입력되는 제2 기준 데이터(REFD2=8'b00000001)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다.

제1 데이터 처리 회로(205_1)만이 제2 그룹의 데이터 값들(REFD2=8'b00000001)을 포함하는 제2 디스플레이 데이터(DOUT=ODD1<8:0>)를 수신하여 처리한다.

3-3. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000001도 아니고 8'b11111110도 아닐 때

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 하이 레벨(H)을 갖는 제3 출력 신호(S3)에 응답하여, 제3입력 단자(IN3)로 입력되는 제1 그룹의 데이터 값들을 제1 데이터 처리 회로(205_1)와 제2데이터 처리 회로(205_2)로 출력한다.

도 7은 도 2의 소스 드라이버 IC에 포함된 판단 회로와 반전 회로를 포함하는 전송 제어 회로의 예를 보여주는 도면이고, 도 8a는 도 7에 도시된 선택 신호 생성 회로의 작동을 설명하기 위한 테이블이다.

도 7을 참조하면, 전송 제어 회로(400)는 판단 회로(400B)와 반전 회로(400A)를 포함한다.

판단 회로(400B)는 제1 디스플레이 데이터가 반전대상 데이터 타입인지 여부를 판단한다. 판단 회로(400B)는 레지스터(402), 선택 신호 생성 회로(404), 및 디멀티플렉서(406)를 포함한다,

레지스터(402)에는 반전대상 데이터 타입이 홀수 번째 데이터인지 또는 짝수 번째 데이터인지를 지시하는(나태내는) 정보가 저장된다.

선택 신호 생성 회로(404)는 레지스터(402)에 저장된 정보와, 디스플레이 데이터(DATA)가 홀수 번째 데이터(ODDi<8:1>)인지 또는 짝수 번째 데이터(EVENi<8:1>)인지에 따라 선택 신호(SEL)를 생성한다.

도 8a에 도시된 바와 같이, 반전대상 데이터 타입이 홀수 번째 데이터이고 디스플레이 데이터(DATA)가 홀수 번째 데이터(ODDi<8:1>)일 때 선택 신호 생성 회로(404)는 로우 레벨(L)을 갖는 선택 신호(SEL)를 생성하고, 반전대상 데이터 타입이 홀수 번째 데이터이고 디스플레이 데이터(DATA)가 짝수 번째 데이터(EVENi<8:1>)일 때 선택 신호 생성 회로(404)는 하이 레벨(L)을 갖는 선택 신호(SEL)를 생성한다.

다른 예로서, 반전대상 데이터 타입이 짝수 번째 데이터이고 디스플레이 데이터(DATA)가 홀수 번째 데이터(ODDi<8:1>)일 때 선택 신호 생성 회로(404)는 하이 레벨(H)을 갖는 선택 신호(SEL)를 생성하고, 반전대상 데이터 타입이 짝수 번째 데이터이고 디스플레이 데이터(DATA)가 짝수 번째 데이터(EVENi<8:1>)일 때 선택 신호 생성 회로(404)는 로우 레벨(L)을 갖는 선택 신호(SEL)를 생성한다.

선택 신호(SEL)가 하이 레벨(H)일 때 디멀티플렉서(406)는 디스플레이 데이터(DATA)를 제1 데이터 처리 회로(205_1)와 제2데이터 처리 회로(205_5)로 바이패스 (Bypass)한다.

그러나, 선택 신호(SEL)가 로우 레벨(H)일 때 디멀티플렉서(406)는 디스플레이 데이터(DATA)를 반전 회로(400A)로 전송한다.

반전 회로(400A)는 제1 타켓 데이터 값 검출 회로(410), 제2 타켓 데이터 값 검출 회로(420), 논리 게이트 회로(430), 및 멀티플렉서(440)를 포함하는 것으로서, 도 4에 도시된 것과 동일하므로 구체적인 설명은 생략한다.

도 12는 도 7에 도시된 전송 제어 회로의 작동을 설명하기 위한 플로우 차트이다.

도 3, 도 7, 도 8a, 도 8b, 및 도 12을 참조하여 전송 제어 회로(400)의 작동이 설명된다. 이때, 반전대상 데이터 타입은 홀수 번째 데이터이고, 제1 타켓 데이터 값 검출 회로(410)는 제1 그룹의 데이터 값들(8'b00000000)이 입력될 때에만 하이 레벨을 갖는 제1 출력 신호(S1)를 출력하도록 설계되고, 제2 타켓 데이터 값 검출 회로(420)는 제1 그룹의 데이터 값들(8'b11111111)이 입력될 때에만 하이 레벨을 갖는 제2 출력 신호를 출력하도록 설계되며, 제1 기준 데이터(REFD1)는 8'b11111111이고, 제2 기준 데이터(REFD2)는 8'b00000000이라고 가정한다.

먼저, 선택 신호 생성 회로(404)가 수신 회로(203)로부터 제1 그룹의 데이터 값들(8'b00000000)을 포함하는 제1 디스플레이 데이터(DATA), 즉 제1 홀수 번째 데이터(ODD1<8:1>)을 수신한다(S210).

선택 신호 생성 회로(404)는 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b00000000)가 반전대상 데이터 타입인지를 판단한다(S220).

제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b00000000)가 반전대상 데이터 타입일 때, 즉 제1 디스플레이 데이터(DATA=ODD1<8:1>)가 홀수 번째 데이터일 때(S220의 YES), 선택 신호 생성 회로(404)는 로우 레벨(L)을 갖는 선택 신호(SEL)를 생성한다.

디멀티플렉서(406)는 로우 레벨(L)을 갖는 선택 신호(SEL)에 응답하여 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b00000000)를 반전 회로(400B)로 전송한다.

4-1. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000일 때

제1 그룹의 데이터 값들(8'b00000000)과 타겟 데이터 값들(8'b00000000)이 동일 할 때, 즉 제1 그룹의 데이터 값들(8'b00000000)이 수신될 때(S240의 YES), 제1 타켓 데이터 값 검출 회로(410)는 하이 레벨(H)을 갖는 제1 출력 신호(S1)를 출력하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 하이 레벨(H)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제1 입력 단자(IN1)로 입력되는 제1 기준 데이터(REFD1=8'b11111111)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다(S250).

다른 예로서, 선택 신호 생성 회로(404)는 수신 회로(203)로부터 제1 그룹의 데이터 값들(8'b11111111)을 포함하는 제1 디스플레이 데이터(DATA=ODD1<8:1>)를 수신한다(S210).

선택 신호 생성 회로(404)는 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b11111111)가 반전대상 데이터 타입인지를 판단한다(S220).

제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b11111111)가 반전대상 데이터 타입일 때, 즉 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b11111111)가 홀수 번째 데이터일 때(S220의 YES), 선택 신호 생성 회로(404)는 로우 레벨(L)을 갖는 선택 신호(SEL)를 생성한다.

디멀티플렉서(406)는 로우 레벨(L)을 갖는 선택 신호(SEL)에 응답하여 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b11111111)를 반전 회로(400B)로 전송한다.

4-2. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b11111111일 때

제1 그룹의 데이터 값들(8'b11111111)과 타겟 데이터 값들(8'b11111111)이 동일 할 때, 즉 제1 디스플레이 데이터(DATA=ODD1<8:1>=8'b11111111)가 수신될 때 (S240의 YES), 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 출력하고, 제2 타켓 데이터 값 검출 회로(420)는 하이 레벨(H)을 갖는 제2출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 로우 레벨(L)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 하이 레벨(H)을 갖는 제2 출력 신호(S2), 및 로우 레벨(L)을 갖는 제3 출력 신호(S3)에 응답하여, 제2 입력 단자(IN2)로 입력되는 제2 기준 데이터(REFD2=8'b00000000)를 출력 데이터(DOUT)로서 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다(S250).

제1 데이터 처리 회로(205_1)만이 제2 그룹의 데이터 값들(REFD2=8'b00000000)을 포함하는 제2 디스플레이 데이터(DOUT=ODD1<8:0>=00000000)를 수신하여 처리한다.

또 다른 예로서, 선택 신호 생성 회로(404)는 수신 회로(203)로부터 제1 그룹의 데이터 값들(예를 들면, 8'b00000000도 아니고 8'b11111111도 아님)을 포함하는 제1 디스플레이 데이터 (DATA=ODD1<8:1>)을 수신한다(S210).

선택 신호 생성 회로(404)는 제1 디스플레이 데이터(DATA=ODD1<8:1>)가 반전대상 데이터 타입인지를 판단한다 (S220).

제1 디스플레이 데이터(DATA=ODD1<8:1>)가 반전대상 데이터 타입일 때, 즉 제1 디스플레이 데이터(DATA=ODD1<8:1>)가 홀수 번째 데이터일 때(S220의 YES), 선택 신호 생성 회로(404)는 로우 레벨(L)을 갖는 선택 신호(SEL)를 생성한다.

디멀티플렉서(406)는 로우 레벨(L)을 갖는 선택 신호(SEL)에 응답하여 제1 디스플레이 데이터(DATA=ODD1<8:1>)를 반전회로(400A)로 전송한다.

4-3. 제1 디스플레이 데이터(DATA=ODD1<8:1>)에 포함된 제1 그룹의 데이터 값들이 8'b00000000도 아니고 8'b11111111도 아닐 때

제1 그룹의 데이터 값들과 타켓 데이터 값들이 동일하지 않으므로(S240의 NO), 제1 타켓 데이터 값 검출 회로(410)는 로우 레벨(L)을 갖는 제1 출력 신호(S1)를 생성하고, 제2 타켓 데이터 값 검출 회로(420)는 로우 레벨(L)을 갖는 제2 출력 신호(S2)를 생성하며, NOR 게이트 회로로 구현된 논리 게이트 회로(430)는 하이 레벨(H)을 갖는 제3 출력 신호(S3)를 생성한다.

멀티플렉서(440)는, 로우 레벨(L)을 갖는 제1 출력 신호(S1), 로우 레벨(L)을 갖는 제2 출력 신호(S2), 및 하이 레벨(H)을 갖는 제3 출력 신호(S3)에 응답하여, 제3 입력 단자(IN3)로 입력되는 제1 그룹의 데이터 값들(8'b00000000도 아니고 8'b11111111도 아님)을 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 그대로 바이패스한다(S230).

또 다른 예로서, 선택 신호 생성 회로(404)는 수신 회로(203)로부터 제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터(DATA), 즉 제1 짝수 번째 데이터(EVEN1<8:1>)를 수신한다 (S210).

선택 신호 생성 회로(404)는 제1 디스플레이 데이터(DATA=EVEN1<8:1>)가 반전대상 데이터 타입인지를 판단한다 (S220).

제1 디스플레이 데이터(DATA=EVEN1<8:1>)가 반전대상 데이터 타입이 아닐 때, 즉 제1 디스플레이 데이터(DATA=EVEN1<8:1>)가 홀수 번째 데이터가 아닐 때(S220의 NO), 선택 신호 생성 회로(404)는 하이 레벨(H)을 갖는 선택 신호(SEL)를 생성한다.

디멀티플렉서(406)는 하이 레벨(H)을 갖는 선택 신호(SEL)에 응답하여 제1 디스플레이 데이터(DATA=EVEN1<8:1>)를 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 그대로 바이패스한다(S230).

도 8b는 도 2에 도시된 제1 데이터 처리 회로와 제2 데이터 처리 회로 각각의 입력 신호와 출력 신호를 나타내는 테이블이다.

반전대상 데이터 타입이 짝수 번째 데이터(EVENi<N:1>)이고 타겟 데이터 값들이 8'b00000000과 8'b11111111일 때, 전송 제어 회로(400)는 홀수 번째 데이터 (ODDi<N:1>)를 제1 데이터 처리 회로(205_1)로 바이패스한다.

도 8b에 도시된 바와 같이 제1 데이터 처리 회로(205_1)는 제1 그룹의 계조 전압들(VGMA_VH<0:255>) 중에서 홀수 번째 데이터(ODDi<N:1>)에 포함된 제1 그룹의 데이터 값들 VGMA_VH<0:255>)에 해당하는 계조 전압을 제1 출력 신호(OUT1)로서 출력한다(S260).

그러나, 제1 그룹의 데이터 값들(8'b00000000)을 포함하는 짝수 번째 데이터 (EVENi<N:1>)가 입력될 때, 전송 제어 회로(400)는 제1 그룹의 데이터 값들을 제2 그룹의 데이터 값들(8'b11111111)로 반전시킨 후, 제2 그룹의 데이터 값들(8'b11111111)을 포함하는 짝수 번째 데이터(EVENi<N:1>)를 제2 데이터 처리 회로(205_2)로 전송한다.

비록, 제2 그룹의 데이터 값들(8'b11111111)을 포함하는 짝수 번째 데이터 (EVENi<N:1>)가 제2 데이터 처리 회로(205_2)로 전송되더라도, 제2 데이터 처리 회로(205_2)의 제2 DAC(240_2)은 제2 그룹의 계조 전압들(VGMA_VL<0:255>) 중에서 제2 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VL255)을 제2 출력 신호 (OUT2)로서 출력하지 않고, 제2 그룹의 계조 전압들(VGMA_VL<0:255>) 중에서 제1 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VL0)을 제2 출력 신호 (OUT2)로서 출력한다(S260).

이를 위해, 제2 DAC(240_2)은 계조 전압(VGMA_VL0)이 계조 전압(VGMA_VL255)의 출력을 위한 내부 패스(Path)로 입력되도록 제작될 수 있다. 구체적으로, 제2 DAC(240_2)은 일반적인 DAC에서 계조 전압(VGMA_VL255)이 입력되는 입력단자에 계조 전압(VGMA_VL0)이 입력되도록 설계되어 있고, 계조 전압(VGMA_VL0)이 입력되는 입력단자에 계조 전압(VGMA_VL255)이 입력되도록 설계되어 있다.

제1 그룹의 데이터 값들(8'b11111111)을 포함하는 짝수 번째 데이터 (EVENi<N:1>)가 입력될 때, 전송 제어 회로(400)는 제1 그룹의 데이터 값들(8'b11111111)을 제2 그룹의 데이터 값들(8'b00000000)로 반전시킨 후, 제2 그룹의 데이터 값들(8'b00000000)을 포함하는 짝수 번째 데이터(EVENi<N:1>)를 제2 데이터 처리 회로(205_2)로 전송한다.

비록, 제2 그룹의 데이터 값들(8'b00000000)을 포함하는 짝수 번째 데이터 (EVENi<N:1>)가 제2 데이터 처리 회로(205_2)로 전송되더라도, 제2 데이터 처리 회로(205_2)의 제2 DAC(240_2)은 제2 그룹의 계조 전압들(VGMA_VL<0:255>) 중에서 제2 그룹의 데이터 값들(8'b00000000)에 해당하는 계조 전압(VGMA_VL0)을 제2 출력 신호(OUT2)로서 출력하지 않고, 제2 그룹의 계조 전압들(VGMA_VL<0:255>) 중에서 제1 그룹의 데이터 값들(8'b11111111)에 해당하는 계조 전압(VGMA_VL255)을 제2 출력 신호 (OUT2)로서 출력한다(S260).

이때 상술한 바와 같이, 제2 DAC(240_2)은 일반적인 DAC 구조에서 계조 전압(VGMA_VL0)이 입력되어야 하는 입력단자에 계조 전압(VGMA_VL255)이 입력되도록 설계되어 있기 때문에, 제2 그룹의 데이터 값들(8'b00000000)이 입력되더라도 계조 전압(VGMA_VL0)의 패스에 매칭되어 있는 계조 전압(VGMA_VL255)이 제2 출력 신호(OUT2)로 출력될 수 있다.

8'b00000000도 아니고 8'b11111111도 아닌 제1 그룹의 데이터 값들 (8'b00000001 또는 11111110)을 포함하는 짝수 번째 데이터(EVENi<N:1>)가 입력될 때, 전송 제어 회로(400)로부터 출력된 제1 그룹의 데이터 값들(8'b00000001 또는 11111110)을 포함하는 짝수 번째 데이터(EVENi<N:1>)는 제2 데이터 처리 회로 (205_2)로 전송된다.

제2 데이터 처리 회로(205_2)의 제2 DAC(240_2)은 제2 그룹의 계조 전압들 (VGMA_VL<0:255>) 중에서 제1 그룹의 데이터 값들(8'b00000001 또는 11111110)에 해당하는 계조 전압(VGMA_VL1 또는 VGMA_VL254)을 제2 출력 신호(OUT2)로서 출력한다(S260).

상술한 바와 같이, 도 2의 각 DAC(240_1과 240_2)는 도 11의 단계(S150)과 도 12의 단계(S260)를 수행할 수 있는 구조는 갖도록 설계된다.

도 9는 도 2의 소스 드라이버 IC에 포함된 제1 레벨 쉬프터의 회로도이다.

제1 레벨 쉬프터 회로(230_1)는 복수개의 제1 레벨 쉬프터들(232_1~232_8)을 포함한다. 제1 레벨 쉬프터들(232_1~232_8) 각각의 구조와 작동은 서로 동일하므로, 도 9에서는 제1 레벨 쉬프터(232_1)의 구조와 작동이 대표적으로 설명된다.

제1 중간 계조 전압(VGMAO1=VGMA_VH255)을 전송하는 제1 계조 전압 전송 라인(301)과 접지 전압(VSSH)을 공급하는 접지(GND) 사이에 트랜지스터들(MP1_1, MP1_3, MN1_1)이 직렬로 접속되고, 제1 계조 전압 전송 라인(301)과 접지(GND) 사이에 트랜지스터들(MP1_2, MP1_4, MN1_2)이 직렬로 접속된다. 도 8c에 예시된 바와 같이, 제1 중간 계조 전압(VGMAO1)은 제1 작동 전압(VDDH)가 가장 가까운 전압(또는 제1 작동 전압(VDDH)의 레벨보다 낮고 제1 작동 전압(VDDH)과의 레벨 차이가 가장 작은 전압)일 수 있다.

제1 PMOS 트랜지스터(MP1_1)의 게이트와 제2 PMOS 트랜지스터(MP1_2)의 게이트 각각으로 로우 레벨을 갖는 바이어스 전압(LSP)이 공급되므로, 제1 및 제2 PMOS 트랜지스터 (MP1_1, MP1_2)는 턴-온된다. 제1 및 제2 PMOS 트랜지스터(MP1_1, MP1_2)는 게이트로 공급되는 바이어스 전압(LSP)에 의해 항상 턴-온 상태를 유지할 수 있다. 바이어스 전압(LSP)이 제1 PMOS 트랜지스터(MP1_1)의 게이트와 제2 PMOS 트랜지스터(MP1_2)의 게이트에 공급되어 제1 및 제2 PMOS 트랜지스터(MP1_1, MP1_2)가 턴-온됨에 따라, 제3 PMOS 트랜지스터(MP1_3)와 제4 PMOS 트랜지스터(MP1_4)에 흐르는 전류가 제한된다.

제3 PMOS 트랜지스터(MP1_3)의 게이트는 제2 노드(ND2)에 접속되고, 제3 PMOS 트랜지스터(MP1_3)의 제1 단자는 제1 노드(ND1)에 접속되며, 제3 PMOS 트랜지스터(MP1_3)의 제2 단자는 제1 PMOS 트랜지스터(MP1_1)에 접속된다. 제4 PMOS 트랜지스터(MP1_4)의 게이트는 제1 노드(ND1)에 접속되고, 제4 PMOS 트랜지스터(MP1_4)의 제1 단자는 제2 노드(ND2)에 접속되며, 제4 PMOS 트랜지스터(MP1_4)의 제2 단자는 제2 PMOS 트랜지스터(MP1_2)에 접속된다.

제2 래치 회로(220_1)에 포함된 제1 래치(222_1)의 출력 신호(이를 '제1 입력 데이터 '또는 '제1 비트'라고도 한다. 2LH1_1)는 제1 NMOS 트랜지스터(MN1_1)의 게이트로 입력되고, 제1 인버터(INV1)는 제1 래치(222_1)의 출력 신호(2LH1_1)를 반전시키고, 반전된 출력 신호(2LHB1_1)는 제2 NMOS 트랜지스터(MN1_2)의 게이트로 입력된다.

예를 들면, 제1 NMOS 트랜지스터(MN1_1)의 게이트로 입력되는 신호(2LH1_1)의 레벨이 하이이고 제2 NMOS 트랜지스터(MN1_2)의 게이트로 입력되는 신호(2LHB1_1)의 레벨이 로우일 때, 제1 NMOS 트랜지스터(MN_1)는 턴-온되고 제2 NMOS 트랜지스터 (MN1_2)는 오프된다.

제1 NMOS 트랜지스터(MN1_1)가 턴-온되면 제1 노드(ND1)의 전압(DB1_1)은 접지 전압(VSSH)으로 풀-다운되고, 제4 PMOS 트랜지스터(MP1_4)는 턴-온되므로 제2 노드(ND2)의 전압(D1_1)은 제1 작동 전압(VGMAO1=VGMA_VH255)의 레벨로 풀-업된다. 이에 따라, 제3 PMOS 트랜지스터(MP1_3)는 오프되므로, 제1 노드(ND1)의 전압(DB1_1)은 접지 전압(VSSH)을 유지한다.

반대로, 제1 NMOS 트랜지스터(MN1_1)의 게이트로 입력되는 신호(2LH1_1)의 레벨이 로우이고 제2 NMOS 트랜지스터(MN1_2)의 게이트로 입력되는 신호(2LHB1_1)의 레벨이 하이일 때, 제1 NMOS 트랜지스터(MN_1)는 오프되고 제2 NMOS 트랜지스터 (MN1_2)는 턴-온된다.

제2 NMOS 트랜지스터(MN1_2)가 턴-온되면 제2 노드(ND2)의 전압(D1_1)은 접지 전압(VSSH)으로 풀-다운되고, 제3 PMOS 트랜지스터(MP1_3)는 턴-온되므로 제1 노드 (ND1)의 전압(DB1_1)은 제1 작동 전압(VGMAO1=VGMA_VH255)의 레벨로 풀-업된다. 이에 따라, 제4 PMOS 트랜지스터(MP1_4)는 오프되므로, 제2 노드(ND2)의 전압(D1_1)은 접지 전압(VSSH)을 유지한다.

제1 노드(ND1)의 전압 레벨(DB1_1)과 제2 노드(ND2)의 전압 레벨(D1_1)은 상보적이다.

각 전압 레벨(DB1_1과 D1_1)의 출력 전압 스윙 범위는 제1 그룹의 계조 전압들(VGMA_VH0~VGMA_VH255) 중에서 가장 높은 계조 전압(VGMAO1=VGMA_VH255)과 접지 전압(VSSH) 사이이다.

제1 레벨 쉬프터들(232_1~232_8)은 상보적인 신호쌍(<D1_1, DB1_1> 내지 <D1_8, DB1_8>)을 제1 DAC(240_1)로 출력한다.

예를 들면, 제1 레벨 쉬프터(232_1~232_8)의 출력 신호(D1_1~D1_8)의 전압 스윙 범위는 각 래치(212_1~212_8, 222_1 내지 222_8)의 입출력 신호의 전압 스윙 범위보다 크다.

도 10은 도 2의 소스 드라이버 IC에 포함된 제2레벨 쉬프터의 회로도이다.

제2 레벨 쉬프터 회로(230_2)는 복수개의 제2 레벨 쉬프터들(234_1~234_8)을 포함한다. 제2 레벨 쉬프터들(234_1~234_8) 각각의 구조와 작동은 서로 동일하므로, 도 7에서는 제2 레벨 쉬프터 (234_1)의 구조와 작동이 대표적으로 설명된다.

예를 들면, 두 개의 레벨 쉬프터들(232_j, 234_j, 여기서, 1j≤8)을 설명할 때, 제1 레벨 쉬프터는 레벨 쉬프터(232_j)를 지칭할 수 있고 제2 레벨 쉬프터는 레벨 쉬프터(234_j)를 지칭할 수 있다.

제2 레벨 쉬프터들(234_1~234_8) 각각과 제1 레벨 쉬프터들(232_1~232_8) 각각은 서로 독립적으로 작동한다. 또한, 제1 레벨 쉬프터들(232_1~232_8) 각각은 서로 독립적으로 작동하고, 제2 레벨 쉬프터들(234_1~234_8) 각각은 서로 독립적으로 작동한다.

예를 들면, 제1 레벨 쉬프터들(232_1~232_8, 234_1~234_8) 중에서 어느 하나의 레벨 쉬프터의 출력 신호들은 나머지 레벨 쉬프터들 각각의 입력 신호들에 어떠한 영향도 미치지 않는다.

도 8c에 예시된 바와 같이, 제2 중간 계조 전압(VGMAO8=VGMA_VL0)을 전송하는 제2 계조 전압 전송 라인 (303)과 접지 전압(VSSH)을 공급하는 접지(GND) 사이에 트랜지스터들(MP2_1, MP2_3, 및 MN2_1)이 직렬로 접속되고, 제2 계조 전압 전송 라인(303)과 접지(GND) 사이에 트랜지스터들(MP2_2, MP2_4, 및 MN2_2)이 직렬로 접속된다. 제2 중간 계조 전압(VGMAO8)은 제2 작동 전압(HVDD=0.5VDDH)가 가장 가까운 전압(또는 제2 작동 전압(HVDD)의 레벨보다 낮고 제2 작동 전압(VHDD)과의 레벨 차이가 가장 작은 전압)일 수 있다.

제1 PMOS 트랜지스터(MP2_1)의 게이트와 제2 PMOS 트랜지스터(MP2_2)의 게이트 각각으로 로우 레벨을 갖는 바이어스 전압(LSP)이 공급되므로, 제1 및 제2 PMOS 트랜지스터(MP2_1, MP2_2)는 턴-온된다. 제1 및 제2 PMOS 트랜지스터 (MP2_1, MP2_2)는 게이트로 공급되는 바이어스 전압(LSP)에 의해 항상 턴-온 상태를 유지할 수 있다. 바이어스 전압(LSP)이 제1 PMOS 트랜지스터(MP2_1)의 게이트와 제2 PMOS 트랜지스터(MP2_2)의 게이트에 공급되어 제1 및 제2 PMOS 트랜지스터 (MP2_1, MP2_2)가 턴-온됨에 따라, 제3 PMOS 트랜지스터(MP2_3)와 제4 PMOS 트랜지스터(MP2_4)에 흐르는 전류가 제한된다.

제3 PMOS 트랜지스터(MP2_3)의 게이트는 제4 노드(ND4)에 접속되고, 제3 PMOS 트랜지스터(MP2_3)의 제1 단자는 제3 노드(ND3)에 접속되며, 제3 PMOS 트랜지스터(MP2_3)의 제2 단자는 제1 PMOS 트랜지스터(MP2_1)에 접속된다. 제4 PMOS 트랜지스터(MP2_4)의 게이트는 제3 노드(ND3)에 접속되고, 제4 PMOS 트랜지스터(MP2_4)의 제1 단자는 제4 노드(ND4)에 접속되며, 제4 PMOS 트랜지스터(MP2_4)의 제2 단자는 제2 PMOS 트랜지스터(MP2_2)에 접속된다.

제2 래치 회로(220_2)에 포함된 제1 래치(224_1)의 출력 신호(이를 '제2 입력 데이터' 또는 '제1비트'라고도 한다. 2LH2_1)는 제1 NMOS 트랜지스터(MN2_1)의 게이트로 입력되고, 제2 인버터(INV2)는 제1 래치(224_1)의 출력 신호(2LH2_1)를 반전시키고, 반전된 출력 신호(2LHB2_1)는 제2 NMOS 트랜지스터(MN2_2)의 게이트로 입력된다.

예를 들면, 제1 NMOS 트랜지스터(MN2_1)의 게이트로 입력되는 신호(2LH2_1)의 레벨이 하이이고 제2 NMOS 트랜지스터(MN2_2)의 게이트로 입력되는 신호(2LHB2_1)의 레벨이 로우일 때, 제1 NMOS 트랜지스터(MN2_1)는 턴-온되고 제2 NMOS 트랜지스터(MN2_2)는 오프된다.

제1 NMOS 트랜지스터(MN2_1)가 턴-온되면 제3 노드(ND3)의 전압(DB2_1)은 접지 전압(VSSH)으로 풀-다운되고, 제4 PMOS 트랜지스터(MP2_4)는 턴-온되므로 제4 노드(ND4)의 전압(D2_1)은 제2 작동 전압(VGMAO8)의 레벨로 풀-업된다. 이에 따라, 제3 PMOS 트랜지스터(MP2_3)는 오프되므로, 제3 노드(ND3)의 전압(DB2_1)은 접지 전압(VSSH)을 유지한다.

반대로, 제1 NMOS 트랜지스터(MN2_1)의 게이트로 입력되는 신호(2LH2_1)의 레벨이 로우이고 제2 NMOS 트랜지스터(MN2_2)의 게이트로 입력되는 신호(2LHB2_1)의 레벨이 하이일 때, 제1 NMOS 트랜지스터(MN2_1)는 오프되고 제2 NMOS 트랜지스터 (MN2_2)는 턴-온된다.

제2 NMOS 트랜지스터(MN2_2)가 턴-온되면 제4 노드(ND4)의 전압(D2_1)은 접지 전압(VSSH)으로 풀-다운되고, 제3 PMOS 트랜지스터(MP2_3)는 턴-온되므로 제3 노드(ND3)의 전압(DB2_1)은 제2 작동 전압(VGMAO8)의 레벨로 풀-업된다. 이에 따라, 제4 PMOS 트랜지스터(MP2_4)는 오프되므로, 제4 노드(ND4)의 전압(D2_1)은 접지 전압(VSSH)을 유지한다.

제3노드(ND3)의 전압 레벨(DB2_1)과 제4노드(ND4)의 전압 레벨(D2_1)은 상보적이다.

각 전압 레벨(DB2_1과 D2_1)의 출력 전압 스윙 범위는 제2 그룹의 계조 전압들(VGMA_VL0~VGMA_VL255) 중에서 가장 높은 계조 전압(VGMAO8=VGMA_VL0)과 접지 전압(VSSH) 사이이다.

도 10을 참조하여 설명한 바와 같이, 제2 레벨 쉬프터들(234_1~234_8)은 상보적인 신호쌍(<D2_1, DB2_1> 내지 <D2_8, DB2_8>)을 제2 DAC(240_2)로 출력한다.

예를 들면, 제2 레벨 쉬프터들(234_1~234_8)의 출력 신호(D2_1~D2_8)의 전압 스윙 범위는 각 래치(212_1~212_8, 222_1 내지 222_8)의 입출력 신호의 전압 스윙 범위보다 크고 제1 레벨 쉬프터(232_1~232_8)의 출력 신호(D1_1~D1_8)의 전압 스윙 범위보다 작다.

도 2에 도시된 바와 같이, 제1 레벨 쉬프터들(232_1~232_8)은 제2 레벨 쉬프터들(234_1~234_8)과 독립적으로 작동한다.

도 2를 다시 참조하면, 제1 DAC(240_1)은, 제1 레벨 쉬프터들(232_1~232_8)로부터 출력된 상보적인 신호쌍(<D1_1, DB1_1> 내지 <D1_8, DB1_8>)에 응답하여, 제1 그룹의 계조 전압들(VGMA_VH0~VGMA_VH255) 중에서 어느 하나를 제1 출력 신호(DAC1O)로서 출력한다.

예를 들면, 제1 레벨 쉬프터 회로(230_1)로부터 출력된 8-비트 병렬 데이터 (D1_1~D1_8)가 00000000일 때 제1 DAC(240_1)은 제1계조 전압(VGMA_VH0)을 제1출력 신호(DAC1O)로서 출력하고, 제1 레벨 쉬프터 회로(230_1)로부터 출력된 8-비트 병렬 데이터(D1_1~D1_8)가 00000001일 때 제1 DAC(240_1)은 제2 계조 전압(VGMA_VH1)을 제1 출력 신호(DAC1O)로서 출력하고, 제1 레벨 쉬프터 회로(230_1)로부터 출력된 8-비트 병렬 데이터(D1_1~D1_8)가 11111110일 때 제1 DAC(240_1)은 제255계조 전압(VGMA_VH254)을 제1 출력 신호(DAC1O)로서 출력하고, 제1 레벨 쉬프터 회로(230_1)로부터 출력된 8-비트 병렬 데이터(D1_1~D1_8)가 11111111일 때 제1 DAC(240_1)은 제256계조 전압(VGMA_VH255)을 제1 출력 신호(DAC1O)로서 출력한다.

제1 출력 버퍼(250_1)는 제1 DAC(240_1)의 제1 출력 신호(DAC1O)를 버퍼링하여 버퍼된 제1 출력 신호(OUT1)를 제1 데이터 라인들(DL1) 중에서 적어도 하나의 데이터 라인으로 출력한다.

도 2를 참조하면, 제2 DAC(240_2)은, 제2 레벨 쉬프터들(232_1~232_8)로부터 출력된 상보적인 신호쌍(<D2_1, DB2_1> 내지 <D2_8, DB2_8>)에 응답하여, 제2 그룹의 계조 전압들(VGMA_VL0~VGMA_VL255) 중에서 어느 하나를 제2 출력 신호(DAC2O)로서 출력한다.

예를 들면, 제2 레벨 쉬프터 회로(230_2)로부터 출력된 8-비트 병렬 데이터 (D2_1~D2_8)가 00000000일 때 제2 DAC(240_2)은 제1 계조 전압(VGMA_VL0)을 제2 출력 신호(DAC2O)로서 출력하고, 제2 레벨 쉬프터 회로(230_2)로부터 출력된 8-비트 병렬 데이터(D2_1~D2_8)가 00000001일 때 제2 DAC(240_2)은 제2 계조 전압(VGMA_VL1)을 제2 출력 신호(DAC2O)로서 출력하고, 제2 레벨 쉬프터 회로(230_2)로부터 출력된 8-비트 병렬 데이터(D2_1~D2_8)가 11111110일 때 제2 DAC(240_2)은 제255계조 전압(VGMA_VL254)을 제2출력 신호(DAC2O)로서 출력하고, 제2레벨 쉬프터 회로(230_2)로부터 출력된 8-비트 병렬 데이터(D2_1~D2_8)가 11111111일 때 제2 DAC(240_2)은 제256계조 전압 (VGMA_VL255)을 제2 출력 신호(DAC2O)로서 출력한다.

제2 출력 버퍼(250_2)는 제2 DAC(240_2)의 제2 출력 신호(DAC2O)를 버퍼링하여 버퍼된 제2 출력 신호(OUT2)를 제1 데이터 라인들(DL1) 중에서 다른 하나의 데이터 라인으로 출력한다.

상술한 실시예에 따를 때, 제1 DAC(240_1) 또는 제2 DAC(240_2)은, 제1 그룹의 데이터 값들이 타겟 데이터 값들과 동일한 경우, 제1 그룹의 데이터 값들을 제2 그룹의 데이터 값들로 변경하더라도 제2 그룹의 데이터 값들에 대응되는 계조전압 대신에 제1 그룹의 데이터 값들에 대응되는 계조전압을 출력한다. 이때, 제1 DAC(240_1) 또는 제2 DAC(240_2)은 계조 전압(VGMA_VH0 또는 VGMA_VL0)이 계조 전압(VGMA_VH255 또는 VGMA_VL255)의 출력을 위한 내부 패스(Path)로 입력되도록 제작되고, 계조 전압(VGMA_VH255 또는 VGMA_VL255)이 계조 전압(VGMA_VH0 또는 VGMA_VL0)의 출력을 위한 내부 패스(Path)로 입력되도록 제작되어 있기 때문에, 데이터 값들이 반전되더라도 원래 데이터 값에 해당하는 계조전압을 출력하되 디스플레이 데이터가 토글링함에 따라 상태천이가 요구되는 트랜지스터의 개수가 감소될 수 있게 된다.

제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터에 대응되는 계조전압 대신에 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터에 대응되는 계조전압을 출력하게 되므로,

이를 통해 제1 DAC(240_1) 또는 제2 DAC(240_2)에서 트랜지스터들의 상태천이에 따라 발생되는 피크전류가 감소되어 제1 DAC(240_1) 또는 제2 DAC(240_2)에서의 로드 밸런싱이 적절하게 조절된다.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

1000: 디스플레이 장치 1100: 디스플레이 패널
1200: 소스 드라이버 IC 블록 1300: 게이트 드라이버 IC 블록
1400: 타이밍 컨트롤러 100, 100_1: 소스 드라이버 IC
202: 제어 로직 회로 203: 수신회로
205_1: 제1 데이터 처리 회로 205_2: 제2 데이터 처리 회로
300: 계조 전압 생성 회로 210_1: 제1 래치 회로
210_2: 제3래치 회로 220_1: 제2 래치 회로
220_2: 제4래치 회로 230_1: 제1 레벨 쉬프터 회로
230_2: 제2 레벨 쉬프터 회로 240_1: 제1 DAC
240_2: 제2 DAC 250_1: 제1 출력 버퍼
250_2: 제2 출력 버퍼 400: 전송 제어 회로
400A: 반전 회로 400B: 판단 회로
402: 레지스터 404: 선택 신호 생성 회로
406: 디멀티플렉서 410: 제1 타켓 데이터 값 검출 회로
420: 제2 타켓 데이터 값 검출 회로
430: 논리 게이트 회로 440: 선택 회로

Claims

제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터를 수신하는 수신 회로;
상기 제1 그룹의 데이터 값들과 타켓 데이터 값들의 비교결과에 따라 상기 제1 디스플레이 데이터를 출력하거나 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 출력하는 전송 제어 회로; 및
상기 전송 제어 회로로부터 출력되는 상기 제1 디스플레이 데이터 또는 상기 제2 디스플레이 데이터를 처리하는 데이터 처리 회로를 포함하고,
상기 전송 제어 회로는,
상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않으면 상기 제1 디스플레이 데이터를 상기 데이터 처리 회로로 바이패스하고, 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하면 상기 제1 그룹의 데이터 값들 각각을 상기 제1 그룹의 데이터 값들과 각각 상보적인 값을 갖는 상기 제2 그룹의 데이터 값들로 변환하고, 상기 제2 그룹의 데이터 값들을 포함하는 상기 제2 디스플레이 데이터를 상기 데이터 처리 회로로 출력하는 반전 회로를 포함하는 소스 드라이버 IC.
제1항에 있어서,
상기 타켓 데이터 값들 각각은 서로 동일한 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 타켓 데이터 값들 중 단 하나의 데이터 값만이 데이터 1과 데이터 0 중에서 어느 하나이고,
상기 타켓 데이터 값들 중 나머지 모든 데이터 값들 각각은 상기 데이터 1과 상기 데이터 0 중에서 다른 하나인 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 반전회로는,
상기 제1 그룹의 데이터 값들 각각이 데이터 0일 때 하이 레벨의 제1 출력 신호를 출력하는 제1 NOR 게이트 회로;
상기 제1 그룹의 데이터 값들 각각이 데이터 1일 때 하이 레벨의 제2 출력 신호를 출력하는 AND 게이트 회로;
상기 제1 및 제2 출력신호의 레벨이 동일하면 하이 레벨의 제3 출력신호를 출력하고, 상기 제1 및 제2 출력신호의 레벨이 동일하지 않으면 로우 레벨의 제3 출력 신호를 출력하는 제2 NOR 게이트 회로; 및
하이 레벨의 제1 출력 신호, 로우 레벨의 제2 출력 신호, 및 로우 레벨의 제3 출력 신호에 응답하여 상기 제2 그룹의 데이터 값들 각각이 데이터 1인 상기 제2 디스플레이 데이터를 출력하고, 로우 레벨의 제1 출력 신호, 하이 레벨의 제2 출력 신호, 및 로우 레벨의 제3 출력 신호에 응답하여 상기 제2 그룹의 데이터 값들 각각이 데이터 0인 상기 제2 디스플레이 데이터를 출력하며, 로우 레벨의 제1 출력 신호, 로우 레벨의 제2 출력 신호, 및 하이 레벨의 제3 출력 신호에 응답하여 상기 제1 디스플레이 데이터를 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 전송 제어 회로는,
상기 제1 디스플레이 데이터가 반전대상 데이터 타입인지를 판단하는 판단 회로를 더 포함하고,
상기 판단회로는 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이 아니면 상기 제1 디스플레이 데이터를 상기 데이터 처리 회로로 바이패스하고, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이면 상기 제1 디스플레이 데이터를 상기 반전 회로로 출력하는 것을 특징으로 하는 소스 드라이버 IC.
제5항에 있어서,
상기 판단 회로는,
상기 반전대상 데이터 타입이 홀수 번째 데이터인지 또는 짝수 번째 데이터인지를 지시하는 정보가 저장되는 레지스터;
상기 제1 디스플레이 데이터가 상기 레지스터에 저장된 정보에 대응되는 데이터인 경우 로우 레벨의 선택 신호를 생성하고, 상기 제1 디스플레이 데이터가 상기 레지스터에 저장된 정보에 대응되는 데이터가 아닌 경우 하이 레벨의 선택 신호를 생성하는 선택 신호 생성 회로; 및
상기 선택 신호가 하이 레벨일 때 상기 제1 디스플레이 데이터를 상기 데이터 처리 회로로 바이패스 시키고, 상기 선택 신호가 로우 레벨일 때 상기 제1 디스플레이 데이터를 상기 반전 회로로 출력하는 디멀티플렉서를 포함하는 것을 특징으로 하는 소스 드라이버 IC.
제5항에 있어서,
상기 데이터 처리 회로는 홀수 번째 데이터를 처리하는 제1 데이터 처리 회로 및 짝수 번째 데이터를 처리하는 제2 데이터 처리 회로를 포함하고,
상기 반전대상 데이터 타입이 홀수 번째 데이터와 짝수 번째 데이터 중에서 상기 짝수 번째 데이터일 때,
상기 판단 회로는,
상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이 아니면 상기 제1 데이터 처리 회로를 인에이블시키고 상기 제2 데이터 처리 회로를 디스에이블시키고, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이면 상기 제1 데이터 처리 회로를 디스에이블시키고 상기 제2 데이터 처리 회로를 인에이블시키는 것을 특징으로 하는 소스 드라이버 IC.
제7항에 있어서,
상기 반전대상 데이터 타입이 홀수 번째 데이터와 짝수 번째 데이터 중에서 상기 홀수 번째 데이터일 때,
상기 판단 회로는,
상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이 아니면 상기 제1 데이터 처리 회로를 디스에이블시키고 상기 제2 데이터 처리 회로를 인에이블시키고, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이면 상기 제1 데이터 처리 회로를 인에이블시키고 상기 제2 데이터 처리 회로를 디스에이블시키는 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 데이터 처리 회로는, 상기 제1 및 제2 디스플레이 데이터에 대해, 계조 전압들 중에서 상기 제1 그룹의 데이터 값들에 해당하는 제1 계조 전압을 상기 제2 그룹의 데이터 값들에 해당하는 제2 계조 전압의 출력을 위한 내부 패스(Path)를 이용하여 출력하는 디지털-아날로그 변환기를 포함하는 소스 드라이버 IC.
제1 그룹의 데이터 값들을 포함하는 제1 디스플레이 데이터를 수신하는 단계;
상기 제1 그룹의 데이터 값들이 타켓 데이터 값들과 동일한지를 판단하는 단계;
상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않을 때, 상기 제1 디스플레이 데이터를 바이패스하는 단계; 및
상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일할 때, 상기 제1 그룹의 데이터 값들 대신에 제2 그룹의 데이터 값들을 포함하는 제2 디스플레이 데이터를 출력하는 단계를 포함하고,
상기 제2 그룹의 데이터 값들 각각은 상기 제1 그룹의 데이터 값들 각각과 상보적인 소스 드라이버 IC의 작동 방법.
제10항에 있어서,
상기 타켓 데이터 값들 각각은 서로 동일한 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.
제10항에 있어서,
상기 타켓 데이터 값들 중 단 하나의 데이터 값만이 데이터 1과 데이터 0 중에서 어느 하나이고,
상기 타켓 데이터 값들 중 나머지 모든 데이터 값들 각각은 상기 데이터 1과 상기 데이터 0 중에서 다른 하나인 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.
제10항에 있어서,
상기 제1 디스플레이 데이터가 반전대상 데이터 타입인지를 판단하는 단계를 더 포함하고,
상기 바이패스하는 단계에서, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이가 아니거나, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이지만 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하지 않으면 상기 제1 디스플레이 데이터를 바이패스하는 것을 특징으로 하는 포함하는 소스 드라이버 IC의 작동 방법.
제13항에 있어서,
상기 제2 디스플레이 데이터를 출력하는 단계에서, 상기 제1 디스플레이 데이터가 상기 반전대상 데이터 타입이고 상기 제1 그룹의 데이터 값들 각각이 상기 타켓 데이터 값들 각각과 동일하면 상기 제2 디스플레이 데이터를 출력하는 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.
제13항에 있어서,
상기 반전대상 데이터 타입은 홀수 번째 데이터와 짝수 번째 데이터 중에서 어느 하나이고,
상기 타켓 데이터 값들 각각은 서로 동일한 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.
제13항에 있어서,
상기 반전대상 데이터 타입은 홀수 번째 데이터와 짝수 번째 데이터 중에서 어느 하나이고,
상기 타켓 데이터 값들 중 단 하나의 데이터 값만이 데이터 1과 데이터 0 중에서 어느 하나이고, 상기 타켓 데이터 값들 중 나머지 모든 데이터 값들 각각은 상기 데이터 1과 상기 데이터 0 중에서 다른 하나인 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.
제10항에 있어서,
상기 제1 및 제2 디스플레이 데이터에 대해, 계조 전압들 중에서 상기 제1 그룹의 데이터 값들에 해당하는 제1 계조 전압을 상기 제2 그룹의 데이터 값들에 해당하는 제2 계조 전압의 출력을 위한 내부 패스(Path)를 이용하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC의 작동 방법.