KR20240024606A

KR20240024606A - Semiconductor laser comprising wet oxidized high resistance region and manufacturing method therefor

Info

Publication number: KR20240024606A
Application number: KR1020220102799A
Authority: KR
Inventors: 손정권; 김용; 임성현
Original assignee: 주식회사 옵토웰
Priority date: 2022-08-17
Filing date: 2022-08-17
Publication date: 2024-02-26

Abstract

본 발명은 습식 산화된 고저항 영역을 포함하는 반도체 레이저에 관한 것으로서, 양자우물 구조를 포함하는 활성층과, 활성층의 하부에 배치된 제1 반도체층과, 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층과, 제2 반도체층 상부에 형성된 절연층과, 제2 반도체층의 일부와 접촉되며, 절연층 상부를 덮는 금속 전극층을 포함하며, p클래드층은 상면에 절연층과 금속 전극층이 삽입 형성되도록 한 쌍의 트렌치가 형성되고, 한 쌍의 트렌치 내부에 습식 산화 영역에 의한 고저항 영역이 각각 형성된 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저를 제공한다.The present invention relates to a semiconductor laser including a wet oxidized high-resistance region, an active layer including a quantum well structure, a first semiconductor layer disposed below the active layer, and a p-clad layer disposed on top of the active layer. It includes a second semiconductor layer, an insulating layer formed on the second semiconductor layer, and a metal electrode layer that is in contact with a part of the second semiconductor layer and covers the upper part of the insulating layer, and the p-clad layer has an insulating layer and a metal electrode layer on the upper surface. A semiconductor laser including a wet oxidized high-resistance region is provided in which a pair of trenches is formed for this insertion, and a high-resistance region is formed by the wet oxidation region inside the pair of trenches.

Description

습식 산화된 고저항 영역을 포함하는 반도체 레이저 및 그 제조 방법 {SEMICONDUCTOR LASER COMPRISING WET OXIDIZED HIGH RESISTANCE REGION AND MANUFACTURING METHOD THEREFOR}Semiconductor laser including wet oxidized high resistance region and manufacturing method thereof {SEMICONDUCTOR LASER COMPRISING WET OXIDIZED HIGH RESISTANCE REGION AND MANUFACTURING METHOD THEREFOR}

본 발명은 반도체 레이저에 관한 것으로, 더욱 상세하게는 습식 산화된 고저항 영역을 포함하는 반도체 레이저 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor laser, and more particularly, to a semiconductor laser including a wet oxidized high-resistance region and a method of manufacturing the same.

도 8은 종래의 반도체 레이저를 개략적으로 나타낸 것이다.Figure 8 schematically shows a conventional semiconductor laser.

종래의 반도체 레이저는 활성층을 포함한 반도체층들(1)이 적층되어 있다. 반도체 레이저는 레이저 빔이 방출되는 전면과 레이저 빔을 반사시키는 후면을 포함한다. In a conventional semiconductor laser, semiconductor layers 1 including an active layer are stacked. A semiconductor laser includes a front side that emits a laser beam and a back side that reflects the laser beam.

상기 전면 및 후면에는 광자를 증폭시키기 위한 반사층이 형성되어 있다. 상기 반도체층들은 메사(mesa) 구조의 상부 클래드층(2)을 포함하고 있다. 상부 클래드층(2)의 메사 구조 상면에 콘택트층(3)이 형성되어 있다. 절연층(4)은 상부 클래드층(2) 및 콘택트층(3)을 덮고 있다. 그리고 콘택트층(3) 및 절연층(4)을 덮는 금속 전극(5)이 형성되어 있다. 금속 전극(5)은 콘택트층(3)과 전기적으로 연결되어 이를 통해 반도체 레이저 내부로 전류를 인가할 수 있다. 금속 전극(5)에 전류를 인가하면 전류는 콘택트층(3)을 통해 활성층을 향해 흐르게 된다. 상기 활성층에서는 광자가 생성되며, 생성된 광자들이 두 개의 반사면 사이를 왕복하며 증폭되어 레이저 발진이 이루어진다.Reflective layers are formed on the front and back sides to amplify photons. The semiconductor layers include an upper clad layer 2 with a mesa structure. A contact layer (3) is formed on the upper surface of the mesa structure of the upper clad layer (2). The insulating layer 4 covers the upper clad layer 2 and the contact layer 3. And a metal electrode 5 covering the contact layer 3 and the insulating layer 4 is formed. The metal electrode 5 is electrically connected to the contact layer 3, through which current can be applied into the semiconductor laser. When a current is applied to the metal electrode 5, the current flows toward the active layer through the contact layer 3. Photons are generated in the active layer, and the generated photons travel back and forth between the two reflective surfaces and are amplified to produce laser oscillation.

이때 대부분의 전류가 콘택트층(3)에 대응하는 상기 활성층의 중앙 부분(도 8에 타원으로 도시)으로 인가되어 광자 생성에 이용된다. 그런데 인가된 전류 중 일부는 활성층의 중앙 부분이 아닌 다른 방향으로 퍼지는 현상이 발생되었다(도 8의 화살표 참조). 이에 따라 캐리어가 원하는 영역이 아닌 주변으로 새어 나가는 캐리어 리키지(Carrier Leakage) 현상이 발생하였고, 원하지 않는 영역에서 캐리어가 생성 및 결합되는 문제가 발생하였다. 캐리어 리키지에 의해 생성된 광자는 레이저 빔의 컨트롤이 어려워 실질적인 레이저 발진에 기여하지 않는다. 따라서 종래의 반도체 레이저는 레이저 빔의 발산각이 설계와 달리 확산되거나 레이저 빔의 출력이 약해지는 등의 레이저 빔의 품질이 저하되는 문제가 있었다. 또한, 종래의 반도체 레이저는 전류 손실로 인해 임계 전류값(threshold current) 및 동작 전류값이 상승하는 문제도 발생하였다.At this time, most of the current is applied to the central part of the active layer (shown as an oval in FIG. 8) corresponding to the contact layer 3 and used to generate photons. However, some of the applied current spread in directions other than the central part of the active layer (see arrow in FIG. 8). As a result, a carrier leakage phenomenon occurred, in which carriers leak to the surrounding area rather than a desired area, and a problem occurred in which carriers were created and combined in unwanted areas. Photons generated by carrier leakage do not contribute to actual laser oscillation because it is difficult to control the laser beam. Therefore, the conventional semiconductor laser had a problem of deteriorating the quality of the laser beam, such as the divergence angle of the laser beam being spread differently than designed or the output of the laser beam being weakened. In addition, the conventional semiconductor laser has a problem in which the threshold current and operating current increase due to current loss.

한편, 종래 기술의 반도체 레이저는 방열에 취약한 문제도 가지고 있다. 종래의 반도체 레이저에서 상부 클래드층(2) 및 절연층(4)은 열전도율이 낮아 반도체 레이저의 내부에서 발생된 열을 외부로 방출시키기 어려웠다. 반도체 레이저 내부의 열이 신속하게 방출되지 않으면, 레이저 빔의 출력이나 전류 특성이 저하되어 반도체 레이저가 고출력으로 동작할 수 없는 문제가 발생한다.Meanwhile, the semiconductor laser of the prior art also has the problem of being vulnerable to heat dissipation. In a conventional semiconductor laser, the upper clad layer 2 and the insulating layer 4 have low thermal conductivity, making it difficult to dissipate heat generated inside the semiconductor laser to the outside. If the heat inside the semiconductor laser is not quickly dissipated, the output or current characteristics of the laser beam deteriorate, resulting in the semiconductor laser not being able to operate at high output.

특히, 반도체 레이저의 고출력 동작 시, 상기 전면 및 상기 후면에서 캐리어의 비발광 재결합에 의해 레이저 빔이 흡수되고, 흡수된 레이저 빔이 열로 변화하여 전면 및 후면의 온도를 급격히 상승시키는 문제가 있었다. 이와 같이 반도체 레이저의 전면 및 후면의 온도가 급 상승하게 되면, 전면 및 후면의 반사층에 치명적인 손상(COD; Catastrophic Optical Damage)이 발생될 수 있다.In particular, when a semiconductor laser operates at high power, there is a problem in that the laser beam is absorbed by non-luminous recombination of carriers at the front and rear surfaces, and the absorbed laser beam changes into heat, rapidly increasing the temperature of the front and rear surfaces. If the temperature of the front and back of the semiconductor laser suddenly rises like this, catastrophic damage (COD; Catastrophic Optical Damage) may occur in the reflective layers on the front and back.

본 발명이 이루고자 하는 기술적 과제는 레이저 빔의 품질을 개선하기 위하여 습식 산화된 고저항 영역을 포함하는 반도체 레이저 및 그 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor laser including a wet oxidized high-resistance region to improve the quality of the laser beam and a method of manufacturing the same.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the present invention is not limited to the technical problem mentioned above, and other technical problems not mentioned can be clearly understood by those skilled in the art from the description below. There will be.

상기 기술적 과제를 달성하기 위하여, 투사면 및 반사면을 포함하는 반도체 레이저에 있어서, 양자우물 구조를 포함하는 활성층과, 활성층의 하부에 배치된 제1 반도체층과, 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층과, 제2 반도체층 상부에 형성된 절연층과, 제2 반도체층의 일부와 접촉되며, 절연층 상부를 덮는 금속 전극층을 포함하며, p클래드층은 상면에 절연층과 금속 전극층이 삽입 형성되도록 한 쌍의 트렌치가 형성되고, 한 쌍의 트렌치 내부에 습식 산화 영역에 의한 고저항 영역이 각각 형성된 것인 습식 산화된 고저항 영역을 포함한다.In order to achieve the above technical problem, in the semiconductor laser including a projection surface and a reflection surface, an active layer including a quantum well structure, a first semiconductor layer disposed below the active layer, and a p-clad layer disposed on top of the active layer. It includes a second semiconductor layer including a layer, an insulating layer formed on the second semiconductor layer, and a metal electrode layer that is in contact with a part of the second semiconductor layer and covers the top of the insulating layer, and the p-clad layer is an insulating layer on the upper surface. A pair of trenches is formed to insert and form a metal electrode layer, and a wet oxidized high-resistance region is formed in which a high-resistance region is formed by a wet oxidation region inside the pair of trenches.

p클래드층은 한 쌍의 트렌치 사이에 형성되는 메사 구조를 더 포함하며, 고저항 영역은 메사 구조의 양측 단부에 형성될 수 있다.The p-clad layer further includes a mesa structure formed between a pair of trenches, and high-resistance regions may be formed at both ends of the mesa structure.

메사 구조의 상부에 배치되는 컨택층을 더 포함하며, 컨택층이 고저항 영역의 일부를 덮고 있을 수 있다.It further includes a contact layer disposed on top of the mesa structure, and the contact layer may cover a portion of the high-resistance region.

절연층은 메사 구조 위의 컨택층을 노출시키기 위한 개구를 포함할 수 있다.The insulating layer may include an opening to expose the contact layer over the mesa structure.

메사 구조는 중앙 부분에서의 폭이 투사면 또는 반사면에서의 폭보다 클 수 있다.The mesa structure may have a width at the central portion greater than the width at the projection or reflection surfaces.

한 쌍의 트렌치는 서로 간격을 가지고 배치되며, 간격은 투사면 또는 반사면에서 가장 작은 것일 수 있다.A pair of trenches are placed with a gap between them, and the gap may be the smallest on the projection or reflection surface.

고저항 영역은 제1 고저항 영역 및 제2 고저항 영역을 포함하고, 제1 고저항 영역은 한 쌍의 트렌치 내부에 습식 산화 영역에 의한 고저항 영역이고, 제2 고저항 영역은 투사면 및 반사면에 인접한 p클래드층에 형성되는 이온 주입에 의해 형성되는 고저항 영역일 수 있다.The high-resistance region includes a first high-resistance region and a second high-resistance region, the first high-resistance region is a high-resistance region caused by a wet oxidation region inside a pair of trenches, and the second high-resistance region is a projection surface and It may be a high-resistance region formed by ion implantation in the p-clad layer adjacent to the reflective surface.

트렌치 내부에 제1 고저항 영역과 제2 고저항 영역이 함께 형성될 수 있다.A first high-resistance region and a second high-resistance region may be formed together inside the trench.

또한, 상기 기술적 과제를 달성하기 위하여, 투사면 및 반사면을 포함하는 반도체 레이저의 제조 방법에 있어서, 기판 위에 n클래드층, n웨이브가이드층, 활성층, p웨이브가이드층, p클래드층 및 컨택층을 순차적으로 형성하는 단계; 컨택층 위에 마스크를 배치하고 p클래드층 및 컨택층을 패터닝하여 p클래드층에 한 쌍의 트렌치 및 메사 구조를 형성하는 단계; 마스크가 배치된 상태에서 한 쌍의 트렌치 부분의 p클래드층을 습식 산화하여 p클래드층에 고저항 영역을 형성하는 단계; 마스크를 제거하는 단계; p클래드층 및 컨택층을 덮는 절연층을 형성하는 단계; 절연층에 개구를 형성하여 메사 구조 위의 컨택층을 노출시키는 단계; 및 절연층 및 컨택층을 덮는 금속 전극층을 형성하는 단계를 포함하는 습식 산화된 고저항 영역을 포함하는 반도체 레이저의 제조 방법을 제공한다.In addition, in order to achieve the above technical problem, in a method of manufacturing a semiconductor laser including a projection surface and a reflection surface, an n clad layer, an n wave guide layer, an active layer, a p wave guide layer, a p clad layer, and a contact layer are formed on a substrate. sequentially forming; placing a mask on the contact layer and patterning the p-clad layer and the contact layer to form a pair of trench and mesa structures in the p-clad layer; Forming a high-resistance region in the p-clad layer by wet oxidizing the p-clad layer in a pair of trench portions with the mask disposed; removing the mask; forming an insulating layer covering the p-clad layer and the contact layer; forming an opening in the insulating layer to expose the contact layer over the mesa structure; and forming a metal electrode layer covering the insulating layer and the contact layer.

절연층을 형성하는 단계에서, 절연층은 한 쌍의 트렌치에 삽입 형성되고, 금속 전극층을 형성하는 단계에서, 금속 전극층은 한 쌍의 트렌치에 삽입 형성될 수 있다.In the step of forming an insulating layer, the insulating layer may be inserted into a pair of trenches, and in the step of forming a metal electrode layer, the metal electrode layer may be inserted into a pair of trenches.

고저항 영역은 제1 고저항 영역 및 제2 고저항 영역을 포함하고, 제1 고저항 영역은 고저항 영역을 형성하는 단계에서 형성된 고저항 영역이고, 제2 고저항 영역은 투사면 및 반사면에 인접한 p클래드층에 형성되는 이온 주입에 의해 형성되는 고저항 영역이며, 한 쌍의 트렌치 및 메사 구조를 형성하는 단계 이전에 p클래드층에 이온 주입 공정에 의한 제2 고저항 영역을 형성하는 단계를 더 포함할 수 있다.The high-resistance area includes a first high-resistance area and a second high-resistance area, the first high-resistance area is a high-resistance area formed in the step of forming the high-resistance area, and the second high-resistance area is a projection surface and a reflection surface. It is a high-resistance region formed by ion implantation in the p-clad layer adjacent to the p-clad layer, and is a step of forming a second high-resistance region by an ion implantation process in the p-clad layer before forming a pair of trench and mesa structures. It may further include.

제2 고저항 영역을 형성하는 단계에서, 제2 고저항 영역은 메사 구조의 양측에 더 형성될 수 있으며, 트렌치 내부에 제1 고저항 영역과 제2 고저항 영역이 함께 형성될 수 있다.In the step of forming the second high-resistance region, the second high-resistance region may be further formed on both sides of the mesa structure, and the first high-resistance region and the second high-resistance region may be formed together inside the trench.

본 발명의 실시예에 따르면, 전류의 흐름을 집중시키고 캐리어 리키지를 억제함으로써 발광 효율 상승, 레이저 빔의 품질 상승, 임계 전류값 및 동작 전류값을 저감시킬 수 있는 효과가 있다.According to an embodiment of the present invention, by concentrating the flow of current and suppressing carrier leakage, there is an effect of increasing luminous efficiency, increasing the quality of the laser beam, and reducing the critical current value and operating current value.

또한, 본 발명의 실시예에 따르면, 고저항 영역의 배치를 통해 반도체 레이저 내부에서 발생하는 열을 효율적으로 배출할 수 있고, 이에 따라 열에 의한 코팅층의 손상이나 박리 발생을 예방하는 효과가 있다.In addition, according to an embodiment of the present invention, heat generated inside the semiconductor laser can be efficiently discharged through the arrangement of the high-resistance region, thereby preventing damage or peeling of the coating layer due to heat.

또한, 본 발명의 실시예에 따르면, 습식 산화된 고저항 영역을 레이저의 투사면으로부터 이격시킴으로써 반도체 레이저의 구조적 안정성을 확보하는 효과가 있다.In addition, according to an embodiment of the present invention, the structural stability of the semiconductor laser is secured by separating the wet oxidized high-resistance region from the projection surface of the laser.

본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 설명 또는 청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.The effects of the present invention are not limited to the effects described above, and should be understood to include all effects that can be inferred from the configuration of the invention described in the description or claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 레이저를 도시한 도면이다.
도 2는 도 1에 도시한 반도체 레이저의 평면도이다.
도 3은 도 1에 도시한 반도체 레이저의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 레이저의 변형예를 나타낸 도면이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 레이저의 제조 방법을 개략적으로 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 레이저를 도시한 도면이다.
도 7은 도 6에 도시한 반도체 레이저의 평면도이다.
도 8은 종래의 반도체 레이저를 도시한 도면이다.1 is a diagram illustrating a semiconductor laser according to an embodiment of the present invention.
FIG. 2 is a plan view of the semiconductor laser shown in FIG. 1.
FIG. 3 is a plan view of the semiconductor laser shown in FIG. 1.
Figure 4 is a diagram showing a modified example of a semiconductor laser according to an embodiment of the present invention.
5A to 5D are diagrams schematically showing a method of manufacturing a semiconductor laser according to an embodiment of the present invention.
Figure 6 is a diagram showing a semiconductor laser according to another embodiment of the present invention.
FIG. 7 is a plan view of the semiconductor laser shown in FIG. 6.
Figure 8 is a diagram showing a conventional semiconductor laser.

이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, the present invention will be described with reference to the attached drawings. However, the present invention may be implemented in various different forms and, therefore, is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts that are not related to the description are omitted, and similar parts are given similar reference numerals throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.Throughout the specification, when a part is said to be "connected (connected, contacted, combined)" with another part, this means not only "directly connected" but also "indirectly connected" with another member in between. "Includes cases where it is. Additionally, when a part is said to “include” a certain component, this does not mean that other components are excluded, but that other components can be added, unless specifically stated to the contrary.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as “comprise” or “have” are intended to indicate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that this does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof.

이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 레이저(100)의 구성을 도시한 도면이다.Figure 1 is a diagram showing the configuration of a semiconductor laser 100 according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 반도체 레이저(100)는 복수의 반도체층을 포함한다. 반도체 레이저(100)는 기판(10), n형 반도체층(20), 활성층(30), p형 반도체층(40)을 포함한다.As shown in FIG. 1, the semiconductor laser 100 includes a plurality of semiconductor layers. The semiconductor laser 100 includes a substrate 10, an n-type semiconductor layer 20, an active layer 30, and a p-type semiconductor layer 40.

기판(10)은 n형 도펀트로 도핑된 반도체 기판일 수 있다. 기판(10)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The substrate 10 may be a semiconductor substrate doped with an n-type dopant. The substrate 10 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

제1 반도체층(20)은 기판(10) 위에 위치한다. 제1 반도체층(20)은n형 도펀트로 도핑된 하나 이상의 n형 반도체층들을 포함할 수 있다. 제1 반도체층(20)은 n클래드층(22)과 n웨이브가이드층(24)을 포함할 수 있다. 제1 반도체층(20)은 기판(10) 위에 n클래드층(22)과 n웨이브가이드층(24)이 순차적으로 위치한 것일 수 있다. n클래드층(22)과 n웨이브가이드층(24)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The first semiconductor layer 20 is located on the substrate 10. The first semiconductor layer 20 may include one or more n-type semiconductor layers doped with an n-type dopant. The first semiconductor layer 20 may include an n clad layer 22 and an n wave guide layer 24. The first semiconductor layer 20 may have an n clad layer 22 and an n wave guide layer 24 sequentially located on the substrate 10. The n-clad layer 22 and the n-wave guide layer 24 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

활성층(30)은 제1 반도체층(20) 위에 위치한다. 활성층(30)은 양자 우물 구조를 포함할 수 있다. 일례로, 활성층(30)은 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다. 활성층(30)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The active layer 30 is located on the first semiconductor layer 20. The active layer 30 may include a quantum well structure. For example, the active layer 30 may include a single quantum well structure or a multiple quantum well structure. The active layer 30 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

제2 반도체층(40)은 활성층(30) 위에 위치한다. 제2 반도체층(40)은p형 도펀트로 도핑된 하나 이상의 p형 반도체층들을 포함할 수 있다. 제2 반도체층(40)은 p웨이브가이드층(42), p클래드층(44) 및 컨택층(46)을 포함할 수 있다. 제2 반도체층(40)은 활성층(30) 위에 p웨이브가이드층(42)과 p클래드층(44)이 순차적으로 위치한 것일 수 있다. p웨이브가이드층(42)과 p클래드층(44)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다. The second semiconductor layer 40 is located on the active layer 30. The second semiconductor layer 40 may include one or more p-type semiconductor layers doped with a p-type dopant. The second semiconductor layer 40 may include a p wave guide layer 42, a p clad layer 44, and a contact layer 46. The second semiconductor layer 40 may have a p wave guide layer 42 and a p clad layer 44 sequentially located on the active layer 30. The p wave guide layer 42 and the p clad layer 44 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

p클래드층(44)은 트렌치(441)와 메사 구조(442) 및 고저항 영역(443)을 포함한다. 트렌치(441)와 메사 구조(442) 및 고저항 영역(443)은 도 2를 참조하여 더 자세히 설명하고자 한다.The p-clad layer 44 includes a trench 441, a mesa structure 442, and a high-resistance region 443. The trench 441, mesa structure 442, and high-resistance region 443 will be described in more detail with reference to FIG. 2.

도 2는 도 1에 도시한 반도체 레이저(100)의 평면도를 나타낸다. 도 2는 고저항 영역(443)의 설명을 위하여 절연층(50) 및 전극(60)의 도시가 생략되어 있다.FIG. 2 shows a top view of the semiconductor laser 100 shown in FIG. 1. In FIG. 2 , the insulating layer 50 and the electrode 60 are omitted for explanation of the high-resistance region 443.

반도체 레이저(100)는 제1 면(S1) 및 제2 면(S2)을 포함한다. 제1 면(S1)과 제2 면(S2)은 레이저 빔의 투사 방향(도 2의 Y축 방향) 양쪽 표면이다. 제1면(S1) 및 제2면(S2)에는 반사 및/또는 보호를 위한 코팅층이 형성될 수 있다. 제1 면(S1)과 제2 면(S2) 중 어느 하나는 레이저 빔을 외부로 방사하는 역할을 한다. 일례로 레이저 빔은 제1 면(S1)을 통하여 외부로 방사될 수 있다.The semiconductor laser 100 includes a first surface (S1) and a second surface (S2). The first surface S1 and the second surface S2 are surfaces on both sides of the laser beam projection direction (Y-axis direction in FIG. 2). A coating layer for reflection and/or protection may be formed on the first surface (S1) and the second surface (S2). One of the first surface (S1) and the second surface (S2) serves to radiate the laser beam to the outside. For example, the laser beam may be emitted to the outside through the first surface S1.

도 1 및 도 2에 도시한 바와 같이, 트렌치(441)는 p클래드층(44)의 상면(도 1의 Z축 방향 평면)에 형성된다. 트렌치(441)는 p클래드층(44)의 상면 일부가 제거된 부분을 의미한다. 트렌치(441)는 정해진 폭과 깊이를 가지며 형성된다. 트렌치(441)는 p웨이브가이드층(42)을 향해 소정 깊이를 가지며 파여 있을 수 있다. 트렌치(441)는 2개로 형성될 수 있다. 트렌치(441)는 식각 등을 통해 p클래드층의 일부를 제거함으로써 형성할 수 있다. 트렌치(441)는 제1 면(S1)으로부터 제2 면(S2)을 향한 방향, 즉 레이저 빔의 투사 방향을 따라 연장될 수 있다. 고저항 영역(443) 또한 트렌치(441)의 형상을 따라 제1 면(S1)으로부터 제2 면(S2)을 향해 연장될 수 있다. 도 2에는 트렌치(441)가 제1 면(S1) 및 제2 면(S2)까지 연장되는 것으로 도시하였다.As shown in FIGS. 1 and 2, the trench 441 is formed on the top surface of the p-clad layer 44 (Z-axis direction plane in FIG. 1). The trench 441 refers to a portion where a portion of the upper surface of the p-clad layer 44 is removed. The trench 441 is formed with a predetermined width and depth. The trench 441 may be dug to a predetermined depth toward the p-wave guide layer 42. There may be two trenches 441. The trench 441 can be formed by removing part of the p-clad layer through etching or the like. The trench 441 may extend from the first surface S1 to the second surface S2, that is, along the projection direction of the laser beam. The high-resistance region 443 may also extend from the first surface S1 toward the second surface S2 along the shape of the trench 441 . In Figure 2, the trench 441 is shown extending to the first side (S1) and the second side (S2).

다음으로, 메사 구조(442)는 두 개의 트렌치(441) 사이에 위치한다. 메사 구조(442)는 트렌치(441)의 형성 시 p클래드층(44)의 일부를 제거함에 따라 두개의 트렌치(441) 사이에 남겨지는 p클래드층(44) 부분이다. 메사 구조(442)는 레이저 빔의 투사 방향을 따라 연장된다. 메사 구조(442)의 위로는 후술할 컨택층(46)이 배치된다.Next, the mesa structure 442 is located between the two trenches 441. The mesa structure 442 is a portion of the p-clad layer 44 left between two trenches 441 when a portion of the p-clad layer 44 is removed when forming the trench 441. Mesa structure 442 extends along the projection direction of the laser beam. A contact layer 46, which will be described later, is disposed on the mesa structure 442.

고저항 영역(443)은 트렌치(441)의 내부 및 그 주변에 형성된다. 고저항 영역(443)은 트렌치(441)를 둘러싸고 있다. 고저항 영역(443)은 트렌치(441)의 표면으로부터 p클래드층(44)의 내측을 향해 소정 두께를 가지며 형성된다. 고저항 영역(443)은 트렌치(441)를 중심으로 p클래드층(44)의 일부를 습식 산화하는 방법으로 형성될 수 있다. 습식 산화 공정은 트렌치(441)의 표면에서부터 산화가 진행된다. 이에 따라 고저항 영역(443)은 트렌치(441)의 표면으로부터 균일한 두께를 가지며 형성될 수 있다. 고저항 영역(443)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나의 산화물일 수 있다.The high-resistance region 443 is formed inside and around the trench 441. High-resistance region 443 surrounds trench 441 . The high-resistance region 443 is formed to have a predetermined thickness from the surface of the trench 441 toward the inside of the p-clad layer 44. The high-resistance region 443 may be formed by wet oxidizing a portion of the p-clad layer 44 centered on the trench 441. In the wet oxidation process, oxidation proceeds from the surface of the trench 441. Accordingly, the high-resistance region 443 can be formed with a uniform thickness from the surface of the trench 441. The high-resistance region 443 may be an oxide of at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

고저항 영역(443)은 메사 구조(442)의 양측 단부(도 2의 X축 방향 양측 단부)에도 형성된다. 메사 구조(442)가 트렌치(441)와 이어져 있기 때문에 트렌치(441)와 인접한 메사 구조(442)의 일부에도 고저항 영역(443)이 배치된다.The high-resistance region 443 is also formed at both ends of the mesa structure 442 (both ends in the X-axis direction in FIG. 2). Since the mesa structure 442 is connected to the trench 441, the high-resistance region 443 is also disposed in a portion of the mesa structure 442 adjacent to the trench 441.

p클래드층(44)의 산화물인 고저항 영역(443)은 전기적 절연 특성을 가진다. p클래드층(44)을 지나는 전류는 고저항 영역(443)이 아닌 p클래드층(44)을 따라 흐르게 된다. 좀더 자세하게, p클래드층(44)을 지나는 전류는 메사 구조(441)에 집중되어 흐를 수 있다. 그리고 전류는 메사 구조(442)에 대응되는 활성층(30) 영역에 집중될 수 있다. 따라서 p클래드층(44)의 수평 방향(도 1의 X축 방향)을 항해 전류가 퍼지는 현상이 억제될 수 있다.The high-resistance region 443, which is an oxide of the p-clad layer 44, has electrical insulation properties. The current passing through the p-clad layer 44 flows along the p-clad layer 44 rather than the high-resistance region 443. In more detail, the current passing through the p-clad layer 44 may flow concentrated in the mesa structure 441. And the current may be concentrated in the area of the active layer 30 corresponding to the mesa structure 442. Therefore, the phenomenon of the sailing current spreading in the horizontal direction (X-axis direction in FIG. 1) of the p-clad layer 44 can be suppressed.

또한, 고저항 영역(443)이 메사 구조(442)의 양측 단부에도 형성됨에 따라 p클래드층(44)을 지나는 전류는 메사 구조(443)의 중앙 부분으로 더욱 집중될 수 있다. 다시 말해, 메사 구조(442)의 양측 단부를 향한 전류의 흐름이 억제되므로, 캐리어 리키지의 발생을 최소화할 수 있다.Additionally, as the high-resistance region 443 is formed on both ends of the mesa structure 442, the current passing through the p-clad layer 44 may be further concentrated in the central portion of the mesa structure 443. In other words, since the flow of current toward both ends of the mesa structure 442 is suppressed, the occurrence of carrier leakage can be minimized.

그리고 습식 산화된 고저항 영역(443)은 열전도율이 높아지는 특징이 있다. 고저항 영역(443)은 주변의 열을 빠르게 전달할 수 있다. 활성층(30)에서 발생된 열은 고저항 영역(443)을 통해 반도체 레이저(100)의 외부로 빠르게 방출될 수 있다. 고저항 영역(443)은 p클래드층(44)과 p웨이브가이드층(42)과의 계면까지 연장될 수 있다. 이 경우, 고저항 영역(443)이 활성층(30)에 더 가깝게 위치하므로, 활성층(30)에서 발생된 열의 배출이 더 원활하게 이루어질 수 있다. And the wet oxidized high-resistance region 443 has the characteristic of increased thermal conductivity. The high-resistance area 443 can quickly transfer surrounding heat. Heat generated in the active layer 30 may be quickly emitted to the outside of the semiconductor laser 100 through the high-resistance region 443. The high-resistance region 443 may extend to the interface between the p-clad layer 44 and the p-wave guide layer 42. In this case, since the high-resistance region 443 is located closer to the active layer 30, heat generated in the active layer 30 can be discharged more smoothly.

다시 도 1을 참조하면, 컨택층(46)은 p클래드층(44)의 상측에 형성된다. 컨택층(46)은 p클래드층(44)의 상면 전체에 형성되었다가 트렌치(441) 형성 시 p클래드층(44)과 함께 그 일부가 제거된다. 따라서 컨택층(46)은 트렌치(441)를 제외한 p클래드층(44)의 상측에 배치된다. 컨택층(46)은 메사 구조(442)의 위에 위치한다. 즉, 컨택층(46)은 아래에 고저항 영역(443)을 두고 있을 수 있다. 컨택층(46)은 전도성 물질을 포함할 수 있으며, p클래드층(44)과 전기적으로 연결된다. Referring again to FIG. 1, the contact layer 46 is formed on the p-clad layer 44. The contact layer 46 is formed on the entire upper surface of the p-clad layer 44, and a portion of it is removed along with the p-clad layer 44 when forming the trench 441. Accordingly, the contact layer 46 is disposed on the upper side of the p-clad layer 44 excluding the trench 441. Contact layer 46 is located on top of mesa structure 442. That is, the contact layer 46 may have a high-resistance region 443 underneath. The contact layer 46 may include a conductive material and is electrically connected to the p-clad layer 44.

절연층(50)은 p클래드층(44) 및 컨택층(46) 위에 위치한다. 도 3은 도 2의 반도체 레이저(100)에서 절연층(50)이 형성된 모습을 나타낸다.The insulating layer 50 is located on the p-clad layer 44 and the contact layer 46. FIG. 3 shows the insulating layer 50 formed in the semiconductor laser 100 of FIG. 2.

도 1 및 도 3에 도시한 바와 같이, 절연층(50)은 트렌치(441)를 포함한p클래드층(44)의 상면을 덮고 있다. 절연층(50)은 트렌치(441)의 내부에도 형성된다. 즉, 절연층(50)은 트렌치(441) 내부의 고저항 영역(443)을 덮고 있다. 절연층(50)은 p클래드층(44)과 전극(60)을 절연시킨다. 절연층(50)은 p 클래드층(44)을 노출시키는 개구(52)를 포함한다. 개구(52)는 메사 구조(442) 위에 형성될 수 있으며, 개구(52)를 통해 컨택층(46)의 상면이 노출된다(도 3 참조). 개구(52)는 상기 메사 구조(442)의 상면과 일치하거나 그보다 작게 형성될 수 있다. 개구(52)의 크기는 메사 구조(442)의 상면의 면적과 같거나 그보다 작을 수 있다. 도 1 및 도 3에서는 개구(52)가 메사 구조(442)의 상면보다 작은 면적을 가지는 것으로 도시하였다. 즉, 절연층(50)은 컨택층(46)의 일부를 덮을 수 있다. 절연층(50)의 개구(52)의 크기를 조정함에 따라 컨택층(46)의 전류 주입 영역을 더욱 한정할 수 있다. 개구(52)의 폭(도 1의 X축 방향을 따라 측정된 길이)은 두 개의 고저항 영역(443) 사이의 간격과 동일하거나 유사할 수 있다. 도 1에서는 개구(52)의 폭이 고저항 영역(443) 사이의 간격과 동일한 것으로 도시하였으나, 이에 한정되지 않는다.As shown in FIGS. 1 and 3, the insulating layer 50 covers the upper surface of the p clad layer 44 including the trench 441. The insulating layer 50 is also formed inside the trench 441. That is, the insulating layer 50 covers the high-resistance region 443 inside the trench 441. The insulating layer 50 insulates the p-clad layer 44 and the electrode 60. The insulating layer 50 includes an opening 52 exposing the p clad layer 44 . The opening 52 may be formed on the mesa structure 442, and the top surface of the contact layer 46 is exposed through the opening 52 (see FIG. 3). The opening 52 may be formed to match or be smaller than the upper surface of the mesa structure 442. The size of the opening 52 may be equal to or smaller than the area of the top surface of the mesa structure 442. 1 and 3, the opening 52 is shown as having a smaller area than the top surface of the mesa structure 442. That is, the insulating layer 50 may cover a portion of the contact layer 46. By adjusting the size of the opening 52 of the insulating layer 50, the current injection area of the contact layer 46 can be further limited. The width of the opening 52 (length measured along the In FIG. 1, the width of the opening 52 is shown to be equal to the distance between the high-resistance regions 443, but it is not limited thereto.

한편, 절연층(50)은 습식 산화된 고저항 영역(443)의 표면을 매끄럽게 코팅함으로써 전극(60)의 증착을 용이하게 하는 효과도 구현한다.Meanwhile, the insulating layer 50 also realizes the effect of facilitating deposition of the electrode 60 by smoothly coating the surface of the wet-oxidized high-resistance region 443.

전극(60)은 절연층(50)을 덮고 있다. 전극(60)은 절연층(50)의 개구(52)를 통해 노출된 컨택층(46)도 덮고 있다. 이에 따라 전극(60)은 컨택층(46)과 전기적으로 연결된다. 전극(60)은 컨택층(46)을 통해 반도체 레이저(100)의 내부로 전류를 공급한다. 전극(60)은 트렌치(441)의 내부에도 삽입 형성된다. 전극(60)은 트렌치(441) 내부의 절연층(50)을 덮고 있다. 이에 따라 전극(60)은 활성층(30)에 가깝게 배치될 수 있다. 전극(60)은 p클래드층(44)보다 높은 열 전도도를 가지므로, 활성층(30)으로부터 발생되는 열의 배출을 용이하게 할 수 있다. 그리고 전극(60) 아래에 배치된 고저항 영역(443)에 의해 열 배출 효율이 더욱 상승할 수 있다. 전극은 금속과 같은 전도성 물질을 포함할 수 있다. 일례로, 전극(60)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.The electrode 60 covers the insulating layer 50. The electrode 60 also covers the contact layer 46 exposed through the opening 52 of the insulating layer 50. Accordingly, the electrode 60 is electrically connected to the contact layer 46. The electrode 60 supplies current into the semiconductor laser 100 through the contact layer 46. The electrode 60 is also inserted into the trench 441. The electrode 60 covers the insulating layer 50 inside the trench 441. Accordingly, the electrode 60 can be placed close to the active layer 30. Since the electrode 60 has a higher thermal conductivity than the p-clad layer 44, heat generated from the active layer 30 can be easily discharged. Additionally, heat dissipation efficiency can be further increased by the high-resistance region 443 disposed below the electrode 60. The electrode may include a conductive material such as metal. For example, the electrode 60 is made of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium (IGTO). tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO Nitride (IZON), Al-Ga ZnO (AGZO), In-Ga ZnO (IGZO), ZnO, IrOx , RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, It may contain at least one of Pt, Au, and Hf.

한편, 전극(60)은 반도체 레이저(100)가 절단되는 가장자리를 제외한 나머지 부분에만 형성될 수도 있다.Meanwhile, the electrode 60 may be formed only on the remaining portion excluding the edge where the semiconductor laser 100 is cut.

도 4는 도 1 내지 도 3에 도시한 반도체 레이저(100)에 있어서, 트렌치(441) 및 메사 구조(442)의 변형예를 나타낸다.FIG. 4 shows a modified example of the trench 441 and the mesa structure 442 in the semiconductor laser 100 shown in FIGS. 1 to 3.

도 4에 도시한 바와 같이, 메사 구조(442)는 길이 방향의 중앙이 확장된 형태를 가진다. 여기서 메사 구조(442)의 길이 방향은 레이저 빔의 투사 방향을 의미한다. 메사 구조(442)는 중앙 부분에서 가장 큰 폭(도 4의 X축 방향을 따라 측정한 길이)을 가진다. 그리고 메사 구조(442)는 제1 면(S1) 및 제2 면(S2)에서 가장 작은 폭을 가진다.As shown in FIG. 4, the mesa structure 442 has a shape in which the center in the longitudinal direction is expanded. Here, the longitudinal direction of the mesa structure 442 refers to the projection direction of the laser beam. The mesa structure 442 has the greatest width (length measured along the X-axis direction in FIG. 4) at the central portion. And the mesa structure 442 has the smallest width on the first side (S1) and the second side (S2).

두 개의 트렌치(441)는 메사 구조(442)의 양측에 각기 배치된다. 두 개의 트렌치(441) 사이의 간격은 메사 구조(442)의 형상에 따라 변화한다. 두 개의 트렌치(441) 사이의 간격은 메사 구조(442)의 중앙 부분에서 가장 크고, 제1 면(S1) 및 제2 면(S2)에서 가장 작다.Two trenches 441 are disposed on both sides of the mesa structure 442, respectively. The spacing between the two trenches 441 varies depending on the shape of the mesa structure 442. The gap between the two trenches 441 is largest at the central portion of the mesa structure 442 and is smallest at the first side S1 and the second side S2.

고저항 영역(443)은 트렌치(441)의 내부 및 그 주변에 형성되므로 트렌치(441)와 유사한 형상을 가지게 된다. 두 개의 고저항 영역(443)은 메사 구조(442)의 중앙 부분에서 가장 큰 간격을 가지고, 제1 면(S1) 및 제2 면(S2)에서 가장 작은 간격을 가질 수 있다.The high-resistance region 443 is formed inside and around the trench 441 and thus has a similar shape to the trench 441. The two high-resistance regions 443 may have the largest gap in the central portion of the mesa structure 442 and the smallest gap in the first and second surfaces S1 and S2.

절연층(50)은 전술한 트렌치(441) 및 메사 구조(442) 위로 형성된다. 절연층(50)의 개구(52)는 메사 구조(442)에 대응하는 형상을 가진다. 즉, 절연층(50)의 개구(52)는 메사 구조(442)의 중앙에서 가장 큰 폭을 가지고, 제1 면(S1) 및 제2 면(S2)을 향할수록 폭이 작아질 수 있다.The insulating layer 50 is formed over the trench 441 and mesa structure 442 described above. The opening 52 of the insulating layer 50 has a shape corresponding to the mesa structure 442. That is, the opening 52 of the insulating layer 50 has the greatest width at the center of the mesa structure 442, and the width may become smaller toward the first surface S1 and the second surface S2.

도 4의 반도체 레이저(100)에 따르면, 메사 구조(442)의 중앙 부분의 크기를 증가시킴에 따라 더 넓어진 활성층(30) 영역에서 광자가 생성되도록 할 수 있다. 이에 따라, 반도체 레이저(100)의 광량을 증가시키는 효과를 구현할 수 있다. 또한, 도 4의 반도체 레이저(100)에 따르면, 메사 구조(442)는 제1 면(S1) 및 제2 면(S2) 측에서 가장 작은 폭을 가진다. 따라서 반도체 레이저(100)는 제1 면(S1) 및 제2 면(S2)측으로의 전류 주입량이 적어지도록 제어할 수 있으므로, 레이저 빔의 방출면 또는 반사면에서의 발열을 저감시킬 수 있고 COD 개선 효과가 우수한 장점이 있다.According to the semiconductor laser 100 of FIG. 4, by increasing the size of the central portion of the mesa structure 442, photons can be generated in a wider area of the active layer 30. Accordingly, the effect of increasing the amount of light of the semiconductor laser 100 can be realized. Additionally, according to the semiconductor laser 100 of FIG. 4, the mesa structure 442 has the smallest width on the first and second surfaces S1 and S2. Therefore, the semiconductor laser 100 can be controlled to reduce the amount of current injection into the first surface (S1) and the second surface (S2), thereby reducing heat generation on the emission surface or reflection surface of the laser beam and improving COD. It has the advantage of being highly effective.

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 레이저(100)의 제조 방법을 개략적으로 나타낸다.5A to 5C schematically show a method of manufacturing a semiconductor laser 100 according to an embodiment of the present invention.

도 5a를 참조하면, n형 도펀트로 도핑된 기판(10)을 준비한다. 그리고 기판(10) 위에 제1 반도체층(20), 활성층(30) 및 제2 반도체층(40)을 순차적으로 형성한다. 제1 반도체층(20)은 n클래드층(22)과 n웨이브가이드층(24)을 순차적으로 형성한 것일 수 있다. 제2 반도체층(40)은 p웨이브가이드층(42), p클래드층(44) 및 컨택층(46)을 순차적으로 형성한 것일 수 있다. 제1 반도체층(20), 활성층(30) 및 제2 반도체층(40)은 유기 금속 화학적 기상 증착법(Metal-Organic Chemical Vapor Deposition: MOCVD), 액상 에피택시법(Liquid Phase Epitaxy: LPE), 분자빔 에피택시법(Molecular Beam Epitaxy: MBE) 등을 통해 형성할 수 있다.Referring to FIG. 5A, a substrate 10 doped with an n-type dopant is prepared. Then, the first semiconductor layer 20, the active layer 30, and the second semiconductor layer 40 are sequentially formed on the substrate 10. The first semiconductor layer 20 may be formed by sequentially forming an n-clad layer 22 and an n-wave guide layer 24. The second semiconductor layer 40 may be formed by sequentially forming a p wave guide layer 42, a p clad layer 44, and a contact layer 46. The first semiconductor layer 20, the active layer 30, and the second semiconductor layer 40 are formed using metal-organic chemical vapor deposition (MOCVD), liquid phase epitaxy (LPE), and molecular It can be formed through a beam epitaxy method (Molecular Beam Epitaxy (MBE)).

다음으로 도 5b에 도시한 바와 같이, p클래드층(44)에 트렌치(441)를 형성한다. 보다 자세하게, 컨택층(46) 위에 트렌치(441)가 형성될 부분만 노출시키는 마스크(70)를 배치한다. 그리고 마스크(70)에 의해 노출된 p클래드층(44) 및 컨택층(46)을 패터닝하여 트렌치(441)를 형성한다. 트렌치(441)의 형성과 동시에, 메사 구조(442)가 두 개의 트렌치(441)의 사이에 형성된다. 트렌치(441)는 p클래드층(44)의 두께보다 작은 깊이를 가지도록 형성될 수 있다.Next, as shown in FIG. 5B, a trench 441 is formed in the p-clad layer 44. In more detail, a mask 70 is placed on the contact layer 46 to expose only the portion where the trench 441 will be formed. Then, the p-clad layer 44 and the contact layer 46 exposed by the mask 70 are patterned to form a trench 441. Simultaneously with the formation of the trench 441, a mesa structure 442 is formed between the two trenches 441. The trench 441 may be formed to have a depth smaller than the thickness of the p-clad layer 44.

도 5c에 도시한 바와 같이, 고저항 영역(443)을 형성한다. 고저항 영역(443)은 p클래드층(44)의 일부를 습식 산화시켜 형성할 수 있다. 습식 산화는 마스크(70)에 의해 노출된 트렌치(441)에서 이루어진다. 따라서 트렌치(441)에 p클래드층의 산화물인 고저항 영역(443)이 형성된다. 습식 산화는 고저항 영역(443)이 미리 정해진 두께를 가질 때까지 진행된다. 일례로, 습식 산화는 고저항 영역(443)이 p웨이브가이드층(42)에 닿을 때까지 진행될 수 있다. 습식 산화를 통해 형성된 고저항 영역(443)은 절연 특성을 가진다.As shown in FIG. 5C, a high-resistance region 443 is formed. The high-resistance region 443 can be formed by wet oxidizing a portion of the p-clad layer 44. Wet oxidation takes place in the trenches 441 exposed by the mask 70. Accordingly, a high-resistance region 443, which is the oxide of the p-clad layer, is formed in the trench 441. Wet oxidation continues until the high-resistance region 443 has a predetermined thickness. For example, wet oxidation may proceed until the high-resistance region 443 touches the p-wave guide layer 42. The high-resistance region 443 formed through wet oxidation has insulating properties.

습식 산화 시, 트렌치(441) 형성에 사용한 마스크(70)를 재 사용할 수 있다. 트렌치(441)와 고저항 영역(443)의 형성 시 동일한 마스크(70)를 사용함에 따라, 고저항 영역(443)이 트렌치(441)를 중심으로 형성될 수 있다. 즉, 트렌치(441)와 고저항 영역(443)이 자가 정렬(self-align)되는 장점이 있다. 또한, 하나의 마스크(70)를 이용하여 패터닝 및 습식 산화를 진행하므로 공정이 간단해질 수 있다.During wet oxidation, the mask 70 used to form the trench 441 can be reused. As the same mask 70 is used when forming the trench 441 and the high-resistance region 443, the high-resistance region 443 can be formed around the trench 441. That is, there is an advantage that the trench 441 and the high-resistance region 443 are self-aligned. Additionally, since patterning and wet oxidation are performed using one mask 70, the process can be simplified.

도 5d를 참조하면, 컨택층(46)으로부터 마스크(70)를 제거한다. 그리고 컨택층(46) 및 p클래드층(42) 위로 절연층(50)을 형성한다. 절연층(50)은 컨택층(46) 및 p클래드층(42)의 전면을 덮도록 증착될 수 있다. 절연층(50)은 트렌치(441) 내부의 고저항 영역(443)도 덮는다. 이어서 절연층(50)에 개구(52)를 형성한다. 개구(52)는 메사 구조(442) 위의 컨택층(46)을 노출시킨다. 그리고 절연층(50) 위로 전극(60)을 형성한다. 전극(60)은 절연층(50) 및 개구(52)에 의해 노출된 컨택층(46)을 덮는다. 전극(60)은 트렌치(441)의 내부에도 삽입 형성된다. 이에 따라, 도 1에 도시한 반도체 레이저(100)가 완성된다.Referring to FIG. 5D, the mask 70 is removed from the contact layer 46. Then, an insulating layer 50 is formed on the contact layer 46 and the p-clad layer 42. The insulating layer 50 may be deposited to cover the entire surface of the contact layer 46 and the p-clad layer 42. The insulating layer 50 also covers the high-resistance region 443 inside the trench 441. Next, an opening 52 is formed in the insulating layer 50. Opening 52 exposes contact layer 46 over mesa structure 442. Then, an electrode 60 is formed on the insulating layer 50. The electrode 60 covers the insulating layer 50 and the contact layer 46 exposed by the opening 52 . The electrode 60 is also inserted into the trench 441. Accordingly, the semiconductor laser 100 shown in FIG. 1 is completed.

도 6은 본 발명의 다른 실시예에 따른 반도체 레이저(200)를 나타내고, 도 7은 도 6의 반도체 레이저(200)에서 p클래드층을 나타낸다. 도 6, 도 7 및 그 설명에 있어서, 일 실시예의 반도체 레이저(100)와 동일한 구성에는 동일한 도면 부호를 붙이고 그 설명을 생략하였다.FIG. 6 shows a semiconductor laser 200 according to another embodiment of the present invention, and FIG. 7 shows a p-clad layer in the semiconductor laser 200 of FIG. 6. In FIGS. 6 and 7 and their descriptions, the same components as those of the semiconductor laser 100 of one embodiment are given the same reference numerals and their descriptions are omitted.

도 6에 도시한 바와 같이, 반도체 레이저(200)는 제1 고저항 영역(443) 및 제2 고저항 영역(444)을 포함한다. 제1 고저항 영역(443)은 도 1내지 도 5에 도시한 고저항 영역(443)일 수 있다. 제1 고저항 영역(443)은 한 쌍의 트렌치(441)에 형성되며, 메사 구조(442)의 양측 단부까지 연장될 수 있다. 이에 따라 전류는 메사 구조(442)의 중앙으로 더욱 집중될 수 있다.As shown in FIG. 6, the semiconductor laser 200 includes a first high-resistance region 443 and a second high-resistance region 444. The first high-resistance region 443 may be the high-resistance region 443 shown in FIGS. 1 to 5. The first high-resistance region 443 is formed in the pair of trenches 441 and may extend to both ends of the mesa structure 442. Accordingly, the current may be further concentrated in the center of the mesa structure 442.

제2 고저항 영역(444)은 p클래드층(44)에 이온 주입 방법(Ion Implantation)을 통해 형성되는 영역으로 고저항과 높은 열 전도성을 나타낸다. 제2 고저항 영역(444)은 주입되는 이온의 양이나 주입 횟수에 따라 저항이나 열전도율 특성이 변화될 수 있다. p클래드층(44)의 상측으로부터 이온 주입이 이루어지므로 제2 고저항 영역(444)은 p클래드층(44)의 상측에 위치하게 된다.The second high-resistance region 444 is formed in the p-clad layer 44 through ion implantation and exhibits high resistance and high thermal conductivity. The resistance or thermal conductivity characteristics of the second high-resistance region 444 may change depending on the amount of ions injected or the number of injections. Since ion implantation is performed from the upper side of the p-clad layer 44, the second high-resistance region 444 is located above the p-clad layer 44.

제2 고저항 영역(444)은 제1 면(S1) 및 제2 면(S2)을 포함한 p클래드층(44)에 형성된다. 제2 고저항 영역(444)은 메사 구조(442)의 전류 주입 영역에는 형성되지 않는다. 구체적으로 도 7을 참조하면, 제2 고저항 영역(444)은 메사 구조(442)의 중앙 부분을 제외한 나머지 부분에 형성된다. 메사 구조(442)의 상기 중앙 부분은 컨택층(46)이 배치되는 부분으로 전류 유입을 위하여 제2 고저항 영역(444)이 형성되지 않는다. 이와 같이 메사 구조(442)의 제1 면(S1) 측과 제2 면(S2) 측에 제2 고저항 영역(444)을 형성함으로써, 제1 면(S1) 및 제2 면(S2)과 인접한 부분에서의 전류 흐름을 억제할 수 있다. 따라서 제2 실시예의 반도체 레이저(200)는 제1 면(S1) 및 제2 면(S2)을 향한 전류 주입을 더 정밀하게 제어할 수 있으므로, 레이저 빔의 방출면 또는 반사면에서의 발열을 저감시킬 수 있고 COD 개선 효과가 더 우수한 장점이 있다.The second high-resistance region 444 is formed on the p-clad layer 44 including the first surface S1 and the second surface S2. The second high-resistance region 444 is not formed in the current injection region of the mesa structure 442. Specifically, referring to FIG. 7 , the second high-resistance region 444 is formed in the remaining portion of the mesa structure 442 except for the central portion. The central portion of the mesa structure 442 is a portion where the contact layer 46 is disposed, and the second high-resistance region 444 is not formed for current inflow. In this way, by forming the second high-resistance region 444 on the first surface (S1) side and the second surface (S2) side of the mesa structure 442, the first surface (S1) and the second surface (S2) Current flow in adjacent parts can be suppressed. Accordingly, the semiconductor laser 200 of the second embodiment can more precisely control current injection toward the first surface (S1) and the second surface (S2), thereby reducing heat generation on the emission surface or reflection surface of the laser beam. It has the advantage of having a superior COD improvement effect.

제1 고저항 영역(443) 및 제2 고저항 영역(444)은 그 형성 위치가 일부 중복될 수 있다. 한 쌍의 트렌치(441) 주변으로 제1 고저항 영역(443)과 제2 고저항 영역(444)이 함께 형성될 수 있다. 따라서 한 쌍의 트렌치(441) 주변의 고저항 특성이 더욱 향상될 수 있으므로, 전류의 흐름을 더욱 정밀하고 효과적으로 제어할 수 있다.The formation positions of the first high-resistance region 443 and the second high-resistance region 444 may partially overlap. A first high-resistance region 443 and a second high-resistance region 444 may be formed around the pair of trenches 441 . Accordingly, the high resistance characteristics around the pair of trenches 441 can be further improved, and the flow of current can be controlled more precisely and effectively.

한편 도시하지는 않았지만, 제1 고저항 영역(443)과 제2 고저항 영역(444)이 서로 다른 위치에 형성되는 것도 가능하다. 일례로, 제1 고저항 영역(443)이 트렌치(441)에 형성되고, 제1 고저항 영역(444)이 제1 면(S1) 및 제2 면(S2) 측에 형성될 수 있다. 이 경우, 제1 고저항 영역(443)은 메사 구조(442)의 X축 방향 양측에서 전류 흐름을 제어하고, 제2 고저항 영역(444)은 메사 구조(442)의 Y축 방향 양측에서 전류 흐름을 제어할 수 있다.Meanwhile, although not shown, it is also possible for the first high-resistance region 443 and the second high-resistance region 444 to be formed at different locations. For example, the first high-resistance region 443 may be formed in the trench 441, and the first high-resistance region 444 may be formed on the first side (S1) and the second side (S2). In this case, the first high-resistance region 443 controls the current flow on both sides of the X-axis direction of the mesa structure 442, and the second high-resistance region 444 controls the current flow on both sides of the The flow can be controlled.

제2 고저항 영역(444)은 도 5a에 도시한 단계 이후에 형성될 수 있다. 도 5a와 같이 반도체층들을 형성한 후, 중앙 부분을 제외한 나머지 부분에 이온 주입 공정을 진행함으로써 제2 고저항 영역(444)을 형성할 수 있다. 제2 고저항 영역(444)을 형성한 다음, 메사 구조(442)를 형성하고, 한 쌍의 트렌치(441)를 형성하는 공정을 이어서 진행할 수 있다. 이 후의 공정은 일 실시예의 반도체 레이저(100)의 제조 방법과 동일하다.The second high-resistance region 444 may be formed after the step shown in FIG. 5A. After forming the semiconductor layers as shown in FIG. 5A, the second high-resistance region 444 can be formed by performing an ion implantation process on the remaining portion except the central portion. After forming the second high-resistance region 444, the process of forming the mesa structure 442 and forming the pair of trenches 441 may be continued. The subsequent process is the same as the manufacturing method of the semiconductor laser 100 of one embodiment.

본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 전류 흐름을 집중시키고 캐리어 리키지(Carrier Leakage)를 억제하기 위하여 p클래드층(44)에 고저항 영역(443)을 형성하고 있다. 이에 따라 p클래드층(44)을 통과하는 전류가 고저항 영역(443)에 의해 주변으로 퍼지는 현상이 억제되고, 캐리어 리키지 현상 또한 억제될 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 레이저(100)는 캐리어 리키지에 의한 발광 효율 저하, 레이저 빔의 품질 저하, 임계 전류값 및 동작 전류값의 상승 문제를 해결할 수 있다. 다시 말해, 본 발명의 실시예들에 따른 반도체 레이저(100)는 발광 효율 및 레이저 빔의 품질을 상승시키고, 임계 전류값 및 동작 전류값을 저감시킬 수 있는 효과가 있다.The semiconductor laser 100 and 200 according to embodiments of the present invention form a high-resistance region 443 in the p-clad layer 44 to concentrate current flow and suppress carrier leakage. . Accordingly, the phenomenon in which the current passing through the p-clad layer 44 spreads to the surroundings by the high-resistance region 443 is suppressed, and the carrier leakage phenomenon can also be suppressed. Therefore, the semiconductor laser 100 according to embodiments of the present invention can solve the problems of reduced luminous efficiency due to carrier leakage, reduced laser beam quality, and increased critical current value and operating current value. In other words, the semiconductor laser 100 according to embodiments of the present invention has the effect of increasing luminous efficiency and laser beam quality, and reducing the threshold current value and operating current value.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The description of the present invention described above is for illustrative purposes, and those skilled in the art will understand that the present invention can be easily modified into other specific forms without changing the technical idea or essential features of the present invention. will be. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. For example, each component described as unitary may be implemented in a distributed manner, and similarly, components described as distributed may also be implemented in a combined form.

본 발명의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims described below, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

100 : 반도체 레이저
10 : 기판
20 : 제1 반도체층
30 : 활성층
40 : 제2 반도체층
44 : p클래드층100: semiconductor laser
10: substrate
20: first semiconductor layer
30: active layer
40: second semiconductor layer
44: p clad layer

Claims

투사면 및 반사면을 포함하는 반도체 레이저에 있어서,
양자우물 구조를 포함하는 활성층과,
상기 활성층의 하부에 배치된 제1 반도체층과,
상기 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층과,
상기 제2 반도체층 상부에 형성된 절연층과,
상기 제2 반도체층의 일부와 접촉되며, 상기 절연층 상부를 덮는 금속 전극층을 포함하며,
상기 p클래드층은 상면에 상기 절연층과 금속 전극층이 삽입 형성되도록 한 쌍의 트렌치가 형성되고, 상기 한 쌍의 트렌치 내부에 습식 산화 영역에 의한 고저항 영역이 각각 형성된 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.In the semiconductor laser including a projection surface and a reflection surface,
An active layer including a quantum well structure,
A first semiconductor layer disposed below the active layer,
a second semiconductor layer disposed on top of the active layer and including a p-clad layer;
an insulating layer formed on the second semiconductor layer,
It is in contact with a portion of the second semiconductor layer and includes a metal electrode layer covering the upper part of the insulating layer,
The p-clad layer is a wet oxidized high-resistance layer in which a pair of trenches are formed on the upper surface to insert the insulating layer and the metal electrode layer, and a high-resistance region is formed by a wet oxidation region inside the pair of trenches. Semiconductor laser containing area.

제1항에 있어서,
상기 p클래드층은 상기 한 쌍의 트렌치 사이에 형성되는 메사 구조를 더 포함하며, 상기 고저항 영역은 상기 메사 구조의 양측 단부에 형성된 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to paragraph 1,
The p-clad layer further includes a mesa structure formed between the pair of trenches, and the high-resistance region is formed at both ends of the mesa structure.

제2항에 있어서,
상기 메사 구조의 상부에 배치되는 컨택층을 더 포함하며, 상기 컨택층이 상기 고저항 영역의 일부를 덮고 있는 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to paragraph 2,
A semiconductor laser comprising a wet oxidized high-resistance region, further comprising a contact layer disposed on top of the mesa structure, wherein the contact layer covers a portion of the high-resistance region.

제3항에 있어서,
상기 절연층은 상기 메사 구조 위의 상기 컨택층을 노출시키기 위한 개구를 포함하는 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to paragraph 3,
and wherein the insulating layer includes an opening to expose the contact layer over the mesa structure.

제2항에 있어서,
상기 메사 구조는 중앙 부분에서의 폭이 상기 투사면 또는 상기 반사면에서의 폭보다 큰 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to paragraph 2,
The mesa structure includes a wet oxidized high-resistance region whose width at the central portion is greater than that at the projection surface or the reflection surface.

제5항에 있어서,
상기 한 쌍의 트렌치는 서로 간격을 가지고 배치되며, 상기 간격은 상기 투사면 또는 상기 반사면에서 가장 작은 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to clause 5,
The pair of trenches are disposed with a gap from each other, and the gap is the smallest on the projection surface or the reflection surface. A semiconductor laser including a wet oxidized high-resistance region.

제1항에 있어서,
상기 고저항 영역은 제1 고저항 영역 및 제2 고저항 영역을 포함하고,
상기 제1 고저항 영역은 상기 한 쌍의 트렌치 내부에 습식 산화 영역에 의한 고저항 영역이고,
상기 제2 고저항 영역은 상기 투사면 및 상기 반사면에 인접한 p클래드층에 형성되는 이온 주입에 의해 형성되는 고저항 영역인
습식 산화된 고저항 영역을 포함하는 반도체 레이저.According to paragraph 1,
The high-resistance region includes a first high-resistance region and a second high-resistance region,
The first high-resistance region is a high-resistance region caused by a wet oxidation region inside the pair of trenches,
The second high-resistance region is a high-resistance region formed by ion implantation in the p-clad layer adjacent to the projection surface and the reflection surface.
Semiconductor laser containing wet oxidized high-resistance regions.

제7항에 있어서,
상기 트렌치 내부에 상기 제1 고저항 영역과 상기 제2 고저항 영역이 함께 형성된 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저.In clause 7,
A semiconductor laser including a wet oxidized high-resistance region in which the first high-resistance region and the second high-resistance region are formed together inside the trench.

투사면 및 반사면을 포함하는 반도체 레이저의 제조 방법에 있어서,
기판 위에 n클래드층, n웨이브가이드층, 활성층, p웨이브가이드층, p클래드층 및 컨택층을 순차적으로 형성하는 단계;
상기 컨택층 위에 마스크를 배치하고 상기 p클래드층 및 상기 컨택층을 패터닝하여 상기 p클래드층에 한 쌍의 트렌치 및 메사 구조를 형성하는 단계;
상기 마스크가 배치된 상태에서 상기 한 쌍의 트렌치 부분의 상기 p클래드층을 습식 산화하여 상기 p클래드층에 고저항 영역을 형성하는 단계;
상기 마스크를 제거하는 단계;
상기 p클래드층 및 상기 컨택층을 덮는 절연층을 형성하는 단계;
상기 절연층에 개구를 형성하여 상기 메사 구조 위의 상기 컨택층을 노출시키는 단계; 및
상기 절연층 및 상기 컨택층을 덮는 금속 전극층을 형성하는 단계
를 포함하는 습식 산화된 고저항 영역을 포함하는 반도체 레이저의 제조 방법.In the method of manufacturing a semiconductor laser including a projection surface and a reflection surface,
Sequentially forming an n-clad layer, an n-wave guide layer, an active layer, a p-wave guide layer, a p-clad layer, and a contact layer on a substrate;
placing a mask on the contact layer and patterning the p-clad layer and the contact layer to form a pair of trench and mesa structures in the p-clad layer;
forming a high-resistance region in the p-clad layer by wet oxidizing the p-clad layer in the pair of trench portions with the mask disposed;
removing the mask;
forming an insulating layer covering the p-clad layer and the contact layer;
forming an opening in the insulating layer to expose the contact layer on the mesa structure; and
Forming a metal electrode layer covering the insulating layer and the contact layer.
A method of manufacturing a semiconductor laser including a wet oxidized high-resistance region.

제9항에 있어서,
상기 절연층을 형성하는 단계에서, 상기 절연층은 상기 한 쌍의 트렌치에 삽입 형성되고,
상기 금속 전극층을 형성하는 단계에서, 상기 금속 전극층은 상기 한 쌍의 트렌치에 삽입 형성되는 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저의 제조 방법.According to clause 9,
In forming the insulating layer, the insulating layer is inserted into the pair of trenches,
In the step of forming the metal electrode layer, the metal electrode layer is formed by inserting into the pair of trenches.

제9항에 있어서,
상기 고저항 영역은 제1 고저항 영역 및 제2 고저항 영역을 포함하고,
상기 제1 고저항 영역은 상기 고저항 영역을 형성하는 단계에서 형성된 고저항 영역이고,
상기 제2 고저항 영역은 상기 투사면 및 상기 반사면에 인접한 p클래드층에 형성되는 이온 주입에 의해 형성되는 고저항 영역이며,
상기 한 쌍의 트렌치 및 메사 구조를 형성하는 단계 이전에 상기 p클래드층에 이온 주입 공정에 의한 상기 제2 고저항 영역을 형성하는 단계
를 더 포함하는
습식 산화된 고저항 영역을 포함하는 반도체 레이저의 제조 방법.According to clause 9,
The high-resistance region includes a first high-resistance region and a second high-resistance region,
The first high-resistance region is a high-resistance region formed in the step of forming the high-resistance region,
The second high-resistance region is a high-resistance region formed by ion implantation in the p-clad layer adjacent to the projection surface and the reflection surface,
Forming the second high-resistance region in the p-clad layer by an ion implantation process before forming the pair of trench and mesa structures.
containing more
Method for manufacturing a semiconductor laser comprising a wet oxidized high-resistance region.

제11항에 있어서,
상기 제2 고저항 영역을 형성하는 단계에서
상기 제2 고저항 영역은 상기 메사 구조의 양측에 더 형성될 수 있으며, 상기 트렌치 내부에 상기 제1 고저항 영역과 상기 제2 고저항 영역이 함께 형성된 것인 습식 산화된 고저항 영역을 포함하는 반도체 레이저의 제조 방법.According to clause 11,
In the step of forming the second high-resistance region,
The second high-resistance region may be further formed on both sides of the mesa structure, and includes a wet oxidized high-resistance region in which the first high-resistance region and the second high-resistance region are formed together inside the trench. Manufacturing method of semiconductor laser.