KR102673937B1 - Semiconductor laser for reducing the threshold current and manufacturing method therefor - Google Patents

Semiconductor laser for reducing the threshold current and manufacturing method therefor Download PDF

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Abstract

본 발명의 일실시예는 임계 전류값을 저감시킬 수 있는 반도체 레이저 및 그 제조 방법을 제공한다. 반도체 레이저는 양자우물 구조를 포함하는 활성층, 활성층의 하부에 배치된 제1 반도체층, 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층, 제2 반도체층의 상부에 형성된 절연막, 제2 반도체층의 일부와 접촉되며, 절연막 상부를 덮는 전극을 포함하며, p클래드층은 제1 방향으로 연장되는 메사 구조를 포함하며, 제1 방향에 수직한 제2 방향의 메사 구조 양측 단부에 이온 주입에 의한 고저항 영역이 형성된 것인 반도체 레이저를 포함한다.One embodiment of the present invention provides a semiconductor laser capable of reducing the critical current value and a method of manufacturing the same. A semiconductor laser includes an active layer including a quantum well structure, a first semiconductor layer disposed below the active layer, a second semiconductor layer disposed on top of the active layer and including a p-clad layer, an insulating film formed on top of the second semiconductor layer, and 2 It is in contact with a portion of the semiconductor layer and includes an electrode that covers the upper part of the insulating film, and the p clad layer includes a mesa structure extending in a first direction, and ions are formed at both ends of the mesa structure in a second direction perpendicular to the first direction. It includes a semiconductor laser in which a high-resistance region is formed by injection.

Description

임계 전류값을 저감시킬 수 있는 반도체 레이저 및 그 제조 방법 {SEMICONDUCTOR LASER FOR REDUCING THE THRESHOLD CURRENT AND MANUFACTURING METHOD THEREFOR}Semiconductor laser capable of reducing critical current value and manufacturing method thereof {SEMICONDUCTOR LASER FOR REDUCING THE THRESHOLD CURRENT AND MANUFACTURING METHOD THEREFOR}

본 발명은 반도체 레이저에 관한 것으로, 더욱 상세하게는 임계 전류값을 저감시킬 수 있는 반도체 레이저 및 그 제조 방법에 관한 것이다.The present invention relates to semiconductor lasers, and more specifically, to a semiconductor laser capable of reducing a critical current value and a method of manufacturing the same.

도 6은 종래의 반도체 레이저를 개략적으로 나타낸 것이다.Figure 6 schematically shows a conventional semiconductor laser.

종래의 반도체 레이저는 활성층을 포함한 반도체층들(1)이 적층되어 있다. 반도체 레이저는 레이저 빔이 방출되는 전면과 레이저 빔을 반사시키는 후면을 포함한다. 상기 전면 및 후면에는 광자를 증폭시키기 위한 반사층이 형성되어 있다. 상기 반도체층들은 메사(mesa) 구조의 상부 클래드층(2)을 포함하고 있다. 상부 클래드층(2)의 메사 구조 상면에 콘택트층(3)이 형성되어 있다. 절연층(4)은 상부 클래드층(2) 및 콘택트층을(3) 덮고 있다. 그리고 콘택트층(3) 및 절연층(4)을 덮으며 금속 전극(5)이 형성되어 있다. 금속 전극(5)은 콘택트층(3)과 전기적으로 연결되어 반도체 레이저 내부로 전류를 인가할 수 있다. 금속 전극(5)에 전류를 인가하면 전류는 콘택트층(3)을 통해 활성층을 향해 흐르게 된다. 상기 활성층에서는 광자가 생성되며, 생성된 광자들이 두 개의 반사면 사이를 왕복하며 증폭되어 레이저 발진이 이루어진다.In a conventional semiconductor laser, semiconductor layers 1 including an active layer are stacked. A semiconductor laser includes a front side that emits a laser beam and a back side that reflects the laser beam. Reflective layers are formed on the front and back surfaces to amplify photons. The semiconductor layers include an upper clad layer 2 with a mesa structure. A contact layer (3) is formed on the upper surface of the mesa structure of the upper clad layer (2). The insulating layer (4) covers the upper clad layer (2) and the contact layer (3). And a metal electrode 5 is formed covering the contact layer 3 and the insulating layer 4. The metal electrode 5 is electrically connected to the contact layer 3 and can apply current into the semiconductor laser. When a current is applied to the metal electrode 5, the current flows toward the active layer through the contact layer 3. Photons are generated in the active layer, and the generated photons travel back and forth between the two reflective surfaces and are amplified to produce laser oscillation.

이때 대부분의 전류가 콘택트층(3)에 대응하는 상기 활성층의 중앙 부분(도 6에 타원으로 도시)으로 인가되어 광자 생성에 이용된다. 그런데 인가된 전류 중 일부는 활성층의 중앙 부분이 아닌 다른 방향으로 퍼지는 현상이 발생되었다(도 6의 화살표 참조). 이에 따라 캐리어가 원하는 영역이 아닌 주변으로 새어 나가는 캐리어 리키지(Carrier Leakage) 현상이 발생하였고, 원하지 않는 영역에서 캐리어가 생성 및 결합되는 문제가 발생하였다. 캐리어 리키지에 의해 생성된 광자는 레이저 빔의 컨트롤이 어려워 실질적인 레이저 발진에 기여하지 않는다. 따라서 종래의 반도체 레이저는 레이저 빔의 발산각이 설계와 달리 확산되거나 레이저 빔의 출력이 약해지는 등의 레이저 빔의 품질이 저하되는 문제가 있었다. 또한, 종래의 반도체 레이저는 전류 손실로 인해 임계 전류값(threshold current) 및 동작 전류값이 상승하는 문제도 발생하였다.At this time, most of the current is applied to the central part of the active layer (shown as an oval in FIG. 6) corresponding to the contact layer 3 and used to generate photons. However, some of the applied current spread in directions other than the central part of the active layer (see arrow in FIG. 6). As a result, a carrier leakage phenomenon occurred, in which carriers leak to the surrounding area rather than a desired area, and a problem occurred in which carriers were created and combined in unwanted areas. Photons generated by carrier leakage do not contribute to actual laser oscillation because it is difficult to control the laser beam. Therefore, the conventional semiconductor laser had a problem of deteriorating the quality of the laser beam, such as the divergence angle of the laser beam being spread differently than designed or the output of the laser beam being weakened. In addition, the conventional semiconductor laser has a problem in which the threshold current value and operating current value increase due to current loss.

한편, 종래 기술의 반도체 레이저는 방열에 취약한 문제도 가지고 있다. 종래의 반도체 레이저에서 상부 클래드층(2) 및 절연층(4)은 열전도율이 낮아 반도체 레이저의 내부에서 발생된 열을 외부로 방출시키기 어려웠다. 반도체 레이저 내부의 열이 신속하게 방출되지 않으면, 레이저 빔의 출력이나 전류 특성이 저하되어 반도체 레이저가 고출력으로 동작할 수 없는 문제가 발생한다.Meanwhile, the semiconductor laser of the prior art also has the problem of being vulnerable to heat dissipation. In a conventional semiconductor laser, the upper clad layer 2 and the insulating layer 4 have low thermal conductivity, making it difficult to dissipate heat generated inside the semiconductor laser to the outside. If the heat inside the semiconductor laser is not quickly dissipated, the output or current characteristics of the laser beam deteriorate, resulting in the semiconductor laser not being able to operate at high output.

특히, 반도체 레이저의 고출력 동작 시, 상기 전면 및 상기 후면에서 캐리어의 비발광 재결합에 의해 레이저 빔이 흡수되고, 흡수된 레이저 빔이 열로 변화하여 전면 및 후면의 온도를 급격히 상승시키는 문제가 있었다. 이와 같이 반도체 레이저의 전면 및 후면의 온도가 급 상승하게 되면, 전면 및 후면의 반사층에 치명적인 손상(COD; Catastrophic Optical Damage)이 발생될 수 있다.In particular, when a semiconductor laser operates at high power, there is a problem in that the laser beam is absorbed by non-luminous recombination of carriers at the front and rear surfaces, and the absorbed laser beam changes into heat, rapidly increasing the temperature of the front and rear surfaces. If the temperature of the front and back of the semiconductor laser rises rapidly like this, catastrophic damage (COD; Catastrophic Optical Damage) may occur in the reflective layers on the front and back.

본 발명이 이루고자 하는 기술적 과제는 임계 전류값을 저감시킬 수 있는 반도체 레이저 및 그 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor laser that can reduce the critical current value and a method of manufacturing the same.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the present invention is not limited to the technical problem mentioned above, and other technical problems not mentioned can be clearly understood by those skilled in the art from the description below. There will be.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일실시예는 양자우물 구조를 포함하는 활성층, 활성층의 하부에 배치된 제1 반도체층, 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층, 제2 반도체층의 상부에 형성된 절연막, 제2 반도체층의 일부와 접촉되며, 절연막 상부를 덮는 전극을 포함하며, p클래드층은 제1 방향으로 연장되는 메사 구조를 포함하며, 제1 방향에 수직한 제2 방향의 메사 구조 양측 단부에 이온 주입에 의한 고저항 영역이 형성된 것인 반도체 레이저를 포함한다.In order to achieve the above technical problem, an embodiment of the present invention includes an active layer including a quantum well structure, a first semiconductor layer disposed below the active layer, and a second semiconductor layer disposed on top of the active layer and including a p-clad layer. , an insulating film formed on top of the second semiconductor layer, an electrode in contact with a portion of the second semiconductor layer and covering the upper part of the insulating film, and the p-clad layer includes a mesa structure extending in a first direction, and the p-clad layer includes a mesa structure extending in the first direction. It includes a semiconductor laser in which high-resistance regions are formed by ion implantation at both ends of the mesa structure in the second vertical direction.

또한, 본 발명의 일실시예에서 고저항 영역은 레이저 빔을 방출하는 제1 면과 인접한 영역에서는 메사 구조 양측 단부를 가로지르도록 제2방향을 따라 연장되는 형성될 수 있다.Additionally, in one embodiment of the present invention, the high-resistance region may be formed to extend along the second direction to cross both ends of the mesa structure in an area adjacent to the first surface emitting the laser beam.

또한, 본 발명의 일실시예에서 p클래드층은 이온 주입이 이루어지지 않은 컨택면을 포함하며, 컨택면은 메사 구조의 상측면에 위치할 수 있다.Additionally, in one embodiment of the present invention, the p-clad layer includes a contact surface where ion implantation is not performed, and the contact surface may be located on the upper side of the mesa structure.

또한, 본 발명의 일실시예에서 컨택면의 제1 방향의 길이는 메사 구조 상측면의 제1방향의 길이보다 작을 수 있다.Additionally, in one embodiment of the present invention, the length of the contact surface in the first direction may be smaller than the length of the upper side of the mesa structure in the first direction.

또한, 본 발명의 일실시예에서 컨택면의 제2 방향의 길이는 메사 구조 상측면의 제2방향의 길이보다 작을 수 있다.Additionally, in one embodiment of the present invention, the length of the contact surface in the second direction may be smaller than the length of the upper side of the mesa structure in the second direction.

또한, 본 발명의 일실시예에서 컨택면의 면적은 메사 구조의 상측면의 면적보다 작을 수 있다.Additionally, in one embodiment of the present invention, the area of the contact surface may be smaller than the area of the upper surface of the mesa structure.

또한, 본 발명의 일실시예에서 p클래드층은 제1 구간 및 제2 구간을 포함하고, 제1 구간은 고저항 영역이 연장 형성되고, 제2 구간은 고저항 영역이 분리 형성될 수 있다.Additionally, in one embodiment of the present invention, the p-clad layer may include a first section and a second section, the first section may have an extended high-resistance region, and the second section may have a high-resistance region formed separately.

또한, 본 발명의 일실시예에서 제1구간에 인접한 컨택면의 폭은 제2구간에서의 컨택면보다 작을 수 있다Additionally, in one embodiment of the present invention, the width of the contact surface adjacent to the first section may be smaller than that of the contact surface in the second section.

또한, 본 발명의 일실시예에서 메사 구조는 상측면의 형상이 육각형일 수 있다.Additionally, in one embodiment of the present invention, the upper side of the mesa structure may have a hexagonal shape.

또한, 본 발명의 일실시예에서 p클래드층은 제1 두께를 가지고, 고저항 영역은 제2 두께를 가지며, 제1 두께가 제2 두께와 같거나 제2 두께보다 클 수 있다.Additionally, in one embodiment of the present invention, the p-clad layer has a first thickness, and the high-resistance region has a second thickness, and the first thickness may be equal to or greater than the second thickness.

또한, 상기 기술적 과제를 달성하기 위하여, 본 발명의 일실시예는 p클래드층을 패터닝하여 제1 방향으로 연장되는 메사 구조를 형성하는 단계, 메사 구조 위에 메사 구조의 상측면보다 작은 면적을 갖는 제1 마스크를 배치하는 단계, p클래드층과 제1 마스크를 향해 이온을 주입하여 메사 구조의 일부를 포함한 p클래드층에 고저항 영역을 형성하는 단계, 및 제1 마스크를 제거하는 단계를 포함하는 반도체 레이저의 제조 방법을 제공한다.In addition, in order to achieve the above technical problem, an embodiment of the present invention includes forming a mesa structure extending in a first direction by patterning a p-clad layer, and forming a mesa structure on the mesa structure with an area smaller than the upper side of the mesa structure. 1. A semiconductor comprising the steps of disposing a mask, implanting ions toward the p-clad layer and the first mask to form a high-resistance region in the p-clad layer including a portion of the mesa structure, and removing the first mask. A method for manufacturing a laser is provided.

또한, 본 발명의 일실시예에서 제1 마스크를 배치하는 단계는, 제1마스크를 레이저 빔을 방출하는 제1 면과 인접한 영역에서는 고저항 영역이 메사 구조 양측 단부를 가로지르게 형성되도록 배치할 수 있다.In addition, in one embodiment of the present invention, the step of disposing the first mask may be arranged so that a high-resistance region is formed across both ends of the mesa structure in the area adjacent to the first surface emitting the laser beam. there is.

또한, 본 발명의 일실시예에서 제1 마스크를 배치하는 단계는, 제1마스크의 폭을 메사 구조의 중앙보다 제1면에 인접한 위치를 더 좁게 형성할 수 있다.Additionally, in one embodiment of the present invention, the step of disposing the first mask may make the width of the first mask narrower at a location adjacent to the first surface than at the center of the mesa structure.

또한, 본 발명의 일실시예에서, 상기 고저항 영역을 형성하는 단계에서, 이온은 수소 이온, 듀트론(Deutron) 이온, 질소 이온, 산소 이온, 탄소 이온, 헬륨 이온, 아르곤 이온 또는 이들의 둘 이상의 조합을 포함할 수 있다.In addition, in one embodiment of the present invention, in the step of forming the high resistance region, the ions are hydrogen ions, deutron ions, nitrogen ions, oxygen ions, carbon ions, helium ions, argon ions, or two of these. It may include combinations of the above.

또한, 본 발명의 일실시예에서, 메사 구조를 형성하는 단계 및 제1 마스크를 배치하는 단계에서, 메사 구조 및 제1 마스크는 동일한 마스크 패턴을 이용하여 형성할 수 있다.Additionally, in one embodiment of the present invention, in forming the mesa structure and disposing the first mask, the mesa structure and the first mask may be formed using the same mask pattern.

본 발명의 실시예에 따르면, 전류의 흐름을 집중시키고 캐리어 리키지를 억제함으로써 발광 효율 상승, 레이저 빔의 품질 상승, 임계 전류값 및 동작 전류값을 저감시킬 수 있는 효과가 있다.According to an embodiment of the present invention, by concentrating the flow of current and suppressing carrier leakage, there is an effect of increasing luminous efficiency, increasing the quality of the laser beam, and reducing the critical current value and operating current value.

또한, 본 발명의 실시예에 따르면, 댕글링 본드와 같은 표면 결함을 제거하여 동작 전류를 낮추고 발광 효율을 높이는 효과를 구현할 수 있다.In addition, according to an embodiment of the present invention, it is possible to reduce operating current and increase luminous efficiency by removing surface defects such as dangling bonds.

또한, 본 발명의 실시예에 따르면, 고저항 영역의 배치를 통해 반도체 레이저 내부에서 발생하는 열 및 반도체 레이저의 단면에서 발생하는 열을 효율적으로 배출할 수 있고, 이에 따라 열에 의한 코팅층의 손상이나 박리 발생을 예방하는 효과가 있다.In addition, according to an embodiment of the present invention, the heat generated inside the semiconductor laser and the heat generated at the cross section of the semiconductor laser can be efficiently discharged through the arrangement of the high-resistance region, thereby preventing damage or peeling of the coating layer due to heat. It is effective in preventing occurrence.

본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 설명 또는 청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.The effects of the present invention are not limited to the effects described above, and should be understood to include all effects that can be inferred from the configuration of the invention described in the description or claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 레이저를 도시한 도면이다.
도 2은 본 발명의 일 실시예에 따른 반도체 레이저의 평면도이다.
도 3a는 도 2에 도시한 반도체 레이저의 S1 또는 S2에서 투영한 정면도 또는 배면도이다.
도 3b는 도 2에 도시한 반도체 레이저의 제2 구간(B)의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 레이저를 도시한 도면이다.
도 5a 내지 도5d는 본 발명의 실시예들에 따른 반도체 레이저의 제조 방법을 개략적으로 도시한 도면이다.
도 6은 종래의 반도체 레이저를 도시한 도면이다.1 is a diagram illustrating a semiconductor laser according to an embodiment of the present invention.
Figure 2 is a plan view of a semiconductor laser according to an embodiment of the present invention.
FIG. 3A is a front or rear view projected from S1 or S2 of the semiconductor laser shown in FIG. 2.
FIG. 3B is a cross-sectional view of the second section B of the semiconductor laser shown in FIG. 2.
Figure 4 is a diagram showing a semiconductor laser according to another embodiment of the present invention.
5A to 5D are diagrams schematically showing a method of manufacturing a semiconductor laser according to embodiments of the present invention.
Figure 6 is a diagram showing a conventional semiconductor laser.

이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, the present invention will be described with reference to the attached drawings. However, the present invention may be implemented in various different forms and, therefore, is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts unrelated to the description are omitted, and similar parts are given similar reference numerals throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.Throughout the specification, when a part is said to be “connected (connected, contacted, combined)” with another part, this means not only “directly connected” but also “indirectly connected” with another member in between. "Includes cases where it is. Additionally, when a part "includes" a certain component, this does not mean that other components are excluded, but that other components can be added, unless specifically stated to the contrary.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as “comprise” or “have” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that it does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof.

이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 레이저(100)의 구성을 도시한 도면이다.Figure 1 is a diagram showing the configuration of a semiconductor laser 100 according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 반도체 레이저(100)는 복수의 반도체층을 포함한다. 반도체 레이저(100)는 기판(10), n형 반도체층(20), 활성층(30), p형 반도체층(40)을 포함한다.As shown in FIG. 1, the semiconductor laser 100 includes a plurality of semiconductor layers. The semiconductor laser 100 includes a substrate 10, an n-type semiconductor layer 20, an active layer 30, and a p-type semiconductor layer 40.

기판(10)은 n형 도펀트로 도핑된 반도체 기판일 수 있다. 기판(10)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The substrate 10 may be a semiconductor substrate doped with an n-type dopant. The substrate 10 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

제1 반도체층(20)은 기판(10) 위에 위치한다. 제1 반도체층(20)은n형 도펀트로 도핑된 하나 이상의 n형 반도체층들을 포함할 수 있다. 제1 반도체층(20)은 n클래드층(22)과 n웨이브가이드층(24)을 포함할 수 있다. 제1 반도체층(20)은 기판(10) 위에 n클래드층(22)과 n웨이브가이드층(24)이 순차적으로 위치한 것일 수 있다. n클래드층(22)과 n웨이브가이드층(24)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The first semiconductor layer 20 is located on the substrate 10. The first semiconductor layer 20 may include one or more n-type semiconductor layers doped with an n-type dopant. The first semiconductor layer 20 may include an n clad layer 22 and an n wave guide layer 24. The first semiconductor layer 20 may have an n clad layer 22 and an n wave guide layer 24 sequentially placed on the substrate 10. The n-clad layer 22 and the n-wave guide layer 24 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

활성층(30)은 제1 반도체층(20) 위에 위치한다. 활성층(30)은 양자 우물 구조를 포함할 수 있다. 일례로, 활성층(30)은 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다. 활성층(30)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The active layer 30 is located on the first semiconductor layer 20. The active layer 30 may include a quantum well structure. For example, the active layer 30 may include a single quantum well structure or a multiple quantum well structure. The active layer 30 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

제2 반도체층(40)은 활성층(30) 위에 위치한다. 제2 반도체층(40)은p형 도펀트로 도핑된 하나 이상의 p형 반도체층들을 포함할 수 있다. 제2 반도체층(40)은 p웨이브가이드층(42), p클래드층(44) 및 컨택층(46)을 포함할 수 있다. 제2 반도체층(40)은 활성층(30) 위에 p웨이브가이드층(42)과 p클래드층(44)이 순차적으로 위치한 것일 수 있다. p웨이브가이드층(42)과 p클래드층(44)은 GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP또는 InGaAsP 중 적어도 하나를 포함할 수 있다.The second semiconductor layer 40 is located on the active layer 30. The second semiconductor layer 40 may include one or more p-type semiconductor layers doped with a p-type dopant. The second semiconductor layer 40 may include a p wave guide layer 42, a p clad layer 44, and a contact layer 46. The second semiconductor layer 40 may have a p wave guide layer 42 and a p clad layer 44 sequentially located on the active layer 30. The p wave guide layer 42 and the p clad layer 44 may include at least one of GaAs, AlGaAs, AlInGaAs, InGaAs, AlGaAsSb, GaAsP, or InGaAsP.

p클래드층(44)은 메사(mesa) 구조(441)를 포함한다. 메사 구조(441)는 p클래드층(44)에서 상측(도 1의 Z축 방향)을 향해 돌출되어 있다. 메사 구조(441)는 반도체 레이저(100)의 길이 방향(도 2의 Y축 방향)을 따라 연장된다. 메사 구조(441)는 식각 등을 통해 p클래드층의 일부를 제거함으로써 형성할 수 있다.The p-clad layer 44 includes a mesa structure 441. The mesa structure 441 protrudes from the p-clad layer 44 toward the upper side (Z-axis direction in FIG. 1). The mesa structure 441 extends along the longitudinal direction (Y-axis direction of FIG. 2) of the semiconductor laser 100. The mesa structure 441 can be formed by removing part of the p-clad layer through etching or the like.

p클래드층(44)은 고저항 영역(442)과 컨택면(443)을 포함한다. 고저항 영역(442)은 p클래드층(44)의 상측에 위치한다. 고저항 영역(442)은 메사 구조(441)를 제외한 p클래드층(44) 및 메사 구조(441)의 일부에 형성된다. 구체적으로 고저항 영역(442)은 메사 구조(441)의 상측 가장자리를 따라 형성된다. 컨택면(443)은 고저항 영역(442)이 형성되어 있지 않은 p클래드층(44)의 상측면을 의미한다. 따라서 컨택면(443)은 메사 구조(441)의 중앙 부분에 위치한다. 고저항 영역(442)은 컨택면(443)을 둘러싸고 있다. 고저항 영역(442)의 형성 위치는 메사 구조(441)와 일치하지 않는다. 즉, 고저항 영역(442)은 메사 구조(441)와 별도로 그 위치나 크기를 조정할 수 있다. The p-clad layer 44 includes a high-resistance region 442 and a contact surface 443. The high-resistance region 442 is located above the p-clad layer 44. The high-resistance region 442 is formed in the p-clad layer 44 and a portion of the mesa structure 441 excluding the mesa structure 441. Specifically, the high-resistance region 442 is formed along the upper edge of the mesa structure 441. The contact surface 443 refers to the upper surface of the p-clad layer 44 on which the high-resistance region 442 is not formed. Accordingly, the contact surface 443 is located in the central portion of the mesa structure 441. High-resistance region 442 surrounds contact surface 443. The formation location of the high-resistance region 442 does not coincide with the mesa structure 441. That is, the position or size of the high-resistance region 442 can be adjusted separately from the mesa structure 441.

고저항 영역(442)은 p 클래드층(44)의 다른 영역보다 저항과 열전도율이 높은 특성을 나타낸다. 고저항 영역(442)은 이온 주입 방법을 통해 이온이 주입되는 영역이다. 고저항 영역(442)은 주입되는 이온의 양이나 주입 횟수에 따라 저항이나 열전도율 특성이 변화될 수 있다. p클래드층(44)의 상측으로부터 이온 주입이 이루어지므로 고저항 영역(442)은 p클래드층(44)의 상측에 위치하게 된다.The high-resistance region 442 exhibits higher resistance and thermal conductivity than other regions of the p clad layer 44. The high resistance area 442 is an area into which ions are implanted using an ion implantation method. The high-resistance region 442 may have resistance or thermal conductivity characteristics that change depending on the amount of ions injected or the number of injections. Since ion implantation is performed from the upper side of the p-clad layer 44, the high-resistance region 442 is located above the p-clad layer 44.

그리고 고저항 영역(442)이 메사 구조(441)의 식각된 면, 측면에 위치함에 따라 메사 구조(441)의 측면 또한 고저항 특성을 가진다. 이에 따라 메사 구조(441)의 측면을 따라 흐르는 누설 전류를 제거할 수 있다.And, as the high-resistance region 442 is located on the etched surface and side of the mesa structure 441, the side of the mesa structure 441 also has high resistance characteristics. Accordingly, leakage current flowing along the side of the mesa structure 441 can be eliminated.

p클래드층(44)은 제1 두께(T)를 가진다. 여기서 제1 두께(T1)는 p클래드층(44)의 상측 표면에서 p웨이브가이드층(42)이 위치한 방향(도 1의 -Z축 방향)을 따라 측정된 p클래드층(44)의 길이이다. 도 1을 참고하면, 제1 두께(T1)는 메사 구조(441)가 아닌 p클래드층(44)의 상측 표면으로부터 측정된 p클래드층(44)의 길이이다.The p-clad layer 44 has a first thickness T. Here, the first thickness T1 is the length of the p clad layer 44 measured along the direction in which the p wave guide layer 42 is located (-Z axis direction in FIG. 1) from the upper surface of the p clad layer 44. . Referring to FIG. 1, the first thickness T1 is the length of the p-clad layer 44 measured from the upper surface of the p-clad layer 44, not the mesa structure 441.

고저항 영역(442)은 제2 두께(T2)를 가진다. 여기서 제2 두께(T2)는 p클래드층(44)의 상측 표면으로부터 p웨이브가이드층(42) 방향을 따라 측정된 고저항 영역(442)의 길이이다. 제2 두께(T2)는 제1 두께(T1)와 같거나 제1 두께(T1)보다 작다. 즉, 고저항 영역(442)은 p웨이브가이드층(42)과 접촉하는 p 클래드층(44)까지 형성될 수 있다.(T2=T1) 이때 p웨이브가이드층(42)이 두께가 작기 때문에 고저항 영역(442)은 활성층(30)에 매우 가깝게 형성될 수 있다. 따라서 활성층(30)에서 발생되는 열이 고저항 영역(442)으로 쉽게 흡수될 수 있으며, 고저항 영역(442)의 높은 열전도성으로 인해 절연층(50)까지 신속하게 전달될 수 있다.The high-resistance region 442 has a second thickness T2. Here, the second thickness T2 is the length of the high resistance region 442 measured along the direction of the p wave guide layer 42 from the upper surface of the p clad layer 44. The second thickness T2 is equal to or smaller than the first thickness T1. That is, the high-resistance region 442 can be formed up to the p clad layer 44 in contact with the p wave guide layer 42. (T2 = T1) At this time, the p wave guide layer 42 has a small thickness, so the high resistance area 442 can be formed up to the p clad layer 44 in contact with the p wave guide layer 42. The resistance region 442 may be formed very close to the active layer 30. Therefore, heat generated in the active layer 30 can be easily absorbed into the high-resistance region 442, and can be quickly transferred to the insulating layer 50 due to the high thermal conductivity of the high-resistance region 442.

한편, 고저항 영역(442)은 p웨이드가이드층(42)으로부터 소정 간격을 사이에 두고 형성될 수도 있다.(T2<T1) 고저항 영역(442)의 제2 두께(T2)는 이온 주입 공정의 조정을 통해 결정될 수 있다.Meanwhile, the high-resistance region 442 may be formed at a predetermined distance from the p-wade guide layer 42. (T2<T1) The second thickness (T2) of the high-resistance region 442 is determined by the ion implantation process. It can be decided through the adjustment of .

컨택층(46)은 p클래드층(44)의 메사구조(441) 위에 위치한다. 컨택층(46)은 금속 물질을 포함할 수 있다. 컨택층(46)은 p클래드층(44)과 전기적으로 연결된다. 컨택층(46)의 p클래드층(44)과 함께 그 일부가 제거되어 메사 구조(441) 위에만 남은 것일 수 있다.The contact layer 46 is located on the mesa structure 441 of the p-clad layer 44. The contact layer 46 may include a metal material. The contact layer 46 is electrically connected to the p-clad layer 44. A portion of the contact layer 46 along with the p-clad layer 44 may be removed, leaving only the mesa structure 441.

절연층(50)은 p클래드층(44) 및 컨택층(46) 위에 위치한다. 절연층(50)은 p클래드층(44)을 노출시키는 개구(52)를 포함한다. 개구(52)는 메사 구조(442) 위에 형성될 수 있으며, 개구(52)를 통해 컨택층(46)의 상면이 노출된다. 절연층(50)은 컨택층(46)의 일부를 덮을 수 있다. 즉, 절연층(50)의 개구(52)는 컨택층(46)보다 작은 면적일 수 있다. 이에 따라 절연층(50)은 컨택층(46)의 전류 주입 영역을 더욱 한정할 수 있다.The insulating layer 50 is located on the p-clad layer 44 and the contact layer 46. The insulating layer 50 includes an opening 52 exposing the p-clad layer 44 . The opening 52 may be formed on the mesa structure 442, and the top surface of the contact layer 46 is exposed through the opening 52. The insulating layer 50 may cover a portion of the contact layer 46 . That is, the opening 52 of the insulating layer 50 may have a smaller area than the contact layer 46. Accordingly, the insulating layer 50 can further limit the current injection area of the contact layer 46.

전극(60)은 절연층(50)을 덮고 있다. 전극(60)은 절연층(50)의 개구(52)를 통해 노출된 컨택층(46)도 덮고 있다. 전극(60)은 반도체 레이저(100)가 절단되는 가장자리를 제외한 나머지 부분에 형성될 수 있다. 전극(60)은 컨택층(46)을 통해 반도체 레이저(100)의 내부로 전류를 공급한다. 전극(60)은 금속과 같은 전도성 물질을 포함할 수 있다. 일례로, 전극(60)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.The electrode 60 covers the insulating layer 50. The electrode 60 also covers the contact layer 46 exposed through the opening 52 of the insulating layer 50. The electrode 60 may be formed on the remaining portion excluding the edge where the semiconductor laser 100 is cut. The electrode 60 supplies current into the semiconductor laser 100 through the contact layer 46. The electrode 60 may include a conductive material such as metal. For example, the electrode 60 is made of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium (IGTO). tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO Nitride (IZON), Al-Ga ZnO (AGZO), In-Ga ZnO (IGZO), ZnO, IrOx , RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, It may contain at least one of Pt, Au, and Hf.

도 2은 본 발명의 일 실시예에 따른 반도체 레이저(100)의 평면도이다. Figure 2 is a plan view of a semiconductor laser 100 according to an embodiment of the present invention.

도 2는 도 1에 도시한 반도체 레이저(100)의 상부에서 투영한 평면을 나타낸다.FIG. 2 shows a plane projected from the top of the semiconductor laser 100 shown in FIG. 1.

한편, 도 3a는 도 2에 도시한 반도체 레이저(100)의 S1 또는 S2에서 투영한 정면도 또는 배면도이다.Meanwhile, FIG. 3A is a front or rear view projected from S1 or S2 of the semiconductor laser 100 shown in FIG. 2.

도 3b는 도 2에 도시한 반도체 레이저(100)의 제2 구간(B)의 단면을 나타낸다.FIG. 3B shows a cross section of the second section B of the semiconductor laser 100 shown in FIG. 2.

도 2, 도 3a 내지 도 3b는 고저항 영역(442)의 설명을 위하여 절연층(50) 및 전극(60)의 도시가 생략되어 있다.2 and 3A to 3B, the insulating layer 50 and the electrode 60 are omitted for explanation of the high-resistance region 442.

도 2에 도시한 바와 같이, 반도체 레이저(100)는 제1 면(S1) 및 제2 면(S2)을 포함한다. 제1 면(S1)과 제2 면(S2)은 반도체 레이저(100)의 길이 방향(도 2의 Y축 방향) 양쪽 단면이다. 제1면(S1) 및 제2면(S2)에는 반사 및/또는 보호를 위한 코팅층이 형성될 수 있다. 제1 면(S1)과 제2 면(S2) 중 어느 하나는 레이저 빔을 외부로 방사하는 역할을 한다. 일례로 레이저 빔은 제1 면(S1)을 통하여 외부로 방사될 수 있다.As shown in FIG. 2, the semiconductor laser 100 includes a first surface (S1) and a second surface (S2). The first surface S1 and the second surface S2 are cross sections on both sides of the semiconductor laser 100 in the longitudinal direction (Y-axis direction of FIG. 2). A coating layer for reflection and/or protection may be formed on the first surface (S1) and the second surface (S2). One of the first surface (S1) and the second surface (S2) serves to radiate the laser beam to the outside. For example, the laser beam may be emitted to the outside through the first surface S1.

p클래드층(44)의 메사 구조(441)는 제1 면(S1)에서 제2 면(S2)까지 연장된다. 메사 구조(441)의 상측 표면에 컨택면(443)이 위치한다. 컨택면(443)은 메사 구조(441)의 가장자리로부터 내측에 위치한다. 고저항 영역(442)은 메사 구조(441)에서 컨택면(443)을 둘러싸고 있다.The mesa structure 441 of the p-clad layer 44 extends from the first surface S1 to the second surface S2. A contact surface 443 is located on the upper surface of the mesa structure 441. The contact surface 443 is located inside from the edge of the mesa structure 441. High-resistance region 442 surrounds contact surface 443 in mesa structure 441.

p클래드층(44)은 고저항 영역(442)의 배치에 따라 제1 구간(A)과 제2 구간(B)으로 구분할 수 있다. 제1 구간(A)은 고저항 영역(442)이 반도체 레이저(100)의 폭 방향(도 2의 X축 방향)을 따라 연속적으로 형성되어 있다. 제1 구간(A)은 제1 면(S1) 및 제2면(S2)과 만나는 부분에 위치할 수 있다.The p-clad layer 44 can be divided into a first section (A) and a second section (B) according to the arrangement of the high-resistance region 442. In the first section A, the high-resistance region 442 is continuously formed along the width direction of the semiconductor laser 100 (X-axis direction in FIG. 2). The first section (A) may be located at a portion where the first surface (S1) and the second surface (S2) meet.

즉, 제1 면(S1) 및 제2면(S2)과 인접한 부분에서는 금속층과 컨택하는 부분을 형성하지 않게 된다. 이와 같은 구조는 양측 단면에서의 전류 주입을 제어하여 COD(Catastrophic Mirror Damage)를 개선시킬 수 있는 효과가 있다.That is, a portion in contact with the metal layer is not formed in a portion adjacent to the first surface (S1) and the second surface (S2). This structure has the effect of improving COD (Catastrophic Mirror Damage) by controlling current injection in both cross-sections.

제2 구간(B)은 고저항 영역(442)이 반도체 레이저(100)의 폭 방향을 따라 분리되어 있는 부분이다. 제2 구간(B)에서 고저항 영역(442)은 컨택면(443)을 사이에 두고 2개로 분리된 단면을 가진다. 제2 구간(B)에서 고저항 영역(442)은 메사 구조(441)의 양측 단부에서부터 p클래드층(44)의 가장자리까지 형성된다. 고저항 영역(442)은 반도체 레이저(100)의 길이 방향을 따라 제1 구간(A) 제2 구간(B) 및 제1 구간(A)의 순서로 배치될 수 있다. 이에 따라 고저항 영역(442)은 p클래드층(44)의 가장자리를 둘러싸는 형상이 된다.The second section B is a portion where the high-resistance region 442 is separated along the width direction of the semiconductor laser 100. In the second section B, the high-resistance region 442 has a cross section divided into two with the contact surface 443 in between. In the second section B, the high-resistance region 442 is formed from both ends of the mesa structure 441 to the edge of the p-clad layer 44. The high-resistance region 442 may be arranged in the order of the first section (A), the second section (B), and the first section (A) along the longitudinal direction of the semiconductor laser 100. Accordingly, the high-resistance region 442 has a shape surrounding the edge of the p-clad layer 44.

도 3a는 도 2에 도시한 반도체 레이저(100)를 3A-3A 선을 따라 절개한 단면을 나타낸다. 도 3b는 도 2에 도시한 반도체 레이저(100)를 3B-3B 선을 따라 절개한 단면을 나타낸다.FIG. 3A shows a cross section of the semiconductor laser 100 shown in FIG. 2 along the line 3A-3A. FIG. 3B shows a cross section of the semiconductor laser 100 shown in FIG. 2 along the line 3B-3B.

도 3a는 제1 구간(A)의 p클래드층(44)을 나타낸다. 제1 구간(A)에서 고저항 영역(442)은 반도체 레이저(100)의 폭 방향을 따라 끊김없이 형성되어 있다. 고저항 영역(442)은 p클래드층(44)의 상면에서부터 p웨이브가이드층(42)을 향해 제2 두께(T2)를 가지며 형성된다. 고저항 영역(442)은 메사 구조(441)에 대응하는 형상을 가질 수 있다. 즉, 고저항 영역(442)은 메사 구조(441)에 형성된 부분이 주변보다 상측에 위치할 수 있다. 고저항 영역(442)의 제2 두께(T2)가 메사 구조(441)의 돌출된 높이보다 클 수 있다. 이에 따라 고저항 영역(442)은 메사 구조(441)의 측면 단부에서도 끊어짐 없이 연장될 수 있다. 도 3a에 도시된 구조에 의해 P 클래드층(44)으로의 전류 유입이 제한되어 COD(Catastrophic Mirror Damage)를 개선시킬 수 있다. Figure 3a shows the p-clad layer 44 in the first section (A). In the first section A, the high-resistance region 442 is formed seamlessly along the width direction of the semiconductor laser 100. The high-resistance region 442 is formed to have a second thickness T2 from the top of the p-clad layer 44 toward the p-wave guide layer 42. The high-resistance region 442 may have a shape corresponding to the mesa structure 441. That is, the high-resistance region 442 formed in the mesa structure 441 may be located above the surrounding area. The second thickness T2 of the high-resistance region 442 may be greater than the protruding height of the mesa structure 441. Accordingly, the high-resistance region 442 can extend without interruption even from the side ends of the mesa structure 441. The structure shown in FIG. 3A limits current inflow into the P clad layer 44, thereby improving COD (Catastrophic Mirror Damage).

도 3b는 제2 구간(B)의 p클래드층(44)을 나타낸다. 제2 구간(B)에서 고저항 영역(442)은 반도체 레이저(100)의 폭 방향을 따라 분리된 형상을 가진다. 고저항 영역(442)은 메사 구조(441) 중앙의 컨택면(443)을 사이에 두고 2개로 분리된 단면 형상을 가진다. 고저항 영역(442)은 메사 구조(441)의 양측 단부부터 반도체 레이저(100)의 가장자리까지 연장된다.Figure 3b shows the p-clad layer 44 in the second section (B). In the second section B, the high-resistance region 442 has a separated shape along the width direction of the semiconductor laser 100. The high-resistance region 442 has a cross-sectional shape divided into two with the contact surface 443 in the center of the mesa structure 441 in between. The high-resistance region 442 extends from both ends of the mesa structure 441 to the edge of the semiconductor laser 100.

도 4는 본 발명의 다른 실시예에 따른 반도체 레이저(200)를 나타낸다. 도 4 및 이하의 설명에서 도 1 및 도2의 반도체 레이저(100)와 동일한 구성 요소에는 동일한 도면 부호를 사용하였고 그 설명을 생략하였다.Figure 4 shows a semiconductor laser 200 according to another embodiment of the present invention. In FIG. 4 and the following description, the same reference numerals are used for the same components as those of the semiconductor laser 100 of FIGS. 1 and 2, and the description thereof is omitted.

p클래드층(44)은 확장된 형태의 메사 구조(444)를 포함한다. 확장된 형태의 메사 구조(444)는 길이 방향(도 4의 Y축 방향)을 따라 폭이 변화되는 형상을 가진다. 일례로, 메사 구조(444)는 제1 면(S1) 및 제2 면(S2)에 가까운 부분에서 가장 작은 폭(도 4의 X축 방향을 따라 측정한 길이)을 가질 수 있고, 길이 방향의 중앙 부분에서 가장 큰 폭을 가질 수 있다. The p-clad layer 44 includes an expanded mesa structure 444. The expanded mesa structure 444 has a shape whose width changes along the longitudinal direction (Y-axis direction in FIG. 4). For example, the mesa structure 444 may have the smallest width (length measured along the It may have the greatest width in the central part.

고저항 영역(445)은 메사 구조(444)에 대응하는 형상을 가질 수 있다. 고저항 영역(445)은 메사 구조(444)의 양측 단부에 형성될 수 있다. 고저항 영역(445)의 내측으로 컨택면(446)이 위치한다. 컨택면(446)은 메사 구조(444)에 대응하는 형상을 가질 수 있다. 일례로, 컨택면(446)은 육각형의 평면 형상을 가질 수 있다. 컨택면(446)의 폭(도 4의 X축 방향을 따라 측정한 길이) 또한 중앙 부분에서 가장 클 수 있다. 고저항 영역(445)은 컨택면(446)을 둘러싸며 p클래드층(44)에 형성된다.The high-resistance region 445 may have a shape corresponding to the mesa structure 444. High-resistance regions 445 may be formed at both ends of the mesa structure 444. The contact surface 446 is located inside the high-resistance area 445. The contact surface 446 may have a shape corresponding to the mesa structure 444. For example, the contact surface 446 may have a hexagonal planar shape. The width (length measured along the X-axis direction in FIG. 4) of the contact surface 446 may also be largest in the central portion. The high-resistance region 445 surrounds the contact surface 446 and is formed on the p-clad layer 44.

컨택층(60)은 컨택면(446)과 연결되어 반도체 레이저(200)에 전류를 인가한다. 활성층(30)은 컨택면(446)에 대응하는 부분에 전류가 인가되므로 중앙 부분으로 전류가 집중되고 폭이 좁은 제1 면(S1) 및 제2 면(S2)에 가까울수록 전류가 적게 공급된다. 따라서 본 실시예에 따른 반도체 레이저(200)는 제1면(S1) 및 제2 면(S2)을 향하는 전류 흐름을 제어할 수 있으므로, 레이저 빔의 방출면 또는 반사면에서의 발열을 저감시킬 수 있다.The contact layer 60 is connected to the contact surface 446 to apply current to the semiconductor laser 200. Since current is applied to the active layer 30 in a portion corresponding to the contact surface 446, the current is concentrated in the central portion, and less current is supplied closer to the narrow first and second surfaces (S1) and (S2). . Therefore, the semiconductor laser 200 according to this embodiment can control the current flow toward the first surface (S1) and the second surface (S2), thereby reducing heat generation on the emission surface or reflection surface of the laser beam. there is.

도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 레이저(100)(200)에 있어, 고저항 영역(442)(445)을 형성하는 방법을 개략적으로 나타낸다.5A to 5D schematically show a method of forming high-resistance regions 442 and 445 in the semiconductor laser 100 and 200 according to embodiments of the present invention.

도 5a를 참조하면, p클래드층(44) 및 컨택층(46)을 패터닝하여 메사 구조(441)(444)를 형성한다. 메사 구조(441)(444)는 마스크 패턴(미도시)를 이용하여 메사 구조(441)(444) 주변의 p클래드층(44) 및 컨택층(46)의 일부를 제거함으로써 이루어질 수 있다.Referring to FIG. 5A, the p-clad layer 44 and the contact layer 46 are patterned to form mesa structures 441 and 444. The mesa structures 441 and 444 can be formed by removing part of the p-clad layer 44 and the contact layer 46 around the mesa structures 441 and 444 using a mask pattern (not shown).

도 5b를 참조하면, 메사 구조(441)(444) 및 p컨택층(46) 위에 제1 마스크(70)를 배치한다. 제1 마스크(70)는 후속 이온 주입 공정에서 이온이 주입되는 영역을 결정한다. 제1 마스크(70)는 이온의 주입을 원하지 않는 부분에 배치된다. 제1 마스크(70)는 이온 주입 공정 진행 시 제1 마스크(70)의 아래로 이온이 주입되는 것을 차단한다. 일례로, 제1 마스크(70)는 포토 레지스트일 수 있다.Referring to FIG. 5B, a first mask 70 is disposed on the mesa structures 441 and 444 and the p-contact layer 46. The first mask 70 determines the area into which ions are implanted in a subsequent ion implantation process. The first mask 70 is disposed in areas where ion injection is not desired. The first mask 70 blocks ions from being implanted below the first mask 70 during the ion implantation process. For example, the first mask 70 may be photoresist.

제1 마스크(70)는 메사 구조(441)(444)보다 더 작은 폭(도 5b의 수평 방향 길이)으로 형성된다. 제1 마스크(70)는 제1 면(S1) 및 제2 면(S2)으로부터 소정 간격을 두고 형성된다. 제1 마스크(70)는 메사 구조(441)(444)보다 작은 폭을 가질 수 있다. 제1 마스크(70)는 메사 구조(441)(444)가 연장되는 방향으로 메사 구조(441)(444)보다 작은 길이를 가질 수 있다. 제1 마스크(70)는 메사 구조(441)(444)의 상측 평면보다 작은 면적을 가질 수 있다. 제1 마스크(70)는 메사 구조(441)(444)의 양측 단부로부터 동일한 간격을 사이에 두고 형성될 수 있다.The first mask 70 is formed to have a smaller width (horizontal length in FIG. 5B) than the mesa structures 441 and 444. The first mask 70 is formed at a predetermined distance from the first surface S1 and the second surface S2. The first mask 70 may have a smaller width than the mesa structures 441 and 444. The first mask 70 may have a length smaller than the mesa structures 441 and 444 in the direction in which the mesa structures 441 and 444 extend. The first mask 70 may have an area smaller than the upper plane of the mesa structures 441 and 444. The first mask 70 may be formed at equal intervals from both ends of the mesa structures 441 and 444.

한편, 메사 구조(441)(444)와 제1 마스크(70)는 동일한 마스크 패턴(미도시)을 이용하여 형성될 수 있다. 예를 들면, 메사 구조(441)(444)의 형성 시 사용한 상기 마스크 패턴을 제거하지 않고 제1 마스크(70)의 형성에도 사용할 수 있다. 또한, 메사 구조(441)(444)의 형성 전에 상기 마스크 패턴 위로 제1 마스크(70)를 형성한 후, 상기 마스크 패턴을 이용하여 메사 구조(441)(444)를 형성할 수도 있다. 이와 같이, 메사 구조(441)(444)와 제1 마스크(70)의 형성 공정에 동일한 상기 마스크 패턴을 사용하는 경우, 자기 정렬(self-align)의 장점이 있다. 메사 구조(441)(444)와 제1 마스크(70)가 동일한 마스크 패턴에 의해 형성되므로, 별도의 위치 조정 없이도 그 위치가 정렬될 수 있다. 제1 마스크(70)에 의해 형성되는 고저항 영역(442)(445) 역시 메사 구조(441)(444)와 별도의 위치 조정 없이 정렬될 수 있다. 따라서 고저항 영역(442)(445)은 별도의 정렬 과정이 필요 없이 메사 구조(441)(444)의 측면으로부터 동일한 간격을 가지도록 배치될 수 있다. 이에 따라 전류의 흐름을 메사 구조(441)(444)의 중심으로 더 정밀하게 제어할 수 있는 효과가 있다.Meanwhile, the mesa structures 441 and 444 and the first mask 70 may be formed using the same mask pattern (not shown). For example, the mask pattern used to form the mesa structures 441 and 444 can be used to form the first mask 70 without removing it. Additionally, before forming the mesa structures 441 and 444, the first mask 70 may be formed on the mask pattern, and then the mesa structures 441 and 444 may be formed using the mask pattern. As such, when the same mask pattern is used in the formation process of the mesa structures 441 and 444 and the first mask 70, there is an advantage of self-alignment. Since the mesa structures 441 and 444 and the first mask 70 are formed using the same mask pattern, their positions can be aligned without separate position adjustment. The high-resistance regions 442 and 445 formed by the first mask 70 may also be aligned with the mesa structures 441 and 444 without separate position adjustment. Accordingly, the high-resistance regions 442 and 445 can be arranged to be equally spaced from the sides of the mesa structures 441 and 444 without the need for a separate alignment process. Accordingly, there is an effect in that the flow of current can be more precisely controlled to the center of the mesa structure (441) (444).

도 5c를 참조하면, p클래드층(44)에 이온 주입을 실시한다. 이온 주입은 이온 임플란테이션(Ion Implantation) 방법을 통해 이루어질 수 있다. 주입되는 이온은 p클래드층(44)에 고저항 특성을 제공할 수 있는 것이면 제한되지 않는다. 일례로, 상기 이온은 수소 이온, 듀트론(Deutron) 이온, 질소 이온, 산소 이온, 탄소 이온, 헬륨 이온, 아르곤 이온 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이온 주입 공정은 1회 이상 반복될 수 있다.Referring to FIG. 5C, ion implantation is performed into the p-clad layer 44. Ion implantation can be performed through an ion implantation method. The implanted ions are not limited as long as they can provide high resistance characteristics to the p-clad layer 44. For example, the ions may include hydrogen ions, deutron ions, nitrogen ions, oxygen ions, carbon ions, helium ions, argon ions, or a combination of two or more thereof. The ion implantation process may be repeated one or more times.

이온 주입 공정은 고저항 영역(442)(445)이 원하는 제2 두께(T2)를 가질 때까지 반복된다. 이때 제1 마스크(70)가 메사 구조(441)(444)보다 작은 폭을 가지므로, 메사 구조(441)(444)의 양측 단부, 메사 구조(441)(444)의 가장자리 부분에도 이온 주입이 이루어질 수 있다.The ion implantation process is repeated until the high-resistance regions 442 and 445 have the desired second thickness T2. At this time, since the first mask 70 has a smaller width than the mesa structures 441 and 444, ion implantation is also performed at both ends of the mesa structures 441 and 444 and the edges of the mesa structures 441 and 444. It can be done.

메사 구조의 측면에는 댕글링 본드(Dangling bond)와 같은 표면 결함이 존재할 수 있다. 댕글링 본드는 반도체 레이저의 작동 시 캐리어를 흡착시켜 캐리어의 결합을 방해할 수 있다. 따라서 반도체 레이저의 성능을 개선하기 위하여 댕글링 본드를 제거하는 것이 중요하다.Surface defects such as dangling bonds may exist on the sides of the mesa structure. Dangling bonds can adsorb carriers during operation of a semiconductor laser and interfere with carrier bonding. Therefore, it is important to remove dangling bonds to improve the performance of semiconductor lasers.

본 발명의 실시예들에 따르면, 메사 구조(441)(444)의 측면에 이온을 주입하여 고저항 영역(442)(445)을 형성한다. 이온 주입 과정에서 메사 구조(441)(444) 측면의 댕글링 본드에도 이온이 주입되고, 주입된 이온이 댕글링 본드와 결합하게 된다. 이에 따라 메사 구조(441)(444)의 측면의 댕글링 본드가 제거된다.According to embodiments of the present invention, ions are implanted into the sides of the mesa structures 441 and 444 to form high-resistance regions 442 and 445. During the ion implantation process, ions are also implanted into the dangling bonds on the sides of the mesa structures 441 and 444, and the implanted ions combine with the dangling bonds. Accordingly, dangling bonds on the sides of the mesa structures 441 and 444 are removed.

도 5d를 참조하면, 이온 주입 공정의 종료 후 제1 마스크(70)를 제거한다. p클래드층(44)과 컨택층(46) 위로 절연층(50)을 형성한다. 메사 구조(441)(444) 위의 절연층(50)을 일부 제거하여 컨택층(46)을 노출시킨다. 그리고 컨택층(46) 및 절연층(50)을 덮도록 금속 전극(60)을 형성한다.Referring to FIG. 5D, the first mask 70 is removed after the ion implantation process is completed. An insulating layer 50 is formed on the p-clad layer 44 and the contact layer 46. A portion of the insulating layer 50 on the mesa structures 441 and 444 is removed to expose the contact layer 46. Then, a metal electrode 60 is formed to cover the contact layer 46 and the insulating layer 50.

본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 전류 흐름을 집중시키고 캐리어 리키지(Carrier Leakage)를 억제하기 위하여 p클래드층(44)에 고저항 영역(442)(444)을 형성하고 있다. 이에 따라 p클래드층(44)을 통과하는 전류가 고저항 영역(442)(444)에 의해 주변으로 퍼지는 현상이 억제되고, 캐리어 리키지 현상 또한 억제될 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 레이저(100)는 캐리어 리키지에 의한 발광 효율 저하, 레이저 빔의 품질 저하, 임계 전류값 및 동작 전류값의 상승 문제를 해결할 수 있다. 다시 말해, 본 발명의 실시예들에 따른 반도체 레이저(100)는 발광 효율 상승, 레이저 빔의 품질 상승, 임계 전류값 및 동작 전류값을 저감시킬 수 있는 효과가 있다.The semiconductor laser 100 and 200 according to embodiments of the present invention have high-resistance regions 442 and 444 in the p-clad layer 44 to concentrate current flow and suppress carrier leakage. It is forming. Accordingly, the phenomenon in which the current passing through the p-clad layer 44 spreads to the surroundings by the high-resistance regions 442 and 444 is suppressed, and the carrier leakage phenomenon can also be suppressed. Therefore, the semiconductor laser 100 according to embodiments of the present invention can solve the problems of reduced luminous efficiency due to carrier leakage, reduced laser beam quality, and increased critical current value and operating current value. In other words, the semiconductor laser 100 according to embodiments of the present invention has the effect of increasing luminous efficiency, increasing the quality of the laser beam, and reducing the critical current value and operating current value.

또한, 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 고저항 영역(442)(445)을 메사 구조(441)(444) 측면에도 형성함으로써 댕글링 본드와 같은 표면 결함을 제거할 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 전류 손실이 방지되므로 동작 전류를 낮추고 발광 효율을 높이는 효과를 구현할 수 있다.In addition, the semiconductor laser 100 and 200 according to embodiments of the present invention remove surface defects such as dangling bonds by forming high-resistance regions 442 and 445 on the sides of the mesa structures 441 and 444. can do. Therefore, the semiconductor laser 100 and 200 according to embodiments of the present invention can achieve the effect of lowering the operating current and increasing luminous efficiency because current loss is prevented.

또한, 전술한 본 발명의 실시예들에 따르면, 제1 면(S1) 및 제2 면(S2)에 인접한 p클래드층(44)을 고저항 영역(442)(444)으로 구성함으로써 제1 면(S1) 및 제2 면(S2)을 향하는 전류의 흐름을 억제할 수 있다. 또한, 열 전도율이 높은 고저항 영역(442)(444)에 의해 제1 면(S1) 및 제2 면(S2)에서 발생되는 열을 효과적으로 배출시킬 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 제1 면(S1) 및 제2 면(S2)에서의 발열을 억제하고, 발생되는 열 또한 외부로 신속하게 배출함으로써, 열에 의한 코팅층의 손상이나 출력 저하를 예방하는 효과가 있다.In addition, according to the above-described embodiments of the present invention, the p clad layer 44 adjacent to the first surface (S1) and the second surface (S2) is composed of high resistance regions 442 and 444, thereby forming the first surface (S1) and the second surface (S2). The flow of current toward (S1) and the second surface (S2) can be suppressed. Additionally, heat generated from the first surface S1 and the second surface S2 can be effectively discharged by the high-resistance regions 442 and 444 having high thermal conductivity. Therefore, the semiconductor laser 100 and 200 according to embodiments of the present invention suppress heat generation on the first surface S1 and the second surface S2 and quickly discharge the generated heat to the outside, It is effective in preventing damage to the coating layer or reduction in output due to heat.

또한, 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 컨택면(443)을 제외한 p 클래드층(44)의 대부분을 고저항 영역(442)(444)으로 형성하고 있다. 고저항 영역(442)(444)은 열전도율이 높은 장점을 가지므로, 활성층에서 발생하는 열을 반도체 레이저(100)의 외부로 신속하게 방출할 수 있다. 고저항 영역(442)(444)은 활성층(30)에 근접하게 형성되어 방열 효과를 극대화할 수 있다. 이 경우 고저항 영역(442)(444)은 p클래드층(44)과 p웨이브가이드층(42)과의 계면까지 형성될 수 있다. p웨이브가이드층(42)은 p클래드층(44)에 비해 매우 작은 두께를 가지므로, 활성층(30)의 열이 고저항 영역(442)(444)으로 신속하게 배출될 수 있다.In addition, in the semiconductor laser 100 and 200 according to embodiments of the present invention, most of the p clad layer 44 except the contact surface 443 is formed as high resistance regions 442 and 444. Since the high-resistance regions 442 and 444 have the advantage of high thermal conductivity, heat generated in the active layer can be quickly dissipated to the outside of the semiconductor laser 100. The high-resistance regions 442 and 444 are formed close to the active layer 30 to maximize the heat dissipation effect. In this case, the high-resistance regions 442 and 444 may be formed up to the interface between the p clad layer 44 and the p wave guide layer 42. Since the p wave guide layer 42 has a very small thickness compared to the p clad layer 44, heat from the active layer 30 can be quickly discharged to the high resistance regions 442 and 444.

또한, 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 p클래드층(44)을 고저항 영역(442)(444)으로 구성함에 따라 절연층(50)의 두께를 작게 하거나 절연층(50)의 구성을 생략하는 것도 가능하다. 따라서 본 발명의 실시예들에 따른 반도체 레이저(100)(200)는 절연층(50)의 증착 두께를 최소화할 수 있으므로 더 효율적으로 열을 배출시킬 수 있다.In addition, the semiconductor laser 100 and 200 according to embodiments of the present invention configure the p-clad layer 44 with high-resistance regions 442 and 444, so that the thickness of the insulating layer 50 is reduced or insulated. It is also possible to omit the configuration of layer 50. Therefore, the semiconductor laser 100 and 200 according to embodiments of the present invention can minimize the deposition thickness of the insulating layer 50 and thus dissipate heat more efficiently.

또한, 본 발명의 실시예들에 따른 반도체 레이저(100)(200)의 제조 방법은 메사 구조(441)(444)와 고저항 영역(442)(445)의 자기 정렬이 가능한 이점이 있다. 메사 구조(441)(444)와 제1 마스크(70)를 동일한 상기 마스크 패턴을 이용하여 형성함에 따라 별도의 정렬 과정이 없이도 메사 구조(441)(444)와 고저항 영역(442)(445)을 정렬시킬 수 있다. 이에 따라 메사 구조(441)(444)를 통해 유입되는 전류의 흐름을 더욱 정밀하고 정확하게 제어할 수 있으므로, 반도체 레이저(100)(200)의 품질을 개선하는 효과가 있다.Additionally, the method of manufacturing the semiconductor laser 100 and 200 according to embodiments of the present invention has the advantage of enabling self-alignment of the mesa structures 441 and 444 and the high-resistance regions 442 and 445. As the mesa structures 441 and 444 and the first mask 70 are formed using the same mask pattern, the mesa structures 441 and 444 and the high-resistance regions 442 and 445 are formed without a separate alignment process. can be sorted. Accordingly, the flow of current flowing through the mesa structures 441 and 444 can be controlled more precisely and accurately, which has the effect of improving the quality of the semiconductor laser 100 and 200.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The description of the present invention described above is for illustrative purposes, and those skilled in the art will understand that the present invention can be easily modified into other specific forms without changing the technical idea or essential features of the present invention. will be. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. For example, each component described as unitary may be implemented in a distributed manner, and similarly, components described as distributed may also be implemented in a combined form.

본 발명의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims described below, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

100 : 반도체 레이저
10 : 기판
20 : 제1 반도체층
30 : 활성층
40 : 제2 반도체층
44 : p클래드층100: semiconductor laser
10: substrate
20: first semiconductor layer
30: active layer
40: second semiconductor layer
44: p clad layer

Claims (15)

양자우물 구조를 포함하는 활성층;
상기 활성층의 하부에 배치된 제1 반도체층;
상기 활성층의 상부에 배치되며 p클래드층을 포함하는 제2 반도체층;
상기 제2 반도체층의 상부에 형성된 절연막;
상기 제2 반도체층의 일부와 접촉되며, 상기 절연막 상부를 덮는 전극을 포함하며,
상기 p클래드층은 제1 방향으로 연장되는 메사 구조를 포함하며, 상기 제1 방향에 수직한 제2 방향의 상기 메사 구조 양측 단부에 이온 주입에 의한 고저항 영역이 형성되며,
상기 고저항 영역은 레이저 빔을 방출하는 제1 면과 인접한 영역에서는 상기 메사 구조 양측 단부를 가로지르도록 상기 제2 방향을 따라 연장되는 형성되며,
상기 p클래드층은 이온 주입이 이루어지지 않은 컨택면을 포함하며, 상기 컨택면은 상기 메사 구조의 상측면에 위치하며,
상기 p클래드층은 제1 구간 및 제2 구간을 포함하고, 상기 제1 구간은 상기 고저항 영역이 연장 형성되고, 상기 제2 구간은 상기 고저항 영역이 분리 형성되는 것인 반도체 레이저.An active layer including a quantum well structure;
a first semiconductor layer disposed below the active layer;
a second semiconductor layer disposed on top of the active layer and including a p-clad layer;
an insulating film formed on top of the second semiconductor layer;
It includes an electrode that is in contact with a portion of the second semiconductor layer and covers an upper part of the insulating film,
The p-clad layer includes a mesa structure extending in a first direction, and high-resistance regions are formed by ion implantation at both ends of the mesa structure in a second direction perpendicular to the first direction,
The high-resistance region is formed to extend along the second direction to cross both ends of the mesa structure in an area adjacent to the first surface emitting the laser beam,
The p-clad layer includes a contact surface on which ion implantation is not performed, and the contact surface is located on the upper side of the mesa structure,
The p-clad layer includes a first section and a second section, wherein the first section is formed by extending the high-resistance region, and the second section is formed by separating the high-resistance region. 삭제delete 삭제delete 제1항에 있어서,
상기 컨택면의 상기 제1 방향의 길이는 상기 메사 구조 상측면의 제1방향의 길이보다 작은 것을 특징으로 하는 반도체 레이저.According to paragraph 1,
A semiconductor laser, wherein the length of the contact surface in the first direction is smaller than the length of the upper side of the mesa structure in the first direction. 제1항에 있어서,
상기 컨택면의 상기 제2 방향의 길이는 상기 메사 구조 상측면의 제2방향의 길이보다 작은 것을 특징으로 하는 반도체 레이저.According to paragraph 1,
A semiconductor laser, wherein the length of the contact surface in the second direction is smaller than the length of the upper side of the mesa structure in the second direction. 제1항에 있어서,
상기 컨택면의 면적은 상기 메사 구조의 상측면의 면적보다 작은
반도체 레이저.According to paragraph 1,
The area of the contact surface is smaller than the area of the upper surface of the mesa structure.
Semiconductor laser. 삭제delete 제1항에 있어서,
상기 제1 구간에 인접한 상기 컨택면의 폭은 상기 제2 구간에서의 컨택면보다 작은 것을 특징으로 하는 반도체 레이저.According to paragraph 1,
A semiconductor laser, wherein the width of the contact surface adjacent to the first section is smaller than that of the contact surface in the second section. 제8항에 있어서,
상기 메사 구조는 상측면의 형상이 육각형인 것을 특징으로 하는 반도체 레이저.According to clause 8,
A semiconductor laser, wherein the mesa structure has a hexagonal upper side shape. 제1항에 있어서,
상기 p클래드층은 제1 두께를 가지고, 상기 고저항 영역은 제2 두께를 가지며, 상기 제1 두께가 상기 제2 두께와 같거나 상기 제2 두께보다 큰 것을 특징으로 하는 반도체 레이저.According to paragraph 1,
The p-clad layer has a first thickness, the high-resistance region has a second thickness, and the first thickness is equal to or greater than the second thickness. 반도체 레이저의 제조 방법에 있어서,
p클래드층을 패터닝하여 제1 방향으로 연장되는 메사 구조를 형성하는 단계;
상기 메사 구조 위에 상기 메사 구조의 상측면보다 작은 면적을 갖는 제1 마스크를 배치하는 단계;
상기 p클래드층과 상기 제1 마스크를 향해 이온을 주입하여 상기 메사 구조의 일부를 포함한 상기 p클래드층에 고저항 영역을 형성하는 단계; 및
상기 제1 마스크를 제거하는 단계를 포함하고
상기 제1 마스크를 배치하는 단계는, 상기 제1마스크를 레이저 빔을 방출하는 제1 면과 인접한 영역에서는 상기 고저항 영역이 상기 메사 구조 양측 단부를 가로지르게 형성되도록 배치하고
상기 p클래드층은 제1 방향으로 연장되는 메사 구조를 포함하며, 상기 제1 방향에 수직한 제2 방향의 상기 메사 구조 양측 단부에 이온 주입에 의한 고저항 영역이 형성되며,
상기 고저항 영역은 레이저 빔을 방출하는 제1 면과 인접한 영역에서는 상기 메사 구조 양측 단부를 가로지르도록 상기 제2 방향을 따라 연장되는 형성되며,
상기 p클래드층은 이온 주입이 이루어지지 않은 컨택면을 포함하며, 상기 컨택면은 상기 메사 구조의 상측면에 위치하며,
상기 p클래드층은 제1 구간 및 제2 구간을 포함하고, 상기 제1 구간은 상기 고저항 영역이 연장 형성되고, 상기 제2 구간은 상기 고저항 영역이 분리 형성되는 것인 반도체 레이저의 제조 방법.In the manufacturing method of a semiconductor laser,
patterning the p-clad layer to form a mesa structure extending in a first direction;
disposing a first mask having an area smaller than an upper surface of the mesa structure on the mesa structure;
forming a high-resistance region in the p-clad layer including a portion of the mesa structure by implanting ions toward the p-clad layer and the first mask; and
comprising removing the first mask;
The step of arranging the first mask includes arranging the first mask so that the high-resistance region is formed across both ends of the mesa structure in an area adjacent to the first surface emitting the laser beam, and
The p-clad layer includes a mesa structure extending in a first direction, and high-resistance regions are formed by ion implantation at both ends of the mesa structure in a second direction perpendicular to the first direction,
The high-resistance region is formed to extend along the second direction to cross both ends of the mesa structure in an area adjacent to the first surface emitting the laser beam,
The p-clad layer includes a contact surface on which ion implantation is not performed, and the contact surface is located on the upper side of the mesa structure,
The p-clad layer includes a first section and a second section, the first section is formed by extending the high-resistance region, and the second section is formed by separating the high-resistance region. . 삭제delete 제11항에 있어서,
상기 제1 마스크를 배치하는 단계는, 상기 제1마스크의 폭을 상기 메사 구조의 중앙보다 상기 제1면에 인접한 위치를 더 좁게 형성하는 것인 반도체 레이저의 제조 방법.According to clause 11,
In the step of disposing the first mask, the width of the first mask is made narrower at a location adjacent to the first surface than at the center of the mesa structure. 제13항에 있어서,
상기 고저항 영역을 형성하는 단계에서,
상기 이온은 수소 이온, 듀트론(Deutron) 이온, 질소 이온, 산소 이온, 탄소 이온, 헬륨 이온, 아르곤 이온 또는 이들의 둘 이상의 조합을 포함하는 것인 반도체 레이저의 제조 방법.According to clause 13,
In the step of forming the high resistance region,
The method of manufacturing a semiconductor laser wherein the ions include hydrogen ions, deutron ions, nitrogen ions, oxygen ions, carbon ions, helium ions, argon ions, or a combination of two or more thereof. 제11항에 있어서,
상기 메사 구조를 형성하는 단계 및 상기 제1 마스크를 배치하는 단계에서,
상기 메사 구조 및 상기 제1 마스크는 동일한 마스크 패턴을 이용하여 형성하는 것인 반도체 레이저의 제조 방법.
According to clause 11,
In forming the mesa structure and disposing the first mask,
A method of manufacturing a semiconductor laser, wherein the mesa structure and the first mask are formed using the same mask pattern.
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* Cited by examiner, † Cited by third party
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JP2000323795A (en) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp Semiconductor laser and its manufacture
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