KR20240021537A

KR20240021537A - 디스플레이 장치

Info

Publication number: KR20240021537A
Application number: KR1020220099975A
Authority: KR
Inventors: 윤후식; 이현행
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-08-10
Filing date: 2022-08-10
Publication date: 2024-02-19
Also published as: CN117596960A; US20240057401A1

Abstract

본 명세서는 가로선 불량이 방지될 수 있는 디스플레이 장치를 제공한다. 본 명세서의 일 실시예에 따른 디스플레이 장치는 발광 영역과 발광 영역의 주변에 있는 비발광 영역을 갖는 기판, 비발광 영역에 있는 복수의 분할 배선, 분할 배선들 각각의 일부에 중첩된 평탄화층, 및 평탄화층을 덮으며 분할 배선들 각각에 접촉되는 연결 전극을 포함하고, 평탄화층의 두께는 중심 영역과 중심 영역의 주변에 있는 가장자리 영역이 서로 다르게 구비된다.

Description

디스플레이 장치{DISPLAY APPARATUS}

본 명세서는 영상을 표시하는 디스플레이 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display), 퀀텀닷발광표시장치(QLED: Quantum dot Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.

표시장치들 중에서 유기발광표시장치 및 퀀텀닷발광표시장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 이러한 유기발광 표시장치는 광이 발광되는 발광 영역(또는 표시 영역)과 발광 영역의 주변에 있는 비발광 영역을 포함한다. 비발광 영역에는 발광 영역의 배선들과 연결되며 영상 신호 및/또는 전원을 공급하기 위한 복수의 배선들이 배치된다. 이러한 유기발광 표시장치는 다양한 공정을 통해 제조된다.

한편, 유기발광 표시장치의 제조 공정 시 다른 물체와의 접촉에 의해 정전기가 발생된다. 이러한 정전기는 비발광 영역에 배치된 복수의 배선들에 영향을 미쳐서 유기발광 표시장치의 불량을 발생시킨다.

본 명세서는 정전기에 의한 손상 또는 불량이 방지될 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.

본 명세서는 비발광 영역(또는 게이트 구동부)에 있는 평탄화층 위에 형성되는 연결 전극이 균일한 두께를 갖는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.

본 명세서는 가로선 불량이 방지될 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.

본 명세서의 일 실시예에 따른 디스플레이 장치는 발광 영역과 발광 영역의 주변에 있는 비발광 영역을 갖는 기판, 비발광 영역에 있는 복수의 분할 배선, 분할 배선들 각각의 일부에 중첩된 평탄화층, 및 평탄화층을 덮으며 분할 배선들 각각에 접촉되는 연결 전극을 포함하고, 평탄화층의 두께는 중심 영역과 중심 영역의 주변에 있는 가장자리 영역이 서로 다르게 구비된다.

본 명세서의 일 실시예에 따른 디스플레이 장치는 발광 영역과 발광 영역의 주변에 있는 비발광 영역을 갖는 기판, 비발광 영역에 있는 복수의 분할 배선, 분할 배선 각각의 일부를 덮는 패시베이션층, 패시베이션층 상에 있는 평탄화층, 및 평탄화층과 패시베이션층을 덮으며 분할 배선 각각에 접촉되는 연결 전극을 포함하고, 연결 전극은 분할 배선에 접촉된 부분부터 평탄화층의 중심 영역으로 갈수록 상향하는 계단 형태로 구비된다.

본 명세서의 일 실시예에 따르면, 정전기에 의한 손상 또는 불량이 방지될 수 있는 디스플레이 장치를 제공할 수 있다.

본 명세서의 일 실시예에 따르면, 비발광 영역(또는 게이트 구동부)에 있는 평탄화층 위에 형성되는 연결 전극이 균일한 두께를 갖는 디스플레이 장치를 제공할 수 있다.

본 명세서의 일 실시예에 따르면, 가로선 불량이 방지될 수 있는 디스플레이 장치를 제공할 수 있다.

본 명세서에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 명세서의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 도 1의 A부분의 확대도이다.
도 3은 도 2에 도시된 선 Ⅰ-Ⅰ'의 개략적인 단면도이다.
도 4는 본 명세서의 일 실시예에 따른 디스플레이 장치의 비발광 영역과 발광 영역 각각의 일부를 나타낸 개략적인 단면도이다.
도 5a는 평탄화층이 뾰족한 형태를 포함하는 비교예에서, 평탄화층의 측면과 상면 상에 있는 연결 전극의 두께를 나타낸 도면이다.
도 5b는 본 명세서의 일 실시예에 따른 디스플레이 장치에서 평탄화층의 측면과 상면 상에 있는 연결 전극의 두께를 나타낸 도면이다.
도 6a는 본 명세서의 일 실시예에 따른 디스플레이 장치가 갖는 화소의 개략적인 회로도이다.
도 6b는 본 명세서의 일 실시예에 따른 디스플레이 장치와 비교예의 신호 및 전압을 비교하여 나타낸 그래프이다.
도 7a는 비교예의 가로선 불량을 나타낸 이미지이다.
도 7b는 본 명세서의 일 실시예에 따른 디스플레이 장치의 가로선 불량이 개선 또는 방지된 이미지이다.
도 8은 본 명세서의 일 실시예에 따른 디스플레이 장치의 게이트 구동부의 일부를 나타낸 평면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 본 명세서의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이고, 도 2는 도 1의 A부분의 확대도이고, 도 3은 도 2에 도시된 선 Ⅰ-Ⅰ'의 개략적인 단면도이며, 도 4는 본 명세서의 일 실시예에 따른 디스플레이 장치의 비발광 영역과 발광 영역 각각의 일부를 나타낸 개략적인 단면도이다.

도 1 내지 도 4를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 발광 영역(EA)과 비발광 영역(NEA)을 갖는 기판(110), 비발광 영역(NEA)에 있는 복수의 분할 배선(GPL), 분할 배선들(GPL) 상에 있는 평탄화층(PL), 평탄화층(PL)을 덮으며 분할 배선들(GPL) 각각에 접촉되는 연결 전극(CE)을 포함한다.

상기 발광 영역(EA)은 광이 발광되는 영역으로, 표시 영역의 용어로 표현될 수 있다. 비발광 영역(NEA)은 광이 발광되지 않는 영역으로, 비표시 영역의 용어로 표현될 수 있다.

비발광 영역(NEA)은 게이트 구동부(GD)를 포함할 수 있다. 게이트 구동부(GD)는 발광 영역(EA)에 있는 복수의 화소(P)를 구동하기 위한 복수의 GIP회로부(GIP, 도 8에 도시됨), 및 복수의 GIP회로부(GIP)에 연결되는 복수의 GIP배선들을 포함할 수 있다. 본 명세서의 일 실시예에 따른 디스플레이 장치(100)가 포함하는 복수의 분할 배선은 게이트 구동부(GD)에 배치되는 GIP배선들을 의미할 수 있다. 따라서, 복수의 분할 배선은 GPL의 도면 부호로 표현될 수 있다.

비발광 영역(NEA)과 발광 영역(EA)에는 평탄화층이 배치될 수 있다. 설명의 편의를 위해, 비발광 영역(NEA)(또는 게이트 구동부(GD))에 배치된 평탄화층은 PL의 도면 부호로 표기하고, 발광 영역(EA)에 배치된 평탄화층은 113의 도면 부호로 표기한다.

비발광 영역(NEA)(또는 게이트 구동부(GD))에 배치된 평탄화층(PL)은 분할 배선들(GPL) 상에 배치되어 분할 배선들 각각의 일부에 중첩될 수 있다. 즉, 비발광 영역(NEA)에 배치되는 평탄화층(PL)은 복수의 분할 배선들(GPL)들 사이에 배치될 수 있다. 따라서, 상기 평탄화층(PL)은 비발광 영역(NEA)(또는 게이트 구동부(GD))의 평탄화층의 용어로 표현될 수 있다.

도 3과 같이, 평탄화층(PL)은 중심 영역(CA)과 가장자리 영역(EGA)을 포함할 수 있다. 평탄화층(PL)의 중심 영역(CA)은 평탄화층(PL)의 가로 방향 및/또는 세로 방향 각각의 중심을 포함하는 소정의 영역을 의미할 수 있다. 평탄화층(PL)의 가장자리 영역(EGA)은 중심 영역(CA)의 주변에 있는 영역 또는 중심 영역(CA)을 둘러싸는 영역일 수 있다. 예를 들어, 도 3과 같이, 평탄화층(PL)의 가장자리 영역(EGA)은 평탄화층(PL)의 상면(PL1)의 일부, 및 측면(PL2)을 포함하는 영역일 수 있다. 평탄화층(PL)의 중심 영역(CA)은 평탄화층(PL)의 상면(PL1)에서 상기 가장자리 영역(EGA)에 포함되는 상면(PL1)의 일부를 제외한 나머지일 수 있다. 상기 평탄화층(PL)의 상면(PL1)은 측면(PL2)보다 높이 위치된 면을 의미할 수 있다. 평탄화층(PL)의 측면(PL2)은 평탄화층(PL)의 아래에 배치되는 패시베이션층(PAL)(또는 패시베이션층(PAL)의 상면(PLA1))에 접촉된 경사면을 의미할 수 있다.

연결 전극(CE)은 평탄화층(PL)을 덮으며 분할 배선들(GPL) 각각에 접촉될 수 있다. 예를 들어, 도 3과 같이, 연결 전극(CE)은 분할 배선들(GPL)이 서로 이격된 간격(또는 평탄화층(PL)의 폭(PLW))보다 더 넓은 폭으로 형성되어 평탄화층(PL)의 상면과 측면을 덮으며, 평탄화층(PL)(또는 패시베이션층(PAL))에 의해 덮이지 않은 분할 배선들(GPL) 각각에 접촉될 수 있다. 따라서, 연결 전극(CE)은 서로 이격되어 배치된 분할 배선들(GPL)을 전기적으로 서로 연결시킬 수 있다. 상기 연결 전극(CE)은 평탄화층(PL)의 상면(PL1)과 측면(PL2)을 덮기 때문에, 평탄화층(PL)의 상면(PL1)과 측면(PL2) 각각의 프로파일을 따라 형성될 수 있다.

따라서, 연결 전극 형성 전에 연결 전극 아래에 있는 평탄화층이 뾰족한 형태 및/또는 역테이퍼 형태(또는 언더컷 형태)를 포함하면, 평탄화층 상에 연결 전극 형성 시 평탄화층의 뾰족한 형태 및/또는 역테이퍼 형태(또는 언더컷 형태)로 인해 연결 전극의 두께가 불균일하게 형성되고, 이로 인해 연결 전극의 저항에 편차가 발생될 수 있다. 이렇게 되면, 연결 전극을 통해 연결되는 분할 배선은 균일한 전류 및/또는 전압을 인가받지 못하므로, 분할 배선에 연결되는 발광 영역의 배선도 균일하지 못한 전류 및/또는 전압을 인가받을 수 있다. 따라서, 발광 영역의 배선에 신호 딜레이가 발생되어 디스플레이 장치에 가로선 불량이 발생될 수 있다. 상기 분할 배선들 각각의 일부를 덮는(또는 접촉되는) 평탄화층(또는 게이트 구동부의 평탄화층)은 발광 영역의 배선을 덮는 평탄화층을 애싱(Ashing)하는 공정으로부터 간접적으로 영향을 받아 뾰족한 형태, 및/또는 역테이퍼 형태를 포함할 수 있다.

이러한 문제점을 개선 또는 방지하기 위해, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 두께가 중심 영역(CA)과 가장자리 영역(EGA)이 서로 다르게 구비될 수 있다. 예를 들어, 평탄화층(PL)의 중심 영역(CA)의 두께(T1)는 가장자리 영역(EGA)의 두께(T2)보다 두꺼울 수 있다. 여기서, 가장자리 영역(EGA)의 두께(T2)는 평탄화층(PL)의 측면(PL2)에 연결된 상면(PL1) 중 가장자리에 있는 평탄화층(PL)의 두께를 의미할 수 있다. 상기 가장자리는 평탄화층(PL)의 상면(PL1)의 최외곽에서부터 중심 영역(CA) 사이의 영역을 의미할 수 있다.

따라서, 도 3과 같이, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)이 경사가 완만한 프로파일을 갖도록 구비될 수 있다. 상기 경사가 완만하다는 것은 평탄화층(PL)의 수평면에 대한 측면(또는 경사면)의 각도가 90도 미만인 것을 의미할 수 있지만, 이에 한정되지 않는다. 이에 따라, 평탄화층(PL)을 덮는 연결 전극(CE)은 완만한 경사를 갖는 평탄화층(PL)의 프로파일을 따라 형성될 수 있으므로, 평탄화층(PL)의 가장자리 영역(EGA)과 중심 영역(CA) 상에 있는 연결 전극(CE)의 두께 차이가 거의 없이 균일하게 형성될 수 있다.

그러므로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 가장자리 영역(EGA)과 중심 영역(CA) 각각의 위에 있는 연결 전극(CE)의 저항 편차가 감소되거나 저항 편차가 발생되지 않을 수 있으므로, 분할 배선(GPL)에 연결되는 발광 영역(EA)의 배선(SL, 도 1에 도시됨)에 인가되는 신호 딜레이가 개선되거나 신호 딜레이가 발생되지 않을 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 발광 영역(EA)에서 가로선 및/또는 화상 얼룩과 같은 불량이 발생되지 않을 수 있다.

상기와 같은 이유로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(NEA)(또는 게이트 구동부(GD))의 평탄화층(PL) 상에 배치되는 연결 전극(CE)이 분할 배선(GPL)에 접촉된 부분부터 평탄화층(PL)의 중심 영역(CA)으로 갈수록 상향하는 계단 형태로 구비되는 구조적 특징을 가질 수 있다.

이하에서는, 도 1 내지 도 4를 참조하여, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)를 보다 구체적으로 살펴보기로 한다.

도 1 및 도 4를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 게이트 구동부(GD)를 포함하는 표시패널, 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(130), 연성필름(140), 회로보드(150), 및 타이밍 제어부(160)를 포함할 수 있다.

표시패널은 기판(110)과 봉지 기판(120, 도 4에 도시됨)을 포함할 수 있다.

기판(110)은 박막 트랜지스터를 포함하는 것으로, 트랜지스터 어레이 기판, 하부 기판, 베이스 기판, 또는 제1 기판일 수 있다. 기판(110)은 투명 글라스 기판 또는 투명 플라스틱 기판일 수 있다.

봉지 기판(120)은 기판(110)보다 작은 크기로 캐소드 전극(116) 및/또는 코팅층(CTL)을 덮는 봉지층(117) 상에 증착됨으로써 기판(110) 상에 형성될 수 있다. 봉지 기판(120)은 기판(110)보다 작은 크기를 가지고, 기판(110)의 패드부(PA)를 제외한 나머지 부분에 형성될 수 있다. 봉지 기판(120)은 상부 기판 또는 제2 기판일 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 유기발광층(115)에서 발광된 광이 기판(110) 쪽으로 출사되는 하부 발광 방식으로 구비될 수 있다. 따라서, 봉지 기판(120)을 향해 출사되는 광을 기판(110) 쪽으로 반사시킬 수 있도록, 봉지 기판(120)은 금속 물질을 포함할 수 있다. 이에 따라, 유기발광층(115)에서 발광된 광 중 봉지 기판(120)을 향하는 광은 봉지 기판(120)에 반사되어 기판(110)을 통해 출사될 수 있으므로, 전면 광 효율이 향상될 수 있다. 예를 들어, 기판(110)을 통해 출사되는 광은 유기발광층(115)에서 발광되어 기판(110)으로 직접 출사되는 광과 봉지 기판(120)에 의해 반사된 광이 합쳐진 광일 수 있다.

한편, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 봉지 기판(120)이 금속 물질을 포함함으로써, 봉지 기판이 금속 물질을 포함하지 않는 경우에 비해 유기발광층에 대한 밀봉 기능과 외부 충격에 대한 보호 기능이 더 향상될 수 있다.

게이트 구동부(GD)는 발광 영역(EA)의 일측에 인접하는 비발광 영역(NEA)에 배치될 수 있다. 게이트 구동부(GD)는 패드부(PA)가 배치된 영역을 제외한 비발광 영역(NEA)에 배치될 수 있다. 즉, 게이트 구동부(GD)는 패드부(PA)와 이격되어 배치될 수 있다. 게이트 구동부(GD)는 타이밍 제어부(160)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급할 수 있다. 게이트 구동부(GD)는 복수의 GIP회로부(GIP), 및 복수의 GIP회로부(GIP)에 연결되는 복수의 GIP배선(또는 복수의 분할 배선(GPL))을 포함할 수 있다. 복수의 GIP배선(또는 복수의 분할 배선(GPL))은 복수의 GIP회로부(GIP)에 각각 연결될 수 있으나, 이에 한정되지 않으며, 복수의 GIP배선(또는 복수의 분할 배선(GPL))은 복수의 GIP회로부(GIP)에 선택적으로 연결될 수도 있다. 소스 드라이브 IC(130)가 구동 칩으로 제작되는 경우, 소스 드라이브 IC(130)는 COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(140)에 실장될 수 있다.

표시 패널의 비발광 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 패드부(PA)에 형성될 수 있다. 연성필름(140)에는 패드들과 소스 드라이브 IC(130)를 연결하는 배선들, 패드들과 회로보드(150)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(140)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(140)의 배선들이 연결될 수 있다.

도 1 및 도 4를 참조하면, 일 예에 따른 기판(110)은 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)은 게이트 구동부(GD)를 포함할 수 있다. 게이트 구동부(GD)는 복수의 GIP회로부(GIP)와 복수의 GIP배선(또는 복수의 분할 배선(GPL))을 포함할 수 있다.

발광 영역(EA)은 영상이 표시되는 영역으로서, 화소 어레이 영역, 활성 영역, 표시 영역, 화소 어레이부, 표시부, 또는 화면일 수 있다. 예를 들어, 발광 영역(EA)은 표시 패널의 중앙 부분에 배치될 수 있다.

일 예에 따른 발광 영역(EA)은 게이트 라인들, 데이터 라인들, 화소 구동 전원 라인들, 및 복수의 화소(P)를 포함할 수 있다. 복수의 화소(P) 각각은 게이트 라인들과 데이터 라인들에 의해 정의될 수 있는 복수의 서브 화소(SP)를 포함할 수 있다.

한편, 복수의 서브 화소(SP) 중 서로 다른 색을 발광하도록 구비되며 인접하게 배치된 적어도 4개의 서브 화소는 하나의 화소(P)(또는 단위 화소)를 구성할 수 있다. 하나의 화소(P)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 백색 서브 화소를 포함할 수 있지만, 이에 한정되지 않는다. 하나의 화소(P)는 서로 다른 색을 발광하도록 구비되며 인접하게 배치된 3개의 서브 화소(SP)로 구성될 수 있다. 예를 들어, 하나의 화소(P)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소를 포함할 수 있다.

복수의 서브 화소(SP) 각각은 박막 트랜지스터, 및 박막 트랜지스터에 연결된 발광소자를 포함할 수 있다. 서브 화소는 애노드 전극과 캐소드 전극 사이에 개재된 발광층(또는 유기발광층)을 포함할 수 있다.

복수의 서브 화소(SP) 각각에 배치된 발광층은 각기 다른 컬러 광을 개별적으로 방출하거나 백색 광을 공통적으로 방출할 수 있다. 일 예에 따르면, 복수의 서브 화소(SP) 각각의 발광층이 백색 광을 공통적으로 방출하는 경우, 적색 서브 화소와 녹색 서브 화소 및 청색 서브 화소 각각은 백색 광을 각기 다른 컬러 광으로 변환하는 각기 컬러 필터(CF)(또는 파장 변환 부재(CF))를 포함할 수 있다. 이 경우, 일 예에 따른 백색 서브 화소는 컬러 필터를 구비하지 않을 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)에 있어서, 적색 컬러필터가 구비된 영역은 적색 서브 화소 또는 제1 서브 화소일 수 있고, 녹색 컬러필터가 구비된 영역은 녹색 서브 화소 또는 제2 서브 화소일 수 있고, 청색 컬러필터가 구비된 영역은 청색 서브 화소 또는 제3 서브 화소일 수 있고, 컬러 필터가 구비되지 않은 영역은 백색 서브 화소 또는 제4 서브 화소일 수 있다.

서브 화소(SP)들 각각은 박막 트랜지스터를 이용하여 게이트 라인으로부터 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 유기발광소자에 소정의 전류를 공급한다. 이로 인해, 서브 화소들 각각의 발광층은 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.

일 예에 따른 복수의 서브 화소(SP)는 제1 방향으로 인접하여 배치될 수 있다. 제1 방향은 도 1을 기준으로 가로 방향일 수 있다. 가로 방향은 본 디스플레이 장치(100)의 발광 영역(EA)에 있는 배선(SL)이 배치되는 방향일 수 있다. 예를 들어, 배선(SL)은 게이트 배선, 화소 전원 배선, 신호 스타트 배선, 리셋 배선, 그라운드 배선 중 어느 하나일 수 있다. 상기 배선은 대부분이 발광 영역(EA)에 배치되므로 발광 영역 배선으로 표현될 수 있다.

일 예에 따른 발광 영역 배선(SL)은 비발광 영역(NEA)(또는 게이트 구동부(GD))에 있는 복수의 분할 배선(GPL) 중 어느 하나에 연결될 수 있다. 따라서, 상기 발광 영역 배선(SL)은 분할 배선으로부터 발광 영역(EA)을 구동시키기 위한 전압 및/또는 신호를 인가받을 수 있다. 예를 들어, 발광 영역 배선(SL)은 도 2와 같이, 일측이 분할 배선(GPL)(또는 제2 분할 배선(GPL2))에 연결되고, 타측이 도 4와 같이, 발광 영역(EA)의 기판(110)과 버퍼층(BL) 사이에 배치되어 컨택홀을 통해 박막 트랜지스터(112)에 연결될 수 있다.

일 예에 따른 복수의 분할 배선(GPL)은 비발광 영역(NEA)(또는 게이트 구동부(GD))에 배치될 수 있다. 예를 들어, 복수의 분할 배선(GPL)은 도 1과 같이, 제1 방향과 교차되는 제2 방향으로 배치될 수 있다. 제2 방향은 도 1을 기준으로 세로 방향일 수 있고, 세로 방향은 데이터 배선과 나란한 방향일 수 있다. 도 1에서는 복수의 분할 배선(GPL)을 2개만 도시하였으나, 이는 설명의 편의를 위한 것이고, 비발광 영역(NEA)(또는 게이트 구동부(GD))에는 3개 이상의 분할 배선이 배치될 수 있다.

비발광 영역(NEA)은 영상이 표시되지 않는 영역으로서, 주변 회로 영역, 신호 공급 영역, 비활성 영역, 또는 베젤 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)의 주변에 있도록 구성될 수 있다. 즉, 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 배치될 수 있다. 비발광 영역(NEA)은 게이트 구동부(GD)를 포함할 수 있고, 게이트 구동부(GD)는 복수의 GIP회로부(GIP)와 복수의 분할 배선(GPL)을 포함할 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(NEA)에 패드부(PA)가 배치될 수 있다. 패드부(PA)는 발광 영역(EA)에 구비된 화소(P)가 영상을 출력하기 위한 전원 및/또는 신호를 공급할 수 있다. 도 1을 기준으로 패드부(PA)는 발광 영역(EA)의 상측에 구비될 수 있다.

게이트 구동부(GD)는 타이밍 제어부(160)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(GD)는 발광 영역(EA)의 일측 또는 도 1과 같이, 발광 영역(EA)의 좌측 바깥쪽의 비발광 영역(NEA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다.

복수의 게이트 구동부(GD)에는 복수의 분할 배선(GPL)이 배치될 수 있다. 복수의 분할 배선(GPL)은 디스플레이 장치의 제조 공정 시 발생되는 정전기가 발광 영역의 배선에 인가되어 화소의 박막 트랜지스터가 손상되는 것을 방지하기 위한 것이다. 예를 들어, 디스플레이 제조 공정 시 다른 물체와의 접촉에 의해 정전기가 발생될 수 있는데, 비발광 영역에 있는 배선이 나누어져 있지 않고 하나의 배선으로만 되어 있으면, 정전기가 상기 배선과 이에 연결된 발광 영역 배선을 통해 화소의 박막 트랜지스터에 인가될 수 있다. 이 경우, 박막 트랜지스터가 정전기로 인해 터지는 등의 문제가 발생할 수 있다.

따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(NEA)(또는 게이트 구동부(GD))에 배치되는 배선을 복수의 분할 배선(GPL)으로 나누어 형성(또는 배치)하고, 제조 공정의 마지막 단계(또는 후반 공정)에서 나누어 형성(또는 배치)한 분할 배선(GPL)을 연결 전극(CE)을 통해 서로 연결함으로써, 연결 전극(CE) 형성 전에 발생되는 정전기가 박막 트랜지스터로 인가되는 것을 방지할 수 있다.

일 예에 따른 분할 배선(GPL)은 제1 분할 배선(GPL1)과 제2 분할 배선(GPL2)을 포함할 수 있다. 제1 분할 배선(GPL1)은 게이트 구동부(GD)에 배치되며 패드부(PA)까지 길게 연장되어 패드부(PA)에 연결되는 배선일 수 있다. 따라서, 제1 분할 배선(GPL1)의 일부는 도 1과 같이, 게이트 구동부(GD)를 벗어나서 비발광 영역(NEA)에 있는 패드부(PA)에 직접 연결될 수 있다. 제1 분할 배선(GPL1)의 나머지는 게이트 구동부(GD)에서 제2 방향으로 길게 배치될 수 있다. 다른 예로, 제1 분할 배선(GPL1)은 기판(110)과 버퍼층(BL) 사이에 있는 메탈 배선(M, 도 3에 도시됨)에 컨택홀(미도시)을 통해 연결됨으로써, 패드부(PA)에 간접적으로 연결될 수 있다. 이 경우, 메탈 배선(M)이 패드부(PA)에 직접 연결될 수 있다.

제2 분할 배선(GPL2)은 게이트 구동부(GD)에 배치될 수 있다. 제2 분할 배선(GPL2)은 연결 전극(CE)을 통해 제1 분할 배선(GPL1)에 전기적으로 연결될 수 있다. 구체적으로, 도 1에 도시된 바와 같이, 제2 분할 배선(GPL2)은 게이트 구동부(GD)에만 배치될 수 있고, 도 3에 도시된 바와 같이, 연결 전극(CE)을 통해 제1 분할 배선(GPL1)에 연결될 수 있다. 따라서, 제2 분할 배선(GPL2)은 패드부(PA)에 직접 연결되지 않고 연결 전극(CE)과 제1 분할 배선(GPL1)을 통해 패드부(PAD)에 간접적으로 연결될 수 있다. 제2 분할 배선(GPL2)은 연결 전극(CE)과 제1 분할 배선(GPL1)을 통해 패드부(PA)의 신호 및/또는 전압을 인가받을 수 있다. 게이트 구동부(GD)에 배치된 제1 분할 배선(GPL1)과 제2 분할 배선(GPL2)은 제1 방향으로 이격되면서 제2 방향으로 길게 배치될 수 있다.

제2 분할 배선(GPL2)은 발광 영역(EA)에 있는 발광 영역 배선(SL)과 연결될 수 있다. 따라서, 제2 분할 배선(GPL2)은 제1 분할 배선(GPL1)으로부터 인가받은 패드부(PA)의 신호 및/또는 전압을 발광 영역에 있는 배선 즉, 발광 영역 배선(SL)에 인가할 수 있다.

제2 분할 배선(GPL2)은 발광 영역 배선(SL)과 동일 공정을 통해 동일층에 구비됨으로써, 전기적으로 서로 연결될 수 있으나, 이에 한정되지 않는다. 제2 분할 배선(GPL2)은 다른 공정을 통해 발광 영역 배선(SL)과 다른 층에 배치될 수 있다. 이 경우, 제2 분할 배선(GPL2)과 발광 영역 배선(SL)은 컨택홀을 통해 서로 전기적으로 연결될 수 있다.

복수의 서브 화소(SP)들은 발광 영역(EA)에 있는 복수의 발광 영역 배선(SL)들 중 적어도 하나와 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시할 수 있다.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 버퍼층(BL), 회로소자층(111), 박막 트랜지스터(112), 애노드 전극(114), 코팅층(CTL), 유기발광층(115), 캐소드 전극(116), 및 컬러필터(CF)를 더 포함할 수 있다.

보다 구체적으로, 일 실시예에 따른 서브 화소(SP)들 각각은 버퍼층(BL)의 상면에 구비되며 게이트 절연층(111a), 층간 절연층(111b), 패시베이션층(111c)을 포함하는 회로소자층(111), 회로소자층(111) 상에 구비되는 평탄화층(113), 평탄화층(113) 상에 구비된 애노드 전극(114), 애노드 전극(114)의 가장자리를 덮는 코팅층(CTL), 애노드 전극(114)과 코팅층(CTL) 상에 있는 유기발광층(115), 유기발광층(115) 상에 있는 캐소드 전극(116), 및 캐소드 전극(116) 상에 있는 봉지층(117)을 포함할 수 있다.

회로소자층(111)에는 서브 화소(SP)의 구동을 위한 박막 트랜지스터(112)가 배치될 수 있다. 회로소자층(111)은 무기막층의 용어로 표현될 수도 있다. 버퍼층(BL)은 게이트 절연층(111a), 층간 절연층(111b), 패시베이션층(111c)과 함께 회로소자층(111)에 포함될 수 있다. 상기 애노드 전극(114), 유기발광층(115), 및 캐소드 전극(117)은 발광 소자에 포함될 수 있다.

도 4를 참조하면, 버퍼층(BL)은 박막 트랜지스터(112)를 보호하기 위해 기판(110)과 게이트 절연층(111a) 사이에 형성될 수 있다. 버퍼층(BL)은 기판(110)의 일면(또는 앞면) 전체에 배치될 수 있다. 버퍼층(BL)은 박막 트랜지스터의 제조 공정 중 고온 공정시 기판(110)에 함유된 물질이 트랜지스터층으로 확산되는 것을 차단하는 역할을 겸할 수 있다. 선택적으로, 버퍼층(BL)은 경우에 따라서 생략될 수도 있다.

일 예에 따른 박막 트랜지스터(또는 구동 트랜지스터)(112)는 액티브층(112a), 게이트 전극(112b), 소스 전극(112c), 및 드레인 전극(112d)을 포함할 수 있다.

액티브층(112a)은 서브 화소(SP)의 회로 영역의 박막 트랜지스터 영역에 형성된 채널 영역과 드레인 영역 및 소스 영역을 포함할 수 있다. 드레인 영역과 소스 영역은 채널 영역을 사이에 두고 서로 나란하도록 이격될 수 있다.

액티브층(112a)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나를 기반으로 하는 반도체 물질로 구성될 수 있다.

게이트 절연층(111a)은 액티브층(112a)의 채널 영역 상에 형성될 수 있다. 일 예로서, 게이트 절연층(111a)은 액티브층(112a)의 채널 영역 상에만 섬 형태로 형성되거나 액티브층(112a)을 포함하는 기판(110) 또는 버퍼층(BL)의 전면(前面) 전체에 형성될 수 있다.

게이트 전극(112b)은 액티브층(112a)의 채널 영역과 중첩되도록 게이트 절연층(111a) 상에 형성될 수 있다.

층간 절연층(111b)은 게이트 전극(112b)과 액티브층(112a)의 드레인 영역 및 소스 영역 상에 부분적으로 중첩되도록 형성될 수 있다. 층간 절연층(111b)은 도 4와 같이, 게이트 전극(112b)과 액티브층(112a)의 드레인 영역, 및 드레인 전극(112d) 사이에 패턴되어 섬 형태로 배치되고, 게이트 전극(112b)과 액티브층(112a)의 소스 영역, 및 소스 전극(112c) 사이에 패턴되어 섬 형태로 배치될 수 있다. 그러나, 이에 한정되지 않으며, 층간 절연층(111b)은 회로 영역 및 서브 화소(SP)에 광이 발광되는 발광 영역 전체에 형성될 수도 있다.

소스 전극(112c)은 액티브층(112a)의 소스 영역과 중첩되는 층간 절연층(111b)에 마련된 소스 콘택홀을 통해 액티브층(112a)의 소스 영역과 전기적으로 연결될 수 있다. 소스 전극(112c)은 기판(110)과 버퍼층(BL) 사이에 배치된 발광 영역 배선(SL)에 연결될 수 있다. 따라서, 소스 전극(112c)은 발광 영역 배선(SL)으로부터 구동 전압 또는 영상 신호를 전달받아 서브 화소(SP)가 발광하도록 할 수 있다.

드레인 전극(112d)은 액티브층(112a)의 드레인 영역과 중첩되는 층간 절연층(111b)에 마련된 드레인 콘택홀을 통해 액티브층(112a)의 드레인 영역과 전기적으로 연결될 수 있다.

드레인 전극(112d)과 소스 전극(112c) 각각은 동일한 금속 재질로 이루어질 수 있다. 예를 들어, 드레인 전극(112d)과 소스 전극(112c) 각각은 게이트 전극과 동일하거나 다른 단일 금속층, 합금의 단일층, 또는 2층 이상의 다중층으로 이루어질 수 있다.

추가적으로, 회로 영역에는 박막 트랜지스터(112)와 함께 배치된 제 1 및 제 2 스위칭 박막 트랜지스터, 및 커패시터를 더 포함할 수 있다. 제 1 및 제 2 스위칭 박막 트랜지스터 각각은 박막 트랜지스터(112)와 동일한 구조를 가지도록 서브 화소(SP)의 회로 영역 상에 마련되므로, 이에 대한 설명은 생략하기로 한다. 커패시터(미도시)는 층간 절연층(111b)을 사이에 두고 서로 중첩되는 박막 트랜지스터(112)의 게이트 전극(112b)과 소스 전극(112c) 사이의 중첩 영역에 마련될 수 있다.

부가적으로, 화소 영역에 마련된 박막 트랜지스터는 광에 의해 문턱 전압이 쉬프트되는 특성을 가질 수 있는데, 이를 방지하기 위하여, 표시 패널 또는 기판(110)은 박막 트랜지스터(112), 제 1 스위칭 박막 트랜지스터, 및 제 2 스위칭 박막 트랜지스터 중 적어도 하나의 액티브층(112a)의 아래에 마련된 차광층(미도시)을 더 포함할 수 있다. 차광층은 기판(110)과 액티브층(112a) 사이에 마련되어 기판(110)을 통해서 액티브층(112a) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 트랜지스터의 문턱 전압 변화를 최소화할 수 있다. 또한, 차광층은 기판(110)과 액티브층(112a) 사이에 마련됨으로서, 박막 트랜지스터가 사용자에게 보여지는 것을 방지할 수도 있다.

패시베이션층(111c)은 화소 영역을 덮도록 기판(110) 상에 마련될 수 있다. 패시베이션층(111c)은 박막 트랜지스터(112)의 드레인 전극(112d)과 소스 전극(112c)과 게이트 전극(112b), 및 버퍼층(BL)을 덮는다. 패시베이션층(111c)은 회로 영역 및 발광 영역 전체에 형성될 수 있다. 이러한 패시베이션층(111c)은 생략될 수도 있다.

한편, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에 있어서, 상기 패시베이션층은 발광 영역(EA)에서 111c의 도면 부호로 표시되고, 비발광 영역(NEA)(또는 게이트 구동부(GD))에서 PAL의 도면 부호로 표시될 수 있다. 따라서, 발광 영역(EA)에 있는 패시베이션층(111c)과 비발광 영역(NEA)(또는 게이트 구동부(GD))에 있는 패시베이션층(PAL)은 도면 부호만 다를 뿐, 실질적으로 동일한 물질로 동일한 층에 형성되는 구성일 수 있다.

평탄화층(113)은 패시베이션층(111c)과 컬러필터(CF)를 덮도록 기판(110) 상에 마련될 수 있다. 패시베이션층(111c)이 생략될 때, 평탄화층(113)은 회로 영역을 덮도록 기판(110) 상에 마련될 수 있다. 평탄화층(113)은 박막 트랜지스터(112)가 배치된 회로 영역, 및 발광 영역(EA) 전체에 형성될 수 있다. 또한, 평탄화층(113)은 비발광 영역(NEA) 중 패드부(PA)를 제외한 나머지 비발광 영역(NEA), 및 발광 영역(EA) 전체에 형성될 수 있다. 예를 들어, 평탄화층(113)은 발광 영역(EA)으로부터 패드부(PA)를 제외한 나머지 비발광 영역(NEA) 쪽으로 연장되거나 확장된 연장부(또는 확장부)를 포함할 수 있다. 따라서, 평탄화층(113)은 발광 영역(EA)보다 상대적으로 넓은 크기를 가질 수 있다.

일 예에 따른 평탄화층(113)은 상대적으로 두꺼운 두께를 가지도록 형성되어 발광 영역(EA) 및 비발광 영역(NEA) 상에 평탄면을 제공할 수 있다. 예를 들어, 평탄화층(113)은 포토 아크릴(photo acryl), 벤조사이클로부텐(benzocyclobutene), 폴리 이미드(polyimide), 및 불소 수지 등과 같은 유기 물질로 이루어질 수 있다.

상기 평탄화층은 설명의 편의를 위해, 발광 영역(EA)에서 113의 도면 부호로 표시되고, 비발광 영역(NEA)에서 PL의 도면 부호로 표시될 수 있다. 따라서, 발광 영역(EA)에 있는 평탄화층(113)과 비발광 영역(NEA)에 있는 평탄화층(PL)은 도면 부호만 다를 뿐, 실질적으로 동일한 물질로 동일한 층에 형성되는 구성일 수 있다.

발광 영역(EA)에 형성되는 평탄화층(113)은 복수의 오목홈(CG)을 포함할 수 있다. 상기 복수의 오목홈(CG)은 발광 영역(EA)의 광 효율을 높이기 위한 구성으로, 평탄화층(113)에 형성될 수 있다. 도 4와 같이, 복수의 오목홈(CG)이 서로 연결되게 구비됨으로써, 올록볼록한 엠보싱 형태가 평탄화층(113)에 형성될 수 있다. 이러한 오목홈(CG)들 상에 애노드 전극(114)이 형성됨으로써, 애노드 전극(114)도 엠보싱 형태로 구비될 수 있고, 그 위에 형성되는 유기발광층(115)과 캐소드 전극(116)도 엠보싱 형태로 구비될 수 있다. 따라서, 유기발광층(115)에서 발광한 광 중 측면을 향하는 광이 엠보싱 형태의 애노드 전극(114) 및/또는 캐소드 전극(116)에 반사되어 기판(110) 쪽으로 반사될 수 있으므로, 광 효율이 향상될 수 있다. 상기와 같이, 복수의 오목홈(CG)으로 인해 광 효율이 향상될 수 있으므로, 복수의 오목홈(CG)은 광 효율 향상 구조물의 용어로 표현될 수 있다.

상기 복수의 오목홈(CG)은 패시베이션층(111c)과 컬러필터(CF)를 덮도록 평탄화층(113)이 도포된 후, 개구부가 구비된 마스크를 이용한 포토 공정, 및 포토 공정 후 패턴(또는 식각) 또는 애싱(Ashing) 공정을 통해 평탄화층(113)에 형성될 수 있다. 상기 복수의 오목홈(CG)은 컬러 필터(CF)와 중첩되는 영역, 및/또는 발광 영역(EA)의 코팅층(CTL)과 중첩되지 않는 영역에 형성될 수 있다. 복수의 오목홈(CG)은 비발광 영역(NEA)의 평탄화층(PL)이 갖는 패턴부(PP)와 동일한 공정을 통해 동시에 형성될 수 있다. 따라서, 복수의 오목홈(CG)과 패턴부(PP)는 동일층에 형성될 수 있다. 예컨대, 복수의 오목홈(CG)은 발광 영역(EA)의 평탄화층(113)(또는 평탄화층(113)의 상면)에 형성될 수 있고, 패턴부(PP)는 비발광 영역(NEA)의 평탄화층(PL)(또는 평탄화층(PL)의 상면)에 형성될 수 있다.

비발광 영역(NEA)(또는 게이트 구동부(GD))의 패시베이션층(PAL) 상에 평탄화층이 도포된 후, 패턴 물질에 의해 평탄화층(PL)이 패턴되고, 슬릿부가 구비된 마스크와 포토 레지스트를 이용한 포토 공정, 및 애싱(Ashing) 공정을 통해 패턴부(PP)가 평탄화층(PL)에 형성될 수 있다. 패턴부(PP)를 형성하기 위해 비발광 영역(NEA)(또는 게이트 구동부(GD))에 위치되는 마스크의 슬릿부는 평탄화층(PL)의 중심 영역(CA)의 주변에 배치될 수 있다. 즉, 패턴부(PP)를 형성하기 위해 비발광 영역(NEA)(또는 게이트 구동부(GD))에 위치되는 마스크의 슬릿부는 평탄화층(PL)의 가장자리 영역(EGA)에 배치될 수 있다. 이에 따라, 패턴부(PP)는 포토 공정과 애싱 공정을 통해 평탄화층(PL)의 중심 영역(CA)을 제외한 가장자리 영역(EGA)에 형성될 수 있다. 따라서, 평탄화층(PL)의 가장자리 영역(EGA)은 패턴부(PP)를 포함할 수 있다. 도 3과 같이, 평탄화층(PL)의 중심 영역(CA)은 평탄화층(PL)의 상면(PL1)에서 패턴부(PP)를 제외한 영역으로 정의될 수도 있다.

도 4와 같이, 패턴부(PP)는 가장자리 영역(EGA)의 일부 또는 평탄화층(PL)의 상면(PL1)에만 형성될 수 있다. 그러나, 이에 한정되지 않으며, 패턴부(PP)는 포토 공정 시간 및/또는 광의 세기에 따라 가장자리 영역(EGA) 전체에 형성될 수도 있다. 다만, 이 경우에도 패턴부(PP)는 완만한 경사를 가지도록 구비될 수 있다.

다시 도 4를 참조하면, 발광 영역(EA)에 배치되는 컬러 필터(CF)는 기판(110)과 평탄화층(113) 사이에 구비될 수 있다. 컬러 필터(CF)는 유기발광층(115)이 발광하는 백색 광을 적색 광으로 변환하는 적색 컬러 필터(또는 제1 컬러 필터), 백색 광을 녹색 광으로 변환하는 녹색 컬러 필터(또는 제2 컬러 필터), 백색 광을 청색 광으로 변환하는 청색 컬러 필터(또는 제3 컬러 필터)를 포함할 수 있다. 백색 서브 화소인 제4 서브 화소는 유기발광층(115)이 백색 광을 발광하므로 컬러 필터를 포함하지 않을 수 있다.

도시되지 않았지만, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 서로 다른 색을 갖는 컬러 필터가 복수의 서브 화소(SP)의 경계 부분에서 부분적으로 중첩되도록 구비될 수 있다. 이 경우, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 서브 화소(SP)의 경계 부분에서 중첩된 컬러 필터로 인해 각 서브 화소(SP)에서 발광된 광이 인접한 서브 화소(SP)로 출사되는 것이 방지될 수 있어 서브 화소(SP)들 간의 혼색이 방지될 수 있다.

서브 화소(SP)의 애노드 전극(114)은 평탄화층(113) 상에 형성될 수 있다. 애노드 전극(114)은 평탄화층(113)과 패시베이션층(111c)을 관통하는 콘택홀을 통해 박막 트랜지스터(112)의 드레인 전극 또는 소스 전극에 접속될 수 있다. 상기 애노드 전극(114)은 복수의 오목홈(CG)보다 넓게 구비되어 가장자리 부분이 코팅층(CTL)에 의해 덮일 수 있다. 애노드 전극(114)은 투명한 금속물질, 반투과 금속물질 및 반사율이 높은 금속물질 중 적어도 하나로 이루어질 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 하부 발광 방식으로 이루어지므로, 애노드 전극(114)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.

한편, 애노드 전극(114)을 이루는 재료에는 MoTi가 포함될 수 있다. 이러한 애노드 전극(114)은 제1 전극 또는 화소 전극의 용어로 표현될 수 있다.

코팅층(CTL)은 광이 발광되지 않는 영역으로, 복수의 서브 화소(SP)들 각각이 갖는 발광부들(또는 오목홈(CG)들) 각각을 둘러싸도록 구비될 수 있다. 즉, 코팅층(CTL)은 발광부들 또는 서브 화소(SP)들 각각이 갖는 오목홈(CG)들을 구획(또는 정의)할 수 있다. 상기 발광부는 유기발광층을 사이에 두고 애노드 전극과 캐소드 전극이 유기발광층의 상면과 하면 각각에 접촉되는 부분을 의미할 수 있다.

코팅층(CTL)은 서브 화소(SP)들 각각이 갖는 애노드 전극(114) 각각의 가장자리를 덮고 애노드 전극(114) 각각의 일부가 노출되도록 형성될 수 있다. 즉, 코팅층(CTL)은 애노드 전극(114)을 부분적으로 덮을 수 있다. 이에 따라, 코팅층(CTL)은 애노드 전극(114) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다. 상기 코팅층(CTL)에 의해 가려지지 않은 애노드 전극(114)의 노출 부분이 발광부에 포함될 수 있다. 이러한 발광부는 도 4와 같이, 복수의 오목홈(CG) 상에 형성될 수 있으므로, 발광부는 오목홈(CG)들과 기판(110)의 두께 방향으로 중첩될 수 있다.

코팅층(CTL)이 형성된 후에, 유기발광층(115)이 애노드 전극(114)과 코팅층(CTL)을 덮도록 형성될 수 있다. 따라서, 코팅층(CTL)은 애노드 전극(114)과 유기발광층(115) 사이에 구비될 수 있다. 이러한 코팅층(CTL)은 화소 정의막 또는 뱅크의 용어로 표현될 수 있다. 일 예에 따른 코팅층(CTL)은 유기 물질을 포함할 수 있다. 코팅층(CTL)이 유기 물질로 이루어질 경우, 도 4와 같이, 비발광 영역(NEA)에 있는 코팅층(CTL)은 발광 영역(EA)에 있는 코팅층(CTL)과 다른 두께로 구비될 수 있다. 또한, 코팅층(CTL)이 유기 물질로 이루어질 경우, 코팅층(CTL)의 상면이 평탄하게 구비될 수 있으므로, 후속 공정에서 코팅층(CTL)의 상면에 형성되는 유기발광층(115), 캐소드 전극(116), 및 봉지층(117)도 평탄하게 구비될 수 있다.

한편, 비발광 영역(NEA)(또는 게이트 구동부(GD))에 있는 코팅층(CTL)은 도 4와 같이, 연결 전극(CE)을 덮도록 구비될 수 있다. 연결 전극(CE)은 평탄화층(PL), 평탄화층(PL)에 의해 덮이지 않은 패시베이션층(PAL), 및 패시베이션층(PAL)에 의해 덮이지 않은 복수의 분할 배선(GPL) 각각을 덮을 수 있다. 도 4에 도시된 바와 같이, 캐소드 전극(116)은 비발광 영역(NEA)(또는 게이트 구동부(GD))까지 연장되게 형성되어, 코팅층(CTL)과 봉지 기판(120) 사이에 배치될 수 있다.

다시 도 4를 참조하면, 발광 영역(EA)의 애노드 전극(114) 및 코팅층(CTL) 상에는 유기발광층(115)이 형성된다. 유기발광층(115)은 애노드 전극(114)과 캐소드 전극(116) 사이에 구비되므로, 애노드 전극(114)과 캐소드 전극(116) 각각에 전압이 인가되면 정공과 전자가 각각 유기발광층(115)으로 이동할 수 있다. 유기발광층(115)으로 이동된 정공과 전자는 유기발광층(115)에서 서로 결합하여 발광하게 된다. 유기발광층(115)은 복수의 서브 화소(SP), 및 코팅층(CTL) 상에 구비되는 공통층으로 형성될 수 있다.

일 예에 따른 유기발광층(115)은 백색 광을 발광하도록 구비될 수 있다. 유기발광층(115)은 서로 상이한 색상의 광을 발광하는 복수의 스택(stack)을 포함하여 이루어질 수 있다. 예를 들어, 유기발광층(115)은 제1 스택, 제2 스택, 및 제1 스택과 제2 스택 사이에 구비된 전하 생성층(Charge generation layer; CGL)을 포함하여 이루어질 수 있다. 유기발광층이 백색 광을 발광하도록 구비됨으로써, 복수의 서브 화소(SP) 각각은 해당하는 색에 부합되는 컬러 필터(CF)를 포함할 수 있다.

제1 스택은 애노드 전극(114) 상에 구비되며, 정공 주입층(Hole Injecting Layer; HIL), 정공 수송층(Hole Transporting Layer; HTL), 청색 발광층(Emitting Layer; EML(B)), 및 전자 수송층(Electron Transporting Layer; ETL)이 차례로 적층된 구조로 이루어질 수 있다.

전하 생성층은 제1 스택과 제2 스택에 전하를 공급하는 역할을 한다. 전하 생성층은 제1 스택에 전자(electron)를 공급하기 위한 N형 전하 생성층 및 제2 스택에 정공(hole)을 공급하기 위한 P형 전하 생성층을 포함하여 이루어질 수 있다. N형 전하 생성층은 금속 물질을 도펀트로 포함하여 이루어질 수 있다.

제2 스택은 제1 스택 상에 구비되며, 정공 수송층(HTL), 황녹색(Yellow Green; YG) 발광층(Emitting Layer; EML(YG)), 전자 수송층(ETL), 및 전자 주입층(Electron Injecting Layer; EIL)이 차례로 적층된 구조로 이루어질 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 유기발광층(115)이 공통층으로 구비되므로, 제1 스택, 전하생성층, 및 제2 스택이 복수의 서브 화소(SP) 전체에 걸쳐서 배치될 수 있다.

다른 예에 따른 유기발광층(115)은 서로 다른 색을 발광하도록 구비되어, 복수의 서브 화소(SP) 각각에 패턴되어 형성될 수 있다. 다만, 이 경우에도 발광층을 제외한 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 및 전자 주입층(EIL)은 서브 화소(SP)들에 공통층으로 배치될 수 있다. 또한, 유기발광층(115)이 서브 화소(SP)들 각각에 패턴되어 형성되는 경우, 기판(110)과 유기발광층(115) 사이에는 컬러필터가 구비되지 않을 수 있다.

캐소드 전극(116)은 유기발광층(115) 상에 형성될 수 있다. 일 예에 따른 캐소드 전극(116)은 금속 물질을 포함할 수 있다. 캐소드 전극(116)은 복수의 서브 화소(SP)에 있는 유기발광층(115)에서 발광된 광을 기판(110)의 하면 쪽으로 반사시킬 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 하부 발광 방식의 디스플레이 장치로 구현될 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 하부 발광 방식이고 유기발광층(115)에서 발광한 광을 기판(110) 쪽으로 반사시켜야 하므로, 캐소드 전극(116)이 반사율이 높은 금속 물질로 이루어질 수 있다. 일 예에 따른 캐소드 전극(116)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 캐소드 전극(116)은 제2 전극 또는 대향 전극의 용어로 표현될 수도 있다.

캐소드 전극(116) 상에는 봉지층(117)이 형성된다. 봉지층(117)은 유기발광층(115)과 캐소드 전극(116)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 봉지층(117)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다.

한편, 도 4와 같이, 봉지층(117)은 발광 영역(EA) 뿐만 아니라 비발광 영역(NEA)에도 배치될 수 있다. 비발광 영역(NEA)에 배치된 봉지층(117)은 코팅층(CTL)과 봉지 기판(120) 사이에 배치될 수 있다. 봉지층(117)은 평탄화층(PL)을 덮는 코팅층(CTL) 상에 형성됨으로써, 비발광 영역(NEA)의 코팅층(CTL)의 상면에 접촉할 수 있다. 비발광 영역(NEA)에 있는 코팅층(CTL)은 유기 물질로 이루어짐으로써, 평탄화층(PL)의 중심 영역(CA)과 가장자리 영역(EGA) 각각에 대응되는 상면이 평탄하게 구비될 수 있다. 따라서, 평탄하게 구비된 코팅층(CTL)의 상면에 접촉되는 봉지층(117)의 하면도 평탄하게 구비될 수 있다.

결과적으로, 발광 영역(EA)은 비발광 영역(NEA)의 평탄화층(PL)과 동일층에 있는 평탄화층(113), 발광 영역(EA)의 평탄화층(113) 상에 있는 애노드 전극(114), 애노드 전극(114)의 가장자리를 덮는 코팅층(CTL), 코팅층(CTL)과 애노드 전극(114) 상에 있는 유기발광층(115), 유기발광층(115) 상에 있는 캐소드 전극(116), 및 캐소드 전극(116) 상에 있는 봉지층(117)을 포함할 수 있다.

비발광 영역(NEA)에 있는 코팅층(CTL) 및/또는 봉지층(117)은 발광 영역(EA)까지 연장되어 형성될 수 있다. 따라서, 발광 영역(EA)까지 연장된 코팅층(CTL)은 애노드 전극(114)의 가장자리를 덮을 수 있다. 발광 영역(EA)까지 연장된 봉지층(117)은 캐소드 전극(116) 상에 배치될 수 있다.

그러나, 유기발광층(115)과 캐소드 전극(116)은 발광 영역(EA)에만 형성되고, 비발광 영역(NEA)에는 형성되지 않을 수 있다. 따라서, 비발광 영역(NEA)에 있는 봉지층(117)은 코팅층(CTL)의 상면에 배치될 수 있고, 발광 영역(EA)에 있는 봉지층(117)은 캐소드 전극(116)의 상면에 배치될 수 있다. 그러나, 이에 한정되지 않으며, 유기발광층(115)과 캐소드 전극(116)은 발광 영역(EA)과의 시감 차이를 줄이기 위해, 비발광 영역(NEA)에도 형성될 수 있다. 다만, 이 경우, 비발광 영역(NEA)에 형성되는 유기발광층(115)은 단절된 형태(또는 불연속적인 형태)로 구비됨으로써, 유비발광층(115)을 통한 외부로부터의 투습이 방지될 수 있다.

도 5a는 평탄화층이 뾰족한 형태를 포함하는 비교예에서, 평탄화층의 측면과 상면 상에 있는 연결 전극의 두께를 나타낸 도면이며, 도 5b는 본 명세서의 일 실시예에 따른 디스플레이장치에서 평탄화층의 측면과 상면 상에 있는 연결 전극의 두께를 나타낸 도면이다.

이하에서는, 도 1 내지 도 5b를 참조하여, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 비발광 영역(NEA)(또는 게이트 구동부(GD))을 보다 구체적으로 살펴보기로 한다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 제조 공정 시 발생되는 정전기로부터 박막 트랜지스터(112)가 손상되는 것을 방지하기 위해, 기판(110)의 외곽 즉. 비발광 영역(NEA)의 게이트 구동부(GD)에 복수의 분할 배선(GPL)이 구비된다. 예를 들어, 복수의 분할 배선(GPL)은 패드부(PAD)에 연결된 제1 분할 배선(GPL1)과 발광 영역 배선(SL)에 연결된 제2 분할 배선(GPL2)을 포함할 수 있다. 제1 분할 배선(GPL1)과 제2 분할 배선(GPL2)은 비발광 영역(NEA)(또는 게이트 구동부(GD))에서 제1 방향으로 서로 이격되어 배치될 수 있고, 제조 공정의 마지막 단계에서 평탄화층(PL)을 덮는 연결 전극(CE)을 통해 서로 전기적으로 연결될 수 있다.

전술한 바와 같이, 평탄화층이 뾰족한 형태 및/또는 역테이퍼 형태를 포함하면, 평탄화층을 덮는 연결 전극의 두께가 균일하게 형성되지 못하므로, 저항 편차에 따른 신호 딜레이가 발생되어 가로선 불량이 발생될 수 있다.

도 5a의 비교예와 같이, 비표시 영역에 있는 평탄화층이 뾰족한 형태 및/또는 역테이퍼 형태를 포함하는 이유는, 발광 영역에 있는 평탄화층에 복수의 오목홈과 같은 광 효율 향상 구조물을 형성하는 애싱(Ashing) 공정에 의해 비발광 영역의 평탄화층이 간접적으로 영향을 받기 때문이다. 예를 들어, 도 5a와 같이, 애싱 공정에 의해 뾰족한 형태가 평탄화층의 가장자리 영역에 형성될 수 있다. 도시되지 않았지만, 역테이퍼 형태 역시 뾰족한 형태와 같이, 애싱 공정에 의해 평탄화층의 가장자리 영역(또는 평탄화층의 측면)에 형성될 수 있다.

한편, 뾰족한 형태 및/또는 역테이퍼 형태가 애싱 공정에 의해 형성되는 것으로 판단한 이유는, 애싱 공정을 수행하지 않으면 도 5a와 같이, 비발광 영역에서 평탄화층(PL) 없이 패시베이션층(PAL)만 존재하는 영역이 형성될 수 없기 때문이다. 따라서, 포토 공정 후에 이루어지는 애싱 공정에 의해 뾰족한 형태 및/또는 역테이퍼 형태가 형성될 수 있음을 알 수 있다.

도 5a와 같이, 평탄화층에 형성된 뾰족한 형태 및/또는 역테이퍼 형태로 인해 평탄화층(PL)의 상면 상에 있는 연결 전극(CE)의 두께는 평탄화층(PL)의 측면 상에 있는 연결 전극(CE)의 두께와 다르게 형성될 수 있다. 즉, 도 5a의 비교예와 같이, 평탄화층이 뾰족한 형태 및/또는 역테이퍼 형태를 포함하면, 그 위에 형성되는 연결 전극(CE)의 두께가 불균일하게 형성될 수 있다. 연결 전극(CE)의 두께가 불균일하면 연결 전극(CE)의 두께가 두꺼운 부분과 얇은 부분 사이에 저항 편차가 발생되고, 이로 인해 연결 전극(CE)에 연결되는 분할 배선 및 발광 영역 배선에 신호 딜레이가 발생되어 가로선 불량이 발생된다.

상기와 같은 문제점이 발생되지 않도록, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 오목홈들을 형성하기 위한 포토 공정에서 사용되는 마스크에서 평탄화층(PL)의 가장자리 영역(EGA)에 대응되는 위치에 슬릿부를 더 구비하여 비발광 영역(NEA)에서도 포토 공정을 진행하고, 그 후에 애싱 공정을 수행함으로써, 도 5b와 같이, 평탄화층(PL)의 가장자리 영역(EGA)이 완만한 경사를 갖도록 구비될 수 있다.

따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)이 중심 영역(CA)을 향해 상승하는 완만한 경사를 갖도록 구비됨으로써, 평탄화층(PL) 상에 형성되는 연결 전극(CE)의 두께가 균일해 질 수 있으므로 가로선 불량이 발생되지 않을 수 있다.

상기와 같은 이유로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 중심 영역(CA)의 두께(T1)가 가장자리 영역(EGA)의 두께(T2)보다 두껍게 형성될 수 있다. 그리고, 가장자리 영역(EGA)은 슬릿부에 의한 포토 공정, 및 애싱 공정에 의해 형성된 패턴부(PP)를 포함할 수 있다. 전술한 바와 같이, 패턴부(PP)는 발광 영역(EA)의 복수의 오목홈(CG)과 동일한 공정을 통해 동일층에 형성될 수 있다. 따라서, 비발광 영역(NEA)(또는 게이트 구동부(GD))의 평탄화층(PL) 상에 형성되는 연결 전극(CE)은 발광 영역(EA)의 평탄화층(113) 상에 형성되는 애노드 전극(114)과 동일층에 배치될 수 있다.

결과적으로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(NEA)(또는 비표시 영역)에 있는 분할 배선(GPL)들 각각의 일부를 덮는 평탄화층(PL)의 두께가 가장자리 영역(EGA)보다 중심 영역(CA)에서 더 두껍게 구비됨으로써, 평탄화층(PL)(또는 연결 전극(CE))이 경사가 완만한 계단 형태(또는 모자 형태)로 구비될 수 있으므로, 연결 전극(CE)의 두께가 균일하게 형성될 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 중심 영역(CA)과 가장자리 영역(EGA) 상에 있는 연결 전극(CE)(또는 평탄화층(PL)의 상면(PL1)과 측면(PL2) 상에 있는 연결 전극(CE))이 저항 편차가 작거나 없으므로, 신호 딜레이가 개선 또는 방지될 수 있고, 이로 인해 가로선 불량이 개선 또는 방지될 수 있다.

또한, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL) 상에 배치되는 연결 전극(CE)이 평탄화층(PL)의 중심 영역(CA)을 향해 상승(또는 상향)하는 형태를 이루도록 구비됨으로써, 평탄화층(PL)의 측면(PL2)과 상면(PL1) 각각의 위에 있는 연결 전극(CE)의 두께가 균일하게 구비될 수 있으므로, 신호 딜레이가 발생되지 않아 가로선 불량이 방지될 수 있다.

도 3을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 중심 영역(CA)의 폭(W1)이 분할 배선들(GPL1, GPL2) 사이의 폭(W2)과 같거나 좁게 구비될 수 있다. 중심 영역(CA)의 폭(W1)은 패턴부(PP)를 형성하는 마스크의 슬릿부들 사이의 폭으로 결정될 수 있는데, 마스크의 슬릿부들 사이의 폭이 분할 배선들(GPL1, GPL2) 사이의 폭(W2)보다 넓으면 광에 노출되는 평탄화층(PL)의 폭(또는 면적)이 작아서 평탄화층에 뾰족한 형태 및/또는 역테이퍼 형태가 형성될 수 있기 때문이다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 중심 영역(CA)의 폭(W1)이 분할 배선들(GPL1, GPL2) 사이의 폭(W2)과 같거나 좁게 구비됨으로써, 가장자리 영역(EGA)에 완만한 경사를 갖는 패턴부(PP)가 형성될 수 있다.

그러므로, 도 3과 같이, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 상면(PL1)에 형성되는 연결 전극(CE)이 완만한 경사를 가지도록 구비될 수 있다. 또한, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 연결 전극(CE)이 가장자리 영역(EGA)에서 중심 영역(CA)을 향해 상승(또는 상향)하는 형태로 구비되는 구조적 특징을 가질 수 있다.

한편, 비발광 영역(NEA)의 게이트 구동부(GD)에 있는 패시베이션층(PAL)은 분할 배선들 즉, 제1 분할 배선(GPL1)과 제2 분할 배선(GPL2) 각각의 일부를 덮으며, 평탄화층(PL)과 분할 배선들(GPL1, GPL2) 사이에 배치될 수 있다. 비발광 영역(NEA)의 게이트 구동부(GD)에 있는 패시베이션층(PAL)은 발광 영역(EA)의 패시베이션층(111c) 형성 시 함께 형성될 수 있으므로, 평탄화층(PL)의 하면에 배치될 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 폭(PLW)이 패시베이션층(111c)의 폭(PALW)과 같거나 좁게 구비될 수 있다. 평탄화층(PL)의 폭(PLW)이 패시베이션층(111c)의 폭(PALW)보다 넓으면 평탄화층(PL)의 하면 일부가 패시베이션층(111c)에 가려지지 않고 분할 배선(GPL)의 상면에 직접 접촉하게 되므로, 외부의 수분이 쉽게 침투될 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 폭(PLW)이 패시베이션층(111c)의 폭(PALW)과 같거나 좁게 구비됨으로써, 패시베이션층(111c)이 평탄화층(PL)의 하면을 보호하도록 하여 수분의 투습 경로가 차단될 수 있다. 다만, 이 경우, 평탄화층(PL)의 폭(PLW)은 분할 배선들(GPL1, GPL2) 사이의 폭(W2)과 같거나 넓게 구비될 수 있다. 즉, 분할 배선들(GPL1, GPL2) 사이의 폭(W2)은 평탄화층(PL)의 폭(PLW)과 같거나 좁게 구비될 수 있다. 분할 배선들(GPL1, GPL2) 사이의 폭(W2)이 평탄화층(PL)의 폭(PLW)보다 넓으면, 평탄화층(PL)(또는 평탄화층(PL)의 측면(PL2))의 테이퍼(Taper)가 커져서 연결 전극(CE)의 두께가 불균일하게 형성될 수 있기 때문이다.

결과적으로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 폭(PLW)이 패시베이션층(111c)의 폭(PALW)과 같거나 좁고, 분할 배선들(GPL1, GPL2) 사이의 폭(W2)과 같거나 넓게 구비됨으로써, 수분에 대한 투습 방지 기능이 향상되면서 동시에 연결 전극(CE)의 두께 균일로 가로선 불량이 방지될 수 있다.

다시 도 3을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 측면(PL2)이 연결 전극(CE)에 접촉되는 패시베이션층(PAL)의 상면(PAL1)과 제1 각도(θ1)를 이룰 수 있다. 여기서, 제1 각도(θ1)는 둔각일 수 있다. 비발광 영역(NEA)의 평탄화층(PL)은 분할 배선들(GPL1, GPL2) 각각의 일부를 덮도록 패턴될 수 있는데, 이 때 패턴 물질이 평탄화층(PL)의 상면에서부터 평탄화층(PL)의 아래를 향해 순차적으로 식각하므로, 평탄화층(PL)의 폭이 기판(110) 쪽으로 갈수록 넓어지게 형성될 수 있다. 따라서, 평탄화층(PL)의 측면(PL2)은 연결 전극(CE)에 접촉되는 패시베이션층(PAL)의 상면(PAL1)과 둔각을 이룰 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 상면(PL1)이 평탄화층(PL)의 측면(PL2)과 제2 각도(θ2)를 이룰 수 있다. 여기서, 제2 각도(θ2)는 둔각일 수 있다. 분할 배선들(GPL1, GPL2) 각각의 일부를 덮는 평탄화층(PL)은 제조 공정 시 가장자리 영역(EGA)에 대응되게 위치된 슬릿부를 이용한 포토 공정, 및 애싱 공정을 통해 형성된 패턴부(PP)를 포함할 수 있다. 도 5a를 참조하면, 비교예는 뾰족한 형태로 인해 평탄화층의 상면과 측면이 예각을 이룬다. 반면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 중심 영역(CA)을 향해 완만하게 상승하는 패턴부(PP)가 형성될 수 있으므로, 평탄화층(PL)의 상면(PL1)과 평탄화층(PL)의 측면(PL2)이 둔각을 이룰 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 상면(PL1) 및/또는 측면(PL2)이 중심 영역(CA)을 향해 완만하게 상승하는 프로파일을 갖도록 구비됨으로써, 연결 전극(CE)이 균일한 두께로 형성될 수 있고, 이로 인해 가로선 불량이 발생되지 않을 수 있다. 도 3과 같이, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)의 중심 영역(CA)을 향해 상승(또는 상향)하는 계단 형태로 구비됨으로써, 평탄화층(PL)의 상면(PL1)이 평탄화층(PL)의 측면(PL2)에서 최상단에 위치된 부분보다 기판(110)에 더 가깝게 배치되지 않는 구조적 특징을 더 포함할 수 있다.

한편, 연결 전극(CE)에 접촉되는 패시베이션층(PAL)의 상면(PAL1)과 평탄화층(PL)의 측면(PL2)이 둔각을 이루므로, 평탄화층(PL)과 중첩되는 패시베이션층(PAL)의 상면(PAL1)은 평탄화층(PL)의 측면(PL2)과 제3 각도(θ3)를 이룰 수 있다. 여기서, 제3 각도(θ3)는 예각일 수 있다. 전술한 바와 같이, 평탄화층(PL)이 분할 배선들(GPL1, GPL2) 각각의 일부를 덮도록 패턴되는 공정에서, 패턴 물질이 평탄화층(PL)의 상면에서부터 기판(110) 쪽을 향해 평탄화층(PL)을 식각하므로, 평탄화층(PL)의 폭이 상면(PL1)에서 기판(110) 쪽으로 갈수록 넓어지게 형성될 수 있다. 따라서, 평탄화층(PL)의 측면(PL2)은 평탄화층(PL)과 중첩되는 패시베이션층(PAL)의 상면(PAL1)과 예각을 이룰 수 있다.

결과적으로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL)이 경사가 완만한 계단 형태(또는 모자 형태)로 구비됨으로써, 평탄화층(PL)을 덮는 연결 전극(CE)이 분할 배선(GPL)에 접촉된 부분부터 평탄화층(PL)의 중심 영역(CA)으로 갈수록 상향하는 계단 형태로 구비되는 구조적 특징을 가질 수 있다. 따라서, 도 3과 같이, 연결 전극(CE)은 분할 배선들(GPL1, GPL2) 각각의 상면(GPL11, GPL21), 패시베이션층(PAL)의 상면(PAL1)과 측면(PAL2), 및 평탄화층(PL)의 측면(PL2)과 상면(PL1) 각각에 접촉될 수 있다.

한편, 평탄화층(PL)은 서로 이격된 제1 분할 배선(GPL1)과 제2 분할 배선(GPL2) 각각의 일부를 덮도록 배치되므로, 평탄화층(PL)의 중심 영역(CA)은 패시베이션층(PAL)에만 중첩되고, 평탄화층(PL)의 가장자리 영역(EGA)은 부분적으로 패시베이션층(PAL)과 제1 분할 배선(GPL1)(또는 제2 분할 배선(GPL2))에 모두 중첩될 수 있다. 예를 들어, 평탄화층(PL)의 측면(PL2)을 포함하는 소정의 가장자리 영역(EGA)이 패시베이션층(PAL)과 제1 분할 배선(GPL1)(또는 제2 분할 배선(GPL2)) 모두에 중첩될 수 있다. 따라서, 도 3과 같이, 평탄화층(PL)의 중심 영역(CA)의 두께(T1)가 가장자리 영역(EGA)의 두께(T2)보다 두껍게 구비될 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 도 3과 같이, 평탄화층(PL)이 가장자리 영역(EGA)에서 중심 영역(CA)을 향해 완만하게 상승하는 형태로 구비됨으로써, 연결 전극(CE)의 두께가 균일하게 형성될 수 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 연결 전극(CE)이 제1 분할 배선(GPL1)에 접촉된 부분에서부터 제2 분할 배선(GPL2)에 접촉된 부분까지 연결 전극(CE)에 저항 편차가 감소 또는 방지될 수 있으므로, 제2 분할 배선(GPL2)에 연결된 발광 영역 배선(SL)의 신호 딜레이가 개선되거나 방지될 수 있어 가로선 불량이 개선 또는 방지될 수 있다.

이하에서는, 도 6a 내지 도 7b를 참조하여, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 신호 딜레이 감소 또는 방지 효과를 회로 구조, 및 신호와 전압(또는 전류)의 변동 그래프를 결부하여 설명하고, 가로선 불량이 개선 또는 방지된 효과를 이미지를 결부하여 설명한다.

도 6a는 본 명세서의 일 실시예에 따른 디스플레이장치가 갖는 화소의 개략적인 회로도이고, 도 6b는 본 명세서의 일 실시예에 따른 디스플레이 장치와 비교예의 신호 및 전압을 비교하여 나타낸 그래프이고, 도 7a는 비교예의 가로선 불량을 나타낸 이미지이며, 도 7b는 본 명세서의 일 실시예에 따른 디스플레이 장치의 가로선 불량이 개선 또는 방지된 이미지이다.

도 6a를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 화소(P)는 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하는 화소 구동회로, 및 발광소자(OLED)를 포함할 수 있다. 발광소자(OLED)는 애노드 전극(114), 유기발광층(115), 및 캐소드 전극(116)을 포함한다.

구동 트랜지스터(Tdr)의 제1 단자는 고전압(EVDD)이 공급되는 고전압 공급 라인(PLA)과 연결될 수 있고, 구동 트랜지스터(Tdr)의 제2 단자는 발광소자(OLED)와 연결될 수 있다. 스위칭 트랜지스터(Tsw1)의 제1 단자는 데이터 라인(DTL)과 연결될 수 있고, 스위칭 트랜지스터(Tsw1)의 제2 단자는 구동 트랜지스터(Tdr)의 게이트와 연결될 수 있다. 스위칭 트랜지스터(Tsw1)의 게이트는 게이트 라인(GL)과 연결될 수 있다.

데이터 라인(DTL)으로는 데이터 전압(Vdata)이 공급되며, 게이트 라인(GL)으로는 게이트 신호(SCAN)가 공급될 수 있다. 구동 트랜지스터(Tdr)의 문턱전압 또는 이동도를 측정하기 위해, 센싱 트랜지스터(Tsw2)가 구비될 수 있다. 센싱 트랜지스터(Tsw2)의 제1 단자는 구동 트랜지스터(Tdr)의 제2 단자와 발광소자(OLED)에 연결될 수 있고, 센싱 트랜지스터(Tsw2)의 제2 단자는 기준전압(Vref)이 공급되는 센싱 라인(SSL)과 연결될 수 있다. 센싱 트랜지스터(Tsw2)의 게이트는 센싱 제어신호(SENSE)가 공급되는 센싱 제어라인(SCL)과 연결될 수 있다.

스위칭 트랜지스터(Tsw1)와 구동 트랜지스터(Tdr) 사이에는 제1 노드(N1)가 배치될 수 있다. 제1 노드(N1)는 스토리지 캐패시터(Cst)에 연결될 수 있다. 구동 트랜지스터(Tdr)와 발광소자(OLED) 사이에는 제2 노드(N2)가 배치될 수 있다. 제2 노드(N2)는 스토리지 캐패시터(Cst) 및 센싱 트랜지스터(Tsw2)와 연결될 수 있다.

센싱라인(SSL)은 데이터 드라이버에 연결될 수 있고, 데이터 드라이버를 통해 전원 공급부(미도시)와 연결될 수도 있다. 즉, 전원 공급부로부터 공급된 기준전압(Vref)은 센싱라인(SSL)을 통해 화소들로 공급될 수 있으며, 화소들로부터 전송된 센싱 신호들은 데이터 드라이버에서 처리될 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)가 갖는 화소(P)의 구조는 도 6a에 도시된 구조에 한정되지 않고, 다양한 형태로 변경될 수 있다.

도 6b는 게이트 신호(SCAN), 센싱 제어신호(SENSE), 제1 노드(N1), 제2 노드(N2), 및 발광소자(OLED)의 전류(IOLED) 각각의 초기화(Initialization) 단계, Writing 단계, EL cap charge 단계, 및 Emission 단계에서의 변동을 그래프로 나타낸 것이다. L1은 비교예의 신호 변동, 전압(또는 전류)의 세기의 변동, 및 발광 세기의 변동을 나타낸 것이고, L2는 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 신호 변동, 전압(또는 전류)의 세기의 변동, 및 발광 세기의 변동을 나타낸 것이다.

초기화(Initialization) 단계는 제1 노드(N1)와 제2 노드(N2)의 기준 전압이 세팅되는 단계일 수 있다. Writing 단계는 데이터 전압(Vdata)이 인가되는 단계일수 있다. EL cap charge 단계는 발광소자(OLED)의 구동을 위한 전압이 충전되는 단계일 수 있다. Emission 단계는 발광소자(OLED)가 발광하는 단계일 수 있다.

도 6b와 같이, 게이트 신호(SCAN)는 Writing 단계까지 L1과 L2의 차이가 없다. 그러나, EL cap charge 단계에서, 비교예는 연결전극의 두께 불균일로 인해 저항 편차가 발생하므로, 본 명세서의 디스플레이 장치(100)에 비해 게이트 신호(SCAN)가 딜레이된다. 게이트 신호(SCAN)가 딜레이됨으로서, 비교예는 도 7a와 같이, 가로선(HL)이 발생되는 문제가 있다. 반면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 게이트 신호(SCAN)가 딜레이되지 않고 정상적으로 스위칭 트랜지스터(Tsw1)에 인가됨으로써, 도 7b와 같이, 가로선(HL)이 발생되지 않을 수 있다.

센싱 제어신호(SENSE)는 Writing 단계까지 L1과 L2의 차이가 없다. 그러나, EL cap charge 단계에서, 비교예는 연결전극의 두께 불균일로 인해 저항 편차가 발생하므로, 본 명세서의 디스플레이 장치(100)에 비해 센싱 제어신호(SENSE)가 딜레이된다. 센싱 제어신호(SENSE)가 딜레이됨으로서, 비교예는 도 7a와 같이, 가로선(HL)이 발생되는 문제가 있다. 반면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 센싱 제어신호(SENSE)가 딜레이되지 않고 정상적으로 센싱 트랜지스터(Tsw2)에 인가됨으로써, 도 7b와 같이, 가로선(HL)이 발생되지 않을 수 있다.

제1 노드(N1)는 초기화(Initialization) 단계까지 L1과 L2의 차이가 없다. 그러나, Writing 단계에서, 비교예는 연결전극의 두께 불균일로 인해 저항 편차가 발생하므로 연결전극(CE)의 두께가 균일한 본 명세서의 디스플레이 장치(100)에 비해 전류 값이 더 클 수 있다. 따라서, 비교예는 본 명세서의 디스플레이 장치(100)에 비해 제1 노드(N1)가 인가받는 게이트 전압이 더 높으므로, 제1 노드(N1)에 연결되는 스토리지 캐패시터(Cst)의 수명이 단축될 수 있다.

제2 노드(N2)는 Writing 단계까지 L1과 L2의 차이가 없다. 그러나, EL cap charge 단계에서, 비교예는 연결전극의 두께 불균일로 인해 저항 편차가 발생하므로 연결전극(CE)의 두께가 균일한 본 명세서의 디스플레이 장치(100)에 비해 전류 값이 더 클 수 있다. 따라서, 비교예는 본 명세서의 디스플레이 장치(100)에 비해 제2 노드(N2)가 스토리지 캐패시터(Cst)로부터 인가받는 전압이 더 높으므로, 제2 노드(N2)에 연결되는 발광 소자(OLED)의 수명이 단축될 수 있다.

발광소자(OLED)의 전류(IOLED)는 EL cap charge 단계까지 L1과 L2의 차이가 없다. 그러나, Emission 단계에서, 비교예는 연결전극의 두께 불균일로 인해 저항 편차가 발생하므로 연결전극(CE)의 두께가 균일한 본 명세서의 디스플레이 장치(100)에 비해 전류 값이 더 클 수 있다. 따라서, 비교예는 본 명세서의 디스플레이 장치(100)에 비해 더 밝게 발광될 수 있다. 이 경우, 비교예는 본 명세서의 디스플레이 장치(100)에 비해 발광소자(OLED)의 수명이 단축될 수 있다.

결과적으로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL) 상에 있는 연결 전극(CE)의 두께가 균일하게 구비됨으로써, 신호 딜레이가 방지될 수 있으므로 가로선 불량이 방지될 수 있다. 또한, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 평탄화층(PL) 상에 있는 연결 전극(CE)의 두께가 균일하게 구비됨으로써, 발광소자(OLED)를 포함하는 회로 구성들에 전압(또는 전류)이 딜레이 없이 안정적으로 인가될 수 있어서 회로 구성들의 수명 단축이 방지될 수 있다.

도 8은 본 명세서의 일 실시예에 따른 디스플레이 장치의 게이트 구동부의 일부를 나타낸 평면도이다.

도 8을 참조하면, 비발광 영역(NEA)에 있는 게이트 구동부(GD)는 제1 영역(A1), 제2 영역(A2), 제3 영역(A3), 및 제 4 영역(A4)을 포함할 수 있다.

일 예로, 제1 영역(A1)은 게이트 구동부(GD)에서 최외곽에 위치된 영역일 수 있다. 다른 예로, 도 1 및 도 8을 참조하면, 제1 영역(A1)은 발광 영역(EA)으로부터 제2 내지 제4 영역(A2, A3, A4)보다 더 멀리 이격된 영역일 수 있다. 발광 영역(EA)은 상기 제4 영역(A4), 상기 제3 영역(A3), 상기 제2 영역(A2), 및 상기 제1 영역(A1)의 순서로 가깝게 배치될 수 있다.

상기 게이트 구동부(GD)는 복수의 GIP회로부(GIP), 및 상기 제1 분할 배선(GPL1)과 상기 제2 분할 배선(GPL2)을 포함하는 복수의 GIP배선(GPL)을 포함할 수 있다. 제2 분할 배선(GPL2)은 연결 전극(CE)을 통해 제1 분할 배선(GPL1)에 연결되기 전까지는 정전기 방지를 위해 제1 분할 배선(GPL1)과 전기적으로 연결되지 않을 수 있다. 따라서, 제2 분할 배선(GPL2)은 제1 분할 배선(GPL1)과 이격되어 배치될 수 있다. 제2 분할 배선(GPL2)은 게이트 구동부(GD) 내에만 배치될 수 있다.

도 1 및 도 8을 참조하면, 상기 복수의 GIP회로부(GIP)는 상기 복수의 GIP배선(또는 분할 배선(GPL))과 발광 영역(EA) 사이에 배치될 수 있다. 도면에 도시되지 않았으나, 도 8은 게이트 구동부(GD)의 일부를 나타낸 것이기 때문에, 제4 영역(A4)의 우측에는 발광 영역이 배치될 수 있다. 따라서, 복수의 GIP회로부(GIP)는 상기 복수의 GIP배선(또는 분할 배선(GPL))과 발광 영역(EA) 사이에 배치될 수 있다. 예를 들어, 도 8과 같이, GIP회로부(GIP)는 제4 영역(A4)에 배치될 수 있다.

도 8을 참조하면, 복수의 GIP배선(GPL)이 복수의 GIP회로부(GIP)의 좌측에만 배치됨으로써, 복수의 GIP회로부(GIP)가 GIP배선들(GPL) 사이에 배치되는 경우에 비해 GIP배선들(GPL)이 꼬이거나 중첩되는 것이 방지될 수 있다. GIP배선들(GPL)이 꼬이거나 중첩되면, 신호 간섭이 발생될 수 있기 때문에, 영상에 노이즈가 발생될 수 있다. 여기서, GIP배선들(GPL)은 패드부(PA)에 연결되는 제1 분할 배선을 의미할 수 있다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 복수의 GIP회로부(GIP)가 상기 복수의 GIP배선(또는 분할 배선(GPL))과 발광 영역(EA) 사이에 배치됨으로써, 복수의 GIP배선(GPL)이 GIP회로부(GIP)의 일측(예컨대, 좌측)에만 배치될 수 있고, 이로 인해 GIP배선들(GPL) 간의 꼬임이 방지되어 신호 간섭이 방지될 수 있다.

복수의 GIP배선(GPL)(또는 제1 분할 배선(GPL1))은 복수의 스캔 클럭 배선(SECLK), 복수의 캐리 클럭 배선(CRCLK), 복수의 화소 전원 배선(GVDDL)을 포함할 수 있다. 복수의 스캔 클럭 배선(SECLK), 복수의 캐리 클럭 배선(CRCLK), 복수의 화소 전원 배선(GVDDL)은 도 8과 같이, 제1 방향으로 배치된 발광 영역 배선(SL)과 다른 제2 방향으로 길게 배치되며, 제1 방향으로 서로 이격되어 배치될 수 있다.

상기 복수의 스캔 클럭 배선(SECLK), 상기 복수의 캐리 클럭 배선(CRCLK), 상기 복수의 화소 전원 배선(GVDDL)은 상기 제1 분할 배선(GPL1)에 포함될 수 있다. 다만, 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결되지 않는 배선은 상기 제1 분할 배선(GPL1)에 포함되지 않을 수 있다. 예를 들어, 도 8과 같이, 제2 영역(A2)에는 연결 전극(CE)이 배치되지 않으므로, 복수의 캐리 클럭 배선(CRCLK)은 제1 분할 배선(GPL1)에 포함되지 않을 수 있다. 다만, 이에 한정되지 않으며, 복수의 캐리 클럭 배선(CRCLK)도 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있으면, 제1 분할 배선(GPL1)에 포함될 수 있다.

다시 도 8을 참조하면, 제1 영역(A1)에는 복수의 스캔 클럭 배선(SECLK)이 배치될 수 있다. 복수의 스캔 클럭 배선(SECLK) 각각은 도 2 및 도 3과 같이 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있다. 다만, 이에 한정되지 않으며 복수의 스캔 클럭 배선(SECLK) 중 일부만이 선택적으로 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있다. 제2 분할 배선(GPL2)은 제1 방향으로 배치된 연결배선(CNL)을 통해 제4 영역(A4)에 있는 복수의 GIP회로부(GIP)에 연결될 수 있다. 연결배선(CNL)은 게이트 구동부(GD)에만 배치될 수 있으나, 이에 한정되지 않는다. 연결배선(CNL)은 제1 방향으로 배치되므로, 발광 영역 배선(SL)에 포함될 수 있다.

도 8에 도시된 바와 같이, 연결 전극(CE)은 제1 영역(A1)에 복수개가 배치될 수 있다. 제1 영역(A1)에 배치된 복수의 연결 전극(CE)은 서로 이격되게 배치될 수 있다. 제1 영역(A1)에 배치된 연결 전극(CE)들이 서로 중첩되거나 접촉되면, 신호 간섭 또는 신호 오류가 발생될 수 있기 때문이다.

제2 영역(A2)은 제1 영역(A1)과 제3 영역(A3) 사이에 위치된 영역일 수 있다. 제2 영역(A2)에는 복수의 캐리 클럭 배선(CRCLK)이 배치될 수 있다. 도 8에 도시된 바와 같이, 제2 영역(A2)에는 연결 전극(CE)이 배치되지 않으므로, 복수의 캐리 클럭 배선(CRCLK)은 연결 전극(CE)을 통해 복수의 GIP회로부(GIP)에 연결되지 않을 수 있다. 그러나, 이에 한정되지 않으며, 복수의 캐리 클럭 배선(CRCLK)은 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있다. 이 경우, 제2 분할 배선(GPL2)은 제1 방향으로 배치된 연결배선(CNL)을 통해 제4 영역(A4)에 있는 복수의 GIP회로부(GIP)에 연결될 수 있다.

제3 영역(A3)은 제2 영역(A2)과 제4 영역(A4) 사이에 위치된 영역일 수 있다. 제3 영역(A3)에는 복수의 화소 전원 배선(GVDDL)이 배치될 수 있다. 복수의 화소 전원 배선(GVDDL)은 도 2 및 도 3과 같이 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있다. 다만, 이에 한정되지 않으며 복수의 화소 전원 배선(GVDDL) 중 일부만이 선택적으로 연결 전극(CE)을 통해 제2 분할 배선(GPL2)에 연결될 수 있다. 제2 분할 배선(GPL2)은 제1 방향으로 배치된 연결배선(CNL)을 통해 제4 영역(A4)에 있는 복수의 GIP회로부(GIP)에 연결될 수 있다.

도 8에 도시된 바와 같이, 연결 전극(CE)은 제3 영역(A3)에 복수개가 배치될 수 있다. 제3 영역(A3)에 배치된 복수의 연결 전극(CE)은 서로 이격되게 배치될 수 있다. 제3 영역(A3)에 배치된 연결 전극(CE)들이 서로 중첩되거나 접촉되면, 쇼트가 발생되거나 발광되지 않아야 될 화소(P)에 화소 전원이 공급될 수 있기 때문이다.

본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 복수의 연결 전극(CE)이 제1 영역(A1)과 제3 영역(A3)에 배치될 수 있다. 따라서, 제1 영역(A1)에 있는 스캔 클럭 배선들(SECLK)은 연결전극(CE)과 제2 분할 배선(GPL2)과 연결배선(CNL)을 통해 GIP회로부(GIP)에 연결될 수 있다. 그리고, 제3 영역(A3)에 있는 화소 전원 배선들(GVDDL)은 연결전극(CE)과 제2 분할 배선(GPL2)과 연결배선(CNL)을 통해 GIP회로부(GIP)에 연결될 수 있다. 다만, 이에 한정되지 않으며, 복수의 연결 전극(CE)은 제2 영역(A2)에도 배치될 수 있다. 이 경우, 제2 영역(A2)에 있는 캐리 클럭 배선들(CRCLK)은 연결전극(CE)과 제2 분할 배선(GPL2)과 연결배선(CNL)을 통해 GIP회로부(GIP)에 연결될 수 있다.

제4 영역(A4)은 제3 영역(A3)과 발광 영역(EA) 사이에 위치된 영역일 수 있다. 제4 영역(A4)에는 복수의 화소(P)를 구동하기 위한 복수의 GIP회로부(GIP)가 배치될 수 있다. 도 8에 도시된 바와 같이, 제1 영역(A1)과 제3 영역(A3) 각각에 있는 제1 분할 배선들(GPL1)은 연결 전극(CE)과 제2 분할 배선들(GPL2)과 연결배선(CNL)을 통해 제4 영역(A4)에 있는 복수의 GIP회로부(GIP)에 선택적으로 연결될 수 있다. 연결배선(CNL)은 GIP회로부(GIP)의 일측에 연결될 수 있고, 화소(P)에 연결되는 발광 영역 배선(SL)은 GIP회로부(GIP)의 타측에 연결될 수 있다. 따라서, 복수의 GIP회로부(GIP)는 분할 배선(GPL)과 발광 영역 배선(SL)을 통해 패드부(PA)로부터 신호 또는 전원을 인가받아 복수의 화소(P)를 구동시킬 수 있다.

한편, 복수의 연결 전극(CE)은 게이트 구동부(GD)에 배치되는 GIP배선들의 두께, 간격, 및 서로 간에 신호 간섭을 주지 않는 크기로 형성될 수 있다. 따라서, 도 8에 도시된 바와 같이, 복수의 연결 전극(CE)은 게이트 구동부(GD) 내에서 다양한 크기와 면적을 갖도록 형성될 수 있다.

결과적으로, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(또는 게이트 구동부)에 있는 분할 배선들 각각의 일부를 덮는 평탄화층의 두께가 가장자리 영역과 중심 영역이 서로 다르게 구비되거나 비발광 영역(또는 게이트 구동부)에서 분할 배선들 각각의 일부를 덮는 평탄화층 상에 배치되는 연결 전극이 평탄화층의 중심 영역을 향해 상승하는 형태를 이루도록 구비됨으로써, 평탄화층의 측면과 상면 위의 연결 전극의 두께가 균일하게 구비될 수 있으므로, 신호 딜레이가 개선 또는 방지될 수 있고, 이로 인해 가로선 불량이 개선 또는 방지될 수 있다.

또한, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 비발광 영역(또는 게이트 구동부)에 있는 분할 배선들 각각의 일부를 덮는 평탄화층의 두께가 가장자리 영역보다 중심 영역에서 더 두껍게 구비됨으로써, 평탄화층(또는 평탄화층의 상면)이 경사가 완만한 계단 형태(또는 모자 형태)로 구비될 수 있으므로, 연결 전극의 두께가 균일하게 형성될 수 있어 저항 편차가 감소 또는 방지될 수 있다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 디스플레이 장치
110: 기판 P: 화소
111: 회로 소자층 112: 박막 트랜지스터
113(PL): 평탄화층 114: 애노드 전극
115: 유기발광층 116: 캐소드 전극
117: 봉지층 120: 봉지 기판
CA: 중심 영역 EGA: 가장자리 영역
CF: 컬러 필터 CE: 연결전극

Claims

발광 영역과 상기 발광 영역의 주변에 있는 비발광 영역을 갖는 기판;
상기 비발광 영역에 있는 복수의 분할 배선;
상기 분할 배선들 각각의 일부에 중첩된 평탄화층; 및
상기 평탄화층을 덮으며 상기 분할 배선들 각각에 접촉되는 연결 전극을 포함하고,
상기 평탄화층의 두께는 중심 영역과 상기 중심 영역의 주변에 있는 가장자리 영역이 서로 다르게 구비된 디스플레이 장치.
제 1 항에 있어서,
상기 평탄화층의 상기 중심 영역의 두께는 상기 평탄화층의 상기 가장자리 영역의 두께보다 두꺼운 디스플레이 장치.
제 1 항에 있어서,
상기 평탄화층의 상기 중심 영역의 폭은 상기 분할 배선들 사이의 폭과 같거나 좁은 디스플레이 장치.
제 1 항에 있어서,
상기 평탄화층의 상면에 있는 상기 연결 전극은 경사가 완만하게 구비된 디스플레이 장치.
제 1 항에 있어서,
상기 연결 전극은 상기 가장자리 영역에서 상기 중심 영역을 향해 상승하는 형태로 구비된 디스플레이 장치.
제 1 항에 있어서,
상기 분할 배선들 각각의 일부를 덮으며 상기 평탄화층과 상기 분할 배선들 사이에 있는 패시베이션층을 포함하고,
상기 평탄화층의 폭은 상기 패시베이션층의 폭과 같거나 좁은 디스플레이 장치.
제 6 항에 있어서,
상기 평탄화층은 상기 패시베이션층에 접촉되는 측면과 상기 측면에 연결되는 상면을 포함하고,
상기 평탄화층의 측면은 상기 연결 전극에 접촉되는 상기 패시베이션층의 상면과 둔각을 이루는 디스플레이 장치.
제 6 항에 있어서,
상기 평탄화층은 상기 패시베이션층에 접촉되는 측면과 상기 측면에 연결되는 상면을 포함하고,
상기 평탄화층의 상면은 상기 평탄화층의 측면과 둔각을 이루는 디스플레이 장치.
제 1 항에 있어서,
상기 분할 배선들 사이의 폭은 상기 평탄화층의 폭과 같거나 좁은 디스플레이 장치.
제 1 항에 있어서,
상기 발광 영역에 있는 평탄화층은 복수의 오목홈을 포함하고,
상기 비발광 영역의 평탄화층이 갖는 상기 가장자리 영역은 패턴부를 포함하고,
상기 패턴부는 상기 복수의 오목홈과 동일층에 있는 디스플레이 장치.
제 1 항에 있어서,
상기 비발광 영역의 상기 평탄화층을 덮는 코팅층;
상기 코팅층의 상면에 접촉된 봉지층을 포함하고,
상기 코팅층은 상기 평탄화층의 상기 중심 영역과 상기 가장자리 영역 각각에 대응되는 상면이 평탄하게 구비되고,
상기 봉지층의 하면은 상기 평탄하게 구비된 상기 코팅층의 상면에 접촉된 디스플레이 장치.
제 11 항에 있어서,
상기 발광 영역은,
상기 비발광 영역의 평탄화층과 동일층에 있는 평탄화층;
상기 발광 영역의 평탄화층 상에 있는 애노드 전극; 및
상기 애노드 전극 상에 있는 유기발광층을 포함하고,
상기 코팅층은 상기 발광 영역까지 연장되며 상기 애노드 전극의 가장자리를 덮는 디스플레이 장치.
제 12 항에 있어서,
상기 애노드 전극은 상기 연결 전극과 동일층에 있는 디스플레이 장치.
제 12 항에 있어서,
상기 발광 영역은 상기 유기발광층 상에 있는 캐소드 전극을 더 포함하고,
상기 봉지층은 상기 발광 영역까지 연장되며 상기 캐소드 전극 상에 배치된 디스플레이 장치.
발광 영역과 상기 발광 영역의 주변에 있는 비발광 영역을 갖는 기판;
상기 비발광 영역에 있는 복수의 분할 배선;
상기 분할 배선 각각의 일부를 덮는 패시베이션층;
상기 패시베이션층 상에 있는 평탄화층; 및
상기 평탄화층과 상기 패시베이션층을 덮으며 상기 분할 배선 각각에 접촉되는 연결 전극을 포함하고,
상기 연결 전극은 상기 분할 배선에 접촉된 부분부터 상기 평탄화층의 중심 영역으로 갈수록 상향하는 계단 형태로 구비된 디스플레이 장치.
제 15 항에 있어서,
상기 평탄화층의 상기 중심 영역의 두께는 상기 중심 영역의 주변에 있는 가장 자리 영역의 두께보다 두꺼운 디스플레이 장치.
제 16 항에 있어서,
상기 평탄화층의 상기 중심 영역은 상기 패시베이션층에만 중첩되고,
상기 평탄화층의 상기 가장자리 영역은 부분적으로 상기 패시베이션층과 상기 분할 배선 모두에 중첩된 디스플레이 장치.
제 15 항에 있어서,
상기 평탄화층은 상기 패시베이션층에 접촉된 측면을 포함하고,
상기 평탄화층의 측면은 상기 평탄화층과 중첩되는 상기 패시베이션층의 상면과 예각을 이루는 디스플레이 장치.
제 18 항에 있어서,
상기 평탄화층은 상기 측면에 연결된 상면을 포함하고,
상기 평탄화층의 상면은 상기 평탄화층의 측면과 둔각을 이루는 디스플레이 장치.
제 19 항에 있어서,
상기 평탄화층의 폭은 상기 패시베이션층의 폭보다 좁고,
상기 연결 전극은 상기 분할 배선의 상면, 상기 패시베이션층의 상면과 측면, 및 상기 평탄화층의 측면과 상면 각각에 접촉된 디스플레이 장치.
제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 비발광 영역은 복수의 패드를 포함하는 패드부를 포함하고,
상기 복수의 분할 배선은,
상기 패드부에 연결되는 제1 분할 배선; 및
상기 제1 분할 배선과 이격되며 상기 발광 영역에 있는 배선에 연결되는 제2 분할 배선을 포함하고,
상기 연결 전극은 상기 제1 분할 배선과 상기 제2 분할 배선을 전기적으로 연결하는 디스플레이 장치.
제 21 항에 있어서,
상기 비발광 영역은 상기 패드부와 이격되어 배치된 게이트 구동부를 포함하고,
상기 게이트 구동부는 복수의 GIP회로부, 및 상기 제1 분할 배선과 상기 제2 분할 배선을 포함하는 복수의 GIP배선을 포함하고,
상기 제2 분할 배선은 상기 게이트 구동부 내에만 배치된 디스플레이 장치.
제 22 항에 있어서,
상기 복수의 GIP회로부는 상기 복수의 GIP배선과 상기 발광 영역 사이에 배치된 디스플레이 장치.
제 22 항에 있어서,
상기 게이트 구동부는 상기 기판의 가장자리와 상기 발광 영역 사이에서 서로 인접하여 배치된 제1 영역, 제2 영역, 제3 영역, 및 제4 영역을 포함하고,
상기 발광 영역은 상기 제4 영역, 상기 제3 영역, 상기 제2 영역, 및 상기 제1 영역의 순서로 가깝게 배치되고,
상기 복수의 GIP회로부는 상기 제4 영역에 배치된 디스플레이 장치.
제 24 항에 있어서,
복수의 상기 연결 전극은 상기 제1 영역과 상기 제3 영역에 배치된 디스플레이 장치.
제 25 항에 있어서,
상기 제1 영역에 배치된 상기 복수의 연결 전극은 서로 이격되어 배치되고,
상기 제3 영역에 배치된 상기 복수의 연결 전극은 서로 이격되어 배치된 디스플레이 장치.
제 24 항에 있어서,
상기 복수의 GIP배선은 복수의 스캔 클럭 배선, 복수의 캐리 클럭 배선, 복수의 화소 전원 배선을 포함하고,
상기 복수의 스캔 클럭 배선은 상기 제1 영역에 배치되고,
상기 복수의 캐리 클럭 배선은 상기 제2 영역에 배치되고,
상기 복수의 화소 전원 배선은 상기 제3 영역에 배치된 디스플레이 장치.