KR20240018723A - 픽셀 회로 및 이를 포함하는 표시 장치 - Google Patents

픽셀 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

픽셀 회로는 발광 소자, 데이터 전압을 기입하는 기입 트랜지스터, 데이터 전압을 기초로 구동 전류를 생성하고, 구동 전류를 발광 소자에 인가하는 구동 트랜지스터, 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 발광 소자와 구동 트랜지스터 사이에 배치되는 차단 트랜지스터, 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터, 및 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함한다.

Description

픽셀 회로 및 이를 포함하는 표시 장치{PIXEL CIRCUIT AND DISPLAY DEVICE HAVING THE SMAE}
본 발명은 픽셀 회로 및 이를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 복수의 트랜지스터들을 포함하는 픽셀 회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널, 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 게이트 라인들 및 복수의 데이터 라인들에 전기적으로 연결된 복수의 픽셀 회로들을 포함한다. 게이트 드라이버는 게이트 라인들에 게이트 신호들을 제공하고, 데이터 드라이버는 데이터 라인들에 데이터 전압들을 제공하며, 타이밍 컨트롤러는 게이트 드라이버 및 데이터 드라이버를 제어한다.
픽셀 회로들은 복수의 트랜지스터들을 포함할 수 있다. 다만, 외부의 충격 등으로 인하여 일부 트랜지스터들에 크랙, 변형 등이 발생될 수 있다. 이로 인하여, 표시되는 영상에 명점(bright point)이 발생될 수 있다.
본 발명의 일 목적은 구동 전류를 차단하는 차단 트랜지스터를 포함하는 픽셀 회로를 제공하는 것이다.
본 발명의 다른 목적은 픽셀 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 픽셀 회로는 발광 소자, 데이터 전압을 기입하는 기입 트랜지스터, 상기 데이터 전압을 기초로 구동 전류를 생성하고, 상기 구동 전류를 상기 발광 소자에 인가하는 구동 트랜지스터, 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 상기 발광 소자와 상기 구동 트랜지스터 사이에 배치되는 차단 트랜지스터, 상기 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터, 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 차단 제어 트랜지스터는 p-타입 트랜지스터이고, 상기 제2 차단 제어 트랜지스터는 n-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 신호는 상기 구동 전류가 생성되는 발광 구간에서 비활성화 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 제2 신호는 상기 발광 구간에서 활성화 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 기입 트랜지스터는 기입 게이트 신호에 응답하여 상기 데이터 전압을 기입하고, 상기 제1 신호는 상기 기입 게이트 신호일 수 있다.
일 실시예에 있어서, 상기 차단 트랜지스터는 상기 기입 트랜지스터와 동일한 타입일 수 있다.
일 실시예에 있어서, 바이어스 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터를 더 포함하고, 상기 제1 신호는 상기 바이어스 게이트 신호일 수 있다.
일 실시예에 있어서, 상기 차단 트랜지스터는 상기 제2 초기화 트랜지스터와 동일한 타입일 수 있다.
일 실시예에 있어서, 픽셀 회로는 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 구동 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터, 및 상기 에미션 신호를 수신하는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 차단 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터를 더 포함하고, 상기 제2 신호는 상기 에미션 신호일 수 있다.
일 실시예에 있어서, 상기 구동 트랜지스터는 제1 노드에 연결된 상기 제어 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고, 상기 기입 트랜지스터는 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하며, 상기 제1 초기화 트랜지스터는 초기화 게이트 신호를 수신하는 제어 전극, 상기 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고, 상기 차단 트랜지스터는 상기 제어 전극, 제4 노드에 연결된 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하며, 상기 발광 소자는 상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함할 수 있다.
일 실시예에 있어서, 픽셀 회로는 보상 게이트 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 보상 트랜지스터, 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터, 상기 에미션 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터, 바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제2 초기화 트랜지스터, 및 상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀 회로들을 포함하는 표시 패널, 상기 픽셀 회로들 각각에 데이터 전압을 제공하는 데이터 드라이버, 상기 픽셀 회로들 각각에 게이트 신호들을 제공하는 게이트 드라이버, 및 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고, 상기 픽셀 회로들 각각은 발광 소자, 상기 데이터 전압을 기입하는 기입 트랜지스터, 상기 데이터 전압을 기초로 구동 전류를 생성하고, 상기 구동 전류를 상기 발광 소자에 인가하는 구동 트랜지스터, 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 상기 발광 소자와 상기 구동 트랜지스터 사이에 배치되는 차단 트랜지스터, 상기 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터, 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 차단 제어 트랜지스터는 p-타입 트랜지스터이고, 상기 제2 차단 제어 트랜지스터는 n-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 신호는 상기 구동 전류가 생성되는 발광 구간에서 비활성화 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 제2 신호는 상기 발광 구간에서 활성화 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 게이트 신호들은 기입 게이트 신호를 포함하고, 상기 기입 트랜지스터는 상기 기입 게이트 신호에 응답하여 상기 데이터 전압을 기입하고, 상기 제1 신호는 상기 기입 게이트 신호일 수 있다.
일 실시예에 있어서, 상기 차단 트랜지스터는 상기 기입 트랜지스터와 동일한 타입일 수 있다.
일 실시예에 있어서, 상기 게이트 신호들은 바이어스 게이트 신호를 포함하고, 상기 픽셀 회로들 각각은 상기 바이어스 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터를 더 포함하고, 상기 제1 신호는 상기 바이어스 게이트 신호일 수 있다.
일 실시예에 있어서, 상기 차단 트랜지스터는 상기 제2 초기화 트랜지스터와 동일한 타입일 수 있다.
일 실시예에 있어서, 상기 픽셀 회로들 각각에 에미션 신호를 제공하는 에미션 드라이버를 더 포함하고, 상기 픽셀 회로들 각각은 상기 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 구동 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터, 및 상기 에미션 신호를 수신하는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 차단 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터를 더 포함하고, 상기 제2 신호는 상기 에미션 신호일 수 있다.
본 발명의 실시예들에 따른 픽셀 회로는 발광 소자, 데이터 전압을 기입하는 기입 트랜지스터, 데이터 전압을 기초로 구동 전류를 생성하고, 구동 전류를 발광 소자에 인가하는 구동 트랜지스터, 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 발광 소자와 구동 트랜지스터 사이에 배치되는 차단 트랜지스터, 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터, 및 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함함으로써, 데이터 전압이 기입되지 않는 경우 발광 소자로 흐르는 구동 전류를 차단할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 데이터 전압이 기입되지 않는 경우 발광 소자로 흐르는 구동 전류를 차단하는 픽셀 회로를 포함함으로써, 픽셀 회로에 포함된 트랜지스터에 크랙, 변형 등이 발생된 경우 발생되는 명점을 방지할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 픽셀 회로들의 일 예를 나타내는 회로도이다.
도 3 및 도 4는 도 1의 표시 장치가 정상 상태일 때 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 5 및 도 6은 도 1의 표시 장치가 정상 상태일 때 애노드 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 7 및 도 8은 도 1의 표시 장치가 정상 상태일 때 데이터 기입 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 9 및 도 10은 도 1의 표시 장치가 정상 상태일 때 발광 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 11은 도 1의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 회로도이다.
도 12는 도 1의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 애노드 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 13은 도 1의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 데이터 기입 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 14는 도 1의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 발광 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 표시 장치의 픽셀 회로(P)의 일 예를 나타내는 회로도이다.
도 16은 도 15의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 회로도이다.
도 17는 도 15의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 애노드 초기화 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 18은 도 15의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 데이터 기입 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 19는 도 15의 표시 장치가 기입 트랜지스터 및 보상 트랜지스터가 개방되었을 때 발광 구간에서 픽셀 회로를 구동하는 일 예를 나타내는 도면들이다.
도 20은 본 발명의 실시예들에 따른 표시 장치의 픽셀 회로의 일 예를 나타내는 회로도이다.
도 21는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 22은 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 데이터 드라이버(400), 및 에미션 드라이버(500)를 포함할 수 있다. 일 실시예에서, 타이밍 컨트롤러(200) 및 데이터 드라이버(400)는 하나의 칩에 집적될 수 있다.
표시 패널(100)은 영상을 표시하는 표시부(AA) 및 표시부(AA)에 이웃하여 배치되는 주변부(PA)를 포함할 수 있다. 일 실시예에서, 게이트 드라이버(300) 및 에미션 드라이버(500)는 주변부(PA)에 실장될 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EL), 및 게이트 라인들(GL), 데이터 라인들(DL), 및 에미션 라인들(EL)에 전기적으로 연결된 복수의 픽셀 회로들(P)을 포함할 수 있다. 게이트 라인들(GL) 및 에미션 라인들(EL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
타이밍 컨트롤러(200)는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 및 데이터 신호(DATA)를 생성할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 게이트 드라이버(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 드라이버(300)로 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 데이터 드라이버(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 드라이버(400)로 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신하여 데이터 신호(DATA)를 생성할 수 있다. 타이밍 컨트롤러(200)는 데이터 신호(DATA)를 데이터 드라이버(400)로 출력할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 에미션 드라이버(500)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 에미션 드라이버(500)로 출력할 수 있다. 제3 제어 신호(CONT3)는 수직 개시 신호 및 에미션 클럭 신호를 포함할 수 있다.
게이트 드라이버(300)는 타이밍 컨트롤러(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)로 출력할 수 있다. 예를 들어, 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
데이터 드라이버(400)는 타이밍 컨트롤러(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받을 수 있다. 데이터 드라이버(400)는 데이터 신호(DATA)를 아날로그 형태의 전압으로 변환한 데이터 전압들을 생성할 수 있다. 데이터 드라이버(400)는 데이터 전압들을 데이터 라인(DL)으로 출력할 수 있다.
에미션 드라이버(500)는 타이밍 컨트롤러(200)로부터 입력 받은 제3 제어 신호(CONT3)에 응답하여 에미션 라인들(EL)을 구동하기 위한 에미션 신호들을 생성할 수 있다. 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)로 출력할 수 있다. 예를 들어, 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)에 순차적으로 출력할 수 있다.
도 2는 도 1의 표시 장치의 픽셀 회로들(P)의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 픽셀 회로들(P) 각각은 발광 소자(EE), 데이터 전압(VDATA)을 기입하는 기입 트랜지스터(T2), 데이터 전압(VDATA)을 기초로 구동 전류를 생성하고, 구동 전류를 발광 소자(EE)에 인가하는 구동 트랜지스터(T1), 구동 트랜지스터(T1)의 제어 전극에 제1 초기화 전압(VINT)을 인가하는 제1 초기화 트랜지스터(T4), 발광 소자(EE)와 구동 트랜지스터(T1) 사이에 배치되는 차단 트랜지스터(T10), 구동 트랜지스터(T1)의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 차단 트랜지스터(T10)의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터(T8), 및 구동 트랜지스터(T1)의 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 차단 트랜지스터(T10)의 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터(T9)를 포함할 수 있다.
예를 들어, 구동 트랜지스터(T1)는 제1 노드(N1)에 연결된 제어 전극, 제2 노드(N2)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하고, 기입 트랜지스터(T2)는 기입 게이트 신호(GW)를 수신하는 제어 전극, 데이터 전압(VDATA)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하며, 제1 초기화 트랜지스터(T4)는 초기화 게이트 신호(GI)를 수신하는 제어 전극, 제1 초기화 전압(VINT)을 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하고, 차단 트랜지스터(T10)는 제어 전극, 제4 노드(N4)에 연결된 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함하며, 발광 소자(EE)는 제5 노드(N5)에 연결된 제1 전극 및 제2 전원 전압(ELVSS)(예를 들어, 저 전원 전압)을 수신하는 제2 전극을 포함할 수 있다.
기입 트랜지스터(T2)는 기입 게이트 신호(GW)에 응답하여 데이터 전압(VDATA)을 기입하고, 제1 신호는 기입 게이트 신호(GW)일 수 있다. 즉, 제1 차단 제어 트랜지스터(T8)의 제1 전극은 기입 게이트 신호(GW)를 수신할 수 있다. 이 경우, 차단 트랜지스터(T10)는 기입 트랜지스터(T2)와 동일한 타입일 수 있다. 예를 들어, 기입 트랜지스터(T2) 및 차단 트랜지스터(T10)는 p-타입 트랜지스터일 수 있다.
픽셀 회로들(P) 각각은 에미션 신호(EM)를 수신하는 제어 전극, 제1 전원 전압(ELVDD)(예를 들어, 고 전원 전압)을 수신하는 제1 전극, 및 구동 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터(T5), 및 에미션 신호(EM)를 수신하는 제어 전극, 구동 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 및 차단 트랜지스터(T10)의 제1 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터(T6)를 더 포함할 수 잇다. 제2 신호는 에미션 신호(EM)일 수 있다. 즉, 제2 차단 제어 트랜지스터(T9)의 제2 전극은 에미션 신호(EM)를 수신할 수 있다.
픽셀 회로들(P) 각각은 보상 게이트 신호(GC)를 수신하는 제어 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 보상 트랜지스터(T3), 바이어스 게이트 신호(GB)를 수신하는 제어 전극, 제2 초기화 전압(VAINT)을 수신하는 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함하는 제2 초기화 트랜지스터(T7), 및 제1 전원 전압(ELVDD)을 수신하는 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 스토리지 커패시터(CST)를 포함할 수 있다.
제1 차단 제어 트랜지스터(T8)는 p-타입 트랜지스터일 수 이고, 제2 차단 제어 트랜지스터는 n-타입 트랜지스터일 수 있다. 예를 들어, n-타입 트랜지스터의 제어 전극에 인가되는 신호가 하이 전압 레벨을 가질 때, n-타입 트랜지스터는 턴-온될 수 있다. 즉, n-타입 트랜지스터의 경우, 활성화 레벨은 하이 전압 레벨일 수 있다. 예를 들어, p-타입 트랜지스터의 제어 전극에 인가되는 신호가 로우 전압 레벨을 가질 때, p-타입 트랜지스터는 턴-온될 수 있다. 즉, p-타입 트랜지스터의 경우, 활성화 레벨은 로우 전압 레벨일 수 있다. 따라서, 제1 차단 제어 트랜지스터(T8)의 제어 전극과 제2 차단 제어 트랜지스터(T9)의 제어 전극이 모두 제1 노드(N1)에 연결되었으므로, 제1 차단 제어 트랜지스터(T8)가 턴-온되면 제2 차단 제어 트랜지스터(T9)는 턴-오프되고, 제2 차단 제어 트랜지스터(T9)가 턴-온되면 제1 차단 제어 트랜지스터(T8)는 턴-오프될 수 있다.
이하, 하이 전압 레벨은 n-타입 트랜지스터를 턴-온시키기에 충분한 전압이고, 로우 전압 레벨은 p-타입 트랜지스터를 턴-온시키기에 충분한 전압이라고 한다.
구동 트랜지스터(T1), 제1 에미션 트랜지스터(T5), 제2 에미션 트랜지스터(T6), 및 제2 초기화 트랜지스터(T7)는 p-타입 트랜지스터일 수 있다. 보상 트랜지스터(T3) 및 제1 초기화 트랜지스터(T4)는 n-타입 트랜지스터일 수 있다. 다만, 본 발명은 이에 한정되지 않는다.
도 3 및 도 4는 도 1의 표시 장치가 정상 상태일 때 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다. 여기서, 정상 상태는 픽셀 회로(P)의 모든 트랜지스터들이 정상적으로 동작하는 상태일 수 있다.
도 3 및 도 4를 참조하면, 초기화 구간에서, 초기화 게이트 신호(GI)는 하이 전압 레벨을 가지고, 제1 초기화 트랜지스터(T4)는 턴-온될 수 있다. 이에 따라, 게이트 초기화 전압(VINT)은 제1 노드(N1)에 인가될 수 있다 (즉, 게이트 초기화 동작). 즉, 구동 트랜지스터(T1)의 제어 전극(즉, 스토리지 커패시터(CST)에 기입된 데이터 전압(VDATA))이 초기화될 수 있다.
초기화 전압(VINT)은 저 전원 전압일 수 있다. 따라서, 초기화 전압은 로우 전압 레벨을 갖고, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 기입 게이트 신호(GW)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 기입 게이트 신호(GW)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다.
도 5 및 도 6은 도 1의 표시 장치가 정상 상태일 때 애노드 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 5 및 도 6을 참조하면, 애노드 초기화 구간에서, 바이어스 게이트 신호(GB)는 로우 전압 레벨을 가지고, 제2 초기화 트랜지스터(T7)는 턴-온될 수 있다. 이에 따라, 발광 소자(EE)의 제1 전극(즉, 애노드 전극)에 애노드 초기화 전압(VAINT)이 인가(즉, 애노드 초기화 동작)될 수 있다.
도 7 및 도 8은 도 1의 표시 장치가 정상 상태일 때 데이터 기입 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 7 및 도 8을 참조하면, 데이터 기입 구간에서, 기입 게이트 신호(GW)는 로우 전압 레벨을 가지고, 보상 게이트 신호(GC)는 하이 전압 레벨을 가지며, 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)는 턴-온될 수 있다. 이에 따라, 스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입될 수 있다 (즉, 데이터 기입 동작).
스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입되면, 제1 노드(N1)의 전압은 하이 전압 레벨이 될 수 있다. 따라서, 제2 차단 제어 트랜지스터(T9)는 턴-온될 수 있다. 이에 따라, 에미션 신호(EM)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 에미션 신호(EM)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다.
도 9 및 도 10은 도 1의 표시 장치가 정상 상태일 때 발광 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 9 및 도 10을 참조하면, 발광 구간에서, 에미션 신호(EM)는 로우 전압 레벨을 가지고, 제1 에미션 트랜지스터(T5) 및 제2 에미션 트랜지스터(T6)는 턴-온될 수 있다. 이에 따라, 구동 트랜지스터(T1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성되고, 구동 전류가 발광 소자(EE)에 인가될 수 있다 (즉, 발광 동작). 즉, 발광 소자(EE)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
제1 신호(여기서, 기입 게이트 신호(GW))는 구동 전류가 생성되는 발광 구간에서 비활성화 레벨을 가질 수 있다. 제2 신호(여기서, 에미션 신호(EM))는 구동 전류가 생성되는 발광 구간에서 활성화 레벨을 가질 수 있다.
예를 들어, 스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입되었으므로, 제1 노드(N1)의 전압은 하이 전압 레벨일 수 있다. 따라서, 제2 차단 제어 트랜지스터(T9)는 턴-온될 수 있다. 이에 따라, 에미션 신호(EM)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 에미션 신호(EM)는 로우 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-온될 수 있다.
도 11은 도 1의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방(open)되었을 때 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 회로도이다.
도 11을 참조하면, 초기화 구간에서, 초기화 게이트 신호(GI)는 하이 전압 레벨을 가지고, 제1 초기화 트랜지스터(T4)는 턴-온될 수 있다. 이에 따라, 게이트 초기화 전압(VINT)은 제1 노드(N1)에 인가될 수 있다 (즉, 게이트 초기화 동작). 즉, 구동 트랜지스터(T1)의 제어 전극(즉, 스토리지 커패시터(CST)에 기입된 데이터 전압(VDATA))이 초기화될 수 있다.
초기화 전압(VINT)은 저 전원 전압일 수 있다. 따라서, 초기화 전압은 로우 전압 레벨을 갖고, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 기입 게이트 신호(GW)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 기입 게이트 신호(GW)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다.
도 12는 도 1의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 애노드 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 12를 참조하면, 애노드 초기화 구간에서, 바이어스 게이트 신호(GB)는 로우 전압 레벨을 가지고, 제2 초기화 트랜지스터(T7)는 턴-온될 수 있다. 이에 따라, 발광 소자(EE)의 제1 전극(즉, 애노드 전극)에 애노드 초기화 전압(VAINT)이 인가(즉, 애노드 초기화 동작)될 수 있다.
도 13은 도 1의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 데이터 기입 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 13을 참조하면, 데이터 기입 구간에서, 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었으므로, 데이터 전압(VDATA)이 기입되지 않을 수 있다.
스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입되지 않았으므로, 제1 노드(N1)의 전압은 여전히 로우 전압 레벨일 수 있다(즉, 제1 초기화 전압(VINT)). 따라서, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 기입 게이트 신호(GW)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 기입 게이트 신호(GW)는 로우 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-온될 수 있다.
도 14는 도 1의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 발광 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 14를 참조하면, 발광 구간에서, 에미션 신호(EM)는 로우 전압 레벨을 가지고, 제1 에미션 트랜지스터(T5) 및 제2 에미션 트랜지스터(T6)는 턴-온될 수 있다. 이에 따라, 구동 트랜지스터(T1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성될 수 있다. 다만, 스토리지 커패시터(CST)에 저장된 전압은 제1 초기화 전압(VINT)이고 제1 구동 트랜지스터(T1)가 p-타입 트랜지스터이므로, 구동 전류는 매우 클 수 있다. 따라서, 상기 구동 전류가 발광 소자로 흐르면, 해당 픽셀 회로(P)로 인하여 명점(bright point)이 발생될 수 있다.
다만, 스토리지 커패시터(CST)에 제1 초기화 전압(VINT)이 저장되었으므로, 제1 노드(N1)의 전압은 로우 전압 레벨일 수 있다. 따라서, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 기입 게이트 신호(GW)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 기입 게이트 신호(GW)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다. 따라서, 구동 전류는 차단될 수 있다.
즉, 발광 구간에서 구동 트랜지스터(T1)의 제어 전극의 전압이 로우 전압 레벨인 경우(예를 들어, 제1 초기화 전압(VINT)), 제1 신호가 차단 트랜지스터(T10)를 턴-오프시켜 구동 전류를 차단할 수 있다. 그리고, 발광 구간에서 구동 트랜지스터(T1)의 제어 전극의 전압이 하이 전압 레벨인 경우(예를 들어, 데이터 전압(VDATA)), 제2 신호가 차단 트랜지스터(T10)를 턴-온시켜 구동 전류를 전달할 수 있다.
이와 같이, 크랙, 변형 등에 의하여 기입 트랜지스터(T2) 및/또는 보상 트랜지스터(T3)가 개방되었을 때, 표시 장치는 차단 트랜지스터(T10)를 통하여 명점을 방지할 수 있다.
도 15는 본 발명의 실시예들에 따른 표시 장치의 픽셀 회로(P)의 일 예를 나타내는 회로도이다.
본 실시예들에 따른 표시 장치는 제1 차단 트랜지스터(T8)의 제1 전극에 인가되는 신호를 제외하고, 도 1의 표시 장치의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.
도 15를 참조하면, 제1 신호는 바이어스 게이트 신호(GB)일 수 있다. 즉, 제1 차단 제어 트랜지스터(T8)의 제1 전극은 바이어스 게이트 신호(GB)를 수신할 수 있다. 이 경우, 차단 트랜지스터(T10)는 제2 초기화 트랜지스터(T7)와 동일한 타입일 수 있다. 예를 들어, 제2 초기화 트랜지스터(T7) 및 차단 트랜지스터(T10)는 p-타입 트랜지스터일 수 있다.
도 16은 도 15의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 회로도이다.
도 16을 참조하면, 초기화 구간에서, 초기화 게이트 신호(GI)는 하이 전압 레벨을 가지고, 제1 초기화 트랜지스터(T4)는 턴-온될 수 있다. 이에 따라, 게이트 초기화 전압(VINT)은 제1 노드(N1)에 인가될 수 있다 (즉, 게이트 초기화 동작). 즉, 구동 트랜지스터(T1)의 제어 전극(즉, 스토리지 커패시터(CST)에 기입된 데이터 전압(VDATA))이 초기화될 수 있다.
초기화 전압(VINT)은 저 전원 전압일 수 있다. 따라서, 초기화 전압은 로우 전압 레벨을 갖고, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 바이어스 게이트 신호(GB)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 바이어스 게이트 신호(GB)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다.
도 17는 도 15의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 애노드 초기화 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 17를 참조하면, 애노드 초기화 구간에서, 바이어스 게이트 신호(GB)는 로우 전압 레벨을 가지고, 제2 초기화 트랜지스터(T7)는 턴-온될 수 있다. 이에 따라, 발광 소자(EE)의 제1 전극(즉, 애노드 전극)에 애노드 초기화 전압(VAINT)이 인가(즉, 애노드 초기화 동작)될 수 있다. 또한, 바이어스 게이트 신호(GB)는 로우 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-온될 수 있다.
도 18은 도 15의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 데이터 기입 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 18을 참조하면, 데이터 기입 구간에서, 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었으므로, 데이터 전압(VDATA)이 기입되지 않을 수 있다.
스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입되지 않았으므로, 제1 노드(N1)의 전압은 여전히 로우 전압 레벨일 수 있다(즉, 제1 초기화 전압(VINT)). 따라서, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 바이어스 게이트 신호(GB)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 바이어스 게이트 신호(GB)는 로우 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-온될 수 있다.
도 19는 도 15의 표시 장치가 기입 트랜지스터(T2) 및 보상 트랜지스터(T3)가 개방되었을 때 발광 구간에서 픽셀 회로(P)를 구동하는 일 예를 나타내는 도면들이다.
도 19를 참조하면, 발광 구간에서, 에미션 신호(EM)는 로우 전압 레벨을 가지고, 제1 에미션 트랜지스터(T5) 및 제2 에미션 트랜지스터(T6)는 턴-온될 수 있다. 이에 따라, 구동 트랜지스터(T1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성될 수 있다. 다만, 스토리지 커패시터(CST)에 저장된 전압은 제1 초기화 전압(VINT)이고 제1 구동 트랜지스터(T1)가 p-타입 트랜지스터이므로, 구동 전류는 매우 클 수 있다. 따라서, 상기 구동 전류가 발광 소자로 흐르면, 해당 픽셀 회로(P)로 인하여 명점이 발생될 수 있다.
다만, 스토리지 커패시터(CST)에 제1 초기화 전압(VINT)이 저장되었으므로, 제1 노드(N1)의 전압은 로우 전압 레벨일 수 있다. 따라서, 제1 차단 제어 트랜지스터(T8)는 턴-온될 수 있다. 이에 따라, 바이어스 게이트 신호(GB)는 차단 트랜지스터(T10)의 제어 전극에 인가될 수 있다. 이 때, 바이어스 게이트 신호(GB)는 하이 전압 레벨을 가지므로, 차단 트랜지스터(T10)는 턴-오프될 수 있다. 따라서, 구동 전류는 차단될 수 있다.
즉, 발광 구간에서 구동 트랜지스터(T1)의 제어 전극의 전압이 로우 전압 레벨인 경우(예를 들어, 제1 초기화 전압(VINT)), 제1 신호가 차단 트랜지스터(T10)를 턴-오프시켜 구동 전류를 차단할 수 있다. 그리고, 발광 구간에서 구동 트랜지스터(T1)의 제어 전극의 전압이 하이 전압 레벨인 경우(예를 들어, 데이터 전압(VDATA)), 제2 신호가 차단 트랜지스터(T10)를 턴-온시켜 구동 전류를 전달할 수 있다.
이와 같이, 크랙, 변형 등에 의하여 기입 트랜지스터(T2) 및/또는 보상 트랜지스터(T3)가 개방되었을 때, 표시 장치는 차단 트랜지스터(T10)를 통하여 명점을 방지할 수 있다.
도 20은 본 발명의 실시예들에 따른 표시 장치의 픽셀 회로(P)의 일 예를 나타내는 회로도이다.
본 실시예들에 따른 표시 장치는 제1 및 제2 차단 제어 트랜지스터들(T8, T9)의 제1 전극들에 인가되는 신호들을 제외하고, 도 1의 표시 장치의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.
도 20을 참조하면, 제1 차단 제어 트랜지스터(T8)의 제1 전극에 제1 신호(S1)가 인가될 수 있다. 도 1의 표시 장치 및 도 15의 표시 장치는 기존에 존재하는 기입 게이트 신호(GW) 또는 바이어스 게이트 신호(GB)를 제1 신호(S1)로 사용하였으나, 이에 한정되지 않는다. 예를 들어, 제1 신호(S1)는 발광 구간에서 차단 트랜지스터(T10)에 대해 비활성화 레벨을 갖는 별개의 신호일 수 있다.
제2 차단 제어 트랜지스터(T9)의 제1 전극에 제2 신호(S2)가 인가될 수 있다. 도 1의 표시 장치 및 도 15의 표시 장치는 기존에 존재하는 에미션 신호(EM)를 제2 신호(S2)로 사용하였으나, 이에 한정되지 않는다. 예를 들어, 제2 신호(S2)는 발광 구간에서 차단 트랜지스터(T10)에 대해 활성화 레벨을 갖는 별개의 신호일 수 있다.
도 21는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 22은 도 21의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 21 및 도 22를 참조하면, 전자 기기(2000)는 프로세서(2010), 메모리 장치(2020), 스토리지 장치(2030), 입출력 장치(2040), 파워 서플라이(2050) 및 표시 장치(2060)를 포함할 수 있다. 이 때, 표시 장치(2060)는 도 1의 표시 장치일 수 있다. 또한, 전자 기기(2000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 22에 도시된 바와 같이, 전자 기기(2000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(2000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(2000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(2010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(2010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(2010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2020)는 전자 기기(2000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(2020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(2030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(2060)가 입출력 장치(2040)에 포함될 수도 있다.
파워 서플라이(2050)는 전자 기기(2000)의 동작에 필요한 파워를 공급할 수 있다. 예를 들어, 파워 서플라이(2050)는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
표시 장치(2060)는 전자 기기(2000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(2060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(2060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 이 때, 표시 장치(2060)는 데이터 전압이 기입되지 않는 경우 발광 소자로 흐르는 구동 전류를 차단할 수 있다. 이에 따라, 표시 장치는 픽셀 회로에 포함된 트랜지스터에 크랙, 변형 등이 발생된 경우 발생되는 명점을 방지할 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 TV, 3D TV, 휴대폰, 스마트 폰, 태블릿 컴퓨터, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
2000: 전자기기 2010: 프로세서
2020: 메모리 장치 2030: 스토리지 장치
2040: 입출력 장치 2050: 파워 서플라이 장치
2060: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 게이트 드라이버
400: 데이터 드라이버 500: 에미션 드라이버

Claims (20)

  1. 발광 소자;
    데이터 전압을 기입하는 기입 트랜지스터;
    상기 데이터 전압을 기초로 구동 전류를 생성하고, 상기 구동 전류를 상기 발광 소자에 인가하는 구동 트랜지스터;
    상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터;
    상기 발광 소자와 상기 구동 트랜지스터 사이에 배치되는 차단 트랜지스터;
    상기 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함하는 픽셀 회로.
  2. 제 1 항에 있어서, 상기 제1 차단 제어 트랜지스터는 p-타입 트랜지스터이고,
    상기 제2 차단 제어 트랜지스터는 n-타입 트랜지스터인 것을 특징으로 하는 픽셀 회로.
  3. 제 2 항에 있어서, 상기 제1 신호는 상기 구동 전류가 생성되는 발광 구간에서 비활성화 레벨을 갖는 것을 특징으로 하는 픽셀 회로.
  4. 제 3 항에 있어서, 상기 제2 신호는 상기 발광 구간에서 활성화 레벨을 갖는 것을 특징으로 하는 픽셀 회로.
  5. 제 1 항에 있어서, 상기 기입 트랜지스터는 기입 게이트 신호에 응답하여 상기 데이터 전압을 기입하고,
    상기 제1 신호는 상기 기입 게이트 신호인 것을 특징으로 하는 픽셀 회로.
  6. 제 5 항에 있어서, 상기 차단 트랜지스터는 상기 기입 트랜지스터와 동일한 타입인 것을 특징으로 하는 픽셀 회로.
  7. 제 1 항에 있어서,
    바이어스 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터를 더 포함하고,
    상기 제1 신호는 상기 바이어스 게이트 신호인 것을 특징으로 하는 픽셀 회로.
  8. 제 7 항에 있어서, 상기 차단 트랜지스터는 상기 제2 초기화 트랜지스터와 동일한 타입인 것을 특징으로 하는 픽셀 회로.
  9. 제 1 항에 있어서,
    에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 구동 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터; 및
    상기 에미션 신호를 수신하는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 차단 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터를 더 포함하고,
    상기 제2 신호는 상기 에미션 신호인 것을 특징으로 하는 픽셀 회로.
  10. 제 1 항에 있어서, 상기 구동 트랜지스터는 제1 노드에 연결된 상기 제어 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고,
    상기 기입 트랜지스터는 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하며,
    상기 제1 초기화 트랜지스터는 초기화 게이트 신호를 수신하는 제어 전극, 상기 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
    상기 차단 트랜지스터는 상기 제어 전극, 제4 노드에 연결된 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하며,
    상기 발광 소자는 상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 것을 특징으로 하는 픽셀 회로.
  11. 제 10 항에 있어서,
    보상 게이트 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 보상 트랜지스터;
    에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터;
    상기 에미션 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터;
    바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제2 초기화 트랜지스터; 및
    상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 픽셀 회로.
  12. 픽셀 회로들을 포함하는 표시 패널;
    상기 픽셀 회로들 각각에 데이터 전압을 제공하는 데이터 드라이버;
    상기 픽셀 회로들 각각에 게이트 신호들을 제공하는 게이트 드라이버; 및
    상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 픽셀 회로들 각각은
    발광 소자;
    상기 데이터 전압을 기입하는 기입 트랜지스터;
    상기 데이터 전압을 기초로 구동 전류를 생성하고, 상기 구동 전류를 상기 발광 소자에 인가하는 구동 트랜지스터;
    상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터;
    상기 발광 소자와 상기 구동 트랜지스터 사이에 배치되는 차단 트랜지스터;
    상기 구동 트랜지스터의 제어 전극에 연결된 제어 전극, 제1 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제1 차단 제어 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 제2 신호를 수신하는 제1 전극, 및 상기 차단 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제2 차단 제어 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 차단 제어 트랜지스터는 p-타입 트랜지스터이고,
    상기 제2 차단 제어 트랜지스터는 n-타입 트랜지스터인 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서, 상기 제1 신호는 상기 구동 전류가 생성되는 발광 구간에서 비활성화 레벨을 갖는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 제2 신호는 상기 발광 구간에서 활성화 레벨을 갖는 것을 특징으로 하는 표시 장치.
  16. 제 12 항에 있어서, 상기 게이트 신호들은 기입 게이트 신호를 포함하고,
    상기 기입 트랜지스터는 상기 기입 게이트 신호에 응답하여 상기 데이터 전압을 기입하고,
    상기 제1 신호는 상기 기입 게이트 신호인 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 차단 트랜지스터는 상기 기입 트랜지스터와 동일한 타입인 것을 특징으로 하는 표시 장치.
  18. 제 12 항에 있어서, 상기 게이트 신호들은 바이어스 게이트 신호를 포함하고,
    상기 픽셀 회로들 각각은
    상기 바이어스 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터를 더 포함하고,
    상기 제1 신호는 상기 바이어스 게이트 신호인 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 차단 트랜지스터는 상기 제2 초기화 트랜지스터와 동일한 타입인 것을 특징으로 하는 표시 장치.
  20. 제 12 항에 있어서,
    상기 픽셀 회로들 각각에 에미션 신호를 제공하는 에미션 드라이버를 더 포함하고,
    상기 픽셀 회로들 각각은
    상기 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 구동 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터; 및
    상기 에미션 신호를 수신하는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 차단 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터를 더 포함하고,
    상기 제2 신호는 상기 에미션 신호인 것을 특징으로 하는 표시 장치.
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