KR20240010387A - 이미지 센서 및 이를 포함하는 전자 장치 - Google Patents

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KR20240010387A
KR20240010387A KR1020230020816A KR20230020816A KR20240010387A KR 20240010387 A KR20240010387 A KR 20240010387A KR 1020230020816 A KR1020230020816 A KR 1020230020816A KR 20230020816 A KR20230020816 A KR 20230020816A KR 20240010387 A KR20240010387 A KR 20240010387A
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김경민
김동현
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삼성전자주식회사
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Abstract

본 개시의 실시예에 따른 이미지 센서는, 제1 컬럼(column) 라인에 연결되는 제1 픽셀, 제2 컬럼 라인에 연결되는 제2 픽셀을 포함하고, 상기 제1 픽셀 및 상기 제2 픽셀 각각은, 플로팅 디퓨전 노드를 공유하는 제1 포토 다이오드(PD) 및 제2 PD를 포함하고, 상기 제1 PD에 기초하여 제1 모드 및 제2 모드로 동작하고, 상기 제2 PD에 기초하여 제3 모드 및 제4 모드로 동작하는, 픽셀 어레이; 및 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인을 통해 출력되는 픽셀 신호들을 아날로그-디지털 변환하며, 상기 픽셀 신호들을 리드하는 제1 상관 이중 샘플링(CDS) 회로, 제2 CDS 회로, 및 제3 CDS 회로를 포함하는 아날로그-디지털 변환 회로를 포함하고, 상기 제1 CDS 회로는, 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인에 시분할적으로 연결될 수 있다.

Description

이미지 센서 및 이를 포함하는 전자 장치{Image sensor and electronic device comprising thereof}
본 개시의 기술적 사상은 이미지 센서에 관한 것이며, 더욱 상세하게는, 확장된 동적 범위 및 고화질의 이미지를 제공하는 이미지 센서 및 이를 포함하는 전자 장치에 관한 것이다.
이미지 센서는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다. 최근, 이미지 센서가 다양한 장치에 탑재되면서, 저조도 및 고조도에서 높은 다이나믹 레인지(HDR)의 특성 및 신호 대 노이즈 잡음 비(SNR)의 특성이 향상되는 이미지 센서가 요구된다.
본 개시의 기술적 사상은, 구동 트랜지스터를 공유하는 다수의 광전 변환 소자를 포함하며 듀얼 컨버젼 게인 모드를 지원하는 픽셀을 포함하는 이미지 센서에서, 넓은 다이나믹 레인지 및 향상된 신호 대 잡음비를 갖는 이미지 데이터를 생성하는 이미지 센서 및 이를 포함하는 전자 장치를 제공하는데 있다.
본 개시의 예시적 실시예에 따른 이미지 센서는, 제1 컬럼 라인에 연결되는 제1 픽셀, 제2 컬럼 라인에 연결되는 제2 픽셀을 포함하고, 상기 제1 픽셀 및 상기 제2 픽셀 각각은, 구동 트랜지스터를 공유하는 제1 포토 다이오드(PD) 및 제2 PD를 포함하고, 상기 제1 PD에 기초하여 제1 모드 및 제2 모드로 동작하고, 상기 제2 PD에 기초하여 제3 모드 및 제4 모드로 동작하는, 픽셀 어레이; 및 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인을 통해 출력되는 픽셀 신호들을 아날로그-디지털 변환하며, 상기 픽셀 신호들을 리드하는 제1 상관 이중 샘플링(CDS) 회로, 제2 CDS 회로, 및 제3 CDS 회로를 포함하는 아날로그-디지털 변환 회로를 포함하고, 상기 제1 CDS 회로는, 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인에 시분할적으로 연결될 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서 및 이미지 센서의 동작 방법에 따르면, 여러 개의 광전 변환 소자가 구동 트랜지스터를 공유하는 픽셀 구조를 갖는 이미지 센서에서 리드아웃 회로의 사이즈 증가를 최소화하면서 로우 컨버젼 게인 모드에서 완전한 상관 이중 샘플링(CDS)을 지원할 수 있다. 이에 따라, 로우 컨버젼 게인 모드에서 SNR 특성이 향상되어 화질이 향상되고 이미지 센서의 HDR 성능이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 픽셀 구조를 나타내는 회로도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 픽셀의 스플릿 포토 다이오드 구조를 설명하는 도면이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 이미지 센서에 구비되는 CDS 회로를 예시적으로 나타내는 회로도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀과 CDS 회로들 간의 연결을 개략적으로 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀과 CDS 회로들의 동작을 나타내는 타이밍도이다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 센서에 대한 비교예에 따른 이미지 센서에서 픽셀의 HCG 모드 및 LCG 모드 에서의 픽셀 신호 리드아웃 방식을 나타내는 타이밍도이다.
도 8은 본 개시의 예시적 실시예에 따른 이미지 센서의 리드아웃 방식 및 비교예에 따른 리드아웃 방식에 대한 조도별 SNR 특성을 나타낸다.
도 9a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 9b는 도 9a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 10a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 10b는 도 10a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 11c는 도 11a 및 도 11b의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 12a 및 도 12b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 12c는 도 12a 및 도 12b의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 13a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 13b는 도 13a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른 이미지 센서의 스택 구조를 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 이미지 센서를 포함하는 전자 장치를 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 이미지 센서를 나타내는 블록도이다.
이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)) 기기, 가전 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation), 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 아날로그-디지털 변환 회로(130)(이하, ADC 회로라고 함), 램프 신호 생성기(140), 타이밍 컨트롤러(150), 이미지 신호 프로세서(160)를 포함할 수 있다. 로우 드라이버(120), 아날로그-디지털 변환 회로(130)(이하, ADC 회로라고 함), 램프 신호 생성기(140), 타이밍 컨트롤러(150)는 리드아웃 회로로 지칭될 수 있다.
픽셀 어레이(110)는 복수의 로우 라인(RL), 복수의 컬럼 라인(CL) 및 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)과 연결되며, 행열로 배열된 복수의 픽셀(PX)을 포함한다. 복수의 픽셀(PX)은 APS(active pixel sensor)일 수 있다.
실시예에 있어서, 동일한 컬럼(column)에 배치된 픽셀(PX)들이 복수의 컬럼 라인(CL)에 접속될 수 있다. 예를 들어, 동일한 컬럼(column)에 배치된 픽셀(PX)들이 두 개의 컬럼 라인, 예컨대 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 교번적으로 연결될 수 있다. 그러나 이에 제한되는 것은 아니며, 동일한 컬럼에 배치된 픽셀(PX)들이 동일한 컬럼 라인(CL)에 연결될 수 있다.
픽셀(PX)은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛에 따른 전기적 신호인 이미지 신호를 출력할 수 있다. 광전 변환 소자는 포토(photo) 다이오드(무기 포토 다이오드), 유기 포토 필름, 페로브 스카이트 포토 다이오드, 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등과 같이, 유기 물질 또는 무기 물질로 구성되는 광 감지 소자일 수 있다. 이하, 광전 변환 소자로서 포토 다이오드를 예를 들어 설명하기로 한다.
복수의 픽셀(PX)들 각각의 상부, 또는 인접한 픽셀(PX)들로 구성되는 픽셀 그룹들 각각의 상부에 집광을 위한 마이크로 렌즈가 배치될 수 있다. 복수의 픽셀(PX)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시기기 위한 컬러 필터가 배치될 수 있으며, 복수의 픽셀(PX)들 각각은 대응하는 컬러 필터를 기초로 마이크로 렌즈를 통해 수신된 빛으로부터 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예를 들어, 픽셀 어레이(110)는 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 픽셀 어레이(110)는 화이트 픽셀을 더 포함할 수 있으며, 또는 픽셀 어레이(110)는 다른 색상 조합에 따른 픽셀들, 예컨대 시안(cyan) 픽셀, 옐로우(yellow) 픽셀, 그린 픽셀, 마젠타(magenta) 픽셀을 포함할 수 있다.
본 개시의 실시예에 따른 픽셀 어레이(110)에서, 픽셀(PX)은 여러 개의 포토 다이오드, 예컨대 제1 포토 다이오드 및 제2 포토 다이오드가 픽셀(PX)의 회로의 일부 구성, 예컨대 리셋 트랜지스터(도 2a의 RX), 구동 트랜지스터(도 2a의 DX) 및 선택 트랜지스터(도 2a의 SX)를 공유하는 픽셀 구조를 가질 수 있다. 포토 다이오드의 수광 면적은 서로 상이할 수 있으며, 제1 포토 다이오드의 수광 면적이 제2 포토 다이오드의 수광 면적보다 넓을 수 있다. 제1 포토 다이오드는 라지 포토 다이오드(도 2a의 LPD)로, 제2 포토 다이오드는 스몰 포토 다이오드(도 2a의 SPD)로 지칭될 수 있다. 또한, 픽셀은 제2 포토 다이오드, 다시 말해서 스몰 포토 다이오드(SPD)로부터 오버플로우되는 전하를 저장하는 고용량 커패시터(도 2a의 CLOF)를 구비할 수 있다.
라지 포토 다이오드(LPD)의 수광 면적이 넓으므로, 동일한 수광 조건에서 스몰 포토 다이오드(SPD) 보다 많은 전하를 생성할 수 있다. 즉, 라지 포토 다이오드(LPD)는 스몰 포토 다이오드(SPD) 보다 높은 감도를 가질 수 있다. 이와 같은 특성에 기인하여, 저조도인 경우 라지 포토 다이오드(LPD)에서 생성된 전하에 기반한 픽셀 신호를 이용하고, 고조도인 경우 스몰 포토 다이오드(SPD)에서 생성된 전하에 기반한 픽셀 신호를 이용하여 이미지 신호를 생성할 수 있다. 이하에서는, 설명의 편의를 위해, 픽셀(PX)이 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함하는 것을 전제로 설명한다. 픽셀(PX)은 수광 면적이 서로 동일하거나 상이한 복수의 포토 다이오드들을 포함할 수 있다.
픽셀(PX)은 복수의 모드(동작 모드)에 따라 순차적으로 동작할 수 있다. 실시예에 있어서, 픽셀(PX)은 제1 포토 다이오드를 기초로 제1 모드 및 제2 모드로 동작하고, 제2 포토 다이오드를 기초로 제3 모드 및 제4 모드로 동작할 수 있다. 제1 모드 및 제2 모드는 컨버젼 게인에 따라 구분되며, 여기서 컨버젼 게인은 포토 다이오드, 예컨대 제1 포토 다이오드에서 생성된 전하가 전기 신호(예컨대 픽셀 전압)로 변환되는 비율을 나타내며, 컨버젼 게인은 플로팅 디퓨전 노드에 연결되는 기생 커패시터의 커패시턴스(이하, 간략하게 플로팅 디퓨전 노드의 커패시턴스라고 지칭하기로 한다)에 따라 가변될 수 있다. 다시 말해서, 픽셀(PX)은 듀얼 컨버젼 게인 모드를 지원하며, 제1 모드는 제1 포토 다이어드에 기초한 로우 컨버젼 게인 모드이고, 제2 모드는 제1 포토 다이오드에 기초한 하이 컨버젼 게인 모드일 수 있다. 제3 모드 및 제4 모드는 픽셀(PX)에 구비되는 고용량 커패시터에 저장된 제2 포토 다이오드의 오버플로우된 전하에 따른 신호를 리드아웃(또는 리드)하는지 여부를 기초로 구분될 수 있다. 픽셀(PX)의 구조 및 모드에 대하여 이하, 도 2a 내지 3b 및 도 5a 내지 도 6을 참조하여 상세하게 후술하기로 한다.
제1 내지 제4 모드에 따라 리드아웃되는 제1 모드 내지 제4 모드의 픽셀 신호는 서로 다른 조도 구간에 대응할 수 있으며, 예컨대 제2 모드에 따른 제2 모드 픽셀 신호는 가장 낮은 조도 구간인 제1 조도 구간에 대응하고, 제1 모드에 따른 제1 모드 픽셀 신호는 제1 조도 구간보다 높은 조도 구간인 제2 조도 구간에 대응하며, 제3 모드에 따른 제3 모드 픽셀 신호 및 제4 모드 모드에 따른 제4 모드 픽셀 신호는 제2 조도 구간보다 높은 조도인 제3 조도 구간 및 제4 조도 구간에 대응할 수 있다. 제4 조도 구간은 가장 높은 조도 구간일 수 있다. 제1 내지 제4 모드의 픽셀 신호는 픽셀 어레이(110)가 한 번 노출된 후 스캔되는 하나의 프레임 구간 내에서 생성될 수 있다.
픽셀 어레이(110)의 복수의 픽셀들 각각으로부터 출력되는 제1 내지 제4 모드 픽셀 신호들 각각에 기초하여 생성되는 제1 내지 제4 모드 디지털 신호가 하나의 이미지로 합성될 수 있으며, 합성된 이미지는 높은(high) 다이나믹 레인지를 가질 수 있다.
일부 실시예에서, 복수의 픽셀(PX) 각각은 1회의 노출을 수행하는 단일 노출 방식(single exposure) 방식 또는 복수 회의 노출을 수행하는 다중 노출(multiple exposure) 방식으로 동작할 수 있다. 예를 들어, 픽셀(PX)은 1회의 노출 동작 이후, 제1 포토 다이오드 및/또는 제2 포토 다이오드를 통해 픽셀 신호들을 생성하는 단일 노출 방식으로 동작할 수 있다. 또 다른 예로, 픽셀(PX)은 제1 노출 동작에 대응하여 제1 포토 다이오드 및/또는 제2 포토 다이오드를 통해 픽셀 신호를 생성한 후, 제2 노출 동작에 대응하여 제1 포토 다이오드 및/또는 제2 포토 다이오드를 통해 픽셀 신호를 추가적으로 생성하는 다중 노출 방식으로 동작할 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 하나 또는 복수의 로우(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 컨트롤러(150)로부터 수신되는 로우 제어 신호(예컨대, 로우 어드레스)를 디코딩하고, 디코딩된 로우 제어 신호에 응답하여 픽셀 어레이(110)의 복수의 픽셀 로우 중 리드아웃될 적어도 하나의 픽셀 로우를 선택할 수 있다.
로우 드라이버(120)는 선택된 두 개 이상의 픽셀 로우에 로우 라인들(RL)을 통해 제어 신호들, 예컨대 선택 신호, 전송 제어 신호들, 컨버젼 제어 신호, 스위치 제어 신호 등을 제공할 수 있다. 로우 드라이버(120)로부터 제공된 선택 신호에 의해 선택되는 픽셀 로우에 포함되는 픽셀(PX)들은 픽셀 신호들, 예컨대 픽셀 전압들을 출력한다. 픽셀(PX)은 제1 내지 제4 모드에 따라 순차적으로 동작할 수 있으며, 제1 모드 및 제2 모드에 따라 동작한 후, 제3 모드 및 제4 모드에 따라 동작할 수 있다. 픽셀(PX)은 제1 내지 제4 모드 각각에 대응하는 제1 내지 제4 모드 픽셀 신호들을 출력할 수 있다. 로우 드라이버(120)는 픽셀(PX)이 제1 내지 제4 모드로 동작하도록 제어하는 제어 신호들을 생성하고, 생성된 제어 신호들을 픽셀 어레이(110)에 제공할 수 있다.
실시예에 있어서, 픽셀 어레이(110)의 빠른 리드아웃을 위하여 로우 드라이버(120)는 한 개 이상의 로우를 동시에 선택할 수 있다. 선택된 두 개 이상의 로우에 포함되며 동일한 컬럼에 배치되는 두 개 이상의 픽셀은 서로 다른 컬럼 라인(CL)에 연결될 수 있다. 서로 다른 컬럼 라인(CL)에 연결되는 두 개 이상의 픽셀이 리드아웃되는 기간이 일부 오버랩될 수 있다. 예를 들어, 한 로우에 포함되는 픽셀(PX)이 제1 모드 및 제2 모드로 동작할 때, 다른 로우에 포함되는 픽셀(PX)은 제3 모드 및 제4 모드로 동작할 수 있다. 이에 따라, 픽셀 어레이(110)의 복수의 로우는 도 11c, 12b, 13b를 참조하여 후술되는 바와 같이 엇갈리게 리드아웃(staggered readout) 될 수 있다.
램프 신호 생성기(140)는 소정의 기울기로 증가 또는 감소하는 램프 신호(RAMP)를 생성하고, 램프 신호(RAMP)를 ADC 회로(130)의 복수의 ADC(135) 각각에 제공할 수 있다. 실시예에 있어서, 램프 신호 생성기(140)은 제1 램프 신호 및 제2 램프 신호를 생성하고, 제1 램프 신호를 ADC(135)의 제1 CDS 회로(131) 및 제2 CDS 회로(132)에 제공하고, 제2 램프 신호를 ADC(135)의 제3 CDS 회로(133)에 제공할 수 있다.
ADC 회로(130)는 픽셀 어레이(110)로부터 출력되는 픽셀 신호들(예컨대 픽셀 전압들)을 디지털 신호인 픽셀 값들로 변환할 수 있다. ADC 회로(130)는 복수의 아날로그-디지털 변환기(135,이하 ADC라고 함) 및 스위칭 회로(SWC)를 포함하며, 복수의 ADC 각각이 CDS(Correlated Double Sampling) 방식으로 픽셀 신호를 픽셀 값으로 변환할 수 있다. 복수의 칼럼 라인(CL) 각각을 통해 수신되는 픽셀 신호는 복수의 ADC(135)중 대응하는 ADC에서 픽셀 값으로 변환될 수 있다.
ADC(135)는 CDS 회로, 예컨대 제2 CDS 회로(CDS2)(132) 또는 제3 CDS 회로(CDS3)(133) 및 카운터(134)를 포함할 수 있다. 또한, 인접한 두 개의 컬럼 라인(CL), 예컨대 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 대응하는 인접한 두 개의 ADC회로(135)는 제1 CDS 회로(CDS1)(131)를 공유할 수 있다. 다시 말해서, 인접한 두 개의 컬럼 라인(CL)이 제1 CDS 회로(131)를 공유할 수 있다.
실시예에 있어서, 인접한 두 개의 컬럼 라인(CL)에 대응하는 인접한 두 개의 ADC회로(135)는 제1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)를 공유할 수도 있다.
스위칭 회로(SWC)는 복수의 스위치들을 포함할 수 있으며, 컬럼 라인들(CL)의 출력들 각각을 대응하는 ADC(135)에 제공할 수 있으며, 이때, 인접한 두 개의 컬럼 라인의 출력들 각각을 제1 CDS 회로(131)에 시분할적으로 제공하거나, 또는 인접한 두 개의 컬럼 라인의 출력들 각각을 제1 CDS 회로(131), 제2 CDs 회로(132) 및 제3 CDS 회로(133)에 시분할적으로 제공할 수 있다. 예를 들어, 스위칭 회로(SWC)는 제1 컬럼 라인(CL1)의 출력 및 제2 컬럼 라인(CL2)의 출력을 시분할적으로 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)에 시분할적으로 제공할 수 있다. 이에 대하여 도 5a 내지 도 6을 참조하여 상세하게 후술하기로 한다.
이와 같이, 스위칭 회로(SWC)의 동작에 따라, 인접한 두 개의 컬럼 라인 각각이 인접한 두 개의 ADC(135)가 공유하는 제1 CDS 회로(131)에 시분할적으로 연결되거나, 또는 인접한 두 개의 ADC(135)가 공유하는 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)에 시분할적으로 연결될 수 있다.
CDS 회로(예컨대 제1 내지 제3 CDS(131, 132, 133) 각각)는 컬럼 라인(CL)을 통해 수신되는 픽셀 신호를 램프 신호(RAMP)와 비교하고, 비교 결과를 출력할 수 있다. CDS 회로는 램프 신호(RAMP)의 전압 레벨과 픽셀 신호의 전압 레벨이 동일할 때, 제1 레벨(예컨대 로직 하이)에서 제2 레벨(예컨대 로직 로우)로 천이하는 비교 결과 신호를 출력할 수 있다. 비교 신호의 레벨이 천이되는 시점은 픽셀 신호의 전압 레벨에 따라 결정될 수 있다.
CDS 회로는 상관 이중 샘플링(Correlated Double Sampling; CDS) 방식에 따라 픽셀(PX)로부터 제공되는 픽셀 신호를 샘플링 및 홀드할 수 있으며, 특정한 노이즈의 레벨, 예컨대 리셋 레벨과 신호 레벨을 이중으로 샘플링할 수 있다. CDS 회로는 리셋 레벨에 대응하는 비교 결과 신호 및 신호 레벨에 대응하는 비교 결과 신호를 생성할 수 있다. 여기서, 리셋 레벨을 리드아웃한 후 신호 레벨을 리드아웃하는 방식을 완전 CDS(complete CDS) 방식으로 지칭하고, 신호 레벨을 리드아웃한 후 리셋 레벨을 리드아웃하는 방식을 불완전 CDS(in-complete CDS) 방식 또는 DRS(Delta Reset Sampling) 방식으로 지칭할 수 있다.
하나의 픽셀(PX)로부터 제1 모드 픽셀 신호 및 제2 모드 픽셀 신호를 완전 CDS 방식으로 리드아웃하기 위하여, 제1 모드 및 제2 모드 각각, 다시 말해서 제1 포토 다이오드에 기초한 로우 컨버젼 게인 모드 및 하이 컨버젼 게인 모드 각각에 대응하는 두 개의 CDS 회로가 필요하며, 두 개의 CDS 회로 중 제2 모드에 대응하는 CDS 회로가 제3 모드 및 제4 모드에 대응할 수 있다. 또는 두 개의 CDS 회로와는 별도로 제3 모드 및 제4 모드에 대응하는 CDS 회로가 하나 더 필요할 수 있다.
전술한 바와 같이, 엇갈린 리드아웃에 따라 인접한 두 개의 컬럼 라인(CL) 중 하나의 컬럼 라인을 통해 제1 모드 픽셀 신호 및 제2 모드 픽셀 신호가 출력될 때, 다른 하나의 컬럼 라인(CL)을 통해 제3 모드 픽셀 신호 및 제4 모드 픽셀 신호가 출력될 수 있다. 따라서, 제1 모드에 대응하는 제1 CDS 회로(131)가 인접한 두 개의 ADC(135)에 공유될 수 있다. 또는, 제1 모드 및 제2 모드에 각각 대응하는 제1 CDS 회로(131), 제2 CDS 회로(132), 그리고 제3 모드 및 제4 모드에 대응하는 제3 CDS 회로(133)가 인접한 두 개의 ADC(135)에 공유될 수 있다.
카운터(CNT)(134)는 제1 내지 제3 CDS(131, 132, 133)에서 각각 출력되는 비교 결과 신호의 레벨이 천이되는 시점을 카운트할 수 있다. 이에 따라, 제1 내지 제4 모드 각각에 대하여 리셋 값 및 신호 값이 획득될 수 있으며, 신호 값에서 리셋 값이 차감된 값이 픽셀 값으로서 생성될 수 있다.
ADC 회로(130)에 제공되는 제어 신호들, 예컨대 스위치 회로(SWC)에 제공되는 스위칭 신호들 및, 제1 내지 제3 CDS 회로(131, 132, 133)에 제공되는 오토 제로 신호들은 타이밍 컨트롤러(150)로부터 제공되거나 또는 타이밍 컨트롤러(150)의 제어 하에 로우 드라이버(120)로부터 제공될 수 있다.
타이밍 컨트롤러(150)는 로우 드라이버(120), ADC 회로(130), 및 램프 신호생성기(150) 각각에 타이밍 제어 신호를 출력하며, 로우 드라이버(120), ADC 회로(130), 및 램프 신호 생성기(150)의 동작 및 동작 타이밍을 제어할 수 있다.
이미지 신호 프로세서(160)는 ADC 회로(130)로부터 출력되는 이미지 데이터, 예컨대 제1 내지 제4 모드 픽셀 신호 각각에 대응하는 제1 내지 제4 이미지 데이터에 대하여 다양한 신호 처리를 수행할 수 있다. 예를 들어, 이미지 신호 프로세서(160)는 수신되는 이미지 데이터에 대하여, 화질 보상, 비닝, 다운 사이징 등의 신호 처리를 수행할 수 있으며, 화질 보상은 예를 들어, 블랙 레벨 보상, 렌즈 쉐이딩 보상, 크로스 토크 보상 및 배드 픽셀 보정 등의 신호 처리를 포함할 수 있다.
이미지 신호 프로세서(160)에서 출력되는 이미지 데이터(IDT)는 외부 프로세서로 전송될 수 있다. 예를 들어, 외부 프로세서는 이미지 센서(100)가 탑재되는 전자 장치의 호스트 프로세서일 수 있다. 예를 들어, 외부 프로세서는, 모바일 단말의 어플리케이션 프로세서일 수 있다. 이미지 센서(100)는 설정된 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에 기반한 데이터 통신 방식에 따라 이미지 데이터를 외부 프로세서로 전송할 수 있다. 외부 프로세서는 제1 내지 제4 이미지를 병합하여 HDR 이미지를 생성할 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예들에 따른 픽셀 구조를 나타내는 회로도이다. 도 2a 및 도 2b의 픽셀(PXa, PXb)는 도 1의 픽셀 어레이(110)의 픽셀(PX)로서 적용될 수 있다.
도 2a를 참조하면, 픽셀(PXa)은 복수의 포토 다이오드들, 예컨대, 및 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함할 수 있다. 픽셀(PXa)은 은 복수의 트랜지스터들, 예컨대 제1 전송 트랜지스터(LTX), 제2 전송 트랜지스터(STX), 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 선택 트랜지스터(SX), 게인 제어 트랜지스터(DRX)(또는 컨버전 게인 제어 트랜지스터라고도 함), 스위치 트랜지스터(SWT) 및 커패시터(CLOF)를 포함할 수 있다. 픽셀(PXa)에는 제어 신호들(STS, LTS, RS, SEL, GCS, SWS)이 인가될 수 있으며, 상기 제어 신호들은 로우 드라이버(도 1의 120)로부터 제공될 수 있다.
라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)는 광의 세기에 따라 가변되는 광 전하를 생성할 수 있다. 예를 들어, 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)는 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)에서 생성된 광 전하는 플로팅 디퓨전 노드들(FD1, FD2, FD3) 중 적어도 하나에 전송되어 축적될 수 있다. 플로팅 디퓨전 노드들(FD1, FD2, FD3) 각각에는 기생 커패시터(미도시)가 형성되거나, 실제 커패시터 소자가 연결될 수 있다.
제1 전송 트랜지스터(LTG)는 라지 포토 다이오드(LPD)와 제1 플로팅 디퓨전 노드(FD1)의 사이에 연결되며, 제1 전송 제어 신호(LTS)에 응답하여 턴-온 또는 턴-오프될 수 있다. 제1 전송 트랜지스터(LTG)는 턴-온되어, 라지 포토 다이오드(LPD)에서 생성된 광 전하를 제1 플로팅 디퓨젼 노드(FD1)로 전송할 수 있다.
픽셀(PXa)은 컨버전 게인 트랜지스터(DRX)를 포함할 수 있다. 컨버전 게인 트랜지스터(DRX)는 제1 플로팅 디퓨전 노드(FD1)와 제2 플로팅 디퓨전 노드(FD2)에 연결될 수 있다. 컨버전 게인 트랜지스터(DRX)는 게인 제어 신호(GCS)에 응답하여 턴-온 또는 턴-오프될 수 있고, 턴-온 되어 제1 플로팅 디퓨전 노드(FD1)와 제2 플로팅 디퓨전 노드(FD2)를 서로 연결할 수 있다. 제1 플로팅 디퓨전 노드(FD1) 및 제2 플로팅 디퓨전 노드(FD2)가 연결되면 제1 플로팅 디퓨전 노드(FD1)의 커패시턴스가 증가하고, 컨버전 게인은 감소할 수 있다. 컨버전 게인 트랜지스터(DRX)가 턴-온되면 로우 컨버전 게인 모드(이하, LCG 모드라고 함)로 동작할 수 있다. 반대로, 컨버전 게인 트랜지스터(DRX)가 턴-오프되면 하이 컨버전 게인 모드(HCG 모드)로 동작할 수 있다.
제2 전송 트랜지스터(STX)는 스몰 포토 다이오드(SPD)와 플로팅 디퓨전 노드(FD2) 사이에 연결될 수 있다. 제2 전송 트랜지스터(STX)는 제2 전송 제어 신호(STS)에 응답하여 턴-온 또는 턴-오프될 수 있고, 턴-온되어 스몰 포토 다이오드(SPD)에서 생성된 광 전하를 제3 플로팅 디퓨젼 노드(FD3)로 전송할 수 있다.
커패시터(CLOF)의 제1 단자는 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있고, 커패시터(CLOF)의 제2 단자에는 리셋 전압(VRD)이 인가될 수 있다. 실시예에 있어서, 리셋 전압(VRD)은 픽셀 전원 전압(VPIX)과 동일할 수 있다. 커패시터(CLOF)의 커패시턴스는 제1 플로팅 디퓨전 노드(FD1) 및 제2 플로팅 디퓨전 노드(FD2) 각각에 생성되는 기생 커패시터의 커패시턴스보다 클 수 있다. 다시 말해서 커패시터(CLOF)는 고용량 커패시터일 수 있다. 스몰 포토 다이오드(SPD)로부터 오버플로우된 전하가 제3 플로팅 디퓨전 노드(FD3)를 거쳐 커패시터(CLOF)에 축적될 수 있다.
스위치 트랜지스터(SWT)는 제2 플로팅 디퓨전 노드(FD2)와 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있다. 스위치 트랜지스터(SWT)는 스위치 제어 신호(SWS)에 응답하여 턴-온 또는 턴-오프될 수 있다. 스위치 트랜지스터(SWT)가 턴-온되면, 제2 및 제3 플로팅 디퓨전 노드들(FD2, FD3)이 서로 연결되고, 커패시터(CLOF)는 제2 플로팅 디퓨전 노드(FD2)에 형성된 기생 커패시터와 병렬로 연결될 수 있다. 이에 따라, 제2 플로팅 디퓨전 노드(FD2)의 커패시턴스가 증가할 수 있다.
리셋 트랜지스터(RX)의 제1 단자는 제2 플로팅 디퓨전 노드(FD2)에 연결되고, 제2 단자에는 리셋 전압(VRD)이 인가될 수 있다. 리셋 트랜지스터(RX)는 리셋 제어 신호(RS)에 응답하여 턴-온 및 턴-오프될 수 있다. 리셋 트랜지스터(RX)가 턴-온될 때, 컨버젼 게인 트랜지스터(DRX)가 턴-온 될 수 있다. 제1 플로팅 디퓨전 노드(FD1) 및 제2 플로팅 디퓨전 노드(FD2)에 리셋 전압(VRD)이 인가됨으로써, 제1 플로팅 디퓨전 노드(FD1) 및 제2 플로팅 디퓨전 노드(FD2)가 리셋될 수 있다. 다시 말해서, 제1 플로팅 디퓨전 노드(FD1) 및 제2 플로팅 디퓨전 노드(FD2)의 기생 커패시터들에 축적된 전하가 제거될 수 있다. 리셋 트랜지스터(RX)가 턴-온될 때, 컨버젼 게인 트랜지스터(DRX) 및 스위치 트랜지스터(SWT)가 턴-온 될 수 있다. 제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)에 리셋 전압(VRD)이 인가됨으로써, 제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)가 리셋될 수 있다.
구동 트랜지스터(DX)의 제1 단자는 선택 트랜지스터(SX)에 연결될 수 있고, 구동 트랜지스터(DX)의 제2 단자에는 픽셀 전원 전압(VPIX))이 인가될 수 있다. 선택 트랜지스터(DX)의 제1 단자는 구동 트랜지스터(DX)에 연결될 수 있고, 선택 트랜지스터(DX)의 제2 단자는 컬럼 라인(CL)에 연결될 수 있다. 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 턴-온 또는 턴-오프될 수 있으며, 리드아웃 동작에서 선택 트랜지스터(SX)가 턴-온되면, 구동 트랜지스터(DX)는 컬럼 라인(CL)에 연결된 전류 소스(CS)에 의하여 생성되는 바이어스 전류(IL)를 기초로 소스 팔로워로서 동작할 수 있으며, 구동 트랜지스터(DX)는 제1 플로팅 디퓨전 노드(FD1)에 축적된 전하에 대응하는 전압을 픽셀 신호로서 출력할 수 있다.
본 개시의 예시적 실시예에 따르면, 라지 포토 다이오드(LPD)의 리드아웃 기간에, 컨버젼 게인 트랜지스터(DRX)가 턴-온 또는 턴-오프 됨에 따라 픽셀(PX)은 제1 모드 또는 제2 모드로 동작할 수 있다. 컨버젼 게인 트랜지스터(DRX)가 턴-온되면, 제1 플로팅 디퓨전 노드(FD1)가 제2 플로팅 디퓨전 노드(FD2)와 연결되며 픽셀(PX)은 LCG 모드로 동작할 수 있다. 컨버젼 게인 트랜지스터(DRX)가 턴-온오프 되면, 제1 플로팅 디퓨전 노드(FD1)가 제2 플로팅 디퓨전 노드(FD2)와의 전기적 연결이 차단되어, 픽셀(PX)은 HCG 모드로 동작할 수 있다.
스몰 포토 다이오드(SPD)의 리드아웃 기간에, 컨버젼 게인 트랜지스터(DRX) 및 스위치 트랜지스터(SWT)가 턴-온 될 수 있다. 스몰 포토 다이오드(SPD)의 리드아웃 기간에, 스몰 포토 다이오드(SPD)는 두 번 리드아웃될 수 있다.
이때, 커패시터(CLOF)에 축적된 오버플로우 전하에 따른 신호가 리드아웃되는지 여부를 기초로 픽셀(PX)은 제3 모드 또는 제4 모드로 동작할 수 있다. 신호 레벨이 리드아웃된 후 플로팅 디퓨전 노드들(FD1, FD2, FD3)이 리셋 된 후에 리셋 레벨이 리드아웃될 경우 커패시터(CLOF)에 축적된 오버플로우 전하에 따른 신호가 리드아웃될 수 있다. 따라서, 스몰 포토 다이오드(SPD)의 리드아웃 기간에, 리셋 레벨이 리드아웃된 후 신호 레벨이 리드아웃되는 경우 픽셀(PX)은 제3 모드로 동작하고, 신호 레벨이 리드아웃된 후, 리셋 레벨이 리드아웃되는 경우 픽셀(PX4)은 제4 모드로 동작할 수 있다. 제3 모드는 CDS 모드로 지칭되고, 제4 모드는 LOFIC 모드로 지칭될 수 있다.
도 2b를 참조하면, 픽셀(PXb)은 복수의 포토 다이오드들, 예컨대, 및 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함할 수 있다. 픽셀(PX)은 복수의 트랜지스터들, 예컨대 제1 전송 트랜지스터(LTX), 제2 전송 트랜지스터(STX), 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 선택 트랜지스터(SX), 게인 제어 트랜지스터(DRX)(또는 컨버전 게인 제어 트랜지스터라고도 함), 스위치 트랜지스터(SWT) 및 커패시터(CLOF)를 포함할 수 있다. 픽셀(PX)에는 제어 신호들(STS, LTS, RS, SEL, GCS, SWS)이 인가될 수 있으며, 상기 제어 신호들은 로우 드라이버(도 1의 120)로부터 제공될 수 있다.
도 2b의 픽셀(PXb)의 구조 및 동작은 도 2a의 픽셀(PXa)의 구조 및 동작과 유사하다. 다만, 도 2b의 픽셀(PXb)에서 제2 전송 트랜지스터(STX)는 스몰 포토 다이오드(SPD)와 제2 플로팅 디퓨전 노드(FD2) 사이에 연결될 수 있다. 스몰 포토 다이오드(SPD)의 리드아웃 기간에, 스위치 트랜지스터(SWT)가 턴-온 또는 턴-오프될 수 있으며, 스위치 트랜지스터(SWT)가 턴-온 된 상태에서 커패시터(CLOF)에 축적된 오버플로우 전하에 따른 신호가 리드아웃될 수 있다. 따라서, 스위치 트랜지스터(SWT)가 턴-온 된 상태일 경우, 픽셀(PXb)은 제4 모드로 동작하고, 스위치 트랜지스터(SWT)가 턴-오프 상태일 경우, 픽셀(PXb)은 제3 모드로 동작할 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 픽셀의 스플릿 포토 다이오드 구조를 설명하는 도면이다.
도 3a를 참조하면, 픽셀 어레이(110a)는 X-Y 평면 상에서 행열로 배열된 복수의 픽셀(PX)을 포함할 수 있다. 복수의 픽셀(PX) 각각은, 광전 변환부 및 픽셀 회로부를 포함할 수 있다. 광전 변환부는 픽셀 회로부에 수직으로 오버랩될 수 있다.
광전 변환부는 마크로 렌즈, 컬러 필터 및 포토 다이오드를 포함할 수 있다. 일부 실시예에서, 광전 변환부는 컬러 필터, 보호층 및 절연 구조를 더 포함할 수 있다. 마이크로 렌즈는 포토 다이오드 상부에 배치되고, 외부로부터 입사되는 광을 집광하여 광전 변환 소자,로 입사시키도록 구성될 수 있다.
픽셀(PX)은 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함할 수 있다. 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)가 형성되는 영역은 DTI(Deep Trench Isolation) 구조에 의해 서로 분리될 수 있다. 각 픽셀(PX)의 라지 포토 다이오드(LPD)는 넓은 수광 면적을 갖고, 스몰 포토 다이오드(SPD)는 좁은 수광 면적을 가질 수 있다. 도 3a 도시된 바와 같이, 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)는 사각 형태를 가질 수 있다. 도 3b에 도시된 바와 같이, 라지 포토 다이오드(LPD)는 팔각 형태를, 스몰 포토 다이오드(SPD)는 사각형 형태를 가질 수 있다. 그러나, 이에 제한되는 것은 아니며, 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)의 형태는 다양하게 변형될 수 있다.
라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD) 각각의 상부에 외부로부터 입사되는 광을 집광하는 마이크로 렌즈가 배치될 수 있으며, 마이크로 렌즈와 포토 다이오드들(LPD, SPD) 사이에 컬러 필터, 보호층 및 절연 구조물이 게재될 수 있다.
포토 다이오드들(LPD, SPD)의 하부에 픽셀 회로부가 형성될 수 있으며, 픽셀 회로부는 플로팅 디퓨전 노드, 트랜지스터들의 소스/드레인 및 게이트, 부하 저항, 비아 콘택 및 배선 구조물을 포함할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 이미지 센서에 구비되는 CDS 회로를 예시적으로 나타내는 회로도이다.
도 4a 및 도 4b의 CDS 회로(CDSCa, CDSCb)는 도 1의 제1 내지 제3 CDS 회로(131, 132, 133)에 적용될 수 있다.
도 4a를 참조하면, CDS 회로(CDSCa)는 비교기(11), 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2), 및 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다.
비교기(11)는 차동 증폭기로 구현될 수 있으며, 예컨대 OTA(Operational Transconductance Amplifier)로 구현될 수 있다. 제1 오토-제로 스위치(SAZ1)는 비교기(11)의 제1 입력단(INP) 및 제2 출력단(ON)에 연결되며, 제2 오토-제로 스위치(SAZ2)는 비교기(11)의 제2 입력단(INN) 및 제1 출력단(OP)에 연결될 수 있다. 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2)는 오토-제로 신호(AZ)에 응답하여 턴-온 및 턴-오프 될 수 있다. 실시예에 있어서, 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2)는 트랜지스터로 구현될 수 있다.
제1 커패시터(C1)의 일 단에 램프 신호(RAMP)가 인가되고, 타 단은 비교기(11)의 제1 입력단(INP)에 연결될 수 있다. 제2 커패시터(C2)의 일 단에 픽셀 신호(VPS)가 인가되고, 타 단은 비교기(11)의 제2 입력단(INN)에 연결될 수 있다. 다시 말해서, 램프 신호(RAMP) 및 픽셀 신호(VPS)는 각각 제1 커패시터(C1) 및 제2 커패시터(C2)를 통해 비교기(11)의 제1 입력단(INP) 및 제2 입력단(INN)에 각각 제공될 수 있다. 이 때, 제1 커패시터(C1) 및 제2 커패시터(C2)는 커플링 커패시터로서 램프 신호(RAMP) 및 픽셀 신호(VPS)의 직류 성분은 차단하고 교류 성분을 비교기(11)의 제1 입력단(INP) 및 제2 입력단(INN)에 제공할 수 있다.
CDS 회로(CDSCa)는 비교 동작 전에 픽셀 신호(VPS)로서 제공되는 리셋 레벨(LCG 모드에서의 리셋 레벨 또는 HCG 모드에서의 리셋 레벨)를 기초로 오토 제로 동작을 수행할 수 있다. 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2)가 오토 제로 신호(AZ)에 응답하여 턴-온 되어, 비교기(11)의 제1 입력단(INP)과 제2 출력단(ON)이 연결되고, 제2 입력단(INN)과 제1 출력단(OP)이 연결될 수 있다. 이에 따라, 비교기(11)의 오프셋이 제거(cancel)되며, 비교기(11)의 DC 동작 레벨이 결정될 수 있다.
제1 및 제2 오토-제로 스위치(SAZ1, SAZ2)가 턴-온 되어, 비교기(11)의 제1 입력단(INP), 제2 입력단(INN), 제1 출력단(OP) 및 제2 출력단(ON)의 전압 레벨이 동일해질 수 있다. 제1 입력단(INP), 제2 입력단(INN), 제1 출력단(OP) 및 제2 출력단(ON)의 전압 레벨은 오토-제로 전압으로 지칭될 수 있다. 오토-제로 전압은 픽셀 신호(VPS), 램프 신호(RAMP), 비교기(11)의 오프셋에 따라 결정될 수 있다. 오토-제로 전압이 비교기(11)의 DC 동작 레벨일 수 있다.
오토 제로 동작 후 비교 동작 시, 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2)는 턴-온 되고, 램프 신호(RAMP) 및 픽셀 신호(VPS)의 교류 성분이 오토-제로 전압에 더해져 비교기(11)의 제1 입력단(INP) 및 제2 입력단(INN)으로 인가될 수 있다. 비교 동작 시, 오토-제로 동작 시의 전압 레벨에 오프셋이 더해진 전압 레벨을 갖는 램프 신호(RAMP)가 제1 커패시터(C1)를 통해 제1 입력단(INP)에 인가됨에 따라 제1 입력단(INP)의 전압 레벨이 제2 입력단(INN)의 전압 레벨보다 높아져서, 비교기(11)는 로직 하이 신호를 출력할 수 있다. 이후, 램프 신호(RAMP)가 소정의 기울기로 감소됨에 따라 제1 입력단(INN)의 전압 레벨이 감소될 수 있다. 제1 입력단(INP)의 전압 레벨이 제2 입력단(INP)의 전압 레벨 이하로 낮아지면 비교기(11)는 로직 로우 신호를 출력할 수 있다. 램프 신호(RAMP)가 감소되기 시작한 시점부터, 비교기(11)가 로직 로우 신호를 출력하는 시점까지의 기간이 카운터(도 1의 134)에 의해 픽셀 신호(예컨대 리셋 레벨 또는 신호 레벨)에 대응하는 디지털 값으로서 생성될 수 있다.
도 4b를 참조하면, CDS 회로(CDSCb)는 비교기(11), 제1 및 제2 오토-제로 스위치(SAZ1, SAZ2), 제1 및 제2 커패시터(C1, C2) 및 증폭기(12)를 포함할 수 있다.
도 4a의 CDS 회로(CDSCa)와 비교하면, CDS 회로(CDSCb)는 증폭기(12)를 더 포함할 수 있다. 증폭기(12)는 예컨대 OTA 로 구현될 수 있다. 증폭기(12)는 인버터 또는 버퍼로 동작할 수 있다. 증폭기(12)는 비교기(11)로부터 출력되는 비교 결과 신호를 증폭하거나 반전증폭하여 출력할 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀과 CDS 회로들 간의 연결을 개략적으로 나타낸다.
도 5a를 참조하면, 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)와 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2) 사이에는 스위칭 회로(SWC)가 배치될 수 있으며, 스위칭 회로(SWC)에 구비되는 복수의 스위치(SW11, SW12, SW21, SW22, SW31, SW32)가 시분할적으로 제1 CDS 회로(131), 제2 CDS 회로(132), 및 제3 CDS 회로(133)를 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 연결할 수 있다.
스위치 SW11, SW21, SW23은 스위칭 신호들 SS11, SS21, SS31에 각각 응답하여 턴-온 또는 턴-오프되고, 스위치 SW12, SW22, SW32는 스위칭 신호들 SS12, SS22, SS32에 각각 응답하여 턴-온 또는 턴-오프될 수 있다.
스위치 SW11은 턴-온되어 제1 컬럼 라인(CL1)과 제1 CDS 회로(131)를 연결하고, 스위치 SW21은 턴-온되어 제1 컬럼 라인(CL1)과 제2 CDS 회로(132)를 연결하고, 스위치 SW31은 턴-온되어 제1 컬럼 라인(CL1)과 제3 CDS 회로(133)를 연결할 수 있다. 스위치들 SW11, SW21 및 SW32은 동시에 턴-온되지 않으며, 상이한 기간에 시분할적으로 턴-온될 수 있다. 이에 따라, 제1 픽셀(PX1)로부터 제1 컬럼 라인(CL1)을 통해 출력되는 제1 픽셀 신호(VPS1)가 시분할적으로 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)에 제공될 수 있다.
스위치 SW12, SW22, SW31은 스위칭 신호들 SS12, SS22, SS32에 각각 응답하여 턴-온 또는 턴-오프될 수 있다. 스위치 SW12는 턴-온되어 제2 컬럼 라인(CL2)과 제1 CDS 회로(131)를 연결하고, 스위치 SW22는 턴-온되어 제2 컬럼 라인(CL2)과 제2 CDS 회로(132)를 연결하고, 스위치 SW32는 턴-온되어 제2 컬럼 라인(CL2)과 제3 CDS 회로(133)를 연결할 수 있다. 스위치들 SW12, SW22 및 SW32는 동시에 턴-온되지 않으며, 시분할적으로 턴-온될 수 있다. 이에 따라, 제2 픽셀(PX2)로부터 제2 컬럼 라인(CL2)을 통해 출력되는 제2 픽셀 신호(VPS2)가 시분할적으로 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)에 제공될 수 있다.
여기서, 스위치 SW11 및 SW12는 동시에 턴-온되지 않으며, 상이한 기간에 턴-온되어 제1 CDS 회로(131)를 선택적으로 제1 컬럼 라인(CL1) 또는 제2 컬럼 라인(CL2)에 연결할 수 있다. 스위치 SW21 및 SW22는 동시에 턴-온되지 않으며, 상이한 기간에 턴-온되어 제2 CDS 회로(132)를 선택적으로 제1 컬럼 라인(CL1) 또는 제2 컬럼 라인(CL2)에 연결할 수 있다., 스위치 SW31 및 SW32는 동시에 턴-온되지 않으며, 상이한 기간에 턴-온될 수 있어 제3 CDS 회로(133)를 선택적으로 제1 컬럼 라인(CL1) 또는 제2 컬럼 라인(CL2)에 연결할 수 있다.
이와 같은 복수의 스위치(SW11, SW12, SW21, SW22, SW31, SW32)의 스위칭 동작에 따라, 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)가 시분할적으로 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 연결될 수 있으며, 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 연결된 픽셀들, 예컨대 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 리드아웃할 수 있다. 제1 CDS 회로(131)는 제1 픽셀(PX1) 및 제2 픽셀(PX2)로부터 LCG 모드의 리셋 레벨을 나타내는 픽셀 신호를 기초로 LCG 모드에서의 비교 결과 신호(R_LCG)를 생성하고, 제2 CDS 회로(132)는 제1 픽셀(PX1) 및 제2 픽셀(PX2)로부터 HCG 모드의 리셋 레벨을 나타내는 픽셀 신호를 기초로 HCG 모드에서의 비교 결과 신호(R_LCG)를 생성하고, 제3 CDS 회로(133)는 제1 픽셀(PX1) 및 제2 픽셀(PX2)로부터 스몰 포토 다이오드(SPD)에 따른 레벨을 나타내는 픽셀 신호를 기초로 스몰 포트 다이오드(SPD)의 독출 모드에(예컨대 후술되는 SC 모드 및 SLOF 모드)에서의 비교 결과 신호(R_SPD)를 생성할 수 있다.
제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)이 제1 CDS 회로(131), 제2 CDS 회로(132) 및 제3 CDS 회로(133)를 공유하므로, 도 9b를 참조하여 후술되는 바와 같이, 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 연결되는 픽셀들, 예컨대 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 리드아웃 기간이 일부 오버랩될 수 있다. 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)를 통해 출력되는 픽셀 신호들, 예컨대 제1 픽셀 신호(VPS1) 및 제2 픽셀 신호(VPS2)는 커패시터들 C12, C22, 및 C32 각각을 통해 제1 비교기(11_1)의 제2 입력단(INN1), 제2 비교기(11_2)의 제2 입력단(INN2) 및 제3 비교기(11_3)의 제3 입력단(INN3)에 시분할적으로 인가될 수 있다. 이때, 제1 램프 신호(RAMP1)가 커패시터들 C11, C32를 통해 제1 비교기(11_1)의 제1 입력단(INP1) 및 제2 비교기(11_2)의 제1 입력단(INP2)에 인가되고, 제2 램프 신호(RAMP2)가 커패시터 C31을 통해 제3 비교기(11_3)의 제1 입력단(INP3)에 인가될 수 있다.
도 5b를 참조하면, 복수의 스위치(SW11, SW12, SW21, SW32)가 시분할적으로 제1 CDS 회로(131), 및 제2 CDS 회로(132)를 제1 컬럼 라인(CL1)에 연결하고, 제1 CDS 회로(131), 및 제3 CDS 회로(133)를 제2 컬럼 라인(CL2)에 연결할 수 있다.
스위치들 SW11 및 SW12는 스위치 신호 SS11 및 SS12에 응답하여 제1 CDS 회로(131)를 제1 컬럼 라인(CL1) 또는 제2 컬럼 라인(CL2)에 연결할 수 있다. 여기서, 스위치들 SW11 및 SW12는 동시에 턴-온되지 않으며, 선택적으로 제1 CDS 회로(131)를 제1 컬럼 라인(CL1) 또는 제2 컬럼 라인(CL2)에 연결할 수 있다.
스위치 SW21은 턴-온되어 제1 컬럼 라인(CL1)과 제2 CDS 회로(132)를 연결할 수 있다. 스위치들 SW11, 및 SW21은 동시에 턴-온되지 않으며, 상이한 기간에 시분할적으로 턴-온될 수 있다. 이에 따라, 제1 픽셀(PX1)로부터 제1 컬럼 라인(CL1)을 통해 출력되는 제1 픽셀 신호(VPS1)가 시분할적으로 제1 CDS 회로(131), 및 제2 CDS 회로(132)에 제공될 수 있다.
스위치 SW32는 턴-온되어 제1 컬럼 라인(CL1)과 제2 CDS 회로(132)를 연결할 수 있다. 스위치들 SW12 및 SW32는 동시에 턴-온되지 않으며, 상이한 기간에 시분할적으로 턴-온될 수 있다. 이에 따라, 제2 픽셀(PX2)로부터 제2 컬럼 라인(CL2)을 통해 출력되는 제2 픽셀 신호(VPS2)가 시분할적으로 제1 CDS 회로(131), 및 제3 CDS 회로(133)에 제공될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀과 CDS 회로들의 동작을 나타내는 타이밍도이다.
도 5a와 도 6을 함께 참조하여 픽셀(도 1의 PX), 예컨대 제1 픽셀(PX1)의 리드아웃 동작을 설명하기로 한다. 제1 픽셀(PX1)의 리드아웃 동작은 다른 픽셀들(PX)에도 유사하게 적용될 수 있다.
도 6에서 제어 신호들, 예컨대 스위칭 신호들(SS11 내지 SS23), 선택 신호(SEL), 리셋 신호(RS), 게인 제어 신호(GCS), 스위치 제어 신호(SWS), 제1 전송 제어 신호(LTS), 제2 전송 제어 신호(STS), 제1 오토-제로 신호(AZ1), 제2 오토-제로 신호(AZ2), 및 제3 오토-제로 신호(AZ3)의 활성 레벨은 로직 하이(제1 레벨)이고, 비활성 레벨은 로직 로우(제2 레벨)인 것으로 가정하기로 한다.
제1 픽셀(PX1)의 리드아웃 기간은 한 수평 기간으로 지칭될 수 있으며, 한 수평 기간은 수직 동기 신호에 의하여 구분될 수 있다. 제1 픽셀(PX1)의 리드아웃 기간에 로직 하이의 선택 신호(SEL)에 응답하여, 선택 트랜지스터(SX)가 턴-온된다. 이에 따라 제1 픽셀(PX1)이 제1 컬럼 라인(CL1)에 연결되어 제1 픽셀(PX1)이 리드아웃될 수 있다. 제1 픽셀(PX1)의 리드아웃 기간은 제1 기간(P1) 및 제2 기간(P2)을 포함할 수 있다. 제1 기간(P1)에는 라지 포토 다이오드(LP)가 리드아웃되고, 제2 기간(P2)에는 스몰 포토 다이오드(SP)가 리드아웃될 수 있다.
제1 기간(P1)은 제1 내지 제4 서브 기간(S11, S12, S13 및 S14)을 포함할 수 있다. 제1 서브 기간(S11) 및 제4 서브 기간(S14)에 제1 픽셀(PX1)은 라지 포토 다이오드(SPD)에 기초한 LCG 모드로 동작할 수 있다. 활성 레벨의 스위칭 신호 SS11에 응답하여 스위치 SW11이 턴-온되어 제1 픽셀 신호(VPS1)를 제1 컬럼 라인(CL1)을 통해 제1 CDS 회로(131)에 제공할 수 있다. 제1 서브 기간(S11)에 제1 CDS 회로(131)가 LCG 모드에서의 리셋 레벨(LCG RST; 이하, LCG 리셋 레벨이라고 함)을 리드아웃하고, 제4 서브 기간(S14)에 제1 CDS 회로(131)가 LCG 모드에서의 신호 레벨(LCG SIG; 이하, LCG 신호 레벨이라고 함)을 리드아웃할 수 있다.
제2 서브 기간(S12) 및 제3 서브 기간(S13)에 제1 픽셀(PX1)은 라지 포토 다이오드(SPD)에 기초한 HCG 모드로 동작할 수 있다. 활성 레벨의 스위칭 신호 SS21에 응답하여 스위치 SW21이 턴-온되어 제1 픽셀 신호(VPS1)를 제1 컬럼 라인(CL1)을 통해 제2 CDS 회로(132)에 제공할 수 있다. 제2 서브 기간(S12)에 제2 CDS 회로(132)가 HCG 모드에서의 리셋 레벨(HCG RST; 이하, HCG 리셋 신호라고 함)을 리드아웃하고, 제3 서브 기간(S13)에 제3 CDS 회로(132)가 HCG 모드에서의 신호 레벨(HCG SIG; 이하, HCG 이미지 신호라고 함)을 리드아웃할 수 있다.
제1 서브 기간(S11)에 로직 하이에서 로직 로우로 천이되는 리셋 신호(RS)에 응답하여, 리셋 트랜지스터(RX)가 턴-온 상태에서 턴-오프 상태로 변경될 수 있다. 컨버젼 게인 트랜지스터(DRX)는 로직 하이의 게인 제어 신호(GCS)에 응답하여 턴-온될 수 있다. 픽셀(PX)은 LCG 모드로 동작하며, LCG 리셋 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다.
제1 서브 기간(S11)에 스위치 SW11이 활성 레벨의 스위칭 신호 SS11에 응답하여 턴-온되어 제1 컬럼 라인(CL1)은 제1 CDS 회로(131)의 제2 입력단(INN1)에 연결된다. 제1 오토-제로 신호(AZ1)가 활성 레벨로 토글링될 수 있으며, 제1 오토-제로 신호(AZ1)에 응답하여, 제1 CDS 회로(131)의 제1 및 제2 오토-제로 스위치(SAZ11, SAZ12)가 턴-온됨으로써, 제1 CDS 회로(131)가 오토-제로 동작을 수행할 수 있다. 오토-제로가 수행됨에 따라 제1 CDS 회로(131)의 비교기(11_1)의 제1 입력단(INP1) 및 제2 입력단(INN1)의 전압 레벨이 제1 오토-제로 레벨로 동일해질 수 있다.
이후, 제1 입력단(INP1)의 전압 레벨이 제1 램프 신호(RAMP1)의 변화에 따라 증가된 후, 소정의 기울기로 감소될 수 있다. 제1 CDS 회로(131)의 출력, 다시 말해서 제1 비교 결과 신호는, 제1 입력단(INP1)의 전압 레벨이 제2 입력단(INN1)의 전압 레벨 이하가 되는 시점에 로직 하이에서 로직 로우로 천이될 수 있다. 이와 같이 비교기(11_1)의 비교 동작에 따라 제1 픽셀(PX1)의 LCG 리셋 레벨이 리드아웃될 수 있다.
제2 서브 기간(S12)에 스위치 SW11이 비활성 레벨의 스위칭 신호 SS11에 응답하여 턴-오프되고 스위치 SW21이 활성 레벨의 스위칭 신호 SS22에 응답하여 턴-온될 수 있다. 제1 컬럼 라인(CL1)은 제2 CDS 회로(132)의 제2 입력단(INN2)에 연결된다. 게인 제어 신호(GCS)는 로직 하이에서 로직 로우로 천이될 수 있으며, 컨버젼 게인 트랜지스터(DRX)는 게인 제어 신호(GCS)에 응답하여 턴-오프될 수 있다. 픽셀(PX)은 HCG 모드로 동작하며, HCG 리셋 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다.
제2 오토-제로 신호(AZ2)가 활성 레벨로 토글링될 수 있으며, 제2 오토-제로 신호(AZ2)에 응답하여, 제2 CDS 회로(132)의 제1 및 제2 오토-제로 스위치(SAZ21, SAZ22)가 턴-온됨으로써, 제2 CDS 회로(132)가 오토-제로 동작을 수행할 수 있다. 오토-제로가 수행됨에 따라 제2 CDS 회로(132)의 비교기(11_2)의 제1 입력단(INP2) 및 제2 입력단(INN2)의 전압 레벨이 제2 오토-제로 레벨로 동일해질 수 있다. 이후, 비교기(11_2)의 비교 동작에 따라 제1 픽셀(PX)의 HCG 리셋 레벨이 리드아웃될 수 있다.
제3 서브 기간(S13)에 제1 컬럼 라인(CL1)은 제2 CDS 회로(132)의 제2 입력단(INN2)에 연결된다. 제3 서브 기간(S13)에 제1 픽셀(PX1)은 HCG 모드로 동작하며, HCG 이미지 신호가 픽셀 신호(VPS)로서 출력될 수 있다. 제3 서브 기간(S13)에 제1 전송 제어 신호(LTS)가 활성 레벨로 토글링되며, 제1 전송 제어 신호(LTS)에 응답하여, 제1 전송 제어 트랜지스터(LTX)가 턴-온될 수 있다. 라지 포토 다이오드(LPD)에서 생성된 전하가 제1 플로팅 디퓨전 노드(FD1)으로 전송되며, 제1 플로팅 디퓨전 노드(FD1), 구체적으로 제1 플로팅 디퓨전 노드(FD1)에 연결되는 기생 커패시터에 축적될 수 있다. 제1 플로팅 디퓨전 노드(FD1)의 전위에 대응하는 제1 픽셀 신호(VPS1), 다시 말해서 제1 픽셀(PX1)의 HCG 신호 레벨이 제1 컬럼 라인(CL1)을 통해 제2 CDS 회로(132)의 제2 입력단(INN2)에 인가될 수 있다. 이에 따라, 제2 입력단(INN2)의 전압 레벨이 제2 오토-제로 레벨보다 낮아질 수 있다. 이후, 비교기(11_2)의 비교 동작에 따라 제1 픽셀(PX1)의 HCG 신호 레벨이 리드아웃될 수 있다. 카운터(도 1의 134)는 HCG 신호 레벨에 해당하는 값과 HCG 리셋 레벨에 해당하는 값의 차이를 HCG 모드의 픽셀 값으로서 산출할 수 있다.
제4 서브 기간(S14)에 스위치 SW21이 비활성 레벨의 스위칭 신호 SS21에 응답하여 턴-오프되고 스위치 SW11이 활성 레벨의 스위칭 신호 SS11에 응답하여 턴-온될 수 있다. 제1 컬럼 라인(CL1)은 다시 제1 CDS 회로(131)의 제2 입력단(INN1)에 연결될 수 있다. 게인 제어 신호(GCS)는 로직 로우에서 로직 로우로 하이될 수 있으며, 컨버젼 게인 트랜지스터(DRX)는 게인 제어 신호(GCS)에 응답하여 턴-온될 수 있다. 제1 플로팅 디퓨전 노드(FD1)와 제2 플로팅 디퓨전 노드(FD2)가 연결되어, 제1 픽셀(PX1)은 LCG 모드로 동작하며, LCG 신호 레벨이 픽셀 제1 신호(VPS1)로서 출력될 수 있다.
제1 전송 제어 신호(LTS)가 활성 레벨로 토글링되며, 제1 전송 제어 신호(LTS)에 응답하여, 제1 전송 제어 트랜지스터(LTX)가 턴-온될 수 있다. 라지 포토 다이오드(LPD)에 남아있던 전하가 제1 플로팅 디퓨전 노드(FD1)로 전송되며, 제1 플로팅 디퓨전 노드(FD1)에 축적될 수 있다.
제1 플로팅 디퓨전 노드(FD1)의 전위에 대응하는 제1 픽셀 신호(VPS1), 다시 말해서 제1 픽셀(PX1)의 LCG 신호 레벨이 제1 컬럼 라인(CL1)을 통해 제2 CDS 회로(132)의 제2 입력단(INN1)에 인가될 수 있다. 제1 CDS 회로(131)의 제2 입력단(INN1)의 전압 레벨이 제1 서브 기간(S11)에서 결정된 제1 오토-제로 레벨보다 낮을 수 있다. 이후, 비교기(11_1)의 비교 동작에 따라 제1 픽셀(PX1)의 LCG 신호 레벨이 리드아웃될 수 있다. 카운터(도 1의 134)는 LCG 신호 레벨에 해당하는 값과 LCG 리셋 레벨에 해당하는 값의 차이를 LCG 모드의 픽셀 값으로서 산출할 수 있다.
한편, 제1 기간(P1)에 스위치 SW12 및 스위치22가 비활성 레벨의 스위칭 신호 SS12 및 SS22에 응답하여 턴-오프되고, 스위치 SW32가 활성 레벨의 스위칭 신호 SS32에 응답하여 턴-온될 수 있다. 제3 CDS 회로(133)가 제2 컬럼 라인(CL2)에 연결되며 제2 컬럼 라인(CL2)을 통해 제2 컬럼 라인(CL2)에 연결된 픽셀들 중 어느 하나에 연결될 수 있다. 제3 CDS회로(133)는 제1 픽셀(PX1)과 관련해서 제2 기간(P2)에 대하여 설명되는 바와 같이, SC 모드 및 SLOF 모드로 동작하는 제2 컬럼 라인(CL2)의 픽셀을 리드아웃할 수 있다.
제2 기간(P2)에는 제1 픽셀(PX1)의 스몰 포토 다이오드(SPD)가 리드아웃될 수 있다. 제2 기간(P2)은 제5 내지 제8 서브 기간(S21, S22, S23 및 S24)을 포함할 수 있다. 제5 서브 기간(S21) 및 제6 서브 기간(S22)에 픽셀(PX)은 스몰 포토 다이오드(SPD)에 기초한 CDS 모드(이하, SC 모드로 지칭함)로 동작하고, 제7 서브 기간(S23) 및 제8 서브 기간(S24)에 픽셀(PX)은 스몰 포토 다이오드(SPD)에 기초한 LOFIC 모드(이하, SLOF 모드로 지칭함)로 동작할 수 있다.
제2 기간(P2) 기간에는 스위치 SW11 및 SW21이 비활성 레벨의 스위칭 신호 SS11 및 S21에 각각 응답하여 턴-오프되고, 스위치 SW31이 활성 레벨의 스위칭 신호 SS31에 응답하여 턴-온될 수 있다. 제3 CDS 회로(133)가 제1 컬럼 라인(CL1)에 연결되어, 제3 CDS 회로(133)가 SC 모드에서의 리셋 레벨(SC RST) 및 신호 레벨(SC SIG)(이하, SC 리셋 신호, SC 이미지 신호라고 함)을, 그리고 SLOF 모드에서의 리셋 레벨(SLOF RST) 및 신호 레벨(SLOF SIG)(이하, SLOF 리셋 신호 및 SLOF 이미지 신호라고 함)을 리드아웃 할 수 있다.
제1 컬럼 라인(CL1)을 통해 출력되는 제1 픽셀 신호(VPS1)는 커패시터 C32를 통해 제3 비교 회로(11_3)의 제2 입력단(INN3)으로 제공되고, 제2 램프 신호(RAMP2)가 커패시터 C31을 통해 제3 비교 회로(11_3)의 제1 입력단(INP3)에 제공될 수 있다.
제5 서브 기간(S21)에 로직 로우의 리셋 신호(RS)에 응답하여 리셋 트랜지스터(RX)는 턴-오프되고, 로직 하이의 스위치 제어 신호(SWS) 및 컨버젼 게인 트랜지스터(DRX)는 턴-온될 수 있다. 이에 따라, 제1 플로팅 디퓨전 노드(FD1), 제2 플로팅 디퓨전 노드(FD2) 및 제3 플로팅 디퓨전 노드(FD3)가 전기적으로 연결되어 하나의 플로팅 디퓨전 노드를 구성할 수 있다. 이와 같이 제1 픽셀(PX1)은 SC 모드로 동작할 수 있으며, SC 리셋 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다.
제3 오토-제로 신호(AZ3)가 활성 레벨로 토글링될 수 있으며, 제3 오토-제로 신호(AZ3)에 응답하여, 제3 CDS 회로(133)의 제1 및 제2 오토-제로 스위치(SAZ31, SAZ32)가 턴-온됨으로써, 제3 CDS 회로(133)가 오토-제로 동작을 수행할 수 있다. 오토-제로가 수행됨에 따라 제3 CDS 회로(133)의 비교기(11_3)의 제1 입력단(INP3) 및 제2 입력단(INN3)의 전압 레벨이 제3 오토-제로 레벨로 동일해질 수 있다. 이후, 비교기(11_3)의 비교 동작에 따라 SC 리셋 레벨이 리드아웃될 수 있다.
제6 서브 기간(S22)에 제1 픽셀(PX1)은 SC 모드로 동작하며, SC 신호 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다. 제2 전송 제어 신호(STS)가 활성 레벨로 토글링되며, 제2 전송 제어 신호(STS)에 응답하여, 제2 전송 제어 트랜지스터(STX)가 턴-온될 수 있다. 스몰 포토 다이오드(SPD)에서 생성된 전하가 플로팅 디퓨전 노드, 다시 말해서 전기적으로 연결된 제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)로 전송될 수 있다. 플로팅 디퓨전 노드의 전위에 대응하는 제1 픽셀 신호(VPS1), 다시 말해서 제1 픽셀(PX1)의 SC 신호 레벨이 제1 컬럼 라인(CL1)을 통해 제3 CDS 회로(133)의 제2 입력단(INN3)에 인가될 수 있다. 이에 따라, 제2 입력단(INN3)이 제3 오토-제로 레벨보다 낮아질 수 있다. 이후, 비교기(11_3)의 비교 동작에 따라 제1 픽셀(PX1)의 SC 신호 레벨이 리드아웃될 수 있다.
제7 서브 기간(S23)에 제1 픽셀(PX1)은 SLOF 모드로 동작하고, SLOF 신호 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다. 제2 전송 제어 신호(STS)가 활성 레벨로 토글링되며, 제2 전송 제어 신호(STS)에 응답하여, 제2 전송 제어 트랜지스터(STX)가 턴-온될 수 있다. 스몰 포토 다이오드(SPD)에 남아있던 전하가 플로팅 디퓨전 노드로 전송될 수 있다. 제1 플로팅 디퓨전 노드(FD1)의 전위에 대응하는 제1 픽셀 신호(VPS1), 다시 말해서 제1 픽셀(PX1)의 SLOF 신호 레벨이 제1 컬럼 라인(CL1)을 통해 제3 CDS 회로(133)의 제2 입력단(INN3)에 인가될 수 있다.
제3 오토-제로 신호(AZ3)가 활성 레벨로 토글링될 수 있으며, 제3 오토-제로 신호(AZ3)에 응답하여, 제3 CDS 회로(133)의 제1 및 제2 오토-제로 스위치(SAZ31, SAZ32)가 턴-온됨으로써, 제3 CDS 회로(133)가 오토-제로 동작을 수행할 수 있다. 오토-제로가 수행됨에 따라 제3 CDS 회로(133)의 비교기(11_3)의 제1 입력단(INP3) 및 제2 입력단(INN3)의 전압 레벨이 제4 오토-제로 레벨로 동일해질 수 있다. 이후, 비교기(11_3)의 비교 동작에 따라 SLOF 신호 레벨이 리드아웃될 수 있다.
제8 서브 기간(S24)에 제1 픽셀(PX1)은 SLOF 모드로 동작하고, SLOF 리셋 레벨이 제1 픽셀 신호(VPS1)로서 출력될 수 있다.
리셋 신호(RS)가 활성 레벨로 토글링될 수 있으며, 리셋 신호(RS)에 응답하여 리셋 트랜지스터(RX)가 턴-온 되어 리셋 전압(VRD)을 플로팅 디퓨전 노드, 다시 말해서 전기적으로 연결된 제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)에 인가할 수 있다. 이에 따라 플로팅 디퓨전 노드의 전위가 증가하게 된다. 이와 같은, SLOF 리셋 레벨이 제1 픽셀 신호(VPS1)로서 출력되고, 제1 픽셀 신호(VPS1)의 변화에 따라 제2 입력단(INN3)의 전압 레벨이 증가하게 된다. 이후, 비교기(11_3)의 제1 입력단(INP3)의 전압 레벨과 제2 입력단(INN3)의 전압 레벨의 비교 동작에 따라 제1 픽셀(PX1)의 SLOF 신호 레벨이 리드아웃될 수 있다.
한편, 제2 기간(P2)에 제3 CDS 회로(133)가 제1 컬럼 라인(CL1)을 통해 제1 픽셀(PX1)에 연결되어 SC 모드 및 SLOF 모드로 동작하는 제1 픽셀(PX1)을 리드아웃할 때, 제1 CDS 회로(131) 및 제2 CDS 회로(132)는 제2 컬럼 라인(CL)을 통해 다른 픽셀, 예컨대 제2 픽셀(PX2)에 연결되어 LCG 모드 및 HCG 모드로 동작하는 제2 픽셀(PX2)을 리드아웃할 수 있다.
제5 서브 기간(S21) 및 제8 서브 기간(S24)에 활성 레벨을 갖는 스위칭 신호 SS21에 응답하여 스위치 SW12가 턴-온되어, 제2 컬럼 라인(CL2)을 제1 CDS 회로(131)의 제2 입력단(INN1)에 연결할 수 있다. LCG 모드에 따른 제2 픽셀(PX2)로부터의 제2 픽셀 신호(VPX2)가 제2 컬럼 라인(CL2)을 통해 제1 CDS 회로(131)에 제공될 수 있다. 제6 서브 기간(S22) 및 제7 서브 기간(S23)에 활성 레벨을 갖는 스위칭 신호 SS22에 응답하여 스위치 SW22가 턴-온되어, 제2 컬럼 라인(CL2)을 제2 CDS 회로(132)의 제2 입력단(INN1)에 연결할 수 있다. HCG 모드에 다른 제2 픽셀(PX2)로부터의 제2 픽셀 신호(VPX2)가 제2 컬럼 라인(CL2)을 통해 제12 CDS 회로(132)에 제공될 수 있다. 제2 기간(P2)의 제2 픽셀(PX2)의 동작은 제1 기간(P1)의 제1 픽셀(PX1)의 동작과 동일한 바, 중복되는 설명은 생략하기로 한다.
이와 같이, 제1 내지 제3 CDS 회로(131, 132, 133)가 두 개의 컬럼 라인에 공유되어 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 시간상으로 엇갈리게 리드아웃(staggered readout) 할 수 있다.
전술한 바와 같이, 본 개시의 예시적 실시예에 따른 이미지 센서에서, LCG 모드에서 제1 CDS 회로(131)가 이용되고, HCG 모드에서는 제2 CDS 회로(132)가 이용되고, SC 모드 및 SLOF 모드 에서는 제3 CDS 회로(133)가 이용될 수 있다. 제1 내지 제3 CDS 회로(131, 132, 133) 각각이 특정 모드에 대응하여 동작하므로 대응하는 모드에 따라 커스터마이징(customizing)될 수 있다. 예를 들어, 제1 내지 제3 CDS 회로(131, 132, 133)는 대응하는 모드에 따른 입력 신호들을 커버 가능하게 설계될 수 있으며, 동작 범위가 상이할 수 있다. 이에 따라, 제1 내지 제3 CDS 회로(131, 132, 133) 각각에 구비되는 트랜지스터들의 사이즈가 상이할 수 있으며, 따라서, 제1 내지 제3 CDS 회로(131, 132, 133)의 레이아웃 면적이 상이할 수 있다. 이와 같이, 제1 내지 제3 CDS 회로(131, 132, 133) 각각이 특정 모드에 대응하여 동작하므로, 제1 내지 제3 CDS 회로(131, 132, 133)의 성능이 향상되고 제1 내지 제3 CDS 회로(131, 132, 133)를 포함하는 ADC 회로(도 1의 130)의 회로 사이즈(다시 말해서 레이아웃 면적)가 감소될 수 있다.
또한, 엇갈린 리드아웃에 따라 제1 내지 제3 CDS 회로(131, 132, 133)가 인접한 두 개의 컬럼 라인에 공유되므로, 각 컬럼 라인에 제1 내지 제3 CDS 회로(131,132, 133)가 각각 구비되는 경우보다 ADC 회로(130)의 회로 사이즈가 감소될 수 있다.
도 5b에 도시된 바와 같이, 제1 컬럼 라인(CL1)에 제1 및 제2 CDS 회로(131, 132)가 연결되고, 제2 컬럼 라인(CL2)에 제1 및 제3 CDS 회로(131, 133)가 연결될 경우, 제1 컬럼 라인(CL1)에 연결된 픽셀, 예컨대 제1 픽셀(PX1)의 LCG 픽셀 신호의 리드아웃은 제1 CDS 회로(131)가 수행하고, HCG 픽셀 신호 및 스몰 포토 다이오드(SPD)의 리드아웃은 제2 CDS 회로(132)가 수행할 수 있다. 다시 말해서, 제1 기간(P1)에는 도 6에 도시된 바와 같이, 제1 CDS 회로(CDS1) 및 제2 CDS 회로(CDS2)가 제1 픽셀(PX1)의 LCG 픽셀 신호 및 HCG 픽셀 신호를 리드아웃하고, 제2 기간(P2)에는 제2 CDS 회로(CDS2)가 제1 픽셀(PX1)의 SC 픽셀 신호 및 SLOF 픽셀 신호를 리드아웃할 수 있다. 제2 기간(P2)에 제2 픽셀(PX2)의 LCG 픽셀 신호의 리드아웃은 제1 CDS 회로(131)가 수행하고, HCG 픽셀 신호 및 스몰 포토 다이오드(SPD)의 리드아웃은 제3 CDS 회로(133)가 수행할 수 있다.
이와 같이, 두 개의 컬럼 라인 각각에 대하여 대응하는 CDS 회로들, 예컨대 제2 CDS 회로(132) 및 제3 CDS 회로(133)가 리드아웃 동작을 수행하되, 제1 CDS 회로(131)가 두 개의 컬럼 라인에 공유되고, 제1 CDS 회로(131)가 두 컬럼 라인에 연결되는 픽셀(PX)들의 LCG 픽셀 신호를 리드아웃할 수 있다. 이에 따라 두 개의 컬럼 라인에 연결된 픽셀(PX)들이 엇갈리게 리드아웃될 수 있다.
도 5a에 도시된 바와 같이, 두 개의 컬럼 라인이 제1 내지 제3 CDS 회로(131, 132, 133)를 공유하는 실시예 및 도 5a에 도시된 바와 같이, 두 개의 컬럼 라인이 제1 CDS 회로(131)를 공유하는 실시예에 대하여 도 9a 및 도 9b를 참조하여 후술하기로 한다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 센서에 대한 비교예에 따른 이미지 센서에서 픽셀의 HCG 모드 및 LCG 모드 에서의 픽셀 신호 리드아웃 방식을 나타내는 타이밍도이다.
도 7을 참조하면, 비교예에 따른 이미지 센서에서는 하나의 CDS 회로가 픽셀(PX)을 리드아웃할 수 있다. 이에 따라, 하나의 CDS 회로가 HCG 모드 및 LCG 모드에 대응하여 동작할 수 있다.
도 6을 참조하여 설명한 바와 같이, 리드아웃 기간 중 제1 기간(P1)에 라지 포토 다이오드(LPD)가 리드아웃될 수 있다. 제1 기간(P1)은 제1 내지 제4 서브 기간(S11, S12, S13, S14)을 포함할 수 있으며, 제1 서브 기간(S11)에 HCG 리셋 레벨이 리드아웃되고, 제2 서브 기간(S12)에 HCG 신호 레벨이 리드아웃되고, 제3 서브 기간(S13)에 LCG 신호 레벨이 리드아웃되고, 제4 서브 기간(S14)에 LCG 리셋 레벨이 리드아웃될 수 있다. 스몰 포토 다이오드(SPD)가 리드아웃되는 제2 기간(P2)의 동작은 도 6을 참조하여 설명한 본 개시의 예시직 실시예에 따른 이미지 센서의 제2 기간(P2)의 동작과 동일한 바, 중복되는 설명은 생략하기로 한다.
비교예에서, 하나의 CDS 회로가 HCG 픽셀 신호와 LCG 픽셀 신호를 모두 리드아웃하므로, HCG 픽셀 신호 리드아웃 후, LCG 픽셀 신호를 리드아웃 시에 리셋 레벨이 아닌 신호 레벨이 먼저 리드아웃된 후, 활성 레벨의 리셋 신호(RS)에 응답하여 리셋 트랜지스터(RX)가 제1 및 제2 플로팅 디퓨전 노드(FD1, FD2)에 리셋 전압(VRD)을 인가하여 제1 및 제2 플로팅 디퓨전 노드(FD1, FD2)가 리셋되고, 이후 LCG 리셋 레벨이 리드아웃될 수 있다. 이와 같이 불완전 CDS(in-complete CDS) 방식으로 픽셀 신호가 리드아웃될 경우, CDS 회로의 비교 동작을 통해 리셋 레벨이 결정되기 전에, 제1 및 제2 플로팅 디퓨전 노드(FD1, FD2)가 리셋됨으로 인하여 신호 레벨과 리셋 레벨 간에 상관 관계(correlation)가 없어진다. 픽셀 신호가 픽셀 값으로 아날로그-디지털 변환 시에 픽셀(PS)의 kT/C 노이즈가 제거되지 못하여 SNR(signal to noise) 특성이 좋지 않을 수 있다. 따라서, 비교예에 따르면, LCG 픽셀 신호의 리드아웃 시, SNR 특성이 좋지 않을 수 있다.
그러나, 도 5a 및 도 6을 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 이미지 센서는 LCG 모드에 동작하며 두 개의 컬럼 라인에 공유되는 제1 CDS 회로를 별도로 구비하고, HCG 모드 및 LCG 모드에서 서로 다른 CDS 회로가 동작하는 바, HCG 모드 및 LCG 모드에서 픽셀(PX)이 완전 CDS 방식으로 리드아웃될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 이미지 센서의 리드아웃 방식 및 비교예에 따른 리드아웃 방식에 대한 조도별 SNR 특성을 나타낸다.
도 8을 참조하면, HCG 모드가 가장 낮은 조도 영역에 대응하며, LCG 모드 가 HCG 모드보다 높은 조도 영역에 대응하고, SLOF 모드가 가장 높은 조도 영역에 대응하며, SC 모드가 SLOF 모드보다 낮은 조도 영역에 대응한다.
외부 프로세서, 예컨대 애플리케이션 프로세서는, HCG 모드, LCG 모드, SC 모드, SLOF 모드 각각에서 생성된 이미지 데이터를 합성하여, HDR 이미지를 생성할 수 있다.
도 7을 참조하여 설명한 바와 같이, 비교예에 따른 이미지 센서는 LCG 모드에서 불완전 CDS 방식으로 LCG 픽셀 신호를 리드아웃하고, 본 발명의 예시적 실시예에 따른 이미지 센서는 도 6을 참조하여 설명한 바와 같이 LCG 모드에서 완전 CDS 방식으로 LCG 픽셀 신호를 리드아웃한다.
불완전 CDS 방식으로 LCG 픽셀 신호를 리드아웃 할 경우, HCG 모드와 LCG 모드 간에 SNR Dip이 발생할 수 있다. HCG 모드와 LCG 모드 간의 SNR Dip은 HCG 모드의 아날로그 게인이 커질수록 더 증가할 수 있다.
본 개시의 예시적 실시예에 따른 이미지 센서는, 도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 CDS 회로(131)가 LCG 픽셀 신호를 리드아웃하고, 제2 CDS 회로(132)가 HCG 픽셀 신호를 리드아웃함으로써, LCG 픽셀 신호 및 HCG 픽셀 신호가 모두 완전 CDS 방식으로 리드아웃될 수 있다. 이에 따라, LCG 픽셀 신호의 SNR 특성이 좋으며, HCG 모드와 LCG 모드 간에 SNR Dip이 감소될 수 있다. LCG 모드의 SNR 특성이 향상됨으로써, HDR 이미지의 화질이 향상될 수 있다. 또한 HCG 모드와 LCG 모드 간의 SNR Dip 감소로 HCG 모드에서 높은 아날로그 게인을 사용하는 것이 가능해진다. 따라서, 양자화 노이즈가 감소되어 HDR 성능이 개선되며, 저조도 SNR 개선으로 인하여 겉보기 감도가 증가할 수 있다.
도 9a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 9b는 도 9a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 9a를 참조하면, 픽셀 어레이(110a)의 제N 픽셀(PXN), 제N+1 픽셀(PXN+1) 제N+2 픽셀(PXN+2) 및 제N+3 픽셀(PXN+3)은 동일한 컬럼에 배치되며(X 축 방향에서 동일한 위치), 서로 상이한 로우(row), 예컨대 제N 로우(RN), 제N+1 로우(RN+1) 제N+2 로우(RN+2) 및 제N+3 로우(RN+3)에 각각 배치될 수 있다. 제N 픽셀(PXN), 제N+1 픽셀(PXN+1) 제N+2 픽셀(PXN+2) 및 제N+3(PXN+3)은 제1 컨텍(CT1)을 통해 서로 상이한 컬럼 라인들(CL1, CL2, CL3, CL4)에 연결될 수 있다.
제N 픽셀(PXN), 제N+1 픽셀(PXN+1) 제N+2 픽셀(PXN+2) 및 제N+3(PXN+3)은 제2 컨텍(CT2)을 통해 복수의 로우 라인들(RLN, RLN+1, RLN+2, 및 RLN+3) 중 대응하는 로우 라인에 연결될 수 있다. 제N 픽셀(PXN), 및 제N+2 픽셀(PXN+2)은 제N 로우 라인(RLN), 및 제N+2 로우 라인(RLN+2)을 통해 동일한 제어 신호들(예컨대, 선택 신호, 전송 제어 신호들, 컨버젼 제어 신호, 스위치 제어 신호)를 수신할 수 있다. 제N+1 픽셀(PXN+1), 및 제N+3 픽셀(PXN+3)은 제N+1 로우 라인(RLN+1), 및 제N+3 로우 라인(RLN+3)을 통해 동일한 제어 신호들을 수신할 수 있다. 여기서 각 픽셀에 연결되는 제2 컨텍(CT2) 및 로우 라인들은 각각 하나인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이며, 로우 라인은 각 픽셀에 연결되는 제2 컨택(CT2) 및 로우 라인들은 복수일 수 있으며, 제어 신호들의 개수에 따라 결정될 수 있다.
제N 픽셀(PXN), 제N+1 픽셀(PXN+1) 제N+2 픽셀(PXN+2) 및 제N+3(PXN+3) 각각은 도 2a 및 도 2b를 참조하여 설명한 바와 같이 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함할 수 있다.
CDS 회로들(CDS11, CDS12, CDS13, CDS21, CDS22, CDS23)은 픽셀 어레이(110)의 양 측면에 배치될 수 있다. 그러나, 이에 제한되는 것은 아니며, CDS 회로들(CDS11, CDS12, CDS13, CDS21, CDS22, CDS23)은 픽셀 어레이(110)의 일 측면에 배치될 수 있다.
CDS 회로들(CDS11, CDS12, CDS13, CDS21, CDS22, CDS23)은 스위칭 회로(SWCa, SWCb)(또는 멀티플렉스라고 함)를 통해 제1 내지 제4 컬럼 라인(CL1, CL2, CL3, CL4)에 연결될 수 있다. CDS 회로들 CDS11, CDS12, CDS13은 제1 및 제2 컬럼 라인(CL1, CL2)에 연결되고, CDS 회로들 CDS21, CDS22, CDS23은 제3 및 제4 컬럼 라인(CL3, CL4)에 연결될 수 있다. 스위칭 회로(SWCa, SWCb)는 도 5a를 참조하여 설명한 바와 같이, 복수의 스위치들을 포함하며, 픽셀들(PXN, PXN+1, PXN+2, PXN+3)의 리드아웃 기간에 CDS 회로들 CDS11, CDS12, CDS13을 시분할적으로 제1 및 제2 컬럼 라인(CL1, CL2)에 연결하고, CDS 회로들 CDS21, CDS22, CDS23을 시분할적으로 제3 및 제4 컬럼 라인(CL3, CL4)에 연결할 수 있다.
도 9b를 참조하여 후술되는 제1 기간(P1)에 제1 CDS 회로들(CDS11, CDS21) 및 제2 CDS 회로들(CDS12, CDS22)이 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL2)에 각각 연결될 수 있다. 예를 들어, 제N 픽셀(PXN)의 LCG 리셋 레벨에 대응하는 픽셀 신호가 출력되는 기간에 CDS 회로 CDS11가 제1 컬럼 라인(CL1)에 연결되고, 이후, 제N 픽셀(PXN)의 HCG 리셋 레벨 및 HCG 신호 레벨에 대응하는 픽셀 신호가 출력되는 기간에 CDS 회로 CDS12가 제1 컬럼 라인(CL1)에 연결되며, 이후, 제N 픽셀(PXN)의 LCG 신호 레벨에 대응하는 픽셀 신호가 출력되는 기간에 CDS 회로 CDS11이 제1 컬럼 라인(CL1)에 다시 연결될 수 있다. 이와 같이, 제1 기간(P1)에 시분할적으로 제1 CDS 회로들(CDS11, CDS21) 및 제2 CDS 회로들(CDS12, CDS22)이 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL2)에 각각 연결될 수 있다.
제2 기간(P2)에 제3 CDS 회로들(CDS13, CDS23)이 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL2)에 각각 연결될 수 있다. 또한, 제2 기간(P2)기간에 제1 CDS 회로들(CDS11, CDS21) 및 제2 CDS 회로들(CDS12, CDS22)이 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)에 각각 연결될 수 있다. 이후, 제3 기간(P3)에 제3 CDS 회로들(CDS13, CDS23)이 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)에 각각 연결될 수 있다.
이에 따라, 제1 및 제2 컬럼 라인(CL1, CL2)은 CDS 회로들 CDS11, CDS12, CDS13을 공유하고, 제3 및 제4 컬럼 라인(CL3, CL4)은 CDS 회로들 CDS21, CDS22, CDS23을 공유할 수 있다.
제1 CDS 회로들(CDS11, CDS21)은 LCG 모드의 픽셀 신호를 리드아웃하고, 제2 CDS 회로들(CDS12, CDS22)은 HCG 모드의 픽셀 신호를 리드아웃하며, 제3 CDS 회로들(CDS13, CDS23)은 SC 모드 및 SLOF 모드의 픽셀 신호들을 리드아웃할 수 있다. 다시 말해서, 픽셀 어레이(110a)의 아래에 위치한 제1 CDS 회로들(CDS11, CDS21) 및 제2 CDS 회로들(CDS12, CDS22)은 라지 포토 다이오드(LPD)에 따른 픽셀 신호들을 리드아웃하고, 픽셀 어레이(110a)의 위에 위치한 제3 CDS 회로들(CDS13, CDS23)은 스몰 포토 다이오드(SPD)에 따른 픽셀 신호들을 리드아웃할 수 있다.
도 9b를 참조하면, 제1 리드아웃 기간(RD1)에 제1 및 제3컬럼 라인(CL1, CL3)에 연결된 픽셀들, 예컨대 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)이 리드아웃될 수 있다. 제2 리드아웃 기간(RD2)에 제2 및 제4 컬럼 라인(CL2, CL4)에 연결된 픽셀들, 예컨대 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)이 리드아웃될 수 있다. 제1 리드아웃 기간(RD1)은 제1 기간(P1) 및 제2 기간(P2)를 포함하고, 제2 리드아웃 기간(RD2)는 제2 기간(P2) 및 제3 기간(P3)을 포함한다. 제1 리드아웃 기간(RD1)의 일부와 제2 리드아웃 기간(RD2)의 일부인 제2 기간(P2)이 오버랩될 수 있다.
제1 기간(P1)에 제N 픽셀(PXN) 및 제N+2 픽셀(PX2)의 LCG 리셋 레벨(LCG_RST), HCG 리셋 레벨(HCG_RST), HCG 신호 레벨(HCG_SIG) 및 LCG 신호 레벨(LCG_SIG)이 순차적으로 리드아웃될 수 있으며, 제1 CDS 회로들(CDS11, CDS21)이 LCG 리셋 레벨(LCG_RST) 및 LCG 신호 레벨(LCG_SIG)을 리드아웃할 수 있다. 제2 CDS 회로들(CDS12, CDS22)이 HCG 리셋 레벨(HCG_RST) 및 HCG 신호 레벨(HCG_SIG)을 리드아웃할 수 있다.
제2 기간(P2)에 제3 CDS 회로들(CDS13, CDS23)이 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)의 SC 리셋 레벨(SC_RST), SC 신호 레벨(SC_SIG), SLOF 신호 레벨(SLOF_SIG), SLOF 리셋 레벨(SLOF_RST)을 순차적으로 리드아웃할 수 있다. 또한, 제2 기간(P2)에 제1 CDS 회로들(CDS11, CDS21)이 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)의 LCG 리셋 레벨(LCG_RST), HCG 리셋 레벨(HCG_RST), HCG 신호 레벨(HCG_SIG) 및 LCG 신호 레벨(LCG_SIG)을 순차적으로 리드아웃할 수 있다.
제3 기간(P3)에 제3 CDS 회로들(CDS13, CDS23)이 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)의 SC 리셋 레벨(SC_RST), SC 신호 레벨(SC_SIG), SLOF 신호 레벨(SLOF_SIG), SLOF 리셋 레벨(SLOF_RST)이 순차적으로 리드아웃할 수 있다.
도 9a에 도시된 바와 같이, 제N 로우(RN) 및 제N+2 로우(RN+2)에 배치된 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)은 동일한 제어 신호들을 수신하며, 제N+1 로우(RN+1) 및 제N+3 로우(RN+3)에 배치된 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)이 동일한 제어 신호들을 수신한다. 따라서, 도 9b에 도시된 바와 같이 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)이 동시에 리드아웃되고, 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)이 동시에 리드아웃된다. 제N 픽셀(PXN) 및 제N+1 픽셀(PXN+1)에 각각 연결된 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)이 CDS 회로들 CDS11, CDS12, CDS13을 공유하고, N+2 픽셀(PXN+2) 및 제N+3 픽셀(PXN+3)에 각각 연결된 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)이 CDS 회로들 CDS21, CDS22, CDS23을 공유하므로, 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)과 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)이 각각 동시에 리드아웃될 수 있다. 또한, 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)이 리드아웃되는 시점과 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)이 리드아웃되는 시점이 서로 엇갈리게 될 수 있다.
도 10a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 10b는 도 10a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 9a를 참조하여 설명한 픽셀 어레이(110a), CDS 회로들의 배치 및 스위치 회로(SWCa, SWCb)에 대한 설명 및 도 9a의 픽셀들의 리드아웃 동작은 도 10a 및 도 10b에도 유사하게 적용되는 바, 중복되는 설명은 생략하고 차이점을 설명하기로 한다.
도 10b를 참조하여 후술되는 제1 기간(P1)에 제1 CDS 회로들(CDS11, CDS21) 및 제2 CDS 회로들(CDS12, CDS22)이 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL2)에 각각 연결될 수 있다. 제2 기간(P2)에 제2 CDS 회로들(CDS12, CDS22)이 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL2)에 각각 연결될 수 있다. 또한, 제2 기간(P2)에 제1 CDS 회로들(CDS11, CDS21) 및 제3 CDS 회로들(CDS13, CDS23)이 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)에 각각 연결될 수 있다. 제3 기간(P3)에 제3 CDS 회로들(CDS13, CDS23)이 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)에 각각 연결될 수 있다.
이와 같이, 제1 및 제2 컬럼 라인(CL1, CL2)은 제1 CDS 회로 CDS11를 공유하고, 제3 및 제4 컬럼 라인(CL3, CL4)은 제1 CDS 회로 CDS21를 공유할 수 있다. 제1 CDS 회로들(CDS11, CDS21)은 제1 기간(P1)에 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)의 LCG 모드의 픽셀 신호를 리드아웃하고, 제2 기간(P2)에 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)의 LCG 모드의 픽셀 신호를 리드아웃할 수 있다. 제2 CDS 회로들(CDS12, CDS22)는 제1 기간(P1)에 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)의 HCG 모드의 픽셀 신호를 리드아웃하고, 제2 기간(P2)에 및 제N 픽셀(PXN) 및 제N+2 픽셀(PXN+2)의 SC 모드의 픽셀 신호 및 SLOF 모드의 픽셀 신호를 리드아웃 할 수 있다. 제3 CDS 회로들(CDS13, CDS23)은 제2 기간(P2)에 제N+1 픽셀(PXN+1) 및 제N+3 픽셀(PXN+3)의 HCG 모드의 픽셀 신호를 리드아웃하고, 제3 기간(P3)에 SC 모드의 픽셀 신호 및 SLOF 모드의 픽셀 신호를 리드아웃할 수 있다.
다시 말해서, 제2 CDS 회로(CDS12) 및 제3 CDS 회로(CDS13)이 각각 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 연결된 픽셀들, 예컨대 제N 픽셀(PXN) 및 제N+1 픽셀(PXN+1)을 리드아웃하되, 제1 CDS 회로(CDS11)가 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 공유되어, 제N 픽셀(PXN) 및 제N+1 픽셀(PXN+1)의 LCG 픽셀 신호를 리드아웃할 수 있다. 또한, 제2 CDS 회로(CDS22) 및 제3 CDS 회로(CDS23)가 각각 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)에 연결된 픽셀들, 예컨대 제N+2 픽셀(PXN+2) 및 제N+3 픽셀(PXN+3)을 리드아웃하되, 제1 CDS 회로(CDS21)가 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)에 공유되어, 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)에 연결된 제N+2 픽셀(PXN+2) 및 제N+3 픽셀(PXN+3)의 LCG 픽셀 신호를 리드아웃할 수 있다.
제1 CDS 회로(CDS11)가 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 공유되므로, 다시 말해서, 제1 CDS 회로(CDS11)가 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)에 시분할적으로 연결되므로, 제N 픽셀(PXN) 및 제N+1 픽셀(PXN+1)이 엇갈리게 리드아웃될 수 있다. 제1 CDS 회로(CDS21)가 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)에 공유되므로, 다시 말해서, 제1 CDS 회로(CDS21)가 제3 컬럼 라인(CL3) 및 제4 컬럼 라인(CL4)에 시분할적으로 연결되므로 제N+1 픽셀(PXN+2) 및 제N+3 픽셀(PXN+3)이 엇갈리게 리드아웃될 수 있다.
도 9a 및 도 10a를 참조하여 설명한 바와 같이, 본 개시의 예시적 실시예에 따른 이미지 센서에서는, 인접한 두 개의 컬럼 라인, 예컨대 제1 및 제2 컬럼 라인(CL1, CL2) 및 제3 및 제4 컬럼 라인(CL3, CL4)이 LCG 픽셀 신호를 리드아웃하는 제1 CDS 회로(CDS11, CDS21)를 공유하고, 픽셀들을 엇갈리게 리드아웃할 수 있다. 이에 따라, CDS 회로들의 레이아웃 면적이 제1 내지 제4 컬럼 라인(CL1, CL2, CL3, CL4) 각각에 대응하는 LCG 픽셀 신호를 리드아웃하는 CDS 회로가 구비되는 경우의 CDS 회로들의 레이아웃 면적보다 감소될 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 11c는 도 11a 및 도 11b의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 11a를 참조하면, ADC 회로(130)는 픽셀 어레이(110)의 일 측면에 배치되며 제1 CDS 회로들(CDS1), 제2 CDS 회로들(CDS2), 및 제3 CDS 회로들(CDS3)을 포함할 수 있다. 1 개의 픽셀 피치(PPC)마다 제1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 각각 배치될 수 있다.
픽셀 어레이(110)에서,동일한 컬럼에 배치된 픽셀(PX)들은 서로 인접한 두 개의 컬럼 라인(CL)에 교번적으로 연결될 수 있으며, 스위치 회로(SWC)는 픽셀 어레이(110)와 ADC 회로(130) 사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제1 내지 제3 CDS 회로들(CDS1, CDS2, CDS3)에 연결할 수 있다.
도 11b를 참조하면, ADC 회로(130a, 130b)는 픽셀 어레이(110)의 대향하는 양 측면에 배치될 수 있으며, 제1 CDS 회로들(CDS1), 제2 CDS 회로들(CDS2)이 픽셀 어레이(110) 일 측면에 배치되고, 제3 CDS 회로들(CDS3)이 픽셀 어레이(110)의 다른 측면에 배치될 수 있다. 스위치 회로(SWCa)는 픽셀 어레이(110)와 ADC 회로(130a)사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제1 및 제2 CDS 회로들(CDS1, CDS2)에 연결할 수 있다. 스위치 회로(SWb)는 픽셀 어레이(110)와 ADC 회로(130b)사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제3 CDS 회로들(CDS3)에 연결할 수 있다.
도 11c를 참조하면, 픽셀 어레이(110)의 복수의 로우, 예컨대 제N 내지 제N+3 로우(RN, RN+1, RN+2, RN+3)에 각각 배치된 픽셀들이 엇갈리게 리드아웃될 수 있다.
T1 기간에, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N 로우(RN)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃하고, T2 기간에, 제3 CDS 회로들(CDS3)(또는 제2 CDS 회로들(CDS2))이 제N 로우(RN)에 배치된 픽셀(PX)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)를 리드아웃 할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)(또는 제3 CDS 회로들(CDS3))이 제N+1 로우(RN+1)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃 할 수 있다.
T3 기간에, 제3 CDS 회로들(CDS3)이 제N+1 로우(RN+1)에 배치된 픽셀(PX)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)을 리드아웃할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N+2 로우(RN+2)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃할 수 있다.
이와 같이, 인접한 두 개의 컬럼 라인(CL)에 제1 CDS 회로(CDS1)가 공유되거나, 또는 제1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 공유되어, 복수의 로우에 배치된 픽셀(PX)들이 엇갈리게 리드아웃될수 있다. 또한, 두 개의 로우에 배치된 픽셀들이 동시에 리드아웃 됨으로써, 프레임 레이트가 증가될 수 있다.
도 12a 및 도 12b는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 12c는 도 12a 및 도 12b의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 12a를 참조하면, ADC 회로(130)는 픽셀 어레이(110)의 일 측면에 배치되며 제1 CDS 회로들(CDS1), 제2 CDS 회로들(CDS2), 및 제3 CDS 회로들(CDS3)을 포함할 수 있다. 1 개의 픽셀 피치(PPC)마다 제 1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 각각 두 쌍씩 배치될 수 있다.
픽셀 어레이(110a)에서,동일한 컬럼에 배치된 픽셀(PX)들은 서로 인접한 네 개의 컬럼 라인(CL)에 교번적으로 연결될 수 있다. 스위치 회로(SWC)는 픽셀 어레이(110)와 ADC 회로(130) 사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제1 내지 제3 CDS 회로들(CDS1, CDS2, CDS3)에 연결할 수 있다.
도 12b를 참조하면, ADC 회로(130a, 130b)는 픽셀 어레이(110a)의 대향하는 양 측면에 배치될 수 있으며, 제1 CDS 회로들(CDS1), 제2 CDS 회로들(CDS2)이 픽셀 어레이(110a) 일 측면에 배치되고, 제3 CDS 회로들(CDS3)이 픽셀 어레이(110)의 다른 측면에 배치될 수 있다. 스위치 회로(SWCa)는 픽셀 어레이(110)와 ADC 회로(130a)사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제1 및 제2 CDS 회로들(CDS1, CDS2)에 연결할 수 있다. 스위치 회로(SWb)는 픽셀 어레이(110)와 ADC 회로(130b)사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제3 CDS 회로들(CDS3)에 연결할 수 있다.
도 12c를 참조하면, 픽셀 어레이(110a)의 복수의 로우, 예컨대 제N 내지 제N+3 로우(RN, RN+1, RN+2, RN+3)에 각각 배치된 픽셀들이 엇갈리게 리드아웃될 수 있다.
T1 기간에, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N 로우(RN) 및 제N+2 로우(RN+2)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃하고, T2 기간에, 제3 CDS 회로들(CDS3)(또는 제2 CDS 회로들(CDS2))이 제N 로우(RN) 및 제N+2 로우(RN+2)에 배치된 픽셀(PX)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)을 리드아웃할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)(또는 제3 CDS 회로들(CDS3))이 제N+1 로우(RN+1) 및 제N+3 로우(RN+3)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃 할 수 있다.
계속하여 T3 기간에, 제3 CDS 회로들(CDS3)이 제N+1 로우(RN+1) 및 제N+3 로우(RN+3)에 배치된 픽셀(PX)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)을 리드아웃 할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N+4 로우(RN+4) 및 제N+6 로우(RN+6)에 배치된 픽셀(PX)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃 할 수 있다.
이와 같이, 인접한 두 개의 컬럼 라인(CL)에 제1 CDS 회로(CDS1)가 공유되거나, 또는 제1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 공유되어, 복수의 로우에 배치된 픽셀(PX)들이 엇갈리게 리드아웃될수 있다. 또한, 네 개의 로우에 배치된 픽셀들이 동시에 리드아웃 됨으로써, 프레임 레이트가 증가될 수 있다.
도 13a는 본 개시의 예시적 실시예에 따른 이미지 센서에서 픽셀들 및 CDS 회로들의 연결을 예시적으로 나타내고, 도 13b는 도 13a의 픽셀들의 리드아웃을 나타내는 타이밍도이다.
도 13a를 참조하면, ADC 회로(130)는 픽셀 어레이(110b)의 일 측면에 배치되며 제1 CDS 회로들(CDS1), 제2 CDS 회로들(CDS2), 및 제3 CDS 회로들(CDS3)을 포함할 수 있다. 2 개의 픽셀 피치(PPC)마다 제 1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 각각 배치될 수 있다.
픽셀 어레이(110b)에서, 동일한 컬럼에 배치된 픽셀(PX)들은 동일한 컬럼 라인(CL)에 연결될 수 있다. 스위치 회로(SWC)는 픽셀 어레이(110c)와 ADC 회로(130) 사이에 배치되며, 각 두 개의 컬럼 라인들을 시분할적으로 제1 내지 제3 CDS 회로들(CDS1, CDS2, CDS3)에 연결할 수 있다.
도 13b를 참조하면, 픽셀 어레이(110b)의 복수의 로우, 예컨대 제N 내지 제N+3 로우(RN, RN+1, RN+2, RN+3)에 각각 배치된 픽셀들이 엇갈리게 리드아웃될 수 있다.
T1 기간에 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N 로우(RN)의 홀수번째 컬럼에 배치된 픽셀(PXO)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃 할 수 있다. T2 기간에, 제3 CDS 회로들(CDS3)(또는 제2 CDS 회로들(CDS2))이 제N 로우(RN)의 홀수번째 컬럼에 배치된 픽셀(PXO)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)을 리드아웃할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)(또는 제2 CDS 회로들(CDS3))이 제N 로우(RN)의 짝수번째 컬럼에 배치된 픽셀(PXE)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃할 수 있다.
계속하여, T3 기간에, 제3 CDS 회로들(CDS3)이 제N 로우(RN)의 짝수번째 컬럼에 배치된 픽셀(PXE)들로부터 SC 모드의 픽셀 신호(SC) 및 SLOF 모드의 픽셀 신호(SL)을 리드아웃 할 수 있다. 이때, 제1 CDS 회로들(CDS1) 및 제2 CDS 회로들(CDS2)이 제N+1 로우(RN+)의 홀수번째 컬럼에 배치된 픽셀(PXO)들로부터 LCG 모드의 픽셀 신호(L) 및 HCG 모드의 픽셀 신호(H)를 리드아웃 할 수 있다.
이와 같이, 인접한 두 개의 컬럼 라인(CL)(예컨대 홀수번째 컬럼 라인 및 짝수번째 컬럼 라인)에 제1 CDS 회로(CDS1) 가 공유되거나 또는 제1 내지 제3 CDS 회로(CDS1, CDS2, CDS3)가 공유되어, 복수의 로우의 홀수번째 컬럼에 배치된 픽셀(PXO)들 및 짝수번째 컬럼에 배치된 픽셀(PXE)들이 엇갈리게 리드아웃될 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른 이미지 센서의 스택 구조를 나타낸다.
도 14a를 참조하면, 본 개시의 실시예의 이미지 센서(1)는 적층된 복수의 칩들을 포함할 수 있다. 예컨대, 이미지 센서(1)는, 픽셀 어레이 영역 또는 센싱 영역(SA)을 구비한 상부 칩(40), 회로 영역(LC)을 구비한 중간 칩(50), 및 메모리 영역(MC)을 구비한 하부 칩(60)을 포함할 수 있다. 실시예에 있어서, 하부 칩(60)은 더미 영역(DC)을 포함할 수 있다. 더미 영역(DC)에는 더미 셀들이 구비될 수 있다. 일부 실시예에서, 상부 칩(40)과 중간 칩(50)은 웨이퍼 레벨에서 서로 적층되고, 하부 칩(60)은 칩 레벨에서 중간 칩(50)의 하부에 부착될 수 있다.
상부 칩(40)은 복수의 픽셀들(PX)이 배치된 센싱 영역(SA)과, 센싱 영역(SA) 주변의 제1 패드 영역(PA1)을 포함할 수 있다. 제1 패드 영역(PA1)에는 복수의 상부 패드들(PAD)이 배치될 수 있다. 복수의 상부 패드들(PAD)은 비아(via) 등을 통해 중간 칩(50)의 제2 패드 영역(PA2)에 배치된 패드에 연결되어 회로 영역(LC)의 회로들에 연결될 수 있다.
중간 칩(50)은 아날로그 회로들 및 디지털 회로들이 배치된 회로 영역(LC)과 회로 영역(LC)의 주변의 제2 패드 영역(PA2)을 포함할 수 있다. 회로 영역(LC)의 회로들은, 상부 칩(40)에 배치된 픽셀 회로를 구동하기 위한 회로들, 예컨대, 로우 드라이버(도 1의 120), ADC 회로(도 1의 130), 및 타이밍 컨트롤러(도1의150) 등을 포함할 수 있다.
하부 칩(60)은 메모리 영역(MC)과 더미 영역(DC)을 포함할 수 있다. 일부 실시예에서, 더미 영역(DC)은 생략될 수 있다. 또한, 일부 실시예에서, 하부 칩(60)은 패키지 구조를 가질 수 있다. 예컨대, 메모리 영역(MC)과 더미 영역(DC) 각각이 칩으로 제조되고, 밀봉재로 함께 밀봉됨으로써, 하부 칩(60)은 2개의 칩을 구비한 패키지 구조를 가질 수 있다. 메모리 영역(MC)에는, 동적 랜덤 액세스 메모리(DRAM) 소자들, 또는 정적 랜덤 액세스 메모리(SRAM) 소자들 등과 같은 메모리 소자들이 배치될 수 있다. 그러나 메모리 영역(MC)에 배치된 메모리 소자들이 DRAM 소자들, 또는 SRAM 소자들에 한정되는 것은 아니다. 더미 영역(DC)에는 메모리 소자들이 배치되지 않을 수 있다. 더미 영역(DC)은, 데이터를 저장하는 기능이 아닌 상부의 칩들(50, 60)을 지지하는 기능을 할 수 있다. 메모리 영역(MC)의 메모리 소자들은, 범프나 관통 전극 등을 통해 중간 칩(50)의 회로 영역(LC)의 회로들 중 적어도 일부와 전기적으로 연결될 수 있다.
도 14b를 참조하면, 본 실시예의 이미지 센서(2)는 상부 칩(70)과 하부 칩(80)을 포함할 수 있다. 상부 칩(70)은, 복수의 픽셀들(PX)이 마련되는 센싱 영역(SA), 복수의 픽셀들(PX)을 구동하기 위한 소자들이 마련되는 회로 영역(LC), 및 센싱 영역(SA)과 회로 영역(LC)의 주변의 패드 영역(PA)을 포함할 수 있다. 패드 영역(PA)에는 복수의 상부 패드들(PAD)이 배치되며, 복수의 상부 패드들(PAD)은 비아 등을 통해 하부 칩(80)에 마련된 메모리 영역(MC)의 메모리 소자들과 연결될 수 있다. 하부 칩(80)은 메모리 영역(MC)과 더미 영역(DC)을 포함할 수 있다. 하부 칩(80)은, 도 14a의 이미지 센서(1)의 하부 칩(60)과 실질적으로 동일할 수 있다. 그에 따라, 하부 칩(80)에 대한 상세한 설명은 생략한다.
도 15는 본 개시의 예시적 실시예에 따른 이미지 센서를 포함하는 전자 장치를 개략적으로 나타내는 블록도이다.
도 15를 참조하면, 전자 장치(1000)는 이미지 센서(1100), 및 어플리케이션 프로세서(AP)(1200)를 포함할 수 있다. 전자 장치(1000)는 조도 센서와 같은 다양한 센서 및 통신 모듈 등을 더 포함할 수 있다.
어플리케이션 프로세서(1200)는 이미지 센서(1100)의 동작을 제어하는 제어 신호들을 이미지 센서(1100)로 제공할 수 있다. 제어 신호들의 전송은 예를 들어, I2C에 기반한 인터페이스에 기초하여 수행될 수 있다. 제어 신호들은 또한 렌즈 쉐이딩 보정 값, 크로스 토크 계수, 아날로그 게인, 디지털 게인, 프레임 레이트 설정 값 등과 같은 이미지 센서(1100)의 구성 데이터를 더 포함할 수 있다.
이미지 센서(1100)는 수신된 제어 신호들을 기초로 대상체를 촬상하여 이미지 데이터(IDT)를 생성할 수 있다. 이미지 데이터(IDT)는 정지 영상 및 동영상을 포함할 수 있다. 이미지 센서(1100)는 이미지 데이터(IDT)에 대하여 화질 보상, 비닝, 다운 사이징 등의 신호 처리를 수행할 수 있으며, 화질 보상은 예를 들어, 블랙 레벨 보상, 렌즈 쉐이딩 보상, 크로스 토크 보상 및 배드 픽셀 보정 등의 신호 처리를 포함할 수 있다.
도 1 내지 도 14b를 참조하여 설명한 이미지 센서(100)가 이미지 센서(1100)로서 적용될 수 있다. 이미지 센서(1100)의 픽셀 어레이(도 1의 110)에 구비되는 복수의 픽셀 각각은 제1 포토 다이오드(예컨대 라지 포토 다이오드) 및 제2 포토 다이오드(예컨대 스몰 포토다이오드)를 포함할 수 있으며, 제1 포토 다이오드를 기초로 제1 및 제2 모드(예컨대 LCG 모드 및 HCG 모드)로 동작하고, 제2 포토다이오드를 기초로 제3 및 제4 모드(예컨대 SC 모드 및 SLOF 모드)로 동작할 수 있다.
제1 내지 제3 CDS 회로(도 1의 131, 132, 133)가 인접한 두 개의 컬럼 라인에 연결된 픽셀들을 리드아웃할 수 있으며, 상기 두 개의 컬럼 라인이 LCG 모드의 픽셀 신호를 리드아웃하는 제1 CDS 회로(도 1의 131)를 공유하거나 또는 제1 내지 제3 CDS 회로(도 1의 131, 132, 133)를 공유할 수 있다.
한 개의 CDS 회로가 LCG 모드, HCG 모드, SC 모드 및 SLOF 모드의 픽셀 신호들을 모두 리드아웃하는 것이 아니라, 제1 CDS 회로(131)가 LCG 모드의 픽셀 신호를 리드아웃 하는 바, LCG 모드 픽셀 신호가 완전 CDS 방식으로 리드아웃될 수 있어, LCG 모드의 SNR 특성이 향상될 수 있다. 엇갈린 리드아웃 방식에 따라, 제1 CDS 회로(131)가 두 개의 컬럼 라인에 공유될 수 있는 바, 컬럼 라인 각각에 제1 CDS 회로(131)가 연결되는 경우보다 회로 사이즈, 다시 말해서 CDS 회로의 레이아웃 면적이 감소될 수 있다. 또한, 제1 내지 제3 CDS 회로(도 1의 131, 132, 133)가 인접한 두 개의 컬럼 라인에 공유될 경우, 제1 내지 제3 CDS 회로(도 1의 131, 132, 133) 각각이 특정 모드에 대응하여 동작하므로 대응하는 모드에 따라 커스터마이징 될 수 있어, 제1 내지 제3 CDS 회로(131, 132, 133)의 성능이 향상되고 회로 사이즈가 감소될 수 있다.
이미지 센서(1100)는 이미지 데이터(IDT) 또는 신호 처리된 이미지 데이터(IDT)를 어플리케이션 프로세서(1200)에 전송할 수 있다. 이미지 센서(1100)는 제1 내지 제4 모드에 대응하는 제1 내지 제4 모드 이미지를 포함하는 이미지 데이터(IDT)를 어플리케이션 프로세서(1200)에 전송할 수 있다.
이미지 데이터(IDT)의 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
어플리케이션 프로세서(1200)는 수신된 이미지 데이터(IDT)에 대하여 불량 픽셀 보정(bad pixel correction), 3A 조정(Auto-focus correction, Auto-white balance, Auto-exposure), 노이즈 제거(noise reduction), 샤프닝(sharpening), 감마 조정(gamma control), 리모자익(remosaic), 디모자익, 해상도 스케일링(비디오/프리뷰) 등의 이미지 처리를 수행할 수 있다.
또한, 어플리케이션 프로세서(1200)는 제1 내지 제4 모드 이미지를 HDR(high Dynamic Range) 처리하여 높은 다이나믹 레인지를 갖는 이미지를 생성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 110, 110a, 110b: 픽셀 어레이
120: 로우 드라이버 130: 아날로그-디지털 변환 회로
140: 램프 신호 생성기 150:타이밍 컨트롤러
160: 이미지 신호 프로세서

Claims (20)

  1. 제1 컬럼(column) 라인에 연결되는 제1 픽셀, 제2 컬럼 라인에 연결되는 제2 픽셀을 포함하고, 상기 제1 픽셀 및 상기 제2 픽셀 각각은, 구동 트랜지스터를 공유하는 제1 포토 다이오드(PD) 및 제2 PD를 포함하고, 상기 제1 PD에 기초하여 컨버젼 게인에 따른 제1 모드 및 제2 모드로 동작하고, 상기 제2 PD에 기초하여 제3 모드 및 제4 모드로 동작하는, 픽셀 어레이; 및
    상기 제1 컬럼 라인 및 상기 제2 컬럼 라인을 통해 출력되는 픽셀 신호들을 리드(read)하는 제1 상관 이중 샘플링(CDS) 회로, 제2 CDS 회로, 및 제3 CDS 회로를 포함하는 아날로그-디지털 변환 회로를 포함하고,
    상기 제1 CDS 회로는, 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인에 시분할적으로 연결되는 것을 특징으로 하는, 이미지 센서.
  2. 제1 항에 있어서, 상기 제1 CDS 회로는,
    제1 기간에, 상기 제1 컬럼 라인을 통해 출력되는 상기 제1 픽셀의 제1 모드 픽셀 신호를 리드하고,
    상기 제1 기간 이후의 제2 기간에, 상기 제2 컬럼 라인을 통해 출력되는 상기 제2 픽셀의 제1 모드 픽셀 신호를 리드하는 것을 특징으로 하는, 이미지 센서.
  3. 제2 항에 있어서,
    상기 제1 모드 픽셀 신호는, 리셋 레벨 및 이미지 레벨을 포함하고,
    상기 제1 CDS 회로는,
    상기 리셋 레벨을 리드한 후, 상기 이미지 레벨을 리드하는 것을 특징으로 하는, 이미지 센서.
  4. 제2 항에 있어서, 상기 제2 CDS 회로는,
    상기 제1 기간에, 상기 제1 컬럼 라인을 통해 출력되는 상기 제1 픽셀의 제2 모드 픽셀 신호를 리드하고,
    상기 제2 기간에, 상기 제2 컬럼 라인을 통해 출력되는 상기 제2 픽셀의 제2 모드 픽셀 신호를 리드하는 것을 특징으로 하는, 이미지 센서.
  5. 제4 항에 있어서,
    상기 제1 기간은 제1 서브 기간, 제2 서브 기간, 제3 서브 기간 및 제4 서브 기간을 포함하고,
    상기 제1 서브 기간에 상기 제1 CDS 회로가 상기 제1 모드 픽셀 신호의 리셋 레벨을 리드하고,
    상기 제2 서브 기간에 상기 제2 CDS 회로가 상기 제2 모드 픽셀 신호의 리셋 레벨을 리드하고,
    상기 제3 서브 기간에 상기 제2 CDS 회로가 상기 제2 모드 픽셀 신호의 신호 레벨을 리드하고,
    상기 제4 서브 기간에 상기 제1 CDS 회로가 상기 제1 모드 픽셀 신호의 신호 레벨를 리드하며,
    상기 제1 모드의 제1 컨버젼 게인은 상기 제2 모드의 제2 컨버젼 게인보다 낮은 것을 특징으로 하는, 이미지 센서.
  6. 제2 항에 있어서, 상기 제3 CDS 회로는,
    상기 제2 기간에, 상기 제1 컬럼 라인을 통해 출력되는 상기 제1 픽셀의 제3 모드 픽셀 신호 및 제4 모드 픽셀 신호를 리드아웃하는 것을 특징으로 하는, 이미지 센서.
  7. 제1 항에 있어서,
    상기 제1 CDS 회로, 상기 제2 CDS 회로 및 상기 제3 CDS 회로의 레이아웃 면적이 상이한 것을 특징으로 하는, 이미지 센서.
  8. 제1 항에 있어서,
    상기 제1 PD의 수광 면적이 상기 제2 PD의 수광 면적보다 큰 것을 특징으로 하는, 이미지 센서.
  9. 제1 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀 각각은,
    상기 제1 PD와 제1 플로팅 디퓨전 노드(FD)에 연결되는 제1 전송 트랜지스터;
    상기 제1 FD와 제2 FD에 연결되는 게인 제어 트랜지스터;
    상기 제2 FD에 연결되며, 일 단에 제1 전원 전압이 인가되는 리셋 트랜지스터;
    상기 제2 PD와 제3 FD에 연결되는 제2 전송 트랜지스터;
    상기 제2 FD와 상기 제3 FD에 연결되는 스위칭 트랜지스터;
    상기 제3 FD에 연결되며 일 단에 상기 제1 전원 전압이 인가되는 커패시터를 더 포함하는 것을 특징으로 하는, 이미지 센서.
  10. 제9 항에 있어서, 상기 커패시터는,
    상기 제2 PD에서 오버플로우(overflow)되는 전하를 저장하는 것을 특징으로 하는, 이미지 센서.
  11. 제9 항에 있어서,
    상기 제1 모드에서 상기 게인 제어 트랜지스터가 턴-온되고, 상기 스위칭 트랜지스터 및 상기 리셋 트랜지스터는 턴-오프 되고,
    상기 제2 모드에서, 상기 게인 제어 트랜지스터, 상기 스위칭 트랜지스터 및 상기 리셋 트랜지스터가 턴-오프되고,
    상기 제3 모드에서, 상기 게인 제어 트랜지스터 및 상기 스위칭 트랜지스터가 턴-온되고, 상기 리셋 트랜지스터는 턴-오프되고,
    상기 제4 모드에서, 상기 제어 트랜지스터 및 상기 스위칭 트랜지스터가 턴-온되고, 상기 리셋 트랜지스터는 한 번 토글링 되는 것을 특징으로 하는, 이미지 센서.
  12. 제1 항에 있어서,
    상기 제1 픽셀 및 상기 제2 픽셀은 같은 컬럼 및 인접한 로우에 배치되는 것을 특징으로 하는, 이미지 센서.
  13. 제1 항에 있어서,
    상기 제1 픽셀 및 상기 제2 픽셀은 인접한 컬럼 및 동일한 로우(row)에 배치되는 것을 특징으로 하는, 이미지 센서.
  14. 복수의 픽셀들, 상기 복수의 픽셀들에 제어 신호들을 제공하는 복수의 로우 라인 및 상기 복수의 픽셀들로부터 생성되는 복수의 픽셀 신호들을 출력하는 컬럼 라인들을 포함하고, 상기 복수의 픽셀들 각각이, 구동 트랜지스터를 공유하는 제1 포토 다이오드(PD) 및 제2 PD를 포함하는, 픽셀 어레이;
    상기 컬럼 라인들을 통해 출력되는 복수의 픽셀 신호들을 아날로그-디지털 변환하며, 상기 복수의 컬럼 라인들 중 제1 컬럼 라인 및 제2 컬럼 라인을 통해 수신되는 픽셀 신호들을 수신하여 리드하는 제1 CDS 회로, 제2 CDS 회로, 및 제3 CDS 회로를 포함하는 아날로그-디지털 변환기; 및
    제1 기간에, 상기 제1 컬럼 라인을 상기 제1 CDS 회로 및 상기 제2 CDS 회로에 시분할적으로 연결하고, 상기 제2 컬럼 라인을 상기 제3 CDS 회로에 연결하며, 제2 기간에, 상기 제2 컬럼 라인을 상기 제1 CDS 회로 및 상기 제2 CDS 회로에 시분할적으로 연결하고, 상기 제1 컬럼 라인을 상기 제3 CDS 회로에 연결하는, 스위칭 회로를 포함하는, 이미지 센서.
  15. 제14 항에 있어서, 상기 복수의 픽셀들 각각은,
    상기 제1 PD를 기초로 컨버젼 게인에 따른 제1 모드 및 제2 모드, 및 상기 제2 PD를 기초로 리셋 레벨과 신호 레벨의 출력 순서에 따른 제3 모드 및 제4 모드로 동작하는 것을 특징으로 하는, 이미지 센서.
  16. 제15 항에 있어서,
    상기 제1 기간에 상기 제1 CDS 회로가 상기 제1 컬럼 라인을 통해 수신되는 제1 픽셀의 제1 모드 신호를 리드하고, 상기 제2 CDS 회로가 상기 제1 컬럼 라인을 통해 수신되는 상기 제1 픽셀의 제2 모드 신호를 리드하고, 상기 제3 CDS 회로가 상기 제2 컬럼 라인을 통해 수신되는 제2 픽셀의 제3 모드 신호 및 제4 모드 신호를 리드하며,
    상기 제2 기간에 상기 제1 CDS 회로가 상기 제2 컬럼 라인을 통해 수신되는제3 픽셀의 제1 모드 신호를 리드하고, 상기 제2 CDS 회로가 상기 제2 컬럼 라인을 통해 수신되는 상기 제3 픽셀의 제2 모드 신호를 리드하며, 상기 제3 CDS 회로는 상기 제1 컬럼 라인을 통해 수신되는 상기 제1 픽셀의 제3 모드 신호 및 제4 모드 신호를 리드하는 것을 특징으로 하는, 이미지 센서.
  17. 제14 항에 있어서,
    상기 제1 CDS 회로 및 상기 제2 CDS 회로는, 상기 픽셀 어레이의 제1 측면에 배치되고, 상기 제3 CDS 회로는 상기 픽셀 어레이의 제2 측면에 배치되며, 상기 제1 측면 및 상기 제2 측면은 상기 제1 컬럼 라인 및 상기 제2 컬럼 라인이 연장되는 방향에 수직한 면인 것을 특징으로 하는, 이미지 센서.
  18. 한 번의 노출을 기초로 제1 모드 이미지, 제2 모드 이미지, 제3 모드 이미지 및 제4 모드 이미지를 생성하는 이미지 센서; 및
    상기 이미지 센서로부터 상기 제1 모드 이미지, 상기 제2 모드 이미지, 상기 제3 모드 이미지 및 상기 제4 모드 이미지를 수신하고, 상기 제1 모드 이미지, 상기 제2 모드 이미지, 상기 제3 모드 이미지 및 상기 제4 모드 이미지를 합성하여 높은 다이나믹 레인지를 갖는 이미지를 생성하는 어플리케이션 프로세서를 포함하고,
    상기 이미지 센서는,
    각각이, 구동 트랜지스터를 공유하는 제1 포토 다이오드(PD) 및 제2 PD를 포함하고, 상기 제1 PD의 수광 면적이 상기 제2 PD의 수광 면적보다 넓으며, 제1 모드 및 제2 모드에서, 상기 제1 PD로부터의 전하를 기초로 생성되는 제1 모드 신호 및 제2 모드 신호를 픽셀 신호로서 출력하고, 제3 모드 및 제4 모드에서, 상기 제2 PD로부터의 전하를 기초로 생성되는 제3 모드 신호 및 제4 모드 신호를 상기 픽셀 신호로서 출력하는 복수의 픽셀을 포함하는 픽셀 어레이; 및
    상기 복수의 픽셀들 중 제1 컬럼 라인에 연결되는 제1 픽셀 및 상기 제2 컬럼 라인에 연결되는 제2 픽셀을 각각 시분할적으로 리드아웃하는 제1 상관 이중 샘플링(CDS) 회로, 제2 CDS 회로, 및 제3 CDS 회로를 포함하는, 전자 장치.
  19. 제18 항에 있어서, 상기 제1 CDS 회로는,
    제1 기간에, 상기 제1 컬럼 라인을 통해 출력되는 상기 제1 픽셀의 상기 제1 모드 신호를 리드하고,
    제2 기간에, 상기 제2 컬럼 라인을 통해 출력되는 상기 제2 픽셀의 상기 제1 모드 신호를 리드하며,
    상기 제1 모드는 로우 컨버젼 게인 모드인 것을 특징으로 하는, 전자 장치.
  20. 제19 항에 있어서,
    상기 제1 모드 신호는 리셋 레벨 및 신호 레벨을 포함하며,
    상기 제1 CDS 회로는 상기 리셋 레벨을 리드한 후, 상기 신호 레벨을 리드하는 것을 특징으로 하는, 전자 장치.
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