KR20220047140A - 픽셀 어레이 및 이를 포함하는 이미지 센서 - Google Patents

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KR20220047140A
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이홍석
문상혁
박주은
윤정빈
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삼성전자주식회사
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픽셀 어레이 및 이를 포함하는 이미지 센서가 개시된다. 본 개시의 예시적 실시예에 따른 픽셀 어레이는, 제1 플로팅 디퓨전 노드, 및 상기 제1 플로팅 디퓨전 노드의 전압에 따른 제1 픽셀 신호를 출력하는 제1 선택 트랜지스터를 포함하는 제1 픽셀, 제2 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드의 전압에 따른 제2 픽셀 신호를 출력하는 제2 선택 트랜지스터를 포함하는 제2 픽셀, 및 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터에 연결되는 컬럼 라인을 포함하고, 로우 컨버젼 게인 모드에서 상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드가 전기적으로 연결되고, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 턴-온 되어 상기 컬럼 라인으로 상기 제1 픽셀 신호 및 상기 제2 픽셀 신호를 출력할 수 있다.

Description

픽셀 어레이 및 이를 포함하는 이미지 센서{Pixel array and image sensor comprising thereof}
본 개시의 기술적 사상은 이미지 센서에 관한 것으로서, 보다 상세하게는 플로팅 확산 노드들을 공유하는 픽셀들을 갖는 픽셀 어레이 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다. 최근, 이미지 센서의 다이나믹 레인지(dynamic range) 증가를 위하여, 한 픽셀이 두 가지 컨버젼 게인(conversion gain)을 갖는 듀얼 컨버젼 게인 기술이 연구되고 있으며, 픽셀들 간 플로팅 디퓨전 노드를 공유하는 픽셀 어레이가 연구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 픽셀들 간에 플로팅 디퓨전 노드를 공유하여 듀얼 컨버젼 게인을 갖는 픽셀 구조를 가지며, 향상된 화질의 이미지를 생성하는 픽셀 어레이 및 이를 포함하는 이미지 센서를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 이미지 센서에 구비되는 픽셀 어레이는, 제1 플로팅 디퓨전 노드, 및 상기 제1 플로팅 디퓨전 노드의 전압에 따른 제1 픽셀 신호를 출력하는 제1 선택 트랜지스터를 포함하는 제1 픽셀, 제2 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드의 전압에 따른 제2 픽셀 신호를 출력하는 제2 선택 트랜지스터를 포함하는 제2 픽셀, 및 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터에 연결되는 컬럼 라인을 포함하고, 로우 컨버젼 게인 모드에서 상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드가 전기적으로 연결되고, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 턴-온 되어 상기 컬럼 라인으로 상기 제1 픽셀 신호 및 상기 제2 픽셀 신호를 출력할 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서에 구비되는 픽셀 어레이는, 행열로 배치되는 복수의 픽셀 및 각각이 상기 복수의 픽셀 중 동일한 컬럼에 배치되는 픽셀들에 공통으로 연결되는 복수의 컬럼 라인을 포함하고, 상기 복수의 픽셀 각각은, 수신되는 광신호를 전하로 변경하는 하나 이상의 광전 변환 소자, 상기 전하를 제1 플로팅 디퓨전 노드로 전송하는 하나 이상의 전송 트랜지스터, 상기 제1 플로팅 디퓨전 노드와 제2 플로팅 디퓨전 노드 사이에 연결되는 게인 제어 트랜지스터, 상기 제1 플로팅 디퓨전 노드의 전압에 따른 픽셀 신호를 생성하는 구동 트랜지스터 및 상기 복수의 컬럼 라인 중 대응하는 컬럼 라인에 연결되며, 상기 픽셀 신호를 상기 대응하는 컬럼 라인으로 출력하는 선택 트랜지스터를 포함하고, 로우 컨버젼 게인 모드에서, 상기 복수 픽셀 중 동일한 컬럼 라인에 연결되는 제1 픽셀 및 제2 픽셀의 제1 플로팅 디퓨전 노드들 및 제2 플로팅 디퓨전 노드들이 전기적으로 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀의 선택 트랜지스터들이 턴-온될 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서는, 행열로 배치되는 복수의 픽셀을 포함하며, 제1 컬럼 라인에 연결되는 제1 픽셀 및 제2 픽셀이 서로 연결되는 픽셀 어레이, 상기 복수의 픽셀을 구동하며, 로우 컨버젼 모드 시 상기 제1 픽셀의 플로팅 디퓨전 노드 및 상기 제2 픽셀의 플로팅 디퓨전 노드가 서로 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀이 각각 픽셀 신호를 출력하도록 상기 제1 픽셀 및 제2 픽셀을 구동하는 로우 드라이버, 및 상기 픽셀 어레이의 복수의 컬럼 라인로부터 출력되는 복수의 픽셀 신호들을 아날로그-디지털 변환하는 아날로그-디지털 변환 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 픽셀 어레이 및 이를 포함하는 이미지 센서에 따르면, 복수의 픽셀들이 컨버젼 게인을 제어하는 트랜지스터들을 통해 플로팅 디퓨전 노드들을 공유하며, 플로팅 디퓨전 노드들이 공유되는 로우 컨버젼 게인 모드에서 복수의 픽셀들의 소스 팔로워들이 동일한 컬럼 라인에 병렬 연결됨으로써, 소스 팔로워의 특성 편차가 감소될 수 있다. 이에 따라, 픽셀 어레이에서 생성되는 이미지의 PRNU(Pixel Response Non-Uniformity)가 감소되고, SNR(Signal to Noise Ratio)이 향상될 수 있다.
도 1은 본 개시의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 LCG 모드 동작을 설명하는 도면 및 타이밍도이다.
도 5는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 타이밍도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 셔터 방식들에 따른 동작을 나타내는 타이밍도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 구현예들에 따른 수직 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다.
도 9a는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타내고, 도 9b는 도 9a의 픽셀 어레이의 타이밍도이다.
도 10은 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다.
도 12는 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다.
도 13은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다.
도 14a, 도 14b, 및 도 14c는 본 개시의 예시적 실시예에 따른 픽셀 어레이에 배치되는 컬러 필터를 나타낸다.
도 15는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다.
도 16은 도 15의 카메라 모듈의 상세 블록도이다.
이하, 첨부된 도면들을 참조하여 본 개시의 다양한 실시예들에 대하여 설명하기로 한다.
도 1은 본 개시의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)), 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation) 장치 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(Row Driver, 120), 램프 신호 생성기(130), 아날로그-디지털 변환 회로(140)(이하, ADC 회로라고 함), 데이터 출력 회로(150) 및 타이밍 컨트롤러(160)를 포함할 수 있다. 이미지 센서(100)는 신호 처리부(170)를 더 포함할 수 있다.
픽셀 어레이(110)는 복수의 로우 라인(RL), 복수의 컬럼 라인(CL) 및 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)과 접속되며, 행열로 배열된 복수의 픽셀(PX)을 포함한다. 동일한 컬럼에 배치된 픽셀(PX) 들은 동일한 컬럼 라인(CL)에 연결될 수 있다.
픽셀(PX)은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛에 따른 전기적 신호인 이미지 신호를 출력할 수 있다. 광전 변환 소자는 무기 포토(photo) 다이오드, 유기 포토 다이오드, 페로브 스카이트 포토 다이오드, 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등과 같이, 유기 물질 또는 무기 물질로 구성되는 광 감지 소자일 수 있다.
본 개시의 실시예에 따른 픽셀 어레이(110)에서 동일한 컬럼 라인에 연결되고 인접하게 배치되는 적어도 두 개의 픽셀(PX) 간에 적어도 두 개의 픽셀(PX) 각각에 구비되는 플로팅 디퓨전 노드들을 공유할 수 있다. 픽셀(PX)은 듀얼 컨버젼 게인을 가질 수 있으며, 적어도 두 개의 픽셀(PX)은 로우 컨버젼 게인 모드에서, 컨버젼 게인 제어를 위한 게인 제어 트랜지스터를 통해 플로팅 디퓨전 노드들을 공유할 수 있다. 이때, 적어도 두 개의 픽셀(PX) 각각에 구비되는 선택 트랜지스터가 턴-온 될 수 있다. 다시 말해서 적어도 두 개의 픽셀(PX)의 복수의 선택 트랜지스터가 턴-온 될 수 있다. 이에 따라, 적어도 두 개의 픽셀(PX)에 구비되는 적어도 두 개의 소스 팔로워들이 동작하며, 적어도 두 개의 소스 팔로워들에서 생성되는 적어도 두 개의 픽셀 신호가 동시에 컬럼 라인으로 제공될 수 있다. 적어도 두 개의 픽셀 신호의 평균값이 컬럼 라인(CL)을 통해 ADC 회로(140)로 출력될 수 있다. 이에 따라, 픽셀(PX)들 간에 소스 팔로워를 구성하는 트랜지스터의 픽셀(PX) 간 특성 편차(variation)에 따른 노이즈가 저감될 수 있으며 이미지 센서(100)에서 생성되는 이미지의 화질이 향상될 수 있다.
실시예에 있어서, 플로팅 디퓨전 노드들을 공유하는 적어도 두 개의 픽셀(PX)은 서로 상이한 로우들 및 동일한 컬럼에 배치될 수 있다. 그러나, 이에 제한되는 것은 아니며, 적어도 두 개의 픽셀(PX)은 동일한 로우 및 상이한 컬럼들에 배치될 수 있다.
실시예에 있어서, 적어도 두 개의 픽셀(PX) 상에는 동일한 색상의 컬러 필터들 또는 상이한 색상이 컬러 필터들이 배치될 수 있다.
본 개시의 실시예에 따른 픽셀 어레이(110) 및 픽셀 어레이(110)에 구비되는 픽셀(PX)에 대하여는 도 2 내지 도 14b를 참조하여 상세히 후술하기로 한다.
로우 드라이버(120)는 픽셀 어레이(110)를 로우(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 컨트롤러(190)로부터 수신되는 행 제어 신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어 신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예컨대, 로우 드라이버(120)는 복수의 행 중 하나를 선택하는 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 선택 신호에 의해 선택되는 로우으로부터 픽셀 신호, 예컨대 픽셀 전압을 출력한다. 픽셀 신호는 리셋 신호와 이미지 신호를 포함할 수 있다.
로우 드라이버(120)는 픽셀 신호를 출력을 위한 제어 신호들을 픽셀 어레이(110)에 전송할 수 있으며, 픽셀(PX)은 제어 신호들에 응답하여 동작함으로써, 픽셀 신호를 출력할 수 있다.
램프 신호 생성기(130)는 타이밍 컨트롤러(160)의 제어에 따라 소정의 기울기로 레벨이 상승 또는 하강하는 램프 신호(예컨대 램프 전압)를 생성할 수 있다. 램프 신호(RAMP)는 ADC 회로(140)에 구비되는 복수의 CDS 회로(141)에 각각 제공될 수 있다.
ADC 회로(140)는 복수의 ADC(141)를 포함하며, 복수의 ADC(141) 각각은 CDS 회로(142)(Correlated Double Sampling 회로) 및 카운터 (143)를 포함할 수 있다. ADC 회로(140)는 픽셀 어레이(110)로부터 입력되는 픽셀 신호(예컨대 픽셀 전압)를 디지털 신호인 픽셀 값으로 변환할 수 있다. 복수의 칼럼 라인(CL) 각각을 통해 수신되는 각 픽셀 신호는 복수의 ADC(141) 중 대응하는 ADC(141)에서 신호인 픽셀 값으로 변환된다.
CDS 회로(142)는 컬럼 라인(CL)을 통해 수신되는 픽셀 신호, 예컨대 픽셀 전압을 램프 신호(RAMP)와 비교하고, 비교 결과를 비교 결과 신호로서 출력할 수 있다. CDS 회로(142)는 램프 신호(RAMP)의 레벨과 픽셀 신호의 레벨이 동일할 때, 제1 레벨(예컨대 하이 레벨)에서 제2 레벨(예컨대 로우 레벨)로 천이하는 비교 신호를 출력할 수 있다. 비교 신호의 레벨이 천이되는 시점은 픽셀 신호의 레벨에 따라 결정될 수 있다.
CDS 회로(142)는 상관 이중 샘플링(Correlated Double Sampling; CDS) 방식에 따라 픽셀(PX)로부터 제공되는 픽셀 신호를 샘플링할 수 있다. CDS 회로(142)는 픽셀 신호로서 수신되는 리셋 신호를 샘플링하고 리셋 신호를 램프 신호(RAMP)와 비교하여 리셋 신호에 따른 비교 신호를 생성할 수 있다. CDS 회로(142)는 리셋 신호를 저장할 수 있다. 이후 CDS 회로(142)는, 리셋 신호에 상관된(correlated) 이미지 신호를 샘플링하고, 이미지 신호와 램프 신호(RAMP)를 비교하여 이미지 신호에 따른 비교 신호를 생성할 수 있다.
카운터(143)는 CDS 회로(142)로부터 출력되는 비교 결과 신호의 레벨 천이 시점을 카운트하고, 카운트 값을 픽셀 값으로서 출력할 수 있다.
실시예들에 있어서, 카운터(143)는는 타이밍 컨트롤러(160)로부터 제공되는 카운팅 클럭 신호를 기초로 카운트 값이 순차적으로 증가하는 업-카운터와 연산 회로, 업/다운 카운터, 또는 비트-와이즈 인버젼 카운터(bit-wise inversion counter)로 구현될 수도 있다. 실시예에 있어서, 이미지 센서(100)는 설정된 비트 수에 따른 해상도를 가지는 복수의 코드 값들을 카운팅 코드로서 생성하는 코드 생성기를 더 포함하고, 카운터(143)는 비교 결과 신호를 기초로 카운팅 코드의 값을 래치하는 래치 회로 및 연산 회로를 포함할 수 있다.
데이터 출력 회로(150)는 ADC 회로(140)로부터 출력된 픽셀 값을 임시 저장한 후 출력할 수 있다. 데이터 출력 회로(150)는 복수의 칼럼 메모리(151), 및 컬럼 디코더(152)를 포함할 수 있다. 칼럼 메모리(151)는 카운터(142)로부터 수신되는 픽셀 값을 저장한다. 실시예에 있어서, 복수의 칼럼 메모리(151) 각각은 카운터 (142)에 구비될 수도 있다. 복수의 컬럼 메모리(151)에 저장된 복수의 픽셀 값은 칼럼 디코더(152)의 제어 하에 이미지 데이터(IDT1)로서 출력될 수 있다.
타이밍 컨트롤러(160)는 로우 드라이버(120), 램프 신호 생성기(130), ADC 회로(140), 및 데이터 출력 회로(150) 각각에 제어 신호를 출력하여, 로우 드라이버(120), 램프 신호 생성기(130), ADC 회로(140), 및 데이터 출력 회로(150)의 동작 또는 타이밍을 제어할 수 있다.
신호 처리부(170)는 이미지 데이터(IDT1)에 대하여 이미지 처리, 예컨대 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 비닝 등을 수행할 수 있다. 실시예에 있어서, 신호 처리부(170)는 이미지 센서(100) 외부 프로세서에 구비될 수도 있다.
이미지 처리된 이미지 데이터(IDT2)는 외부 프로세서, 예컨대 이미지 센서(100)가 구비되는 전자 장치의 CPU(central Processor Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등에 제공될 수 있다,
도 2는 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다. 도 2의 픽셀 어레이(110a)는 도 1의 이미지 센서(100)에 픽셀 어레이(110)로서 적용될 수 있다.
도 2를 참조하면, 픽셀 어레이(110a)는 행열로 배치된 복수의 픽셀(PX)을 포함할 수 있다. 복수의 픽셀(PX)은 복수의 로우(row) 및 컬럼(column)에 배열될 수 있다. 예컨대 복수의 픽셀(PX)은 제1 내지 제m 로우(R1~Rm, m은 양의 정수) 그리고, 제1 내지 제n 컬럼(C1~Cn)에 배열될 수 있다.
복수의 로우 라인(도 1의 RL)이 제1 방향, 예컨대 X축 방향으로 연장되며, 동일한 로우에 배치된 픽셀들은 동일한 로우 라인에 연결될 수 있다. 복수의 컬럼 라인(CL)이 제2 방향, 예컨대 Y축 방향으로 연장되며, 동일한 컬럼에 배치된 픽셀들은 동일한 컬럼 라인(CL)에 연결될 수 있다.
복수의 컬럼 라인(CL) 각각에는 전류 소스(CS)가 연결되며, 전류 소스(CS)가 제공하는 구동 전류(IL)를 기초로 컬럼 라인(CL)에 연결된 픽셀들(PX) 중 선택된 적어도 하나의 픽셀, 예컨대 선택 트랜지스터가 턴-온된 적어도 하나의 픽셀(PX)로부터 픽셀 신호가 생성되고, 픽셀 신호는 컬럼 라인(CL)을 통해 ADC 회로(140)의 ADC(141)로 제공될 수 있다.
픽셀 어레이(110a)는 로우 단위로 구동되고 동일한 로우에 배치된 픽셀(PX)들에서 생성된 복수의 픽셀 신호가 동시에 복수의 컬럼 라인(CL)을 통해 ADC 회로(140)로 제공되어 ADC 변환될 수 있다.
도 2의 픽셀 어레이(110a)에서, 동일한 컬럼에 배치되고 인접한 적어도 두 개의 픽셀(PX)은 내부 소자를 통해 전기적으로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 로우(R1) 및 제2 로우(R2)에 배치된 두 개의 픽셀(PX)이 연결되고, 제3 로우(R3) 및 제4 로우(R4)에 배치된 두 개의 픽셀(PX)이 연결되며, 제m-1 로우(Rm-1) 및 제m로우(Rm)에 연결된 두 개의 픽셀(PX)이 연결될 수 있다. 이와 같이 각 두 개의 픽셀(PX)이 연결되어 플로팅 디퓨전 노드들을 공유할 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다. 도 3a 및 도 3b는 도 2의 픽셀 어레이(110a)의 구현 예이다. 설명의 편의를 위하여, 두 개의 픽셀(PX1, PX2)을 도시하기로 한다.
도 3a를 참조하면, 픽셀 어레이(110a)는 제1 로우(R1) 및 제2 로우(R2)에 각각 배치된 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 포함할 수 있다. 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 동일한 칼럼 라인(CL)에 연결될 수 있으며 내부적으로 서로 연결될 수 있다.
제1 픽셀(PX1)은 광전 변환 소자(PD1), 및 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX1), 리셋 트랜지스터(RX1), 게인 제어 트랜지스터(CGX1), 구동 트랜지스터(DX1), 및 선택 트랜지스터(SX1)를 포함할 수 있다.
광전 변환 소자(PD1)는 제1 픽셀(PX1)에 입사되는 빛을 전기 신호로 변환할 수 있다. 광전 변환 소자(PD1)는 예를 들어 포토 다이오드일 수 있다. 광전 변환 소자(PD1)는 빛의 세기 강도(light intensity)에 따라 전하를 발생시킨다. 대상체의 촬영 환경(저조도 또는 고조도)에 따라 광전 변환 소자(PD1)에서 생성되는 전하량은 가변적이다. 예를 들어, 고조도 환경에서 광전 변환 소자(PD1)에서 생성되는 전하량은 광전 변환 소자(PD1)의 FWC(full well capacity)에 도달할 수 있으나 저조도 환경에서는 그렇지 않을 것이다.
전송 트랜지스터(TX1), 리셋 트랜지스터(RX1), 구동 트랜지스터(DX1), 및 선택 트랜지스터(SX1), 게인 제어 트랜지스터(CGX1)는 각각 로우 드라이버(도 1의 120)로부터 제공되는 제어 신호들, 예컨대 리셋 제어 신호(RS1), 전송 제어 신호(TS1), 선택 신호(SEL1) 및 게인 제어 신호(CGS1)에 응답하여 동작할 수 있다.
리셋 트랜지스터(RX1)는 제1 플로팅 디퓨전 노드(FD11) 및 제2 플로팅 디퓨전 노드(FD12)를 리셋시킬 수 있다. 리셋 트랜지스터(RX1)가 게이트 단자에 인가되는 리셋 제어 신호(RS1)에 응답하여 턴-온되어, 제2 플로팅 디퓨전 노드(FD12)에 픽셀 전원 전압(VDDP)을 리셋 전압으로서 제공할 수 있다. 이때, 게인 제어 트랜지스터(CGX1)가 게이트 단자에 수신되는 게인 제어 신호(CGS1)를 기초로 함께 턴-온 됨으로써, 제1 플로팅 디퓨전 노드(FD11)에 픽셀 전원 전압(VDDP)이 인가될 수 있다. 이에 따라 제1 플로팅 디퓨전 노드(FD11) 및 제2 플로팅 디퓨전 노드(FD12)가 리셋될 수 있다.
전송 트랜지스터(TX1)는 전송 신호(TS1)에 응답하여 턴-온 될 수 있으며, 광전 변환 소자(PD1)에서 생성된 전하를 제1 플로팅 디퓨전 노드(FD11)에 전송할 수 있다. 제1 플로팅 디퓨전 노드(FD11)에 전송된 전하가 저장될 수 있다. 다시 말해서, 제1 플로팅 디퓨전 노드(FD11)에 커패시터(CH1)가 형성될 수 있으며, 전하가 제1 플로팅 디퓨전 노드(FD11)의 커패시터(CH1)에 저장될 수 있다. 커패시터(CH1)에 전하가 축적됨에 따라서 제1 플로팅 디퓨전 노드(FD11)의 전압이 낮아질 수 있다. 따라서, 광전 변환 소자(PD1)에서 생성되어 커패시터(CH1)에 저장되는 전하량에 따라 제1 플로팅 디퓨전 노드(FD11)의 전압이 결정될 수 있다. 다시 말해서, 제1 플로팅 디퓨전 노드(FD11)에 축적된 전하가 전압으로 변환(conversion)될 수 있다. 컨버젼 게인의 단위는 예를 들어 uV/e 일 수 있다.
컨버젼 게인은 제1 플로팅 디퓨전 노드(FD11)의 커패시턴스에 의해 결정되며, 커패시턴스의 크기에 반비례할 수 있다. 제1 플로팅 디퓨전 노드(FD11)의 커패시턴스가 증가하면 컨버젼 게인이 감소되고, 커패시턴스가 감소하면 컨버젼 게인이 증가하게 된다.
구동 트랜지스터(DX1)는 게이트에 인가되는 제1 플로팅 디퓨전 노드(FD11)의 전압을 기초로 픽셀 신호(예컨대 픽셀 전압)를 생성할 수 있다. 구동 트랜지스터(DX1)는 제1 플로팅 디퓨전 노드(FD11)의 전압을 증폭하여 픽셀 신호를 생성할 수 있다. 구동 트랜지스터(DX1)는 소스 팔로워로서 동작할 수 있다.
선택 트랜지스터(SX1)는 제1 픽셀(PX1)을 선택할 수 있다. 선택 트랜지스터(SX1)는 게이트 단자에 인가되는 선택 신호(SEL1)에 응답하여 턴-온 되어, 구동 트랜지스터(DX1)로부터 출력되는 픽셀 신호를 컬럼 라인(CL)으로 출력할 수 있다.
게인 제어 트랜지스터(CGX1)는 제1 플로팅 디퓨전 노드(FD11)와 제2 플로팅 디퓨전 노드(FD12) 사이에 연결될 수 있다. 제2 플로팅 디퓨전 노드(FD12)에 커패시터(CL1)가 형성될 수 있다. 커패시터(CL1)는 고정 또는 가변 커패시턴스를 갖는 수동 소자이거나, 게인 제어 트랜지스터(CGX1)의 소스/드레인에 의하여 형성되는 기생 커패시터 또는 게인 제어 트랜지스터(CGX1)의 소스/드레인에 연결될 수 있는 다른 픽셀, 예컨대 제2 픽셀(PX)에 형성되는 기생 커패시터일 수 있다. 게인 제어 트랜지스터(CGX1)가 게인 제어 신호(CGS1)에 응답하여 턴-온되어 제1 플로팅 디퓨전 노드(FD11)에 제2 플로팅 디퓨전 노드(FD12)를 연결할 수 있다.
제2 픽셀(PX2)은 광전 변환 소자(PD2), 및 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX2), 리셋 트랜지스터(RX2), 게인 제어 트랜지스터(CGX2), 구동 트랜지스터(DX2), 및 선택 트랜지스터(SX2)를 포함할 수 있다.
전송 트랜지스터(TX2), 리셋 트랜지스터(RX2), 구동 트랜지스터(DX2), 선택 트랜지스터(SX2), 및 게인 제어 트랜지스터(CGX1)는 각각 로우 드라이버(도 1의 120)로부터 제공되는 제어 신호들, 예컨대 리셋 제어 신호(RS2), 전송 제어 신호(TS2), 선택 신호(SEL2) 및 게인 제어 신호(CGS2)에 응답하여 동작할 수 있다.
제2 픽셀(PX2)의 전송 트랜지스터(TX2), 리셋 트랜지스터(RX2), 구동 트랜지스터(DX2), 선택 트랜지스터(SX2), 및 게인 제어 트랜지스터(CGX2)의 동작은 제1 픽셀(PX1)의 전송 트랜지스터(TX1), 리셋 트랜지스터(RX1), 구동 트랜지스터(DX1), 선택 트랜지스터(SX1), 및 게인 제어 트랜지스터(CGX1)의 동작과 동일하거나 또는 유사하다.
도 3a에 도시돤 바와 같이, 제2 픽셀(PX2)의 제2 플로팅 디퓨전 노드(FD22)는 제1 픽셀(PX1)의 제2 플로팅 디퓨전 노드(FD12)와 연결될 수 있다. 이에 따라서, 제1 픽셀(PX1)의 게인 제어 트랜지스터(CGX1) 및 제2 픽셀(PX2)의 게인 제어 트랜지스터(CGX2)가 턴-온 되면, 제1 픽셀(PX1)의 제1 플로팅 디퓨전 노드(FD11) 및 제2 플로팅 디퓨전 노드(FD12), 및 제2 픽셀(PX2)의 제1 플로팅 디퓨전 노드(FD21) 및 제2 플로팅 디퓨전 노드(FD22)가 전기적으로 연결될 수 있다. 제1 픽셀(PX1)의 제1 플로팅 디퓨전 노드(FD11) 및 제2 픽셀(PX2)의 제1 플로팅 디퓨전 노드(FD21) 커패시턴스가 증가되므로 컨버젼 게인이 증가될 수 있다. 제1 픽셀(PX1)의 게인 제어 트랜지스터(CGX1) 및 제2 픽셀(PX2)의 게인 제어 트랜지스터(CGX2)가 턴-오프일 때를 하이 컨버젼 게인(HCG) 모드로 턴-온 상태를 로우 컨버젼 게인(LCG) 모드로 지칭할 수 있다.
이와 같이, 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 게인 제어 트랜지스터(CGX1, CGX2)의 턴-온 및 턴-오프에 따라 HCG 모드 및 LCG 모드 중 하나로 동작할 수 있다. HCG 모드에서는, 픽셀들, 예컨대 제1 픽셀(PX)의 컨버젼 게인이 증가할 수 있으므로, 제1 픽셀(PX)로부터 출력되는 픽셀 신호를 처리하기 위한 회로들(예컨대 ADC 회로(140))의 이득이 상대적을 감소할 수 있다. 따라서, 이미지 센서(도 1의 100)의 SNR(signal to noise ratio)이 증가되어 감지 가능한 최저 광량이 낮아질 수 있으며 이미지 센서(100)의 저광량 감지 성능이 향상될 수 있다. LCG 모드에서는, 제1 픽셀(PX)의 제1 플로팅 디퓨전 노드(FD11)의 커패시턴스가 증가되므로 FWC(full well capacity)가 증가될 수 있다. 따라서, 이미지 센서(100)의 고광량 감지 성능이 향상될 수 있다.
도 3b를 참조하면, 제1 픽셀(PX1a)은 복수의 광전 변환 소자, 예컨대 제1 및 제2 광전 변환 소자(PD1a, PD1b) 및 복수의 광전 변환 소자 각각에 연결된 복수의 전송 트랜지스터, 예컨대 제1 및 제2 전송 트랜지스터(TX1a, TX1b)를 포함할 수 있다. 제1 및 제2 전송 트랜지스터(TX1a, TX1b)는 제1 및 제2 전송 제어 신호(TS1a, TS1b)에 응탑하여 턴-온 또는 턴-오프될 수 있다. 제1 및 제2 전송 제어 신호(TS1a, TS1b)는 동일하거나 또는 상이한 신호일 수 있다.
제2 픽셀(PX2a) 또한 제1 및 제2 광전 변환 소자(PD2a, PD2b) 및 제1 및 제2 전송 트랜지스터(TX2a, TX2b)를 포함할 수 있다. 제1 및 제2 전송 트랜지스터(TX2a, TX2b)는 제1 및 제2 전송 제어 신호(TS2a, TS2b)에 응탑하여 턴-온 또는 턴-오프될 수 있다.
도 3b에서는 제1 픽셀(PX1a) 및 제2 픽셀(PX1a)이 각각 두 개의 광전 변환 소자 및 두 개의 전송 트랜지스터를 구비하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제1 픽셀(PX1a) 및 제2 픽셀(PX1a)은 각각 세 개 이상의 광전 변환 소자 및 세 개 이상의 전송 트랜지스터를 구비할 수 있다.
도 4a는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 LCG 모드 동작을 설명하는 도면이고, 도 4b는 도 4a의 타이밍도이다. 도 4a 및 도 4b는 제1 픽셀(PX1)로부터 픽셀 신호가 독출(readout)될 때의 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 동작을 나타낸다.
도 4a 및 도 4b를 참조하면, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 게인 제어 트랜지스터들(CGX1, CGX2)는 비활성 레벨, 예컨대 하이 레벨(H)을 갖는 제어 신호들(CGS1, CGS2)에 응답하여 턴-온될 수 있다. 따라서, 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 LCG 모드로 동작할 수 있다. 제2 픽셀(PX2)의 전송 트랜지스터(TX2)는 비활성 레벨, 예컨대 로우 레벨(L)을 갖는 전송 제어 신호(TS2)에 응답하여 턴-오프될 수 있다.
리셋 기간(RST)에 하이 레벨의 리셋 제어 신호(RS1, RS2)에 응답하여 제1 및 제2 픽셀(PX1, PX2)의 리셋 트랜지스터들(RX1, RX2)이 턴-온 되며, 제1 플로팅 디퓨전 노드(FD11, FD21) 및 제2 플로팅 디퓨전 노드들(FD12, FD22)에 픽셀 전원 전압(VDDP)이 인가됨으로써, 제1 플로팅 디퓨전 노드(FD11, FD21) 및 제2 플로팅 디퓨전 노드들(FD12, FD22)이 리셋 될 수 있다. 제1 플로팅 디퓨전 노드(FD11, FD21) 및 제2 플로팅 디퓨전 노드들(FD12, FD22)이 리셋되었다는 것은 제1 플로팅 디퓨전 노드(FD11, FD21) 및 제2 플로팅 디퓨전 노드들(FD12, FD22)에 저장된(누적된) 전하가 방전되었음을 의미한다.
t1 시점에 제1 픽셀(PX1)에 인가되는 전송 제어 신호(TS1)가 비활성 레벨, 예컨대 로우 레벨에서, 활성 레벨, 예컨대 하이 레벨로 천이될 수 있다. 제1 전송 트랜지스터(TX1)가 전송 제어 신호(TS1)에 응답하여 턴-온되어, 광전 변환 소자(PD1)에 남아있는 전하를 제1 플로팅 디퓨전 노드(PD1)로 전송(방전)할 수 있다. 이후, 제1 전송 트랜지스터(TX1)가 로우 레벨의 전송 제어 신호(TS1)에 응답하여 턴-오프되고, 리셋 트랜지스터들(RX1, RX2)이 턴-온되어, 제1 플로팅 디퓨전 노드(PD1)의 전하가 방전될 수 있다.
광전 변환 소자(PD1)에서 입사되는 광에 따른 전하 생성 및 누적 동작이 시작될 수 있다. 노출 기간(EP) 동안 광전 변환 소자(PD1)에서 전하 생성 및 누적 동작이 수행될 수 있다. 구체적으로는, t2 시점에 선택 트랜지스터(SX1)가 턴-온 될때까지 광전 변환 소자(PD1)에서 전하 생성 및 누적 동작이 수행될 수 있다.
t2 시점에 제1 픽셀(PX1)의 선택 트랜지스터(SX1)가 하이 레벨의 선택 신호(SEL1)에 응답하여 턴-온될 수 있다. 선택 트랜지스터(SX1)는 독출 기간(RO)(또는 수평 독출 기간이라고 함)동안 턴-온 상태일 수 있다. 이때, 제2 픽셀(PX2)의 선택 트랜지스터(SX2) 또한, 하이 레벨의 선택 신호(SEL2)에 응답하여 턴-온될 수 있다. 다시 말해서, 제1 픽셀(PX1)에 대한 독출 기간(RO) 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 선택 트랜지스터들(SX1, SX2)이 턴-온될 수 있다. 독출 기간(RO) 동안 리셋 트랜지스터들(RX1, RX2)는 턴-오프될 수 있다.
제1 픽셀(PX1) 및 제2 픽셀(PX2)의 선택 트랜지스터들(SX1, SX2)이 턴-온 되었으므로, 픽셀 신호들은 컬럼 라인(CL)으로 출력될 수 있다. 제1 픽셀(PX1)로부터 출력되는 픽셀 신호,
t3 시점에 전송 트랜지스터(TX1)가 하이 레벨의 전송 제어 신호(TS1)에 응답하여 턴-온 될 수 있다. 노출 기간(EP) 동안 광전 변환 소자(PD1)에서 생성된 전하가 제1 플로팅 디퓨전 노드(FD11)로 전송될 수 있다. 제1 플로팅 디퓨전 노드(FD11)는 제2 플로팅 디퓨전 노드(FD12) 및 제2 픽셀의 제1 및 제2 플로팅 디퓨전 노드(FD21, FD22)와 연결된 바, 전하는 제1 픽셀 및 제2 픽셀의 제1 및 제2 플로팅 디퓨전 노드들(FD11, FD12, FD21, FD22)에 저장될 수 있으며, 제1 및 제2 플로팅 디퓨전 노드들(FD11, FD12, FD21, FD22)은 동일한 전압을 가질 수 있다.
독출 기간(RO)에 제1 및 제2 픽셀(PX1, PX2)의 구동 트랜지스터(DX1)는 제1 플로팅 디퓨전 노드들(FD1, FD2)의 전압에 따른 픽셀 신호들, 예컨대 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)을 출력할 수 있다. 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 선택 트랜지스터들(SX1, SX2)이 턴-온된 바, 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)이 컬럼 라인(CL)으로 출력될 수 있다.
제1 및 제2 플로팅 디퓨전 노드들(FD11, FD12, FD21, FD22)의 전압이 동일하므로, 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)은 동일할 수 있다. 그러나, 제1 픽셀(PX1)의 구동 트랜지스터(DX1) 및 제2 픽셀(PX2)의 구동 트랜지스터(DX2)의 특성 편차로 인하여 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)에 차이가 있을 수 있다. 컬럼 라인CL)에서 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)이 평균되고, 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)의 평균값에 해당하는 평균 픽셀 신호가 CDS 회로(도 1의 142)로 제공되고, CDS 회로(142)에서 평균 픽셀 신호가 샘플링될 수 있다.
도 1을 참조하여 전술한 바와 같이, 픽셀 신호는 리셋 신호 및 이미지 신호를 포함할 수 있으며, 컬럼 라인(CL1)에 연결된 CDS 회로(도 1의 142)는 CDS 방식에 따라서 픽셀 신호를 두 번 샘플링함으로써, 리셋 신호 및 이미지 신호를 샘플링할 수 있다. t3 시점 이전에 리셋 신호(RL)(LCG 모드에서의 리셋 신호이며, 이후 LCG 리셋 신호라고 함)가 샘플링되고, t3 시점에 전송 트랜지스터(TX1)가 토글링된 이후, 이미지 신호(SL)(LCG 모드에서의 이미지 신호이며, 이후 LCG 이미지 신호라고 함)가 샘플링될 수 있다.
전술한 바와 같이, 픽셀 어레이(110a)에서, 픽셀들, 예컨대 제1 및 제2 픽셀(PX1, PX2)의 구동 트랜지스터(DX1, DX2)의 특성 편차로 인하여 픽셀들의 출력 편차가 발생할 수 있다. 예컨대, 제1 픽셀(PX1)의 제1 플로팅 디퓨전 노드(FD11) 및 제2 픽셀(PX2)의 제1 플로팅 디퓨전 노드(FD21)가 동일한 전압을 가져도 제1 및 제2 픽셀(PX1, PX2)에서 출력되는 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)에 편차가 발생할 수 있다. 이러한 픽셀들 간의 출력 편차는 이미지 센서(도 1의 100)에서 생성되는 이미지에 노이즈를 발생하며, 이를 PRNU(Pixel Response Non-Uniformtiy)라고 한다.
그러나, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 픽셀 어레이(110a)에서는 픽셀 어레이(110a)가 LCG로 동작할 때, 동일한 컬럼 라인에 연결된 적어도 두 픽셀, 예컨대 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 플로팅 디퓨전 노드들이 서로 연결되고, 하나의 픽셀에서 픽셀 신호가 독출될 때 연결된 다른 적어도 하나의 픽셀에서 픽셀 신호가 출력되고, 적어도 두 픽셀 신호가 평균되어 평균된 픽셀 신호가 샘플링됨으로써, PRNU가 감소되고, 고조도 SNR이 향상될 수 있다. 따라서, LCG 모드에서 이미지 센서(100)에서 생성되는 이미지의 화질이 향상될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 타이밍도이다. 도 5는 한 프레임에서의 독출 기간에 픽셀 어레이(도 3a의 110a)의 픽셀, 예컨대 제1 픽셀(PX1)이 LCG 모드 및 HCG 모드로 동작하는 Intra Scene DCG(dual conversion gain) 모드 동작을 나타낸다.
도 3a 및 도 5를 참조하면, 제2 픽셀(PX2)의 게인 제어 트랜지스터(CGX2)가 하이 레벨의 게인 제어 신호(CGS1)에 응답하여 턴-온되고, 제2 픽셀(PX2)의 전송 트랜지스터(TX2)는 하이 레벨의 전송 제어 신호(TS1)에 응답하여 턴-오프될 수 있다.
t1 시점에 제1 픽셀(PX1)의 제1 전송 트랜지스터(TX1)가 하이 레벨의 전송 제어 신호(TS1)에 응답하여 턴-온되어, 광전 변환 소자(PD1)에 남아있는 전하를 제1 플로팅 디퓨전 노드(PD1)로 전송(방전)할 수 있다. 이후, 제1 전송 트랜지스터(TX1)가 로우 레벨의 전송 제어 신호(TS1)에 응답하여 턴-오프되고, 리셋 트랜지스터들(RX1, RX2)이 턴-온되어, 제1 플로팅 디퓨전 노드(PD1)의 전하가 방전될 수 있다.
광전 변환 소자(PD1)에서 입사되는 광에 따른 전하 생성 및 누적 동작이 시작될 수 있다. 노출 기간(EP) 동안 광전 변환 소자(PD1)에서 전하 생성 및 누적 동작이 수행될 수 있다.
t2 시점에 제1 픽셀(PX1)의 선택 트랜지스터(SX1)가 하이 레벨의 선택 신호(SEL1)에 응답하여 턴-온 될 수 있다. 제1 픽셀(PX1)의 선택 트랜지스터(SX1)는 독출 기간(RO)(또는 수평 독출 기간이라고 함)동안 턴-온 상태일 수 있다. 리셋 트랜지스터들(RX1, RX2) 또한 로우 레벨의 리셋 제어 신호(RS1, RS2)에 응답하여 독출 기간(RO)에 턴-오프 될 수 있다. t2 시점에 제2 픽셀(PX2)의 선택 트랜지스터(SX2) 또한 하이 레벨의 선택 신호(SEL2)에 응답하여 턴-온 될 수 있다. 제1 픽셀(PX2)의 게인 제어 트랜지스터(CSX1)는 하이 레벨의 게인 제어 신호(CGS1)에 응답하여 턴-온 될 수 있다. 제1 픽셀(PX1)은 LCG 모드일 수 있으며, 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 각각 리셋 신호에 해당하는 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)을 출력할 수 있다. t2 시점 이후, LCG 모드에서 LCG 리셋 신호(RL)가 샘플링될 수 있다. 샘플링 되는 LCG 리셋 신호(RL)는 제1 및 제2 픽셀(PX1, PX2)의 리셋 신호들의 평균 값에 해당할 수 있다.
t3 시점에 제1 픽셀(PX2)의 게인 제어 트랜지스터(CSX1)는 로우 레벨의 게인 제어 신호(CGS1)에 응답하여 턴-오프 될 수 있다. 이에 따라 제1 픽셀(PX1)이 HCG 모드로 변경될 수 있다. 제2 픽셀(PX2)의 선택 트랜지스터(SX2) 또한 로우 레벨의 선택 신호(SEL2)에 응답하여 턴-오프 될 수 있다. 따라서, 제1 픽셀(PX1)이 리셋 신호에 해당하는 제1 픽셀 전압(PX1)을 칼럼 라인(CL)으로 출력할 수 있다.
t3 시점 이후, HCG 모드에서 HCG 리셋 신호(RL)가 샘플링될 수 있다. 샘플링 되는 HCG 리셋 신호(RH)는 제1 픽셀(PX1)에서 출력되는 리셋 신호에 해당할 수 있다.
t4 시점에 전송 트랜지스터(TX1)가 하이 레벨의 전송 제어 신호(TS1)에 응답하여 턴-온 될 수 있다. 노출 기간(EP) 동안 광전 변환 소자(PD1)에서 생성된 전하가 제1 플로팅 디퓨전 노드(FD11)로 전송될 수 있다. 제1 픽셀(PX1)의 구동 트랜지스터(DX1)는 제1 플로팅 디퓨전 노드(FD11)의 전압에 따른 픽셀 신호, 즉 이미지 신호를 생성할 수 있다. 제1 픽셀(PX1)은 이미지 신호에 해당하는 픽셀에 해당하는 예컨대 제1 픽셀 전압(Vpx1)을 생성할 수 있다. 제1 픽셀 전압(Vpx1)은 이미지 신호에 해당하는 제1 픽셀 전압(Vpx1)을 컬럼 라인(CL)으로 출력할 수 있다.
t4 시점 이후, HCG 모드에서 HCG 이미지 신호(SH)가 샘플링될 수 있다. 샘플링 되는 HCG 이미지 신호(SH)는 제1 픽셀(PX1)에서 출력되는 이미지 신호이다.
t5 시점에 제1 픽셀(PX2)의 게인 제어 트랜지스터(CSX1)는 하이 레벨의 게인 제어 신호(CGS1)에 응답하여 턴-온 될 수 있다. 이에 따라, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 플로팅 디퓨전 노드들(FD11, FD12, FD21, FD22)가 서로 연결될 수 있다. 제1 픽셀(PX1)의 제1 플로팅 디퓨전 노드(FD11)의 커패시턴스가 증가될 수 있다. 제1 픽셀(PX1)이 LCG 모드로 변경될 수 있다. t5 시점에, 제2 픽셀(PX2)의 선택 트랜지스터(SX2) 또한 하이 레벨의 선택 신호(SEL2)에 응답하여 턴-온 될 수 있다.
t6 시점에 전송 트랜지스터(TX1)가 하이 레벨의 전송 제어 신호(TS1)에 응답하여 턴-온 될 수 있다. 광전 변환 소자(PD1)에 남아있는 전하가 제1 플로팅 디퓨전 노드(FD11)로 전송될 수 있다.
t6 시점 이후, LCG 모드에서 LCG 이미지 신호(SL)가 샘플링될 수 있다. 이때, 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 각각 이미지 신호에 해당하는 제1 픽셀 전압(Vpx1) 및 제2 픽셀 전압(Vpx2)을 출력할 수 있다. 따라서, LCG 이미지 신호(SL)는 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 이미지 신호들의 평균 값에 해당할 수 있다.
이와 같이, 픽셀 어레이(110a)의 복수의 픽셀들(PX)에 대하여 독출 기간(RO)에 LCG 리셋 신호(RL), HCG 리셋 신호(RH), HCG 이미지 신호(SH) 및 LCG 이미지 신호(SL)이 차례로 샘플링될 수 있다. 복수의 픽셀들 (PX) 각각의 LCG 리셋 신호(RL) 및 LCG 이미지 신호(SL)를 기초로 LCG 이미지가 생성되고, 복수의 픽셀들 (PX) 각각의 HCG 리셋 신호(RH) 및 HCG 이미지 신호(SH)를 기초로 HCG 이미지가 생성될 수 있다. 이미지 센서(도 1의 100)의 신호 처리부(도 1의 170) 또는 외부 호스트의 신호 처리부가 LCG 이미지 및 HCG 이미지를 병합하여, 병합하여 높은 동작 범위(high dynamic range)를 갖는 이미지를 생성할 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 셔터 방식들에 따른 동작을 나타내는 타이밍도이다.
도 6a를 참조하면, 픽셀 어레이(도 1의 110)는 롤링 셔터 방식에 따라 동작할 수 있다. 한 프레임 기간(FRM) 동안 복수의 로우, 예컨대 제1 내지 제m 로우(R1~Rm) 각각에 대하여 리셋 기간(RST), 노출 기간(EP) 및 독출 기간(RO)에 각각 리셋 동작, 전하 생성 및 누적 동작 및 독출 동작이 수행될 수 있으며, 리셋, 노출 및 독출 동작은 제1 내지 제m 로우(R1~Rm)에 대하여 순차적으로 수행될 수 있다. 제1 내지 제m 로우(R1~Rm)의 독출 기간(RO)들은 오버랩되지 않는다.
도 6b를 참조하면, 픽셀 어레이(도 1의 110)는 글로벌 셔터 방식에 따라 동작할 수 있다. 한 프레임 기간(FRM) 동안 복수의 로우, 예컨대 제1 내지 제m 로우(R1~Rm) 각각에 대하여 리셋 기간(RST), 노출 기간(EP) 및 독출 기간(RO)에 각각 리셋, 노출 및 독출 동작이 수행될 수 있으며, 제1 내지 제m 로우(R1~Rm)의 리셋 동작, 및 전하 생성 및 누적 동작은 동시에 수행될 수 있다. 제1 내지 제m 로우(R1~Rm)의 독출 동작은 차례로 수행될 수 있으며, 제1 내지 제m 로우(R1~Rm)의 독출 기간(RO)들은 오버랩되지 않는다.
도 6a 및 도 6b의 독출 기간(RO)에 인접한 두 로우, 예컨대 제1 로우(R1) 및 제2 로우(R2), 제3 로우(R3) 및 제4 로우(R4), 제m-1로우(Rm-1) 및 제m 로우(Rm)에 구비되며 동일한 컬럼 라인에 연결되는 두 픽셀(PX)의 동작은 도 4b 또는 도 5를 참조하여 설명한 도 4a의 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 동작과 동일할 수 있다.
예컨대 제1 로우(R1)의 독출 동작이 수행될 때, 제1 로우(R1)의 제1 픽셀(PX1) 및 제2 로우(R2)의 제2 픽셀(R2)의 동작은 도 4a의 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 동작과 각각 동일하고, 제2 로우(R1)의 독출 동작이 수행될 때, 제1 로우(R1)의 제1 픽셀(PX1) 및 제2 로우(R2)의 제2 픽셀(R2)의 동작은 도 4a의 제2 픽셀(PX2) 및 제1 픽셀(PX1)의 동작과 각각 동일할 수 있다. 제3 로우(R3)의 독출 동작이 수행될 때, 제3 로우(R3)의 제3 픽셀(PX3) 및 제4 로우(R4)의 제4픽셀(R4)의 동작은 도 4a의 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 동작과 각각 동일하고, 제3 로우(R1)의 독출 동작이 수행될 때, 제3 로우(R3)의 제1 픽셀(PX3) 및 제4 로우(R4)의 제4 픽셀(R4)의 동작은 도 4a의 제2 픽셀(PX2) 및 제1 픽셀(PX1)의 동작과 각각 동일할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 구현예들에 따른 수직 단면도이다.
도 7a를 참조하면, 픽셀 어레이(110)는 서로 대향하는 제1 면(111B)과 제2 면(111F)을 가지는 반도체 기판(111)(이하 기판이라고 함), 기판(111)의 제1 면(111B) 상에 배치되는 입사층(112) 및 기판(111)의 제2 면(111F) 상에 배치되는 배선층(113)(또는 배선 구조체라고 함)을 포함할 수 있다.
기판(111)은 예를 들면, Si, Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(111)에 제1 도전형의 불순물이 도핑될 수 있다. 예를 들면 제1 도전형은 P형이며 제1 도전형의 불순물은 붕소일 수 있다.
기판(111)에는 깊은 소자 분리부(Deep Trench Isolation; DTI)(DTI)가 배치될 수 있다. DTI는 기판(111)을 관통하여 제1 면(111B)로부터 제2 면(111F)에 이를 수 있다. 제1 픽셀(PX1) 과 제2 픽셀(PX2) 사이에 배치되는 DTI는 제1 면(111B)로부터 제2 면(111F)쪽으로 연장되나 제2 면(111F)과는 이격될 수 있다. DTI는 실리콘 산화막, 하프늄산화막, 알루미늄산화막, 불순물이 도핑된 폴리실리콘막 중 적어도 어느 하나를 포함할 수 있다. DTI는 하나의 단일막 또는 다중막 구조를 가질 수 있다.
DTI는 픽셀들, 예컨대 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 분리할 수 있다. DTI는 픽셀들, 예컨대 제1 픽셀(PX1) 및 제2 픽셀(PX2) 간 크로스 토크(cross-talk)를 방지할 수 있다.
기판(111) 내에 광전 변환 소자들(PD1, PD2)이 배치될 수 있다. 광전 변환 소자들(PD1, PD2)은 각각 제1 도전형과 반대되는 제2 도전형의 불순물이 도핑된 영역을 포함할 수 있으며. 예를 들면, 제2 도전형은 N형이고, 제2 도전형인 불순물은 인, 비소, 비스무스 및/또는 안티몬과 같은 불순물을 포함할 수 있다. 제2 도전형의 불순물이 도핑된 영역이 인접하는 기판(111)의 제1 도전형의 불순물이 도핑된 영역과 PN 접합을 이루어 광전 변환 소자들(PD11, PD12, PD21, PD22)을 구성할 수 있다.
기판(111)의 제1 면(111B)은 광의 입사면일 수 있으며, 입사층(112) 및 제1 면(111B)을 통해 광이 입사될 수 있다. 입사층(112)은 마이크로 렌즈(ML), 컬러 필터(CF)를 포함할 수 있다. 실시예에 있어서, 기판(111)의 제1 면(111B)과 컬러 필터(CF) 사이에는 반사 방지층(AF)이 배치될 수 있다. 실시예들에서, 반사 방지층(AF), 컬러 필터(CF) 및 마이크로 렌즈(ML)는 반도체 기판(111)의 제1 면(110c) 상에 순차적으로 적층되어 배치될 수 있다.
컬러 필터(CF)는 특정 스펙트럼 대역의 광, 다시 말해서 특정 컬러의 광을 투과시킬 수 있다. 복수의 컬러 필터(CF)가 컬러 필터 어레이를 구성할 수 있다. 실시예에 있어서, 컬러 필터 어레이는 베이어 패턴(bayer pattern)을 가질 수 있다. 복수의 컬러 필터는, 레드 필터, 블루 필터, 및 2개의 그린 필터를 포함할 수 있으며, 레드 필터, 블루 필터, 및 2개의 그린 필터가 2 X 2로 배치되고, 이때 2개의 그린 필터는 대각선으로 배치될 수 있다. 실시예에 있어서, 복수의 컬러 필터는, 2 X 2 로 배치되는 레드 필터, 블루 필터, 그린 필터 및 화이트 필터를 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 컬러 필터는 다른 색상들로 조합된 필터들을 포함할 수 있다. 예를 들어, 복수의 컬러 필터는 옐로우 필터, 사이언(Cyan) 필터 및 그린 필터를 포함할 수도 있다.
제1 픽셀(PX1) 상에는 제1 컬러 필터(CF1)가 배치되고, 제2 픽셀(PX2) 상에는 제2 컬러 필터(CF2)가 배치될 수 있다. 제1 컬러 필터(CF1) 및 제2 컬러 필터(CF2)는 동일한 컬러 또는 상이한 컬러의 광을 투과시킬 수 있다. 컬러 필터(CF)가 투과시키는 광의 컬러에 따라 해당 픽셀(제1 픽셀(PX1) 또는 제2 픽셀(PX2))이 감지할 수 있는 색상이 결정될 수 있다.
플로팅 디퓨전 영역, 예컨대 제1 플로팅 디퓨전 영역들(FD1, FD2)이 기판(111)의 제2 면(111F)에 인접하게 형성될 수 있따. 제1 플로팅 디퓨전 영역들(FD1, FD2)는 제2 도전형의 불순물로 도핑된 영역일 수 있다.
배선층(113)내에 기판(111)의 제2 면(111F)에 인접하게 트랜지스터들의 게이트 단자, 예컨대 전송 게이트들(TG1, TG2), 및 게인 제어 게이트들(CGG1, CGG2)이 형성될 수 있다. 전송 게이트들(TG1, TG2), 및 게인 제어 게이트들(CGG1, CGG2)은 전송 트랜지스터들(도 3a의 TX1, TX2) 및 게인 제어 트랜지스터들(도 3a의 CGX1, CGX2)의 게이트 단자일 수 있다.
전송 게이트들(TG1, TG2) 및 게인 제어 게이트들(CGG1, CGG2)은 제1 플로팅 디퓨전 영역들(FD1, FD2))에 인접하게 형성될 수 있다. 기판(111) 내에 제어 게이트들(CGG1, CGG2)에 인접하게 웰 영역(WLL)이 형성될 수 있으며, 웰 영역(WLL)은 제1 픽셀(PX1) 및 제2 픽셀(PX2)에 공유될 수 있다. 웰 영역(WLL)은 게인 제어 트랜지스터들(CGX1, CGX2)의 드레인 단자이며 또한, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 제2 플로팅 디퓨전 영역들(FD12, FD22)일 수 있다. 도 7a에서, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 제2 플로팅 디퓨전 영역들(FD12, FD22)은 웰 영역(WLL)이 공유됨으로써 서로 연결될 수 있다.
배선층(113)은 층간 절연막(113-1) 내에 배치되는 다층의 도전 라인들(113-2)을 포함할 수 있다. 도전 라인(113-2)은 각 트랜지스터에 공급되는 제어 신호 또는 픽셀과 외부 간의 신호를 전달할 수 있다. 도전 라인(111-2)은 예를 들어, 구리, 알루미늄과 같은 금속 물질을 포함하는 도전 물질을 패터닝하는 방식으로 형성될 수 있으며 제1 방향, 예컨대 X축 방향 및 제2 방향, 예컨대 Y축 방향으로 연장될 수 있다.
도 7b를 참조하면, 기판(111) 내에 제어 게이트들(CGG1, CGG2)에 인접하게 웰 영역들(WLL1, WLL2)이 형성될 수 있으며, 웰 영역들(WLL1, WLL2)은 게인 제어 트랜지스터들(CGX1, CGX2)의 드레인 단자이며 또한, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 제2 플로팅 디퓨전 영역들(FD12, FD22)일 수 있다. 웰 영역들(WLL1, WLL2)은 컨택(CT) 및 도전 라인(113-1)을 통해 서로 연결될 수 있다. 이와 같이, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 제2 플로팅 디퓨전 영역들(FD12, FD22)은 배선층(113)에 형성되는 컨택(CT) 및 도전 라인(113-1)을 통해 서로 연결될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다.
도 8을 참조하면, 픽셀 어레이(110)에서, 동일한 컬럼 라인(CL)에 연결되며, 서로 다른 로우, 예컨대 제1 내지 제4 로우(R1, R2, R3)에 배치되는 제1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3)의 제2 플로팅 디퓨전 노드들(FD12, FD22, FD32)이 서로 전기적으로 연결될 수 있다. LCG 모드에서, 게인 제어 트랜지스터들(CGS1, CGS2, CGS3)이 턴-온되어, 제1 플로팅 디퓨전 노드들(FD11, FD21, FD31) 및 제2 플로팅 디퓨전 노드들(FD12, FD22, FD32)이 전기적으로 연결될 수 있다. LCG 모드에서, 제1 픽셀(PX1)의 독출 동작 시, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 동작은 도 4a 및 도 4b를 참조하여 설명한 바와 동일하며, 제3 픽셀(PX3)의 동작은 제2 픽셀(PX2)의 동작과 동일하다. 제1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3)의 선택 트랜지스터들(SX1, SX2, SX3)이 턴-온되어, 제1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3)이 각각 픽셀 신호를 출력할 수 있으며, 컬럼 라인(CL)에서 제1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3)의 픽셀 신호들이 평균되고, 평균 픽셀 신호가 ADC(도 1의 141)에서 아날로드-디지털 변환되어 제1 픽셀(PX1)에 대한 픽셀 값으로 변환될 수 있다.
한편, 도 8에서는 세 개의 픽셀, 예컨대 제1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3)의 제2 플로팅 디퓨전 노드들(FD12, FD22, FD32)이 서로 전기적으로 연결되고, LCG 모드에서, 하나의 픽셀에 대한 독출 동작이 수행될 때, 1 픽셀(PX1), 제2 픽셀(PX2) 및 제3 픽셀(PX3) 각각이 픽셀 신호를 출력하는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 동일한 컬럼 라인(CL)에 연결되는 네 개 이상의 픽셀들의 제2 플로팅 디퓨전 노드들이 서로 연결되고, LCG 모드에서 한 픽셀에 대한 독출 동작이 수행될 때, 네 개 이상의 픽셀들 각각이 픽셀 신호를 출력하고, 픽셀 신호들이 평균될 수 있다.
도 9a는 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타내고, 도 9b는 도 9a의 픽셀 어레이의 타이밍도이다.
도 9a는 도 3a의 픽셀 어레이(110a)의 변형예이다. 따라서, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 9a를 참조하면, 제1 픽셀(PX1)은 제2 플로팅 디퓨전 노드들(F12, FD22) 사이에 연결되는 연결 트랜지스터(CS)를 더 포함할 수 있다. 연결 트랜지스터(CS)는 로우 드라이버(도 1의 120)로부터 제공되는 연결 제어 신호(CS)에 응답하여 턴-온 또는 턴-오프 될 수 있다.
도 9b는 LCG 모드에서 제1 픽셀(PX1)의 독출 기간(RO)의 제1 픽셀(PX) 및 제2 픽셀(PX)에 인가되는 제어 신호들을 나타낸다.
도 9b를 참조하면, LCG 모드에서, 하이 레벨의 연결 신호(CS), 게인 제어 신호들(CGS1, CGS2)에 응답하여, 제어 트랜지스터(CX), 게인 제어 트랜지스터들(CGX1, CGX2)가 턴-온 될 수 있다. 이에 따라, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 플로팅 디퓨전 노드들(FD11, FD12, FD21, FD22)이 서로 연결될 수 있으며 동일한 전압 레벨을 갖는다.
하이 레벨의 선택 신호들(SEL1, SEL2)에 응답하여, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 선택 트랜지스터들(SX1, SX2)가 턴-온 될 수 있다. 따라서, 제1 픽셀(PX1) 및 제2 픽셀(PX2) 각각이 픽셀 신호를 출력할 수 있다. 제1 픽셀(PX1)의 픽셀 신호 및 제2 픽셀(PX2)의 픽셀 신호는 컬럼 라인(CL)에서 평균될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다. 도 10의 픽셀 어레이(110d)는 도 1의 이미지 센서(100)에 픽셀 어레이(110)로서 적용될 수 있다
도 10을 참조하면, 픽셀 어레이(110d)는 행열로 배치된 복수의 픽셀(PX)을 포함할 수 있다. 복수의 픽셀(PX)은 복수의 로우(row) 및 컬럼(column)으로 배열될 수 있다. 예컨대 복수의 픽셀(PX)은 제1 내지 제m 로우(R1~Rm, m은 양의 정수) 그리고, 제1 내지 제n 컬럼(C1~Cn)으로 배열될 수 있다.
인접한 적어도 두 개의 컬럼에 배치된 픽셀들(PX)이 동일한 컬럼 라인(CL)에 연결될 수 있다. 예컨대, 제1 컬럼(CL1) 및 제2 컬럼(CL2)에 배치된 픽셀들(PX)이 동일한 컬럼 라인(CL)에 연결될 수 있다. 그러나, 이에 제한되는 것은 아니며, 세 개 이상의 컬럼에 배치된 픽셀들이 동일한 컬럼 라인(CL)에 연결될 수 있다.
동일한 로우에 배치되고 동일한 컬럼 라인(CL)에 연결되는 적어도 두 개의 픽셀(PX)은 내부 소자를 통해 전기적으로 연결될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 컬럼(C1) 및 제2 컬럼(C2)에 배치된 두 개의 픽셀(PX)이 연결되고, 제n-1 로우(Cn-1) 및 제n 로우(Cn)에 배치된 두 개의 픽셀(PX)이 연결될 수 있다. 이와 같이 각 두 개의 픽셀(PX)이 연결되어 플로팅 디퓨전 노드들을 공유할 수 있다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 복수의 컬럼이 순차적으로 구동되고 복수의 컬럼이 순차적으로 독출 동작이 수행될 수 있다. 본 실시예에서, 두 개의 컬럼에 배치된 픽셀들(PX)이 동일한 컬럼에 연결된 바, 복수의 컬럼에 대하여 순차적으로 독출 동작이 수행될 뿐만 아니라, 하나의 컬럼에 대하여 독출 동작이 수행될 때, 두 개의 컬럼에 배치된 픽셀들(PX)에 대하여 순차적으로 독출 동작이 수행될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다. 도 11은 도 10의 픽셀 어레이(110d)의 구현 예이다. 설명의 편의를 위하여, 두 개의 픽셀(PX1, PX2)을 도시하기로 한다.
도 11을 참조하면, 픽셀 어레이(110d)는 제1 컬럼(C1) 및 제2 컬럼(C2)에 각각 배치된 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 포함할 수 있다. 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 동일한 칼럼 라인(CL)에 연결될 수 있으며 내부적으로 서로 연결될 수 있다.
제1 픽셀(PX1)은 광전 변환 소자(PD1), 및 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX1), 리셋 트랜지스터(RX1), 게인 제어 트랜지스터(CGX1), 구동 트랜지스터(DX1), 및 선택 트랜지스터(SX1)를 포함할 수 있다.
제2 픽셀(PX2)은 광전 변환 소자(PD2), 및 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX2), 리셋 트랜지스터(RX2), 게인 제어 트랜지스터(CGX2), 구동 트랜지스터(DX2), 및 선택 트랜지스터(SX2)를 포함할 수 있다.
제2 픽셀(PX2)의 제2 플로팅 디퓨전 노드(FD22)는 제1 픽셀(PX1)의 제2 플로팅 디퓨전 노드(FD12)와 연결될 수 있다. 실시예에 있어서, 도 9a를 참조하여 설명한 바와 같이, 제1 픽셀(PX1) 또는 제2 픽셀(PX2)이 연결 트랜지스터(CS)를 더 포함할 수 있으며, LCG 모드에서 연결 트랜지스터(CS)가 턴-온될 수 있다.
LCG 모드에서 제1 픽셀(PX1)의 게인 제어 트랜지스터(CGX1) 및 제2 픽셀(PX2)의 게인 제어 트랜지스터(CGX2)가 턴-온 되면, 제1 픽셀(PX1)의 제1 플로팅 디퓨전 노드(FD11) 및 제2 플로팅 디퓨전 노드(FD12), 및 제2 픽셀(PX2)의 제1 플로팅 디퓨전 노드(FD21) 및 제2 플로팅 디퓨전 노드(FD22)가 전기적으로 연결될 수 있다.
LCG 모드에서, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 선택 트랜지스터들(SX1, SX2)가 턴-온되어, 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 각각 픽셀 신호들을 출력할 수 있고, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 픽셀 신호들은 컬럼 라인(CL)에서 평균되고, 평균 픽셀 신호가 ADC(도 1의 142)에서 아날로그-디지털 변환될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 픽셀 어레이를 나타낸다. 도 12의 픽셀 어레이(110e)는 도 1의 이미지 센서(100)에 픽셀 어레이(110)로서 적용될 수 있다
도 12를 참조하면, 픽셀 어레이(110e)는 행열로 배치된 복수의 픽셀(PX)을 포함할 수 있다.
인접한 적어도 두 개의 컬럼에 배치된 픽셀들이 동일한 컬럼 라인(CL)에 연결될 수 있다. 예컨대, 제1 컬럼(CL1) 및 제2 컬럼(CL2)에 배치된 픽셀들(PX)이 동일한 컬럼 라인(CL)에 연결될 수 있다. 그러나, 이에 제한되는 것은 아니며, 세 개 이상의 컬럼에 배치된 픽셀들이 동일한 컬럼 라인(CL)에 연결될 수 있다.
인접한 적어도 두 개의 로우에 배치되고 동일한 컬럼 라인(CL)에 연결되는 적어도 4개의 픽셀(PX)은 내부 소자를 통해 전기적으로 연결되어 플로팅 디퓨전 노드들을 공유할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 픽셀 어레이의 일 구현예를 나타낸다. 도 13은 도 12의 픽셀 어레이(110e)의 구현 예이다. 설명의 편의를 위하여, 두 개의 픽셀(PX1, PX2)을 도시하기로 한다.
도 13을 참조하면, 픽셀 어레이(110e)는 제1 컬럼(C1) 및 제2 컬럼(C2), 그리고 제1 로우(R1) 및 제2 로우(R2)에 행열로 배치된 제1 내지 제4 픽셀(PX1~PX4)를 포함할 수 있다. 제1 내지 제4 픽셀(PX1~PX4)은 동일한 칼럼 라인(CL)에 연결될 수 있으며 내부적으로 서로 연결될 수 있다.
제1 내지 제4 픽셀(PX1~PX4) 각각은 광전 변환 소자(PD1, PD2, PD3, PD4), 및 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX1, TX2, TX3, TX4), 리셋 트랜지스터(RX1, RX2, RX3, RX4), 게인 제어 트랜지스터(CGX1, CGX2, CGX3, CGX4), 구동 트랜지스터(DX1, DX2, DX2, DX3, DX4), 및 선택 트랜지스터(SX1, SX2, SX3, SX4)를 포함할 수 있다.
제1 내지 제4 픽셀(PX1~PX4)의 제2 플로팅 디퓨전 노드들(FD12, FD22, FD32, FD42)는 서로 연결될 수 있다. 실시예에 있어서, 도 9a를 참조하여 설명한 바와 같이, 제1 내지 제4 픽셀(PX1~PX4) 각각이 연결 트랜지스터(CS)를 더 포함할 수 있으며, LCG 모드에서 연결 트랜지스터(CS)가 턴-온 될 수 있다.
LCG 모드에서 제1 내지 제4 픽셀(PX1~PXP4)의 게인 제어 트랜지스터들(CGX1, CGX2, CGX3, CGX4)이 턴-온 되면, 제1 내지 제4 픽셀(PX1~PXP4) 제1 플로팅 디퓨전 노드들(FD11, FD21, FD31, FD41) 및 제2 플로팅 디퓨전 노드들(FD12, FD22, FD32, FD42)가 전기적으로 연결될 수 있다.
LCG 모드에서, 제1 내지 제4 픽셀(PX1~PX4)의 선택 트랜지스터들(SX1, SX2, SX3, SX4) 턴-온되어, 제1 내지 제4 픽셀(PX1~PX4) 각각이 픽셀 신호들을 출력할 수 있고, 제1 내지 제4 픽셀(PX1~PX4)의 픽셀 신호들은 컬럼 라인(CL)에서 평균되고, 평균 픽셀 신호가 ADC(도 1의 142)에서 아날로그-디지털 변환될 수 있다.
도 14a, 도 14b, 및 도 14c는 본 개시의 예시적 실시예에 따른 픽셀 어레이에 배치되는 컬러 필터를 나타낸다.
도 14a를 참조하면, 픽셀 어레이(110a)에서, 인접한 두 개의 로우에 배치되고 동일한 컬럼 라인(CL)에 연결되는 적어도 2 개의 픽셀(PX)은 서로 전기적으로 연결될 수 있다. 2 X 2 행열로 배치된 4 개의 픽셀(PX)에 블루 컬러 필터(CF_B), 2개의 그린 컬러 필터(CF_R) 및 레드 컬러 필터(CF_R)가 배치될 수 있다. 2 X 2 행열로 배치된 4개의 픽셀(PX)에 배치되는 컬러 필터들의 패턴(PT)은 베이어(bayer) 패턴으로 지칭될 수 있으며, 픽셀 어레이(110)에서 베이어 패턴은 행열로 반복될 수 있다.
도 14b를 참조하면, 2 X 2 행열로 배치된 4 개의 픽셀(PX)에 동일한 색상의 컬러 필터가 배치될 수 있다. 이때, 전기적으로 연결되는 2 개의 픽셀(PX)에 동일한 색상의 컬러 필터가 배치될 수 있다. 예를 들어, 블루 컬러 필터(CF_B), 그린 컬러 필터(CF_R) 및 레드 컬러 필터(CF_R)가 2 X 2 행열로 배치된 4개의 픽셀(PX)에 각각 배치될 수 있다. 그린 컬러 필터(CF_R)는 대각선 방향으로 배치될 수 있다. 4 X 4 행열로 배치된 16개의 픽셀(PX)에 배치되는 컬러 필터들의 패턴(PT)은 테트라(Tetra) 패턴으로 지칭될 수 있으며, 픽셀 어레이(110)에서 테트라 패턴은 행열로 반복될 수 있다.
도 14c를 참조하면, 픽셀 어레이(110b)에서 인접한 3 개의 로우에 배치되고 동일한 컬럼 라인(CL)에 연결되는 적어도 3 개의 픽셀들(PX)은 서로 전기적으로 연결될 수 있다. 3 X 3 행열로 배치된 9개의 픽셀(PX)에 동일한 색상의 컬러 필터가 배치될 수 있다. 이때, 전기적으로 연결되는 3 개의 픽셀(PX)에 동일한 색상의 컬러 필터가 배치될 수 있다. 예를 들어, 블루 컬러 필터(CF_B), 그린 컬러 필터(CF_R) 및 레드 컬러 필터(CF_R)가 3 X 3 행열로 배치된 9개의 픽셀(PX)에 각각 배치될 수 있다. 그린 컬러 필터(CF_R)는 대각선 방향으로 배치될 수 있다. 6 X 6 행열로 배치된 36개의 픽셀(PX)에 배치되는 컬러 필터들의 패턴(PT)은 노나(Nona) 패턴으로 지칭될 수 있으며, 픽셀 어레이(110)에서 노나 패턴은 행열로 반복될 수 있다.
도 14a 내지 도 14c에서 블루 컬러 필터(CF_B), 그린 컬러 필터(CF_R) 및 레드 컬러 필터(CF_R)가 픽셀 어레이에 배치되는 것을 예를 들어 설명하였다. 그러나, 이에 제한되는 것은 아니며, 컬러 필터들의 색상 조합은 다양하게 변경될 수 있다. 예를 들어, 픽셀 어레이에 블루 컬러 필터(CF_B), 그린 컬러 필터(CF_R), 레드 컬러 필터(CF_R) 및 화이트 컬러 필터가 배치될 수 있다. 또는 실시예에 있어서, 픽셀 어레이에는 블루 컬러 필터(CF_B), 옐로우 컬러 필터(CF_R), 및 레드 컬러 필터(CF_R)가 배치될 수도 있다.
도 15는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 16은 도 15의 카메라 모듈의 상세 블록도이다.
도 15를 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300)(Power Management Integrated Circuit) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 도 15에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 k개(k는 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 16을 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.
도 16을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 도 1 내지 도 14b를 참조하여 설명한 픽셀 어레이가 이미지 센서(1142)에 적용될 수 있다. 동일한 컬럼 라인에 연결되는 복수의 픽셀이 서로 연결될 수 있으며, LCG 모드에서, 복수의 픽셀이 플로팅 디퓨전 노드들을 공유할 수 있다. LCG 모드에서 복수의 픽셀 중 하나의 픽셀의 픽셀 신호가 독출될 때, 복수의 픽셀 각각이 픽셀 신호를 출력할 수 있다. 복수의 픽셀에서 출력되는 픽셀 신호는 평균되고, 평균 픽셀 신호가 아날로그-디지털 변환되어, 독출 대상의 픽셀에 대한 픽셀 값으로서 생성될 수 있다. 이에 따라 픽셀들 간의 구동 트랜지스터의 특성 편차에 따른 노이즈, 예컨대 PRNU가 감소될 수 있다. 이에 따라 LCG 모드에서 생성되는 이미지의 화질이 향상될 수 있다.
제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다.
몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 이미지 센서(1142)는 픽셀 어레이로 구성이 되어있고, 제어 로직(1144)은 아날로그 디지털 컨버터(Analog to digital converter) 및 센싱된 이미지 처리를 위한 이미지 신호 처리부를 포함할 수 있다.
도 15 및 도 16을 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액추에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액추에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 예를 들어, 카메라 모듈(1100a)은 울트라 와이드(ultrawide) 카메라이고, 카메라 모듈(1100b)은 와이드(wide) 카메라이고, 카메라 모듈(1100c)은 텔레(tele) 카메라일 수 있으나, 이에 제한되는 것은 아니다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 15를 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.
이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다. 이 때, 서브 이미지 프로세서(1212b)는 통합되지 않고, 카메라 모듈(1100b)로부터 이미지 데이터를 제공받을 수 있다.
또한, 몇몇 실시예에서, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 그리고, 서브 이미지 프로세서(1212b)에서 처리된 이미지 데이터는 이미지 생성기(1214)에 바로 제공되나, 서브 이미지 프로세서(1212a)에서 처리된 이미지 데이터와 서브 이미지 프로세서 (1212c)에서 처리된 이미지 데이터는 선택소자(예를 들어, 멀티플렉서) 등을 통해 어느 하나가 선택된 후, 이미지 생성기(1214)에 제공될 수 있다.
각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)는 카메라 모듈(1100a, 1100b, 1100c)로부터 제공된 이미지 데이터에 대해, 불량 픽셀 보정(bad pixel correction), 3A 조정(Auto-focus correction, Auto-white balance, Auto-exposure), 노이즈 제거(noise reduction), 샤프닝(sharpening), 감마 조정(gamma control), 리모자익(remosaic) 등의 이미지 처리를 수행할 수 있다.
몇몇 실시예에서, 리모자익(remosaic) 신호 처리는 각각의 카메라 모듈(1100a, 1100b, 1100c)에서 수행된 후, 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수도 있다.
각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에서 처리된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공받은 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터 중, 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와, 서브 이미지 프로세서(1212b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터 중, 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터와, 서브 이미지 프로세서(1212b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 및 제2 신호와 다른 제3 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 처리 장치(1210)는 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력을 선택하여 이미지 생성기(1214)에 전달하는 선택부(를 더 포함할 수 있다. 실시예에 있어서 선택부는 멀티플렉서, 예컨대 3 X 1 멀티플렉서 로 구현될 수 있다.
이 경우, 선택부는 줌 신호 또는 줌 팩터에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 선택부는 줌 신호가 제4 신호(예를 들어, 줌 배율이 제1 배율)일 경우, 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력 중 어느 하나를 선택하여 이미지 생성기(1214)에 전달할 수 있다.
또한, 선택부는 줌 신호가 제4 신호와 다른 제5 신호(예를 들어, 줌 배율이 제2 배율)일 경우, 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력 중 p개(p는 2이상의 자연수)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 예를 들어, 선택부는 서브 이미지 프로세서(1212b)와 서브 이미지 프로세서(1212c)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 또한, 선택부는 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212b)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 이미지 생성기(1214)는 순차적으로 제공받은 p개의 출력을 병합하여 하나의 출력 이미지를 생성할 수 있다.
여기서, 디모자익(demosaic), 비디오/프리뷰(video/preview) 해상도 사이즈로 다운 스케일링(down scaling), 감마 보정, HDR(High Dynamic Range) 처리 등의 이미지 처리는 서브 이미지 프로세서들(1212a, 1212b, 1212c)에서 미리 수행된 후, 처리된 이미지 데이터가 이미지 생성기(1214)에 전달된다. 따라서, 처리된 이미지 데이터가 선택부(1213)를 통해 하나의 신호 라인으로 이미지 생성기(1214)에 제공되어도 이미지 생성기(1214)의 이미지 병합 동작이 고속으로 수행될 수 있다.
몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다
100: 이미지 센서 110, 110a, 110b, 110c, 110d: 픽셀 어레이
120: 로우 드라이버 140: 아날로그-디지털 변환 회로

Claims (20)

  1. 이미지 센서에 구비되는 픽셀 어레이에 있어서,
    제1 플로팅 디퓨전 노드, 및 상기 제1 플로팅 디퓨전 노드의 전압에 따른 제1 픽셀 신호를 출력하는 제1 선택 트랜지스터를 포함하는 제1 픽셀;
    제2 플로팅 디퓨전 노드, 및 상기 제2 플로팅 디퓨전 노드의 전압에 따른 제2 픽셀 신호를 출력하는 제2 선택 트랜지스터를 포함하는 제2 픽셀; 및
    상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터에 연결되는 컬럼 라인을 포함하고,
    로우 컨버젼 게인 모드에서, 상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드가 전기적으로 연결되고, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 턴-온 되어 상기 컬럼 라인으로 상기 제1 픽셀 신호 및 상기 제2 픽셀 신호를 출력하는, 픽셀 어레이.
  2. 제1 항에 있어서,
    상기 제1 픽셀은 상기 픽셀 어레이의 제1 로우에 배치되고,
    상기 제2 픽셀은 상기 픽셀 어레이에서 상기 제1 로우에 가장 인접한 제2 로우에 배치되는 것을 특징으로 하는, 픽셀 어레이.
  3. 제1 항에 있어서,
    상기 제1 픽셀은,
    상기 제1 픽셀에 입사된 광에 기초하여 제1 전하를 생성하는 제1 광전 변환 소자; 및
    상기 제1 광전 변환 소자에서 생성되는 전하를 상기 제1 플로팅 디퓨전 노드에 전송하는 제1 전송 트랜지스터를 더 포함하고,
    상기 제2 픽셀은,
    상기 제2 픽셀에 입사된 광에 기초하여 제2 전하를 생성하는 제2 광전 변환소자; 및
    상기 제2 광전 변환 소자에서 생성되는 전하를 상기 제2 플로팅 디퓨전 노드에 전송하는 제2 전송 트랜지스터를 더 포함하고,
    제1 수평 독출 기간에 상기 제1 전송 트랜지스터 및 상기 제2 전송 트랜지스터 중 상기 제1 전송 트랜지스터가 턴-온 되어 상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드에 상기 제1 전하를 저장하는 것을 특징으로 하는, 픽셀 어레이.
  4. 제1 항에 있어서,
    상기 제1 픽셀은,
    리셋 전압이 인가되는 제1 리셋 트랜지스터; 및
    상기 제1 리셋 트랜지스터 및 상기 제1 플로팅 디퓨전 노드 사이에 직렬 연결되는 제1 게인 제어 트랜지스터를 더 포함하고,
    상기 제2 픽셀은,
    상기 리셋 전압이 인가되는 제2 리셋 트랜지스터; 및
    상기 제2 리셋 트랜지스터 및 상기 제2 플로팅 디퓨전 노드 사이에 직렬 연결되고, 상기 제1 게인 제어 트랜지스터와 연결되는 제2 게인 제어 트랜지스터를 더 포함하고,
    상기 로우 컨버젼 게인 모드에서, 상기 제1 게인 제어 트랜지스터 및 상기 제2 게인 제어 트랜지스터는 턴-온 되는 것을 특징으로 하는, 픽셀 어레이.
  5. 제4 항에 있어서,
    상기 제1 게인 제어 트랜지스터와 상기 제2 게인 제어 트랜지스터는 직접 연결되는 것을 특징으로 하는, 픽셀 어레이.
  6. 제4 항에 있어서, 상기 제1 픽셀은,
    상기 제1 게인 제어 트랜지스터와 상기 제2 게인 제어 트랜지스터 사이에 연결되는 연결 트랜지스터를 더 포함하고,
    상기 로우 컨버젼 게인 모드에서, 상기 연결 트랜지스터가 턴-온 되는 것을특징으로 하는, 픽셀 어레이.
  7. 제1 항에 있어서, 제1 항에 있어서,
    상기 제1 픽셀 및 제2 픽셀 각각은,
    복수의 광전 변환 소자; 및
    상기 복수의 광전 변환 소자 중 대응하는 광전 변환 소자에서 생성된 전하를 상기 제1 및 제2 플로팅 디퓨전 노드 중 대응하는 플로팅 디퓨전 노드에 전송하는 복수의 전송 트랜지스터를 더 포함하는, 픽셀 어레이.
  8. 제1 항에 있어서,
    상기 제1 픽셀에서 픽셀 신호가 독출되는 제1 수평 독출 기간에, 상기 제1픽셀은 상기 로우 컨버젼 게인 모드, 하이 컨버젼 게인 모드 및 상기 로우 컨버젼 게인 모드로 차례로 동작하며,
    상기 하이컨 컨버젼 게인 모드에서, 상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드가 전기적으로 분리되고, 상기 제1 선택 트랜지스터는 턴-온 되고, 상기 제2 선택 트랜지스터는 턴-오프되는 것을 특징으로 하는, 픽셀 어레이.
  9. 제1 항에 있어서,
    제3 플로팅 디퓨전 노드, 및 상기 제3 플로팅 디퓨전 노드의 전압에 따른 제3 픽셀 신호를 출력하는 제3 선택 트랜지스터를 포함하는 제3 픽셀을 더 포함하고,
    상기 로우 컨버젼 게인 모드에서, 상기 제1 플로팅 디퓨전 노드, 상기 제2 플로팅 디퓨전 노드 및 상기 제3 플로팅 디퓨전 노드가 전기적으로 연결되고, 상기 제1 선택 트랜지스터, 상기 제2 선택 트랜지스터 및 상기 제3 선택 트랜지스터가 턴-온 되어 상기 컬럼 라인으로 상기 제1 픽셀 신호, 상기 제2 픽셀 신호 및 상기 제3 픽셀 신호를 출력하는, 픽셀 어레이.
  10. 제1 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀 상에는 동일한 색상의 컬러 필터가 배치되는 것을 특징으로 하는, 픽셀 어레이.
  11. 이미지 센서에 구비되는 픽셀 어레이에 있어서,
    행열로 배치되는 복수의 픽셀; 및
    각각이 상기 복수의 픽셀 중 동일한 컬럼에 배치되는 픽셀들에 공통으로 연결되는 복수의 컬럼 라인을 포함하고,
    상기 복수의 픽셀 각각은,
    수신되는 광신호를 전하로 변경하는 하나 이상의 광전 변환 소자;
    상기 전하를 제1 플로팅 디퓨전 노드로 전송하는 하나 이상의 전송 트랜지스터;
    상기 제1 플로팅 디퓨전 노드와 제2 플로팅 디퓨전 노드 사이에 연결되는 게인 제어 트랜지스터;
    상기 제1 플로팅 디퓨전 노드의 전압에 따른 픽셀 신호를 생성하는 구동 트랜지스터; 및
    상기 복수의 컬럼 라인 중 대응하는 컬럼 라인에 연결되며, 상기 픽셀 신호를 상기 대응하는 컬럼 라인으로 출력하는 선택 트랜지스터를 포함하고,
    로우 컨버젼 게인 모드에서, 상기 복수 픽셀 중 동일한 컬럼 라인에 연결되는 제1 픽셀 및 제2 픽셀의 제1 플로팅 디퓨전 노드들 및 제2 플로팅 디퓨전 노드들이 전기적으로 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀의 선택 트랜지스터들이 턴-온 되는, 픽셀 어레이.
  12. 제11 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀은 상이한 로우들 및 동일한 칼럼에 배치되는 것을 특징으로 하는, 픽셀 어레이.
  13. 제11 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀은 동일한 로우 및 상이한 칼럼에 배치되는 것을 특징으로 하는, 픽셀 어레이.
  14. 제11 항에 있어서,
    상기 로우 컨버젼 게인 모드에서, 상기 복수 픽셀 중 상기 제1 픽셀 및 상기 제2 픽셀과 동일한 컬럼 라인에 연결되는 제3 픽셀 및 제4 픽셀의 제1 플로팅 디퓨전 노드들 및 상기 제2 플로팅 디퓨전 노드들은 상기 제1 픽셀 및 제2 픽셀의 상기 제1 플로팅 디퓨전 노드들 및 상기 제2 플로팅 디퓨전 노드들과 전기적으로 연결되고, 상기 제3 픽셀 및 상기 제4 픽셀의 선택 트랜지스터들이 턴-온 되는, 픽셀 어레이.
  15. 제14 항에 있어서, 상기 제1 픽셀, 상기 제2 픽셀, 상기 제3 픽셀 및 상기 제4 픽셀은 2 X 2 행열로 배치되는 것을 특징으로 하는, 픽셀 어레이.
  16. 이미지 센서에 있어서,
    행열로 배치되는 복수의 픽셀을 포함하며, 제1 컬럼 라인에 연결되는 제1 픽셀 및 제2 픽셀이 서로 연결되는 픽셀 어레이;
    상기 복수의 픽셀을 구동하며, 로우 컨버젼 모드 시 상기 제1 픽셀의 플로팅 디퓨전 노드 및 상기 제2 픽셀의 플로팅 디퓨전 노드가 서로 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀이 각각 픽셀 신호를 출력하도록 상기 제1 픽셀 및 제2 픽셀을 구동하는 로우 드라이버; 및
    상기 픽셀 어레이의 복수의 컬럼 라인로부터 출력되는 복수의 픽셀 신호들을 아날로그-디지털 변환하는 아날로그-디지털 변환 회로를 포함하는 이미지 센서.
  17. 제16 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀은 상기 픽셀 어레이의 컬럼 방향으로 서로 인접하게 배치되는 것을 특징으로 하는, 이미지 센서.
  18. 제16 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀 각각은,
    수신되는 광신호를 전하로 변경하는 하나 이상의 광전 변환 소자;
    상기 전하를 제1 플로팅 디퓨전 노드로 전송하는 하나 이상의 전송 트랜지스터;
    상기 제1 플로팅 디퓨전 노드와 제2 플로팅 디퓨전 노드 사이에 연결되는 게인 제어 트랜지스터;
    상기 제1 플로팅 디퓨전 노드 및 상기 제2 플로팅 디퓨전 노드에 리셋 전압을 제공하는 리셋 트랜지스터;
    상기 제1 플로팅 디퓨전 노드의 전압에 따른 픽셀 신호를 생성하는 구동 트랜지스터; 및
    상기 제1 컬럼 라인에 연결되며, 상기 픽셀 신호를 상기 제1 컬럼 라인으로 출력하는 선택 트랜지스터를 포함하는 것을 특징으로 하는, 이미지 센서.
  19. 제18 항에 있어서, 상기 제1 픽셀은,
    상기 제1 픽셀의 제2 플로팅 디퓨전 노드와 상기 제2 픽셀의 제2 플로팅 디퓨전 노드 사이에 연결되는 연결 트랜지스터를 더 포함하는 것을 특징으로 하는, 이미지 센서.
  20. 제16 항에 있어서, 상기 제1 픽셀 및 상기 제2 픽셀 상에는 동일한 색상의 컬러 필터가 배치되는 것을 특징으로 하는, 이미지 센서.
KR1020210082330A 2020-10-08 2021-06-24 픽셀 어레이 및 이를 포함하는 이미지 센서 KR20220047140A (ko)

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