KR20240005847A - 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 - Google Patents

집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 Download PDF

Info

Publication number
KR20240005847A
KR20240005847A KR1020237041620A KR20237041620A KR20240005847A KR 20240005847 A KR20240005847 A KR 20240005847A KR 1020237041620 A KR1020237041620 A KR 1020237041620A KR 20237041620 A KR20237041620 A KR 20237041620A KR 20240005847 A KR20240005847 A KR 20240005847A
Authority
KR
South Korea
Prior art keywords
surface mount
transistor
ipd
ipd component
package
Prior art date
Application number
KR1020237041620A
Other languages
English (en)
Inventor
마빈 마벨
아서 펀
제레미 피셔
울프 앙드레
알렉산더 콤포쉬
Original Assignee
울프스피드 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울프스피드 인코포레이티드 filed Critical 울프스피드 인코포레이티드
Publication of KR20240005847A publication Critical patent/KR20240005847A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
    • H03F1/347—Negative-feedback-circuit arrangements with or without positive feedback using transformers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

RF 트랜지스터 패키지는 금속 서브마운트; 금속 서브마운트에 실장된 트랜지스터 다이; 및 금속 서브마운트에 실장된 표면 실장 IPD 컴포넌트를 포함한다. 표면 실장 IPD 컴포넌트는, 상단면과 하단면 및 표면 실장 IPD 컴포넌트의 상단면 상에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 절연 기판; 제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스 - 상기 표면 실장 디바이스의 상기 제 1 단자는 상기 제 1 패드에 실장되고 상기 제 2 단자는 상기 제 2 패드에 실장되며, 상기 제 1 단자 및 제 2 단자 중 적어도 하나는 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되도록 구성됨 -; 및 상기 제 1 패드 및 제 2 패드 중 적어도 하나에 결합된 적어도 하나의 와이어 본드를 포함한다.

Description

집적 수동 디바이스(IPD) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스
관련 출원들에 대한 상호 참조
본 출원은 2020년 2월 21일에 출원된 미국 출원 번호 제 16/797,290에의 부분 계속 출원이며, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
본 발명은 집적 수동 디바이스(integrated passive device; IPD) 컴포넌트에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 가지는 무선 주파수(RF) 디바이스를 구현하는 무선 주파수(RF) 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD)를 가지는 RF 디바이스를 구현하는 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 패키지를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 가지는 RF 디바이스를 구현하는 RF 패키지를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지를 제조하는 프로세스에 관한 것이다.
무선 주파수(RF) 파워 증폭기 트랜지스터 제품과 같은 트랜지스터 패키지는 집적 수동 디바이스(IPD) 컴포넌트를 구현한다. 통상적으로, 집적 수동 디바이스(IPD) 컴포넌트는 인쇄 회로 보드(PCB)-계 기판, 실리콘(Si)-계 기판, 및/또는 기타 등등 상에 실장된다. 추가적으로, 트랜지스터 패키지는 컴포넌트를 열화시키고, 효율을 떨어뜨리며, 신뢰도를 감소시키는 등을 하는 큰 열을 생성한다. 더욱이, 트랜지스터 패키지로부터의 더 큰 파워에 대한 수요가 더 큰 열이 생기게 한다.
그러나, 통상적 인쇄 회로 보드(PCB)-계 기판, Si-계 기판, 및/또는 기타 등등은 열악한 열전도율을 가진다. 좀 더 구체적으로는, 통상적인 인쇄 회로 보드(PCB)-계 기판, Si-계 기판, 및/또는 기타 등등은 트랜지스터 컴포넌트, 예컨대 IPD 컴포넌트를 10-20 년의 수명의 동작을 위해 요구되는 충분히 낮은 온도에서의 충분히 높은 열전도율을 가지지 않을 것이다. 따라서, 트랜지스터 패키지의 온도가 상승하면 컴포넌트가 열화되고, 효율이 떨어지며, 신뢰도가 감소되는 등의 현상이 생긴다.
추가적으로, 무선 주파수(RF) 파워 증폭기 트랜지스터 제품은 패키징된 제품 내의 컴포넌트에 대한 허용불가능한 온도 상승을 방지하기 위해서 통상적으로 와이어-본드 인덕턴스를 구현한다. 예를 들어, 고-전력 RF 디바이스에 대한 사전-매칭에서 와이어-본드 인덕턴스를 사용한다. 그러나, 그러면 와이어 본드의 개수가 증가되고, 그러면 제조 비용, 제조 복잡성, 고장 모드, 및/또는 기타 등등이 증가된다.
따라서, 동작 온도를 높이지 않고, 비용, 복잡도, 및 고장 모드를 줄이는 집적 수동 디바이스(IPD) 컴포넌트, 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 RF 제품, 및/또는 해당 RF 제품이 필요하다.
하나의 양태는, RF 트랜지스터 패키지로서, 금속 서브마운트; 상기 금속 서브마운트에 실장된 트랜지스터 다이; 상기 금속 서브마운트에 실장된 표면 실장 IPD 컴포넌트 - 상기 표면 실장 IPD 컴포넌트는, 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면 상에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -; 제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스 - 상기 표면 실장 디바이스의 상기 제 1 단자는 상기 제 1 패드에 실장되고 상기 제 2 단자는 상기 제 2 패드에 실장되며, 상기 제 1 단자 및 제 2 단자 중 적어도 하나는 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리됨 -; 및 상기 제 1 패드 및 제 2 패드 중 적어도 하나에 결합된 적어도 하나의 와이어 본드를 포함하는, RF 트랜지스터 패키지를 포함한다.
하나의 양태는, 디바이스로서, 트랜지스터 패키지의 금속 서브마운트에 실장되도록 구성된 표면 실장 IPD 컴포넌트 - 상기 표면 실장 IPD 컴포넌트는, 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면 상에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -; 및 제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스를 포함하고, 상기 표면 실장 디바이스의 상기 제 1 단자는 상기 제 1 패드에 실장되고 상기 제 2 단자는 상기 제 2 패드에 실장되며, 상기 제 1 단자 및 제 2 단자 중 적어도 하나는 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되고, 상기 제 1 패드와 제 2 패드 중 적어도 하나는 와이어 본드 패드로서 구성된, 디바이스를 포함한다.
RF 트랜지스터 패키지를 구현하기 위한 프로세스로서, 금속 서브마운트를 제공하는 단계; 트랜지스터 다이를 상기 금속 서브마운트에 실장하는 단계; 표면 실장 IPD 컴포넌트를 상기 금속 서브마운트에 실장하는 단계 - 상기 표면 실장 IPD 컴포넌트는 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -; 제 1 단자 및 제 2 단자를 표면 실장 디바이스 상에 제공하는 단계; 상기 표면 실장 디바이스의 상기 제 1 단자를 상기 제 1 패드에 실장하고, 상기 표면 실장 디바이스의 상기 제 2 단자를 상기 제 2 패드에 실장하는 단계; 상기 제 1 단자 및 제 2 단자 중 적어도 하나가 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되도록 구성하는 단계; 및 적어도 하나의 와이어 본드를 상기 제 1 패드 및 제 2 패드 중 적어도 하나에 결합하는 단계를 포함하는, RF 트랜지스터 패키지 구현 프로세스를 포함한다.
본 발명의 추가적 특징, 장점, 및 양태는 후속하는 발명을 실시하기 위한 구체적인 내용, 도면, 및 청구범위를 고려함으로써 설명되거나 명백해질 수 있다. 더욱이, 본 명세서의 앞선 요약 및 후속하는 발명을 실시하기 위한 구체적인 내용 양자 모두가 예시적인 것이고 청구된 바와 같은 본 발명의 범위를 한정하지 않으면서 더 많은 설명을 제공하려는 의도라는 것이 이해되어야 한다.
본 발명을 더 잘 이해시키기 위해 포함되고 본 명세서에 통합되며 그 일부를 구성하는 첨부 도면은 본 발명의 양태를 예시하며, 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다. 본 발명 및 본 발명이 실시될 수 있는 다양한 방식을 근본적으로 이해하기 위해서 필요할 수 있는 것보다 본 발명의 구조적인 세부사항을 상세히 보여주려는 시도는 절대 일어나지 않는다. 도면에서:
도 1은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 2는 본 발명에 따른 패키지의 단면도를 도시한다.
도 3은 본 발명의 특정 양태에 따른 패키지의 부분적인 상면도를 예시한다.
도 4는 본 발명의 다른 양태에 따른 패키지의 부분적인 상면도를 예시한다.
도 5는 본 발명에 따르는 패키지의 사시도를 도시한다.
도 6은 도 5에 따르는 패키지의 단면도를 도시한다.
도 7은 본 발명에 따른 IPD 컴포넌트의 상면도를 도시한다.
도 8은 도 7에 따른 IPD 컴포넌트의 측면도를 도시한다.
도 9는 본 발명에 따른 다른 IPD 컴포넌트의 상면도를 도시한다.
도 10은 구현된 개시물에 따른 다른 IPD 컴포넌트의 상면도를 도시한다.
도 11은 본 발명에 따르는 패키지에 대한 등가 회로를 도시한다.
도 12는 본 발명에 따른 다른 IPD 컴포넌트의 측면도를 도시한다.
도 13은, 구현된 개시물에 따른 다른 IPD 컴포넌트의 상면도를 도시하는 도 13a, 다른 IPD 컴포넌트의 금속층 뷰를 도시하는 도 13b, 하단 금속층 뷰를 도시하는 도 13c, 및 단면도를 도시하는 도 13d를 포함한다.
도 14는 본 발명의 다른 양태에 따른 패키지의 부분적인 상면도를 예시한다.
도 15는 본 발명에 따른 IPD 컴포넌트를 제조하는 프로세스를 보여준다.
도 16은 본 발명에 따른 패키지를 제조하는 프로세스를 보여준다.
본 발명의 양태 및 그들의 다양한 피쳐 및 유익한 세부사항들은 첨부 도면에 도시되며 후속하는 발명을 실시하기 위한 구체적인 내용에서 상세히 설명 및/또는 예시되는 비한정적인 양태 및 예를 참조하여 더욱 완전하게 설명된다. 도면에 예시된 피쳐들이 반드시 척도에 맞게 그려진 것은 아니고, 당업자가 인식할 수 있는 것처럼 하나의 양태의 피쳐가 본 명세서에 명시적으로 언급되지 않았더라도 다른 양태들과 함께 채용될 수도 있다는 것에 주의해야 한다. 주지된 컴포넌트 및 처리 기법들의 설명은 본 발명의 양태들을 불필요하게 모호하게 하지 않기 위하여 생략된다. 본 명세서에서 사용되는 예들은, 오직 본 발명이 실시될 수 있는 방식의 이해를 용이화하고 더 나아가 당업자들이 본 발명의 양태를 실시할 수 있도록 하기 위한 의도만을 가진다. 그러므로, 본 명세서의 예들과 양태들은 첨부된 청구항 및 적용가능한 법규에 의해서만 정의되는 본 발명의 범위를 한정하는 것으로 받아들여 해석되어서는 안 된다. 더욱이, 도면의 여러 뷰에 걸쳐서 그리고 개시된 상이한 실시형태에서, 유사한 참조 번호가 유사한 부분을 나타낸다는 것에 주의한다.
비록 제 1, 제 2 등 같은 용어들이 본 명세서에서 다양한 요소들을 설명하기 위하여 사용되지만, 이러한 요소들은 이러한 용어들에 의하여 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어들은 오직 하나의 요소를 다른 것과 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 개념에서 벗어나지 않으면서 제 1 요소는 제 2 요소라고 명명될 수 있고, 이와 유사하게 제 2 요소는 제 1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, "및/또는"이라는 용어는 연관되고 나열된 아이템들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "상에 있다(on)" 또는 "위로(onto)" 연장되는 것으로 언급될 때, 이것은 다른 요소 상에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 마찬가지로, 층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "위에 있다(over)" 또는 "위로(over)" 연장되는 것으로 언급될 때, 이것은 다른 요소 위에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에(over)" 있거나 "바로 위로(over)" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 또한, 어떤 구성 요소가 다른 구성 요소에 "연결" 또는 "커플링"되는 것으로 언급되면, 이것은 다른 구성 요소에 직접적으로 연결 또는 커플링될 수 있고, 또는 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 구성 요소가 다른 구성 요소의 "바로 연결" 또는 "바로 커플링"되는 것으로 언급되면, 개재하는 구성 요소가 없다.
"아래" 또는 "위의" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적인 용어들은 본 명세서에서 하나의 요소, 층, 또는 구역의 다른 요소, 층, 또는 구역에 대한 도면에 도시된 바와 같은 관계를 설명하기 위하여 사용될 수 있다. 이러한 용어들 및 이들의 전술된 설명이 도면에 도시된 방위에 추가되는 디바이스의 다른 방위를 망라하도록 의도되는 것이 이해될 것이다.
본 명세서에서 사용되는 용어는 어떤 양태들을 설명하기 위한 것일 뿐이고 본 발명을 한정하려고 의도되는 것이 아니다. 본 명세서에서 사용될 때, 단수 형태인 "하나", "하나의" 및 "그것"은 문맥상 복수가 아님이 명백하게 드러나지 않는 한 복수형들도 역시 포함하는 것으로 의도된다. 더 나아가, 용어 "포함한다", "포함하는", 포함한다" 및/또는 "포함하는"이 본 명세서에서 사용될 때, 이것은 진술된 피쳐, 정수(integers), 단계, 동작, 구성 요소, 및/또는 컴포넌트들의 존재를 특정하는데, 그렇지만 하나 이상의 다른 피쳐, 정수, 단계, 동작, 구성 요소, 컴포넌트, 및/또는 그것의 그룹의 존재 또는 추가를 방해하지 않는다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들(기술적 용어 및 과학적 용어)은 본 발명이 속한 기술분야의 통상의 지식을 가진 자가 통상적으로 이해하는 것과 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들이 본 명세서의 문맥에서의 그들의 의미와 일관되는 의미를 가지는 것으로 해석되어야 하고, 본 명세서에서 그러하다고 명백하게 정의되지 않는 한 이상적이거나 너무 형식적인 의미로 해석되지는 않을 것이라는 점이 더 이해될 것이다.
본 발명은 집적 수동 디바이스(IPD) 컴포넌트에 직결된다. 특히, IPD 컴포넌트는 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도성 유전체 기판과 같은 유전체 기판 상에 제작될 수 있다. 양태들에서, IPD 컴포넌트는 RF 파워 제품 및/또는 기타 등등 내의 매칭 네트워크, 사전-매칭(pre-matching), 바이어스-디커플링, 열-그라운딩(thermal-grounding), 및/또는 기타 등등을 위해서 사용될 수 있다. IPD 컴포넌트는, 트랜지스터 다이, 예컨대 갈륨 질화물(GaN) 트랜지스터 다이, 및 다른 커패시터, IPD, 및/또는 기타 등등과 함께 패키지, 예컨대 오픈 캐비티 패키지 또는 오버-몰드 패키지 내에 배치될 수 있고, 와이어 본드로써 서로 그리고 패키지 리드에 연결될 수 있다. 기판을 통해서 라우팅되는 비아와 함께 기판의 상단 및 하단 상의 금속 피복은, 본드-패드, 유도성 스트립, 유도성 코일, 용량성 스터브, 및/또는 기타 등등이 생성될 수 있게 할 수 있다. 추가적으로, 표면 실장 디바이스(SMD) 컴포넌트, 예컨대 커패시터, 저항, 인덕터, 및/또는 기타 등등은 IPD 컴포넌트의 상단 상에 부착, 예를 들어 납땜될 수 있다.
본 발명에 따르면, IPD 컴포넌트는 PCB-계 또는 Si-계 기판 대신에 알루미나 기판, 알루미늄 질화물(AlN) 기판, 베릴륨 산화물(BeO) 기판(230-330 W/mK), 및/또는 다른 유사한 열전도율 성능의 유전체 기판 상에 제작될 수 있다. 예를 들어, 알루미나의 높은 열전도율(>25 W/m C)은 IPD 컴포넌트가, 통과하여 흐르고 열을 생성하는 높은 전기 RF 전류 및/또는 기타 등등이 존재할 능동 다이에 더 가까이 배치되며, 더 높은 파워 레벨 동작을 위해서 사용될 수 있게 한다. 통상적인 PCB-계 기판은 IPD 컴포넌트를 10-20 년 수명의 동작을 위해서 요구되는 저온 안에서 유지시키기 위한 충분히 높은 열전도율을 가지지 않을 것이다. 추가적으로, 개시된 기판 상의 유도성 트레이스, 예컨대 스트립, 코일, 및/또는 기타 등등은, 패키징된 제품 내의 컴포넌트에 대해 허용가능한 온도 상승을 초과하는 위험이 없이, 다양한 구현형태, 예컨대 고-전력 RF 디바이스를 위한 사전-매칭(pre-match) 내의 구현형태를 위해 필요한 와이어-본드 인덕턴스를 교체하기 위해서(또는 감소시키기 위해서) 사용될 수 있다.
개시된 IPD 컴포넌트는 기판, 예컨대 알루미나 기판의 높은 벌크 비저항(bulk resistivity)(1e14 uOhm-cm)을 활용할 수 있는데, 이것은 높은 Q, 낮은 손실, 및/또는 기타 등등을 가지고, 따라서 RF 제품의 효율, 이득, 및/또는 기타 등등을 이러한 컴포넌트를 사용하여 증가시키는 IPD 컴포넌트의 구성이 가능해지게 할 수 있다. 더 높은 주파수에서 신속하게 증가하는 손실을 가지는 IPD를 구현하는 저-비저항 PCB-계 기판 및 IPD를 구현하는 Si-계 기판과 비교할 때, IPD 컴포넌트를 구현하는 고-저항성 알루미나-계 기판, 예컨대 IPD 컴포넌트를 구현하는 고-저항성 알루미나 기판은 더 높은 주파수에서 개선된 성능, 신뢰도, 및/또는 기타 등등을 가지는 것이 발견되었다.
예를 들어, 알루미나는 Si 및 PCB에 비하여 높은 유전 상수(er=9.8)를 가지고, 이것은 특정한 경우에 유리할 수 있다. 예를 들어, 본 개시물의 양태는 알루미나 유전체 기판 및 IPD 컴포넌트 상의 상단 및/또는 하단 금속 피복을 사용 및/또는 구성함으로써, 낮은 값의 임베딩된 및/또는 집적된 커패시터를 구현할 수 있다. 이러한 구성은, 예를 들어 RF 파워 디바이스 내의 입력 사전-매칭, 출력 사전-매칭, 및/또는 기타 등등을 위하여 제 2 고조파 종단 스터브(termination stub), 제 3 고조파 종단 스터브, 및/또는 기타 등등을 생성하기 위해서 사용될 수 있다.
추가적으로, 알루미나에 대한 열팽창 계수는 개시된 IPD 컴포넌트의 기판과 같은 구현형태에 대하여 낮다(7.0). 이러한 관점에서, 개시된 IPD 컴포넌트의 기판으로서의 구현을 위한 알루미나는 특정 플랜지 애플리케이션에 대해서 컴포넌트의 층간박리(delamination)를 감소 및/또는 회피하기 위한 양호한 매칭이 된다. 개시된 IPD 컴포넌트는 비-동등하게 분산된 효과에 기인한 파워 손실을 피하기 위해서, 능동 다이의 폭 및/또는 범위에 걸쳐서 동등하게 분산된 임피던스를 제공하도록 구성된다.
도 1은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 2는 본 발명에 따른 패키지의 단면도를 도시한다.
도 3은 본 발명의 특정 양태에 따른 패키지의 부분적인 상면도를 예시한다.
도 4는 본 발명의 다른 양태에 따른 패키지의 부분적인 상면도를 예시한다.
특히, 도 1, 도 2, 도 3, 및 도 4는 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배열체 등을 포함할 수 있는 패키지(100)의 예시적인 구현형태를 도시한다. 특히, 도 1, 도 2, 도 3, 및 도 4는 RF 패키지, RF 증폭기 패키지, RF 파워 증폭기 패키지, 무선 주파수(RF) 파워 트랜지스터 패키지, 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지, 및/또는 본 명세서에서 설명된 바와 같은 것들로 구현될 수 있는 패키지(100)를 보여준다. 패키지(100)는 하나 이상의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)를 포함할 수 있다. 양태들에서, 패키지(100)는 복수 개의 적어도 하나의 IPD 컴포넌트(200)를 포함할 수 있다; 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200)의 단일 구현형태를 포함할 수 있다; 그리고 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200)의 복수 개의 병렬적인 구현형태를 포함할 수 있다.
적어도 하나의 IPD 컴포넌트(200)는 본 명세서에서 설명된 바와 같은 RF 디바이스로서 구현될 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 매칭 네트워크, 고조파 종결 회로부, 집적 수동 디바이스(IPD), 커패시터, 저항, 인덕터, 및/또는 기타 등등을 구현할 수 있다. 본 명세서에서 더 상세히 설명되는 바와 같이, 적어도 하나의 IPD 컴포넌트(200)는 효율, 성능, 및/또는 신뢰도를 증가시키는 열전도율, 열적 관리, 및/또는 기타 등등을 가지고 구현될 수 있다.
하나 이상의 반도체 디바이스(400)는 광 대역-갭 반도체 디바이스, 초-광대역 디바이스, GaN-계 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고-전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 브로드밴드 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 도허티 구조 및/또는 기타 등등일 수 있다.
패키지(100)는 본 발명의 적어도 하나의 IPD 컴포넌트(200)와 함께 사용하기에 적합한 오픈 캐비티 구조를 포함하도록 구현될 수 있다. 특히, 오픈 캐비티 구조는 오픈 캐비티 패키지 디자인을 활용할 수 있다. 일부 양태들에서, 오픈 캐비티 구조는 상호연결, 회로 컴포넌트, 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등을 보호하기 위한 뚜껑 또는 다른 엔클로저를 포함할 수 있다. 패키지(100)는 세라믹 보디(402) 및 하나 이상의 금속 콘택(404)을 포함할 수 있다. 다른 양태들에서, 패키지(100)는 복수 개의 하나 이상의 금속 콘택(404)을 포함할 수 있다; 그리고 양태들에서, 패키지(100)는 하나 이상의 금속 콘택(404)의 복수 개의 병렬적인 구현형태 및 하나 이상의 반도체 디바이스(400)의 병렬적인 구현형태를 포함할 수 있다.
패키지(100) 내에서, 하나 이상의 반도체 디바이스(400)가 다이 부착 재료(422)를 통해서 지지체(102)에 부착될 수 있다. 하나 이상의 상호연결(104)은 하나 이상의 반도체 디바이스(400)를 하나 이상의 금속 콘택(404) 중 첫 번째 콘택 및 하나 이상의 금속 콘택(404) 중 두 번째 콘택, 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등에 커플링할 수 있다. 추가적으로, 패키지(100) 내에서, 적어도 하나의 IPD 컴포넌트(200)는, 패키지(100), 적어도 하나의 IPD 컴포넌트(200), 및/또는 하나 이상의 반도체 디바이스(400) 사이를 연결할 수 있는 예시적인 구성에 도시된 하나 이상의 상호연결(104)을 가지고 다이 부착 재료(422)를 통하여 지지체(102) 상에 배치될 수 있다. 지지체(102)는, 하나 이상의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)를 외부 환경으로부터 동시에 격리 및 보호하면서, 하나 이상의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)에 의해 생성되는 열을 소산시킬 수 있다.
지지체(102)는 금속 서브마운트로서 구현될 수 있고, 지지체, 표면, 패키지 지지체, 패키지면, 패키지 지지면, 플랜지, 금속 플랜지, 히트 싱크, 공통 소스 지지체, 공통 소스 표면, 공통 소스 패키지 지지체, 공통 소스 패키지면, 공통 소스 패키지 지지면, 공통 소스 플랜지, 공통 소스 히트 싱크, 리드프레임, 금속 리드프레임 및/또는 기타 등등으로서 구현될 수 있다. 지지체(102)는 절연 재료, 유전체 재료, 및/또는 기타 등등을 포함할 수 있다.
또한, 하나 이상의 반도체 디바이스(400)는, 하나 이상의 측방향-확산 금속-산화물 반도체(LDMOS) 트랜지스터, GaN-계 트랜지스터, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 트랜지스터, 및/또는 기타 등등을 포함할 수 있는 하나 이상의 트랜지스터 다이를 포함할 수 있다.
도 5는 본 발명에 따르는 패키지의 사시도를 도시한다.
도 6은 도 5에 따르는 패키지의 단면도를 도시한다.
특히, 도 5 및 도 6은 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배열체 등을 포함할 수 있는 패키지(100)의 다른 예시적인 구현형태를 도시한다. 특히, 도 5 및 도 6은 RF 패키지, RF 증폭기 패키지, RF 파워 증폭기 패키지, 무선 주파수(RF) 파워 트랜지스터 패키지, 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지, 및/또는 본 명세서에서 설명된 바와 같은 것들로 구현될 수 있는 패키지(100)를 보여준다. 패키지(100)는 하나 이상의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등을 포함할 수 있다. 본 명세서에서 더 상세히 설명되는 바와 같이, 적어도 하나의 IPD 컴포넌트(200)는 효율, 성능, 및 신뢰도를 증가시키는 열전도율, 열적 관리, 및/또는 기타 등등을 가지고 구현될 수 있다.
추가적으로, 패키지(100) 내에서는, 적어도 하나의 IPD 컴포넌트(200)가 예시적인 구성에 도시된 하나 이상의 상호연결(104)을 가지고 본 명세서에서 설명된 바와 같이 지지체(102) 상에 배치될 수 있다. 패키지(100)는 오버-몰드(530), 하나 이상의 입력/출력 핀(532), 및 지지체(102)를 포함할 수 있다. 오버-몰드(530)는 다이 부착 재료(538)를 사용하여 지지체(102)에 부착된 하나 이상의 반도체 디바이스(400)를 실질적으로 둘러싼다. 오버-몰드(530)는 플라스틱 또는 플라스틱 폴리머 화합물로 형성될 수 있고, 이것은 지지체(102), 하나 이상의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등 주위에서 사출성형될 수 있어서, 외부 환경으로부터 보호한다. 하나 이상의 반도체 디바이스(400) 및/또는 적어도 하나의 IPD 컴포넌트(200)는 하나 이상의 상호연결(104)을 통하여 하나 이상의 입력/출력 핀(532)에 커플링될 수 있다.
일 양태에서, 오버-몰드 구성은 하나 이상의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등을 실질적으로 둘러싼다. 오버-몰드 구성은 플라스틱, 몰드 화합물, 플라스틱 화합물, 폴리머, 폴리머 화합물, 플라스틱 폴리머 화합물, 및/또는 기타 등등으로 형성될 수 있다. 오버-몰드 구성은 하나 이상의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등 주위에서 사출 성형, 이송 성형(transfer mold), 및/또는 압축 성형될 수 있어서, 적어도 하나의 IPD 컴포넌트(200), 적어도 하나의 반도체 디바이스(400), 및 패키지(100)의 다른 컴포넌트를 외부 환경으로부터 보호한다.
도 7은 본 발명에 따른 IPD 컴포넌트의 상면도를 도시한다.
도 8은 도 7에 따른 IPD 컴포넌트의 측면도를 도시한다.
특히, 도 7은 효율, 성능, 및 신뢰도를 증가시키는 열전도율, 열적 관리, 및/또는 기타 등등과 함께 구현될 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 구현할 수 있다. 일 양태에서, 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202) 중 하나를 구현할 수 있다. 일 양태에서, 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)는 복수 개의 적어도 하나의 디바이스(202)를 구현할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 RF 디바이스로서 구현될 수 있고, 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 패키지(100)에, 하나 이상의 반도체 디바이스(400)에, 및/또는 기타 등등에 연결할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 위한 서브마운트(submount)로서 구현될 수 있다.
양태들에서, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 구성되고 구현될 수 있다. 특히, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 구성 및 구현될 수 있고, 본 명세서에서 설명된 바와 같이 GaN-계 HEMT 다이, 실리콘-계 LDMOS 트랜지스터 다이, 및/또는 기타 등등을 포함될 수 있다. RF 디바이스는 매칭 네트워크, 고조파 종단 회로부, 집적된 수동 디바이스(IPD) 등을 포함할 수 있다.
특히, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 매칭 네트워크, 고조파 종단 회로부, 집적 수동 디바이스(IPD), 및 기타 등등으로서 구성 및 구현될 수 있고, 더 고가의 실리콘-계 커패시터를 대체하기 위하여 통상적으로 적어도 하나의 IPD 컴포넌트(200) 상의 트레이스에 직접적으로 실장된 덜 고가인 세라믹-계 표면 실장 디바이스(SMD)를 활용할 수 있다. 다양한 양태들에서, 본 발명은 표면 실장 이산 디바이스(들)(SMD)를 서브마운트로서 구현된 적어도 하나의 IPD 컴포넌트(200) 상에 실장하는 것에 직결되고, 이것은 금속 플랜지, 금속 리드프레임, 베이스, 또는 기타 등등과 같은 지지체(102) 상에 실장될 수 있다. 서브마운트는, 금속에 기초할 수 있는 RF 패키지의 입력 및/또는 출력 리드에 의하여, 다이와 같은 RF 디바이스에 와이어 본딩되거나 다른 식으로 결합될 수 있다.
도 7은 적어도 하나의 IPD 컴포넌트(200)가 복수 개의 상호연결 패드(206)를 포함할 수 있고, 하나 이상이 상호연결 본드 패드로서 구성될 수 있다는 것을 더 예시한다. 하나 이상의 상호연결(104)은 복수 개의 상호연결 패드(206)에 연결될 수 있다. 하나 이상의 상호연결(104)은 하나 이상의 와이어, 와이어 본드, 리드, 비아, 에지 도금, 회로 트레이스, 트랙, 클리핑, 및/또는 기타 등등으로 구현될 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 연결을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 연결을 활용할 수 있다.
하나 이상의 상호연결(104)은 볼 결합, 웨지 결합, 유연성 결합, 리본 결합, 금속 클립 부착, 및/또는 기타 등등을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 연결을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 연결을 활용할 수 있다.
하나 이상의 상호연결(104)은 알루미늄, 구리, 은, 금, 및/또는 기타 등등 중 하나 이상을 포함하는 다양한 금속 재료를 포함할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 금속을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 금속을 활용할 수 있다. 하나 이상의 상호연결(104)은 접착제, 솔더, 소결, 공정 결합(eutectic bonding), 열적 압축 결합, 초음파 결합/용접, 클립 컴포넌트, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 복수 개의 상호연결 패드(206)에 연결될 수 있다.
도 8을 참조하면, 적어도 하나의 IPD 컴포넌트(200)는 기판(204)을 포함할 수 있다. 기판(204)은 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 포함할 수 있고, 기판(204)은 알루미나 기판, 알루미늄 질화물(AlN) 기판, 베릴륨 산화물(BeO) 기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료 기판으로서 제작될 수 있으며, 기판(204)은 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 포함할 수 있다. 알루미나를 포함하는 기판(204)의 구현형태는, 알루미나의 높은 열전도율 속성(>25 W/m C)의 혜택을 받고, 이것은 적어도 하나의 IPD 컴포넌트(200) 및 연관된 IPD 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 통과해서 흐르면서 열을 발생시키는 것 및/또는 기타 등등이 존재할 능동 다이, 예컨대 하나 이상의 반도체 디바이스(400)에 더 가까이 배치되어, 높은 파워 레벨 동작을 위해서 사용될 수 있게 한다. 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 구현하는 기판(204)은, 결과적으로 적어도 하나의 IPD 컴포넌트(200), 예컨대 적어도 하나의 디바이스(202)의 IPD 컴포넌트가 더 낮은 온도에서 동작할 수 있게 하고, 따라서 10-20 년 수명의 동작을 위해 요구되는 신뢰도를 증가시킨다.
본 명세서에서 설명된 바와 같이 알루미나 기판(1e14 uOhm-cm), 알루미늄 질화물(AlN), 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 구현하는 기판(204)은, 적어도 하나의 IPD 컴포넌트(200)가 높은 Q, 낮은 손실, 및/또는 기타 등등을 가지는 IPD 컴포넌트, 예컨대 적어도 하나의 디바이스(202)의 구성을 구현할 수 있게 하고, 따라서 RF 제품의 효율, 이득, 및/또는 기타 등등을 이러한 컴포넌트를 사용하여 증가시킨다. 추가적으로, 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 본 명세서에서 설명된 바와 같은 다른 유사한 열전도율 성능의 유전체 재료를 구현하는 기판(204)은, IPD 컴포넌트, 예컨대 적어도 하나의 디바이스(202)의 구성을 구현하는 적어도 하나의 IPD 컴포넌트(200)가 더 높은 주파수에서 더 양호한 성능을 가지도록 할 수 있다. 추가적으로, 알루미나 기판, 알루미늄 질화물(AlN) 기판, 베릴륨 산화물(BeO) 기판, 및/또는 기판 본 명세서에서 설명된 바와 같이 다른 유사한 열전도율 성능의 유전체 재료 기판을 구현하는 기판(204)은 낮은 열팽창 계수(예를 들어, 알루미나는 7.0으로 낮음)의 혜택을 받는다. 이러한 관점에서, 알루미나 기판, 알루미늄 질화물(AlN) 기판, 베릴륨 산화물(BeO) 기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료 기판을 구현하는 기판(204)은 특정 플랜지 애플리케이션, 예컨대 지지체(102)에 대한 양호한 열팽창 계수 매칭을 이루어서, 층간박리를 감소시키고 및/또는 피하게 한다.
적어도 하나의 디바이스(202)는 표면 실장 디바이스(SMD) 컴포넌트, 표면 실장 디바이스(SMD) 커패시터, 세라믹 커패시터, 표면 실장 디바이스(SMD) 발진기, 표면 실장 디바이스(SMD) 세라믹 커패시터, 인덕터, 표면 실장 디바이스(SMD) 인덕터, 저항, 표면 실장 디바이스(SMD) 저항, 파워 분주기, 표면 실장 디바이스(SMD) 파워 분주기, 파워 분할기, 표면 실장 디바이스(SMD) 파워 분할기, 증폭기, 평형 증폭기, 표면 실장 디바이스(SMD) 증폭기, 표면 실장 디바이스(SMD) 평형 증폭기, 결합기, 표면 실장 디바이스(SMD) 결합기, 및/또는 기타 등등 중 하나 이상일 수 있다. 적어도 하나의 디바이스(202)는 무선 주파수 디바이스, 무선 주파수 회로 디바이스, 무선 주파수 컴포넌트 디바이스, 또는 기타 등등으로서 구현될 수 있다. 적어도 하나의 디바이스(202)는 무선 주파수 디바이스, 무선 주파수 회로 디바이스, 무선 주파수 컴포넌트 디바이스, 또는 기타 등등으로서 구현될 수 있고, 표면 실장 디바이스(SMD) 무선 주파수 컴포넌트, 표면 실장 디바이스(SMD) 무선 주파수 커패시터, 무선 주파수 세라믹 커패시터, 표면 실장 디바이스(SMD) 발진기, 표면 실장 디바이스(SMD) 무선 주파수 세라믹 커패시터, 무선 주파수 인덕터, 표면 실장 디바이스(SMD) 무선 주파수 인덕터, 무선 주파수 저항, 표면 실장 디바이스(SMD) 무선 주파수 저항, 무선 주파수 파워 분주기, 표면 실장 디바이스(SMD) 무선 주파수 파워 분주기, 무선 주파수 파워 분할기, 표면 실장 디바이스(SMD) 무선 주파수 파워 분할기, 무선 주파수 증폭기, 평형 무선 주파수 증폭기, 표면 실장 디바이스(SMD) 무선 주파수 증폭기, 표면 실장 디바이스(SMD) 무선 주파수 평형 증폭기, 무선 주파수 결합기, 표면 실장 디바이스(SMD) 무선 주파수 결합기, 표면 실장 디바이스(SMD) 저항, 튜닝, 안정성, 및 기저대역 임피던스를 제공하는 표면 실장 디바이스(SMD) 저항 및/또는 기타 등등 중 하나 이상일 수 있다.
패키지(100)는 RF 패키지로서 구현될 수 있고, 적어도 하나의 디바이스(202)는 연결, 지지체, 또는 기타 등등, 송신기, 송신기 기능, 수신기, 수신기 기능, 송수신기, 송수신기 기능, 매칭 네트워크 기능, 고조파 종단 회로부, 집적된 수동 디바이스(IPD) 등을 포함할 수 있는 무선 주파수 디바이스로서 구현될 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
도 8을 참조하면, 기판(204)은 상면(222)을 포함할 수 있다. 상면(222)은 x-축에 개략적으로 평행한 평면 또는 지지체(102)의 상면에 개략적으로 평행한 평면에 위치될 수 있다. 이러한 관점에서, 일반적으로 0° - 15°, 0° - 2°, 2° - 4°, 4° - 6°, 6° - 8°, 8° - 10°, 10° - 12°, 또는 12° - 15° 안에 속하는 것을 규정될 수 있다. 상면(222)은 복수 개의 상호연결 패드(206)를 지지할 수 있다. 복수 개의 상호연결 패드(206)는 다수의 본드 패드 영역을 포함할 수 있다. 복수 개의 상호연결 패드(206)는 기판(204)의 상면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다.
일부 양태에서, 적어도 하나의 디바이스(202)는 하단면에 배치된 단자를 포함할 수 있다. 따라서, 적어도 하나의 디바이스(202)와 같은 디바이스를 패키지(100)의 지지체(102)에 직접적으로 실장하면 단락이 초래될 것이다. 예를 들어, 표면 실장 디바이스(SMD) 컴포넌트, 예컨대 표면 실장 디바이스(SMD) 세라믹 커패시터로서 구현된 적어도 하나의 디바이스(202)는 표면 실장 디바이스(SMD) 컴포넌트의 하단면에 배치된 하나 이상의 단자를 포함할 수 있다. 따라서, 표면 실장 디바이스(SMD) 컴포넌트로서 구성된 적어도 하나의 디바이스(202)를 패키지(100)의 지지체(102)에 실장하면 단락이 초래될 것이다.
따라서, 본 발명은 적어도 하나의 디바이스(202)를 지지하기 위하여 적어도 하나의 IPD 컴포넌트(200)의 기판(204)을 활용한다. 기판(204)은 지지체(102)의 상면에 실장될 수 있다. 기판(204)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 지지체(102)의 상면에 실장될 수 있다. 일 양태에서, 기판(204)은 지지체(102)의 상면에 직접 실장될 수 있다. 일 양태에서, 기판(204)은 개재된 구조체, 컴포넌트, 및/또는 기타 등등을 가지고 지지체(102)의 상면에 실장될 수 있다. 지지체(102)의 상면은 x-축과 평행할 수 있다; 그리고 기판(204)은 도 2 및 도 6에 도시된 바와 같이 y-축을 따라서 지지체(102) 위에 수직으로 배치될 수 있다. 일 양태에서, 기판(204)은 적어도 부분적으로 절연성을 가질 수 있다. 좀 더 구체적으로는, 기판(204)은 적어도 하나의 디바이스(202)를 지지체(102)로부터 적어도 부분적으로 절연시킬 수 있다.
다시 도 7을 참조하면, 복수 개의 상호연결 패드(206) 중 하나 또는 다수는 하나 이상의 상호연결(104)로의 결합을 위한 표면일 수 있다. 따라서, 복수 개의 상호연결 패드(206)의 표면들을 깨끗하게 유지하는 것을 보장하는 것이 유익할 수 있다. 특히, 적어도 하나의 디바이스(202)를 복수 개의 상호연결 패드(206)에 부착하면, 결과적으로 복수 개의 상호연결 패드(206)의 다른 표면으로 솔더가 전달되는 것을 초래할 수 있다. 따라서, 도 7에 도시된 바와 같이, 복수 개의 상호연결 패드(206)는 하나 또는 복수 개의 상호연결 패드(206)로의 하나 이상의 상호연결(104)의 다양한 결합 영역 및 복수 개의 상호연결 패드(206)로의 적어도 하나의 디바이스(202)의 결합 영역 사이에 배치된 솔더 베리어(216)를 포함할 수 있다.
상면(222)은 복수 개의 상호연결 패드(206)를 제 1 단자 본드 패드로서 더 구현할 수 있다. 제 1 단자 본드 패드는 x-축에 개략적으로 평행한 평면 또는 상면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 제 1 단자 본드 패드는 적어도 하나의 디바이스(202)의 제 1 단자에 연결될 수 있다. 이러한 관점에서, 제 1 연결(220)이 제 1 단자 본드 패드 및 제 1 단자 사이에 형성될 수 있다. 제 1 연결(220)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 포함할 수 있다. 제 1 단자 본드 패드는 기판(204)의 상면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다.
상면(222)은 복수 개의 상호연결 패드(206) 중 다른 것을 제 2 단자 본드 패드로서 더 구현할 수 있다. 제 2 단자 본드 패드는 x-축에 개략적으로 평행한 평면 또는 상면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 제 2 단자 본드 패드는 적어도 하나의 디바이스(202)의 제 2 단자에 연결될 수 있다. 이러한 관점에서, 제 2 연결(218)이 제 2 단자 본드 패드 및 제 2 단자 사이에 형성될 수 있다. 제 2 단자 본드 패드는 부분적으로 복수 개의 상호연결 패드(206)에 전기적으로 연결될 수 있다. 제 2 연결(218)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 포함할 수 있다. 제 2 단자 본드 패드는 기판(204)의 상면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 추가적으로, 기판(204)의 상면(222)은 필요에 따라서 적어도 하나의 디바이스(202)에 대한 추가 단자를 포함할 수 있다.
적어도 하나의 IPD 컴포넌트(200)는 상면(222)에 반대인 기판(204)의 하면에 위치된 금속 피복층(metallization layer; 240)을 포함할 수 있다. 금속 피복층(240)은 x-축에 개략적으로 평행한 평면 또는 상면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 일 양태에서, 금속 피복층(240)은 상면(222)에 반대인 기판(204)의 하면에 풀 페이스 금속성층으로서 구현될 수 있다. 추가적으로 또는 대안적으로, 적어도 하나의 IPD 컴포넌트(200)는 하나의 금속층(metallic layer)을 가진 단면형일 수 있다; 적어도 하나의 IPD 컴포넌트(200)는 기판(204)의 하나의 기판 층의 양면에 두 금속층을 가진 양면형일 수 있다; 및/또는 적어도 하나의 IPD 컴포넌트(200)는 기판의 층들과 교번하는 알루미늄, 구리, 은, 금, 및/또는 기타 등등의 외층 및 내층을 가지는 다층일 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 별개의 통전 라인, 트랙, 회로 트레이스, 연결을 위한 패드, 알루미늄, 구리, 은, 금, 및/또는 기타 등등의 층들 사이에서 연결을 통과시키기 위한 비아, 및 EM 차폐 또는 다른 목적을 위한 고체 도전성 영역과 같은 피쳐를 포함할 수 있다.
추가적으로 또는 대안적으로, 적어도 하나의 IPD 컴포넌트(200)는, 금속 도금 홀, 예컨대 구리 도금 홀, 알루미늄 도금 홀, 은 도금 홀, 금 도금 홀, 및/또는 유전체 기판을 통과하는 전기적 터널로서 기능할 수 있는 기타 등등일 수 있는 비아를 이용하여 연결될 수 있는 상이한 층들 상에 도체를 포함할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는, 기판(204)을 통과하고 타측에 있는 트레이스에 납땜된 그들의 와이어 리드에 의해서 실장될 수 있는 "쓰루 홀" 컴포넌트를 포함할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 그들의 리드 및/또는 단자에 의해서 부착될 수 있는 "표면 실장" 컴포넌트를 포함할 수 있다.
적어도 하나의 IPD 컴포넌트(200) 및/또는 금속 피복층(240)은, 솔더 페이스트에 대한 인쇄 스크리닝 또는 처분, 에폭시에 대한 인쇄 스크리닝 또는 처분, 실크 스크린 인쇄 공정, 사진제판(photoengraving) 프로세스, 투명한 필름 상의 인쇄 프로세스, 포토마스크 프로세스, 감광처리된(photo-sensitized) 보드 프로세스, 레이저 레지스트 삭마(ablation) 프로세스, 밀링(milling) 프로세스, 레이저 에칭 프로세스, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하여 제조될 수 있다. 하나 이상의 양태들에서, 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 적어도 하나의 IPD 컴포넌트(200) 및 다른 전자 컴포넌트에 기계적으로 지지 및 전기적으로 연결하도록 구성될 수 있다.
추가적으로, 적어도 하나의 IPD 컴포넌트(200)는 비아(228)를 포함할 수 있다. 비아(228)는 복수 개의 상호연결 패드(206)로부터 금속 피복층(240)으로 연장될 수 있다. 따라서, 적어도 하나의 디바이스(202)의 단자는 제 1 연결(220)을 통하여 제 1 단자 본드 패드에, 그리고 비아(228)를 통하여 적어도 금속 피복층(240)에 연결되어, 지지체(102)와 전기적 연결 및/또는 전기적 콘택을 이룰 수 있다. 비아(228)는 금속 피복층(240)을 통해서도 지지체(102)까지 연결되어, 지지체(102)와 전기 연결 및/또는 전기적 콘택을 이룰 수 있다. 다른 양태들에서, 비아(228)는 부분적인 비아로서만 구현될 수 있다. 비아(228)는 기판(204)을 통과하는 전기적 터널로서 기능할 수 있는 금속 도금 홀 또는 금속 충진 홀일 수 있다. 비아(228)는 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 비아(228)는 x-축에 개략적으로 수직인 평면, x-축에 개략적으로 평행인 평면, 및/또는 상면(222)에 개략적으로 수직인 평면에 위치될 수 있다.
특정 양태에서, 적어도 하나의 IPD 컴포넌트(200)의 제 1 실시형태가 도 7에 도시되는데, 여기에서는 SMD 커패시터로서 구현된 복수 개의 적어도 하나의 디바이스(202)가 기판(204)의 알루미나 기판 구현형태 상에 배치된다. SMD 커패시터의 하나의 단부는 본드 패드에 연결되는, 복수 개의 상호연결 패드(206)에 의해서 구현된 도전성 트레이스에 전기적으로 연결될 수 있다. 하나 이상의 상호연결(104)과 같은 본드 와이어는 적어도 하나의 IPD 컴포넌트(200)를 패키지(100) 내의 다른 컴포넌트에 연결하기 위하여 복수 개의 상호연결 패드(206)에 의해 구현되는 본드-패드에 부착될 수 있다. 솔더 베리어(216)에 의해서 구현되는 솔더 마스크의 얇은 스트립이 SMD 컴포넌트의 리플로우(reflow) 부착 도중에 본드 패드를 솔더 오염으로부터 보호할 수 있다. SMD 커패시터의 다른 단부는 도전성 트레이스 및/또는 비아(228), 금속 피복층(240), 및/또는 기타 등등을 통하여 접지(적어도 하나의 IPD 컴포넌트(200)의 후면)에 전기적으로 연결될 수 있다.
도 9는 본 발명에 따른 다른 IPD 컴포넌트의 상면도를 도시한다.
특히, 도 9는 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 도 9는 적어도 하나의 IPD 컴포넌트(200)가 회로 구조체(260)를 포함할 수 있다는 것을 예시한다. 특히, 회로 구조체(260)는 적어도 하나의 디바이스(202)에 인접하게 배치될 수 있고, 인덕턴스, 커패시턴스, 저항, 및/또는 기타 등등을 제공하도록 구성될 수 있다. 일 양태에서, 회로 구조체(260)는 상면(222) 상에 배치된 금속성 표면일 수 있고, 금속 피복층(240)과 함께 커패시터를 생성할 수 있다. 추가적으로, 회로 구조체(260)는 유도성 스트립, 유도성 코일, 용량성 스터브, 및/또는 기타 등등으로서 구성될 수 있다. 일 양태에서, 회로 구조체(260)는 적어도 하나의 IPD 컴포넌트(200) 상에 배치될 수 있고, 적어도 하나의 IPD 컴포넌트(200) 상에 인쇄될 수 있으며 및/또는 기타 등등이 가능한 박막 저항, 후막 저항, 인쇄 박막 저항, 인쇄 후막 저항, 및/또는 기타 등등과 같은 저항을 구현할 수 있다.
일 양태에서, 회로 구조체(260)는 개방 단부형 션트 스터브(open ended shunt stub)로서 구현될 수 있다. 이러한 관점에서, 회로 구조체(260)는 기판(204) 상의 상면(222) 상의 상단 금속 피복을 사용하여 구성될 수 있고, 기판(204)의 유전체 및 금속 피복층(240)에 의해 구현된 하단 금속피복은 커패시턴스를 생성한다. 도 9에 도시된 바와 같이, 개방 단부형 션트 스터브를 구현하는 복수 개의 상호연결 패드(206)는 적어도 하나의 디바이스(202) 사이에서 상호 이격될 수 있어서, 하나 이상의 반도체 디바이스(400)에 대한 제 2 고조파 또는 제 3 고조파 최적화를 위해 적합한 낮은 값의 커패시턴스를 형성한다. 고조파 션트 스터브를 구현하는 복수 개의 상호연결 패드(206)는 적어도 하나의 IPD 컴포넌트(200) 상에 배치될 수 있어서, 하나 이상의 반도체 디바이스(400) 각각에 대해서 이용가능한 하나의 스터브가 존재할 수 있게 한다. 추가적인 커패시턴스 영역이, 선트 스터브에 연결되고 비아들(228)의 행 뒤에 위치된 회로 구조체(260)의 큰 연속적 직사각형 영역 구현형태를 사용하여 생성될 수 있다.
다시 도 4를 참조하면, 도 4의 패키지(100)는 도 7에 예시된 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 도 9에 예시된 적어도 하나의 IPD 컴포넌트(200)의 구현형태와 함께 도시한다. 특히, 도 7은 패키징된 RF 파워 제품 내의, 예를 들어 GaN 다이일 수 있는 능동 다이와 같은 하나 이상의 반도체 디바이스(400)와 함께 사용되는, 적어도 하나의 IPD 컴포넌트(200)의 도 4의 실시형태 및 적어도 하나의 IPD 컴포넌트(200)의 도 7의 실시형태를 구현하는 패키지(100)를 예시한다. 적어도 하나의 IPD 컴포넌트(200)의 도 7의 실시형태는 출력 사전-매칭 내에서 션트 L-C 네트워크 내의 커패시턴스를 형성하기 위해서 사용될 수 있고, 적어도 하나의 IPD 컴포넌트(200)의 도 4의 실시형태는 입력에 있는 저역-통과 L-C 네트워크 내의 사전매칭(prematch)을 형성하기 위하여 사용될 수 있다. 개방-단부형 스터브는 하나 이상의 상호연결(104), 예컨대 하나 이상의 반도체 디바이스(400)의 각각의 터브(tub)로의 와이어-본드와 함께, 입력에서 최적 제 2 고조파 임피던스를 하나 이상의 반도체 디바이스(400)에 제공하여 더 높은 효율을 가능하게 하도록 구성될 수 있다.
도 10은 구현된 개시물에 따른 다른 IPD 컴포넌트의 상면도를 도시한다.
특히, 도 10은 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 도 10은 적어도 하나의 IPD 컴포넌트(200)가, 적어도 하나의 IPD 컴포넌트(200)의 외부 에지를 따라서 라우팅될 수 있고, 또한 적어도 하나의 디바이스(202) 뒤에서 계속될 수 있는 복수 개의 상호연결 패드(206)의 구조를 포함할 수 있다는 것을 보여준다. 이러한 관점에서, 복수 개의 상호연결 패드(206)는 얇고 구부러진 라인으로서 구성될 수 있다; 또는 복수 개의 상호연결 패드(206)는 소망되는 회로를 제공하기 위하여 더 넓고 더 짧은 라인으로서 구현될 수 있다. 도 10의 복수 개의 상호연결 패드(206)의 다양한 구현형태들은 고조파 주파수에서 제공되는 임피던스를 조작하기 위한 더 많은 유연성을 제공할 수 있다. 추가적으로, 도 10의 실시형태는 상이한 개수의 터브를 가진 하나 이상의 반도체 디바이스(400)와 함께 동작할 수 있는데, 그 이유는 복수 개의 상호연결 패드(206)에 의해 구현된 본드-패드가 다이의 폭에 걸쳐서 연속적일 수 있기 때문이다. 다시 도 3을 참조하면, 패키지(100)의 입력측 또는 우측 상의 적어도 하나의 IPD 컴포넌트(200)의 도 10의 양태를 구현하는 패키지(100)가 도시된다.
도 11은 본 발명에 따르는 패키지에 대한 등가 회로를 도시한다.
특히, 도 11은 도 10 및 도 11에 도시된 토폴로지를 나타내는 등가 회로 디자인을 예시한다. 출력측 또는 좌측에서, 하나 이상의 상호연결(104), 예컨대 와이어-본드, 및 적어도 하나의 디바이스(202), 예컨대 SMD 캡을 구현하는 적어도 하나의 IPD 컴포넌트(200)가 션트 L-C 네트워크를 형성한다. 하나 이상의 상호연결(104), 예컨대 와이어 본드가 하나 이상의 반도체 디바이스(400)로부터 시작해서 적어도 하나의 IPD 컴포넌트(200)를 거쳐서, 그리고 직렬 인덕터에 대한 출력 RF 리드로서 구현된 하나 이상의 금속 콘택(404)에 직접 연결된다. 입력측 또는 우측에는, 적어도 하나의 IPD 컴포넌트(200)가, 개방 단부형 선트 스터브를 구현하는 회로 구조체(260) 또는 기판이 상단 및 하단 금속에 의해 형성된 낮은 커패시턴스를 가지고 구성될 수 있다. 추가적으로, 와이어-본드로서 구현된 하나 이상의 상호연결(104)은 하나 이상의 반도체 디바이스(400)에 연결될 수 있고, 션트 - LC 또는 션트 개방 스터브를 형성할 수 있다. 이러한 양태는 존재하는 고조파 임피던스를 하나 이상의 반도체 디바이스(400)의 입력에 맞게 최적화하기 위해서 사용될 수 있고, 패키지(100)의 효율 및 선형성을 최적화하기 위하여 사용될 수 있다. 저역-통과 L-C-L 네트워크가 하나 이상의 상호연결(104), 예컨대 와이어-본드에 의해서 생성될 수 있고, 적어도 하나의 디바이스(202), 예컨대 SMD 캡이 이제 하나 이상의 반도체 디바이스(400) 및 RF 입력 리드 사이를 연결할 수 있다.
도 12는 본 발명에 따른 다른 IPD 컴포넌트의 측면도를 도시한다.
특히, 도 12는 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 도 12는 적어도 하나의 IPD 컴포넌트(200)가 에지 도금(230)을 포함할 수 있다는 것을 예시한다. 에지 도금(230)은 상면(222) 및/또는 복수 개의 상호연결 패드(206)로부터 금속 피복층(240)으로 연장될 수 있다. 에지 도금(230)은 x-축에 개략적으로 수직인 평면 또는 상면(222)에 개략적으로 수직인 평면에 위치될 수 있다. 따라서, 적어도 하나의 디바이스(202)의 단자는 제 1 연결(220)을 통하여 에지 도금(230)을 통해 적어도 금속 피복층(240)에 연결되어, 지지체(102)와 전기적 연결 및/또는 전기적 콘택을 이룰 수 있다. 에지 도금(230)은 금속 피복층(240)을 지나 지지체(102)까지 연결되어, 지지체(102)와 전기 연결 및/또는 전기적 콘택을 이룰 수 있다. 에지 도금(230)은 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 하나 이상의 양태들에서, 에지 도금(230)은 라우팅 및 도금된 성좌(plated constellation) 구성 및/또는 카스텔레이션(castellation) 또는 에지 도금이라고도 불리는 긴-홀 구성을 포함한다. 하나 이상의 양태들에서, 에지 도금(230)은 비아를 활용하는 것과 비교할 때 비용을 더 절감할 수 있는데, 그 이유는 비아가 가끔은 플러깅될(plugged) 수 있기 때문이다.
도 13은, 구현된 개시물에 따른 다른 IPD 컴포넌트의 상면도를 도시하는 도 13a, 다른 IPD 컴포넌트의 금속층 뷰를 도시하는 도 13b, 하단 금속층 뷰를 도시하는 도 13c, 및 단면도를 도시하는 도 13d를 포함한다.
특히, 도 13은 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 도 13은 적어도 하나의 IPD 컴포넌트(200)가 다층 기판으로서 구현될 수 있다는 것을 예시한다. 특히, 도 13의 적어도 하나의 IPD 컴포넌트(200)는 3 개의 금속층 및 2 개의 유전층을 포함할 수 있다. 하지만, 유사한 피쳐가 임의의 타입의 다층 스택업(stack up)에 적용될 수 있다. 복수 개의 상호연결 패드(206)는 도 13a에 도시된 바와 같이 상단 금속층 트레이스 및 SMD 커패시터로서 구현된 적어도 하나의 디바이스(202)로 이루어진 출력 션트-LC로서 구성될 수 있다. SMD 커패시터로서 구현될 수 있는 적어도 하나의 디바이스(202)의 하나의 단부는 적어도 하나의 디바이스(202)의 상단 금속층을 금속 피복층(240) 또는 하단 금속층으로까지 연결하는 비아(228)에 의해서 금속 피복층(240) 또는 접지층으로 라우팅될 수 있다.
도 13의 적어도 하나의 IPD 컴포넌트(200)는 도 13b에 도시된 바와 같이 제 2 금속층을 구현함으로써 출력 직렬 인덕턴스를 구현할 수 있다. 도 13b에 예시된 금속층(290)은 본드-패드 및 와이어본드로서 구현된 복수 개의 상호연결 패드(206)와 연결되기 위하여 적어도 하나의 IPD 컴포넌트(200)의 상단층까지 다시 라우팅될 수 있고, 일 양태에서는 적어도 하나의 IPD 컴포넌트(200)의 상단 두 층들만을 연결하는 부분/블라인드 비아(partial/blind via)를 이용하여 구현된 비아(228)를 가지고 구현될 수 있다. 적어도 하나의 IPD 컴포넌트(200)의 예시적인 다층 스택-업의 단면이 도 13d에 도시된다.
도 14는 본 발명의 다른 양태에 따른 패키지의 부분적인 상면도를 예시한다.
특히, 도 14는 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 패키지(100)를 예시한다. 추가적으로, 도 14는 패키지(100)가 도 13의 적어도 하나의 IPD 컴포넌트(200)를 입력 및 출력에 대한 다층 세라믹 IPD로서 구현한다는 것을 예시한다. 이러한 구성을 사용하면, 하나 이상의 반도체 디바이스(400)로부터 적어도 하나의 IPD 컴포넌트(200)까지, 그리고 적어도 하나의 IPD 컴포넌트(200)의 단부로부터 RF 입력 리드 및/또는 RF 출력 리드로서 구현된 하나 이상의 금속 콘택(404)까지 적은 수의 짧은 와이어 본드만이 필요하다는 것에 주의한다. 추가적으로, 적어도 하나의 디바이스(202), 예컨대 SMD 캡의 상단에 걸친 와이어 본드 루프가 존재하지 않아서, 패키지(100) 내의 입력/출력 커플링을 감소시키는데 도움이 될 수 있고, 개선된 안정성 및 이득을 제공할 수 있으며, 금 와이어-본드의 비용을 절약할 수 있다.
본 발명의 접착제는 연결될 표면들을 연결하기 위하여 중간층을 도포하는 것을 포함할 수 있는 접착제 결합 프로세스에서 활용될 수 있다. 접착제는 유기 또는 무기 접착제일 수 있다; 그리고 접착제는 연결될 표면 중 하나 또는 양자 모두의 표면 상에 증착될 수 있다. 접착제는, 특정한 툴 압력을 인가하는 것을 포함할 수 있는 환경에서, 특정 처리 시간 동안에 특정 결합 온도에서 특정 코팅 두께를 가지는 접착제 재료를 적용하는 것을 포함할 수 있는 접착제 결합 프로세스에서 활용될 수 있다. 일 양태에서, 접착제는 도전성 접착제, 에폭시-계 접착제, 도전성 에폭시-계 접착제, 및/또는 기타 등등일 수 있다.
본 발명의 솔더는 솔더를 포함할 수 있고 및/또는 솔더로부터 형성될 수 있는 솔더 계면을 형성하도록 활용될 수 있다. 솔더는 연결될 표면들 사이에 결합을 형성하기 위하여 사용될 수 있는 임의의 가융성 금속 합금일 수 있다. 솔더는 무납 솔더, 납 솔더, 공정 솔더, 또는 기타 등등일 수 있다. 무납 솔더는 주석, 구리, 은, 비스무스, 인듐, 아연, 안티몬, 다른 금속의 표지물질, 및/또는 기타 등등을 함유할 수 있다. 납 솔더는 납, 주석과 같은 다른 금속, 은, 및/또는 기타 등등을 함유할 수 있다. 솔더는 필요에 따라서 플럭스를 더 포함할 수 있다.
본 발명의 소결은 열 및/또는 압력에 의하여 재료의 도체 매쓰를 다지고 형성하는 프로세스를 활용할 수 있다. 소결 프로세스는 재료를 액화점까지 용융시키지 않고서 동작할 수 있다. 소결 프로세스는 페이스트 또는 에폭시 내의 금속성 나노 또는 하이브리드 분말을 소결하는 것을 포함할 수 있다. 소결 프로세스는 진공에서의 소결을 포함할 수 있다. 소결 프로세스는 보호 가스를 사용하여 소결하는 것을 포함할 수 있다.
본 발명의 공정 결합(eutectic bonding)은 공정 시스템을 형성할 수 있는 공정 솔더링 프로세스를 활용할 수 있다. 공정 시스템은 연결될 표면들 사이에서 사용될 수 있다. 공정 결합은 합금일 수 있는 금속 및/또는 특정한 조성 및 온도에서 고체에서 액체 상태로, 또는 액체에서 고체 상태로 변하는 중간금속(intermetallic)을 활용할 수 있다. 공정 합금은 스퍼터링, 기화, 전기도금, 및/또는 기타 등등에 의하여 증착될 수 있다.
본 발명의 초음파 용접은 압력을 받으면서 서로 부착된 컴포넌트들에 고-주파수 초음파 음향 진동이 국지적으로 인가되는 프로세스를 활용할 수 있다. 초음파 용접은 연결될 표면들 사이에 고상 용접을 생성할 수 있다. 일 양태에서, 초음파 용접은 초음파처리된(sonicated) 힘을 인가하는 것을 포함할 수 있다.
패키지(100)는 여러 가지 상이한 애플리케이션들에서 구현될 수 있다. 이러한 관점에서, 패키지(100)는, 고비디오 대역폭 파워 증폭기 트랜지스터, 단일 경로 무선 주파수 파워 트랜지스터, 단일 스테이지 무선 주파수 파워 트랜지스터, 다중경로 무선 주파수 파워 트랜지스터, 도허티 구조, 멀티스테이지 무선 주파수 파워 트랜지스터, GaN-계 무선 주파수 파워 증폭기 모듈, 측방향-확산 금속-산화물 반도체(LDMOS) 디바이스, LDMOS 무선 주파수 파워 증폭기 모듈, 무선 주파수 파워 디바이스, 초광대역 디바이스, GaN-계 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 브로드밴드 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 및/또는 기타 등등을 구현하는 애플리케이션에서 구현될 수 있다. 패키지(100)는 파워 패키지로서 구현될 수도 있다. 패키지(100)는 파워 패키지로서 구현될 수 있고, 본 명세서에서 설명된 바와 같은 애플리케이션 및 컴포넌트를 구현할 수 있다.
패키지(100)는 무선 주파수 패키지로서 구현될 수 있다. 패키지(100)는 무선 주파수 패키지로서 구현될 수 있고, 본 명세서에서 설명된 바와 같은 애플리케이션 및 컴포넌트를 구현할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는, 연결, 지지체 등, 송신기, 송신기 기능, 수신기, 수신기 기능, 송수신기, 송수신기 기능 등을 포함할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
적어도 하나의 IPD 컴포넌트(200)는 능동 디바이스, 수동 디바이스, 집적된 수동 디바이스(IPD), 트랜지스터 디바이스, 또는 기타 등등일 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 임의의 애플리케이션을 위한 임의의 전기적 컴포넌트를 포함할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)는, 고비디오 대역폭 파워 증폭기 트랜지스터, 단일 경로 무선 주파수 파워 트랜지스터, 단일 스테이지 무선 주파수 파워 트랜지스터, 다중경로 무선 주파수 파워 트랜지스터, 멀티스테이지 무선 주파수 파워 트랜지스터, GaN-계 무선 주파수 파워 증폭기 모듈, 측방향-확산 금속-산화물 반도체(LDMOS) 디바이스, LDMOS 무선 주파수 파워 증폭기 모듈, 무선 주파수 파워 디바이스, 초광대역 디바이스, GaN-계 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 브로드밴드 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 및/또는 기타 등등일 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
일 양태에서, 적어도 하나의 IPD 컴포넌트(200)는 고전자 이동성 트랜지스터(HEMT)일 수 있다. 이러한 관점에서, HEMT는 3족-질화물계 디바이스일 수 있고, 및 이러한 HEMT는 고전력 무선 주파수(RF) 애플리케이션을 위하여, 저주파수 고전력 스위칭 애플리케이션을 위하여, 및 다른 애플리케이션을 위하여 구현될 수 있다. 예를 들어, 3족-질화물, 예컨대 GaN 및 그 합금의 재료 속성은, RF 애플리케이션에 대한 높은 RF 이득 및 선형성과 함께 높은 전압 및 높은 전류가 획득될 수 있게 한다. 통상적인 3족-질화물 HEMT는 높은 밴드갭 3족 질화물(예를 들어, AlGaN) 베리어층 및 낮은 밴드갭 3족 질화물 재료(예를 들어, GaN) 버퍼층 사이의 계면에 2-차원의 전자 가스(2DEG)가 형성되는 것에 의존하고, 작은 밴드갭 재료가 더 높은 전자 친화도를 가진다. 2DEG는 작은 밴드갭 재료 내의 누적층이고, 높은 전자 농도 및 높은 전자 이동성을 포함할 수 있다.
도 15는 본 발명에 따른 IPD 컴포넌트를 제조하는 프로세스를 보여준다.
특히, 도 15는 본 명세서에서 설명된 바와 같은 IPD 컴포넌트(200)에 관련되는 IPD 컴포넌트(600)를 형성하는 프로세스를 예시한다. IPD 컴포넌트(600)를 형성하는 프로세스의 양태들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 추가적으로, IPD 컴포넌트(600)를 형성하는 프로세스의 부분들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 더욱이, IPD 컴포넌트(600)를 형성하는 프로세스는 본 명세서에 개시된 다양한 양태와 일관되는 더 많거나 더 적은 프로세스를 가지도록 변경될 수 있다.
처음에, IPD 컴포넌트(600)를 형성하는 프로세스는 기판(602)을 형성하는 프로세스를 포함할 수 있다. 좀 더 구체적으로는, 기판(204)이 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 기판(602)을 형성하는 프로세스는, 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 포함하도록 기판(204)을 형성하는 것을 포함할 수 있고, 기판(204)은 알루미나 기판, 알루미늄 질화물(AlN) 기판, 베릴륨 산화물(BeO) 기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료 기판으로서 제작될 수 있으며, 기판(204)은 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 포함할 수 있다. 일 양태에서, 기판(204)을 제조하는 것을 알루미나 스트립과 함께 시작될 수 있다. 스트립 크기는 SMT, 다이싱 및 다이 부착 장비와 같은 후속 어셈블리 장비가 처리할 수 있는 것에 맞게 최적화될 수 있다.
더 나아가, IPD 컴포넌트(600)를 형성하는 프로세스는 금속 피복층(604)을 형성하는 것을 포함할 수 있다. 좀 더 구체적으로는, 금속 피복층(240)은 기판(204)의 적어도 부분 상에서 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 금속 피복층(604)을 형성하는 프로세스는, 솔더 페이스트에 대한 인쇄 스크리닝, 에폭시에 대한 인쇄 스크리닝, 실크 스크린 인쇄 공정, 사진제판 프로세스, 투명한 필름 상의 인쇄 프로세스, 에칭 프로세스와 조합된 포토마스크 프로세스, 감광처리된 보드 프로세스, 레이저 레지스트 삭마 프로세스, 밀링 프로세스, 레이저 에칭 프로세스, 직접 금속 인쇄 공정, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하는 것을 포함할 수 있다.
또한, 금속 피복층(604)을 형성하는 프로세스는 상호연결 패드를 형성하는 것을 포함할 수 있다. 좀 더 구체적으로는, 복수 개의 상호연결 패드(206)는 본 명세서에서 설명된 바와 같이 기판(204) 상에 구성, 구조, 및/또는 구현될 수 있다. 상호연결 패드를 형성하는 프로세스는, 솔더 페이스트에 대한 인쇄 스크리닝, 에폭시에 대한 인쇄 스크리닝, 실크 스크린 인쇄 공정, 사진제판 프로세스, 투명한 필름 상의 인쇄 프로세스, 에칭 프로세스와 조합된 포토마스크 프로세스, 감광처리된 보드 프로세스, 레이저 레지스트 삭마 프로세스, 밀링 프로세스, 레이저 에칭 프로세스, 직접 금속 인쇄 공정, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하는 것을 포함할 수 있다.
또한, IPD 컴포넌트(600)를 형성하는 프로세스는 솔더 베리어(606)를 형성하는 것을 포함할 수 있다. 하나 이상의 양태들에서, 솔더 베리어(216)는 적어도 하나의 IPD 컴포넌트(200)의 상면 상의 선택 구역 내에 형성될 수 있다. 추가적인 양태에서, 솔더 베리어(216)는 적어도 하나의 IPD 컴포넌트(200)의 전체 표면에 걸쳐서 배치되고, 적어도 하나의 IPD 컴포넌트(200)의 상면의 선택 위치로부터 선택적으로 에칭되고 및/또는 그렇지 않으면 제거될 수 있다.
추가적으로, IPD 컴포넌트(600)를 형성하는 프로세스는 적어도 하나의 디바이스를 기판(608) 상에 배치하는 것을 포함할 수 있다. 좀 더 구체적으로는, 적어도 하나의 디바이스(202)는 본 명세서에서 설명된 바와 같이 기판(204) 상에 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 적어도 하나의 디바이스(202)는 본 명세서에서 설명된 바와 같이 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 사용하여 기판(204) 상에 배치될 수 있다.
좀 더 구체적으로는, IPD 컴포넌트(600)를 형성하는 프로세스는 적어도 하나의 IPD 컴포넌트(200)를 패널 내에 형성하기 위해 제조하는 것을 포함할 수 있다. IPD 컴포넌트(600)를 형성하는 프로세스는 적어도 하나의 디바이스(202)를 패널의 적어도 하나의 IPD 컴포넌트(200) 상에 배치하기 위하여 픽 및 플레이스(pick and place) 어셈블리를 구현하는 것을 포함할 수 있다. IPD 컴포넌트(600)를 형성하는 프로세스는 패널을 가지고 리플로우(reflow) 프로세스를 구현하는 것을 포함할 수 있다. IPD 컴포넌트(600)를 형성하는 프로세스는 적어도 하나의 IPD 컴포넌트(200)를 패널로부터 개별화하기 위한 웨이퍼, 회로 보드, 또는 패키지 소잉(sawing) 장비와 같은 절삭 장비를 활용하여 패널을 절삭하는 것을 포함할 수 있고, 이것은 적어도 하나의 IPD 컴포넌트(200)가, 패키지(100)로 후속 조립하기 위한 다이 부착(Die Attach) 장비에 직접 로딩될 수 있는 링 프레임상의 다이싱 테이프에 배치될 수 있다는 장점을 가질 수 있다.
일 양태에서, IPD 컴포넌트(600)를 형성하는 프로세스는 표면 실장 기술(SMT) 라인을 활용하여 처리하는 것을 포함할 수 있다. 표면 실장 기술(SMT) 라인은 솔더 인쇄, 컴포넌트 배치, 솔더 리플로우, 및/또는 기타 등등을 포함하는 다수의 프로세스를 활용할 수 있다. 추가적인 프로세스는 모든 플럭스 잔여물을 제거하기 위한 플럭스 세정 단계, 와이어 본딩, 다이싱, 다이싱 테이프에 실장하는 것, 다이싱, 기계적 소잉 또는 레이저 절삭 중의 하나, 또는 이들 모두의 조합, 및 컴포넌트 테스팅을 포함할 수 있다. 추가적으로, 적어도 하나의 IPD 컴포넌트(200)가 다이싱 테이프 상에 배치될 수 있고, 이것은 이제 다이 부착 장비에 대한 입력으로서의 역할을 할 수 있다.
도 16은 본 발명에 따른 패키지를 제조하는 프로세스를 보여준다.
특히, 도 16은 본 명세서에서 설명된 바와 같은 패키지(100)에 관련되는 패키지(700)를 형성하는 프로세스를 예시한다. 패키지(700)를 형성하는 프로세스의 양태들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 추가적으로, 패키지(700)를 형성하는 프로세스의 부분들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 더욱이, 패키지(700)를 형성하는 프로세스는 본 명세서에 개시된 다양한 양태와 일관되는 더 많거나 더 적은 프로세스를 가지도록 변경될 수 있다.
처음에, 패키지(700)를 형성하는 프로세스는 지지체(702)를 형성하는 프로세스를 포함할 수 있다. 좀 더 구체적으로는, 지지체(102)가 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 지지체(702)를 형성하는 프로세스는 지지체(102)를 지지체, 표면, 패키지 지지체, 패키지면, 패키지 지지면, 플랜지, 히트 싱크, 공통 소스 히트 싱크, 및/또는 기타 등등으로서 형성하는 것을 포함할 수 있다.
패키지(700)를 형성하는 프로세스는 IPD 컴포넌트(600)를 형성하는 프로세스를 포함할 수 있다. 좀 더 구체적으로는, 적어도 하나의 IPD 컴포넌트(200)는 도 15 및 그 연관된 설명에 대하여 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 그 이후에, IPD 컴포넌트(600)를 형성하는 프로세스는 적어도 하나의 IPD 컴포넌트(200)를 지지체(102)에 부착하는 것을 포함할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 지지체(102)의 상면에 실장될 수 있다.
패키지(700)를 형성하는 프로세스는 하나 이상의 상호연결(706)을 형성하는 프로세스를 포함할 수 있다. 좀 더 구체적으로는, 하나 이상의 상호연결(104)은 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 하나 이상의 상호연결(706)을 형성하는 프로세스는 하나 이상의 와이어, 리드, 비아, 에지 도금, 회로 트레이스, 트랙, 및/또는 기타 등등을 형성함으로써 하나 이상의 상호연결(104)을 형성하는 것을 포함할 수 있다. 일 양태에서, 하나 이상의 상호연결(706)을 형성하는 프로세스는, 하나 이상의 상호연결들(706)을 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 클립 컴포넌트, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 연결하는 것을 포함할 수 있다.
패키지(700)를 형성하는 프로세스는 패키지(708)를 밀봉하는 프로세스를 포함할 수 있다. 좀 더 구체적으로는, 패키지(100)는 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 패키지(708)를 밀봉하는 프로세스는 오픈 캐비티 구성, 오버-몰드 구성, 또는 기타 등등을 형성하는 것을 포함할 수 있다.
본 명세서가 예시적인 양태들의 관점에서 설명되었지만, 당업자들은 본 발명이 첨부된 청구범위의 사상 및 범위 내에서 변형되어 실시될 수 있다는 것을 인식할 것이다. 전술된 이러한 예들은 단순히 예시적인 것이고, 가능한 본 발명의 모든 설계, 양태, 애플리케이션 또는 변형예의 망라적인 목록을 의미하는 것이 아니다.

Claims (51)

  1. RF 트랜지스터 패키지로서,
    금속 서브마운트;
    상기 금속 서브마운트에 실장된 트랜지스터 다이;
    상기 금속 서브마운트에 실장된 표면 실장 IPD 컴포넌트 - 상기 표면 실장 IPD 컴포넌트는, 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면 상에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -;
    제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스 - 상기 표면 실장 디바이스의 상기 제 1 단자는 상기 제 1 패드에 실장되고 상기 제 2 단자는 상기 제 2 패드에 실장되며, 상기 제 1 단자 및 제 2 단자 중 적어도 하나는 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리됨 -; 및
    상기 제 1 패드 및 제 2 패드 중 적어도 하나에 결합된 적어도 하나의 와이어 본드를 포함하는, RF 트랜지스터 패키지.
  2. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    알루미나, 알루미늄 질화물(AlN), 및 베릴륨 산화물(BeO) 중 적어도 하나를 포함하는 기판을 포함하는, RF 트랜지스터 패키지.
  3. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 알루미나 기판을 포함하는, RF 트랜지스터 패키지.
  4. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 유전체 기판을 포함하는, RF 트랜지스터 패키지.
  5. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 다층 유전체 기판을 포함하는, RF 트랜지스터 패키지.
  6. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    커패시터, 인덕터, 및 저항 중 하나 또는 다수를 포함하는 회로 구조체를 구현하도록 구성된 금속성 표면을 포함하는, RF 트랜지스터 패키지.
  7. 제 1 항에 있어서,
    상기 트랜지스터 다이는 하나 이상의 LDMOS 트랜지스터 다이를 포함하는, RF 트랜지스터 패키지.
  8. 제 1 항에 있어서,
    상기 트랜지스터 다이는 하나 이상의 GaN-계 HEMT를 포함하는, RF 트랜지스터 패키지.
  9. 제 1 항에 있어서,
    상기 RF 트랜지스터 패키지는 복수 개의 트랜지스터를 포함하는, RF 트랜지스터 패키지.
  10. 제 9 항에 있어서,
    상기 복수 개의 트랜지스터는 도허티 구조(Doherty configuration)로 구성된, RF 트랜지스터 패키지.
  11. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    상기 표면 실장 IPD 컴포넌트의 상단면에 실장된 복수 개의 표면 실장 디바이스를 포함하는, RF 트랜지스터 패키지.
  12. 제 1 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 비아, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하는, RF 트랜지스터 패키지.
  13. 제 1 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 비아, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하는, RF 트랜지스터 패키지.
  14. 제 1 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 상기 트랜지스터 다이에 전기적으로 커플링하도록 구성된, RF 트랜지스터 패키지.
  15. 제 1 항에 있어서,
    상기 표면 실장 디바이스는 세라믹 커패시터를 포함하는, RF 트랜지스터 패키지.
  16. 제 1 항에 있어서,
    상기 표면 실장 디바이스는 저항을 포함하는, RF 트랜지스터 패키지.
  17. 제 1 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 구성된, RF 트랜지스터 패키지.
  18. 디바이스로서,
    트랜지스터 패키지의 금속 서브마운트에 실장되도록 구성된 표면 실장 IPD 컴포넌트 - 상기 표면 실장 IPD 컴포넌트는, 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면 상에 배치된 적어도 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -; 및
    제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스를 포함하고,
    상기 표면 실장 디바이스의 상기 제 1 단자는 상기 제 1 패드에 실장되고 상기 제 2 단자는 상기 제 2 패드에 실장되며,
    상기 제 1 단자 및 제 2 단자 중 적어도 하나는 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되고,
    상기 제 1 패드와 제 2 패드 중 적어도 하나는 와이어 본드 패드로서 구성된, 디바이스.
    를 포함하는, 디바이스.
  19. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    알루미나, 알루미늄 질화물(AlN), 및 베릴륨 산화물(BeO) 중 적어도 하나를 포함하는 기판을 포함하는, 디바이스.
  20. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 알루미나 기판을 포함하는, 디바이스.
  21. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 기판을 포함하는, 디바이스.
  22. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 다층 기판을 포함하는, 디바이스.
  23. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    커패시터, 인덕터, 및 저항 중 하나를 포함하는 회로 구조체를 구현하도록 구성된 금속성 표면을 포함하는, 디바이스.
  24. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    LDMOS 트랜지스터 다이를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  25. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    GaN-계 HEMT를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  26. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 복수 개의 트랜지스터를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  27. 제 26 항에 있어서,
    상기 복수 개의 트랜지스터는 도허티 구조로 구성된, 디바이스.
  28. 제 18 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    상기 표면 실장 IPD 컴포넌트의 상단면에 실장된 복수 개의 표면 실장 디바이스를 포함하는, 디바이스.
  29. 제 18 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 비아, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하는, 디바이스.
  30. 제 18 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 비아, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하는, 디바이스.
  31. 제 18 항에 있어서,
    상기 표면 실장 디바이스는 세라믹 커패시터를 포함하는, 디바이스.
  32. 제 18 항에 있어서,
    상기 표면 실장 디바이스는 저항을 포함하는, 디바이스.
  33. 제 18 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 RF 트랜지스터 패키지 내에 구현된 다이에 전기적으로 커플링하도록 구성된, 디바이스.
  34. 제 18 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 구성된, 디바이스.
  35. RF 트랜지스터 패키지를 구현하기 위한 프로세스로서,
    금속 서브마운트를 제공하는 단계;
    트랜지스터 다이를 상기 금속 서브마운트에 실장하는 단계;
    표면 실장 IPD 컴포넌트를 상기 금속 서브마운트에 실장하는 단계 - 상기 표면 실장 IPD 컴포넌트는 상단면과 하단면 및 상기 표면 실장 IPD 컴포넌트의 상단면에 배치된 제 1 패드와 제 2 패드를 포함하는 유전체 기판을 포함함 -;
    제 1 단자 및 제 2 단자를 표면 실장 디바이스 상에 제공하는 단계;
    상기 표면 실장 디바이스의 상기 제 1 단자를 상기 제 1 패드에 실장하고, 상기 표면 실장 디바이스의 상기 제 2 단자를 상기 제 2 패드에 실장하는 단계;
    상기 제 1 단자 및 제 2 단자 중 적어도 하나가 상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되도록 구성하는 단계; 및
    적어도 하나의 와이어 본드를 상기 제 1 패드 및 제 2 패드 중 적어도 하나에 결합하는 단계를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  36. 제 35 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    알루미나, 알루미늄 질화물(AlN), 및 베릴륨 산화물(BeO) 중 적어도 하나를 포함하는 기판을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  37. 제 35 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 알루미나 기판을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  38. 제 35 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 기판을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  39. 제 35 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 다층 기판을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  40. 제 35 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    커패시터, 인덕터, 및 저항 중 하나를 포함하는 회로 구조체를 구현하도록 구성된 금속성 표면을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  41. 제 35 항에 있어서,
    상기 트랜지스터 다이는 LDMOS 트랜지스터 다이를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  42. 제 35 항에 있어서,
    상기 트랜지스터 다이는 GaN-계 HEMT를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  43. 제 35 항에 있어서,
    상기 프로세스는,
    복수 개의 트랜지스터를 구현하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  44. 제 43 항에 있어서,
    상기 프로세스는,
    상기 복수 개의 트랜지스터를 도허티 구조로 구현하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  45. 제 35 항에 있어서,
    상기 프로세스는,
    복수 개의 표면 실장 디바이스를 가지는 상기 표면 실장 IPD 컴포넌트를 구현하는 단계; 및
    상기 복수 개의 표면 실장 디바이스를 상기 표면 실장 IPD 컴포넌트의 상단면에 실장하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  46. 제 35 항에 있어서,
    상기 프로세스는,
    상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하기 위한 비아, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 금속 서브마운트 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하도록 상기 유전체 기판을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  47. 제 35 항에 있어서,
    상기 프로세스는,
    상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 비아, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 에지 도금, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 와이어 본딩, 상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이의 전기적 연결을 형성하도록 구성된 클립
    중 적어도 하나를 포함하도록 상기 유전체 기판을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  48. 제 35 항에 있어서,
    상기 프로세스는,
    상기 적어도 하나의 와이어 본드가 상기 표면 실장 디바이스를 상기 트랜지스터 다이에 전기적으로 커플링하도록 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  49. 제 35 항에 있어서,
    상기 프로세스는,
    상기 적어도 하나의 와이어 본드가 상기 표면 실장 디바이스를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  50. 제 35 항에 있어서,
    상기 표면 실장 디바이스는 세라믹 커패시터를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  51. 제 35 항에 있어서,
    상기 표면 실장 디바이스는 저항을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
KR1020237041620A 2020-02-21 2022-05-06 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 KR20240005847A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/797,290 US11257740B2 (en) 2020-02-21 2020-02-21 Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same
US17/314,160 2021-05-07
US17/314,160 US11688673B2 (en) 2020-02-21 2021-05-07 Integrated passive device (IPD) components and a package and processes implementing the same
PCT/US2022/028037 WO2022236028A1 (en) 2020-02-21 2022-05-06 Integrated passive device (ipd) components and a package and processes implementing the same

Publications (1)

Publication Number Publication Date
KR20240005847A true KR20240005847A (ko) 2024-01-12

Family

ID=77366422

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227031506A KR20220139977A (ko) 2020-02-21 2021-02-10 상호연결을 위해 구성된 디바이스 캐리어, 상호연결을 가지는 디바이스 캐리어를 구현하는 패키지, 및 그 제조 방법
KR1020237041620A KR20240005847A (ko) 2020-02-21 2022-05-06 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020227031506A KR20220139977A (ko) 2020-02-21 2021-02-10 상호연결을 위해 구성된 디바이스 캐리어, 상호연결을 가지는 디바이스 캐리어를 구현하는 패키지, 및 그 제조 방법

Country Status (6)

Country Link
US (2) US11257740B2 (ko)
EP (2) EP4091194A4 (ko)
JP (2) JP2023514838A (ko)
KR (2) KR20220139977A (ko)
CN (2) CN115210865A (ko)
WO (2) WO2021167822A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11935879B2 (en) * 2021-06-09 2024-03-19 Wolfspeed, Inc. Integrated passive device (IPD) components and a package and processes implementing the same
US20230197698A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Multi-typed integrated passive device (ipd) components and devices and processes implementing the same
US20230197587A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Ipd components having sic substrates and devices and processes implementing the same
TWI837931B (zh) * 2022-11-08 2024-04-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303184A (ja) * 2004-04-15 2005-10-27 Renesas Technology Corp 半導体モジュール
JP4892253B2 (ja) 2006-02-28 2012-03-07 ルネサスエレクトロニクス株式会社 電子装置
US9685592B2 (en) 2009-01-14 2017-06-20 Cree Huizhou Solid State Lighting Company Limited Miniature surface mount device with large pin pads
WO2012116470A1 (en) 2011-03-02 2012-09-07 Cree Huizhou Solid State Lighting Company Limited Miniature surface mount device
US10211134B2 (en) * 2011-09-30 2019-02-19 Mediatek Inc. Semiconductor package
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US8803302B2 (en) 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
JP6238225B2 (ja) * 2013-08-14 2017-11-29 住友電工デバイス・イノベーション株式会社 半導体装置
US9881853B2 (en) 2016-04-04 2018-01-30 Infineon Technologies Ag Semiconductor package having a source-down configured transistor die and a drain-down configured transistor die
US9882535B2 (en) * 2016-06-28 2018-01-30 Infineon Technologies Ag Doherty-Chireix combined amplifier
US10020249B2 (en) * 2016-10-21 2018-07-10 Ciena Corporation Electronic device package using a substrate side coaxial interface
US10381984B2 (en) 2016-12-15 2019-08-13 Nxp Usa, Inc. Amplifiers and amplifier modules with shunt inductance circuits that include high-Q capacitors
JP6852841B2 (ja) * 2016-12-28 2021-03-31 住友電工デバイス・イノベーション株式会社 半導体装置
DE112018007457B4 (de) * 2018-04-12 2024-02-08 Mitsubishi Electric Corporation Halbleitervorrichtung
US10622736B2 (en) 2018-07-10 2020-04-14 Futurewei Technologies, Inc. Harmonic termination integrated passive device

Also Published As

Publication number Publication date
EP4091194A1 (en) 2022-11-23
EP4334976A1 (en) 2024-03-13
KR20220139977A (ko) 2022-10-17
WO2022236028A1 (en) 2022-11-10
US20210265250A1 (en) 2021-08-26
US11688673B2 (en) 2023-06-27
CN115210865A (zh) 2022-10-18
JP2023514838A (ja) 2023-04-11
US11257740B2 (en) 2022-02-22
CN117242570A (zh) 2023-12-15
JP2024517259A (ja) 2024-04-19
US20210265249A1 (en) 2021-08-26
WO2021167822A1 (en) 2021-08-26
EP4091194A4 (en) 2024-02-28

Similar Documents

Publication Publication Date Title
US11688673B2 (en) Integrated passive device (IPD) components and a package and processes implementing the same
US20180233424A1 (en) Semiconductor package device
JP4412072B2 (ja) 電子部品の実装方法，半導体モジュール及び半導体装置
JP7275177B2 (ja) 端部めっきを備えたウィンドウフレームを実装する無線周波数パッケージおよびそれを実装するためのプロセス
US20230197698A1 (en) Multi-typed integrated passive device (ipd) components and devices and processes implementing the same
US20240213184A1 (en) Integrated passive devices (ipd) having a baseband damping resistor for radiofrequency power devices and devices and processes implementing the same
US11935879B2 (en) Integrated passive device (IPD) components and a package and processes implementing the same
US20230197587A1 (en) Ipd components having sic substrates and devices and processes implementing the same
KR20240117633A (ko) 다중 유형의 통합 수동 디바이스(ipd) 구성요소와 이를 구현하는 디바이스 및 공정
US20230420439A1 (en) Silicon carbide based integrated passive devices for impedence matching of radio frequency power devices and process of implementing the same
US20230197597A1 (en) Configurable metal - insulator - metal capacitor and devices and processes implementing the same
JP2003229521A (ja) 半導体モジュール及びその製造方法
KR20240117634A (ko) Sic 기판을 갖는 ipd 구성요소 및 이를 구현하는 디바이스 및 공정
US11830810B2 (en) Packaged transistor having die attach materials with channels and process of implementing the same
US11424177B2 (en) Integrated circuit having die attach materials with channels and process of implementing the same
US20230207496A1 (en) Device having a coupled interstage transformer and process implementing the same
US20240079320A1 (en) Packaged transistor with channeled die attach materials and process of implementing the same
JP2011171576A (ja) 集積回路装置、増幅器および通信機モジュール
CN118073293A (zh) 功率半导体模块以及生产功率半导体模块的方法