KR20230165498A - 반도체 메모리 소자 및 이의 제조방법 - Google Patents

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KR20230165498A
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김은정
박소현
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삼성전자주식회사
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Abstract

반도체 메모리 소자는, 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것; 상기 중앙부들 상에 배치되고, 상기 제1 및 제2 방향들을 따라 서로 이격되어 배치되는 비트라인 컨택들; 상기 제1 및 제2 방향들로 서로 이웃하는 비트라인 컨택들 사이에 배치되는 분리 절연 패턴들; 상기 제1 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 중간 절연 패턴들; 및 상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 연결 패턴들을 포함한다.

Description

반도체 메모리 소자 및 이의 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로 반도체 메모리 소자 및 이의 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업의 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근 고집적화 되면서도 제조가 용이한 반도체 소자 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조가 용이한 반도체 메모리 소자 및 이의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 소자 및 이의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 메모리 소자는, 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것; 상기 중앙부들 상에 배치되고, 상기 제1 및 제2 방향들을 따라 서로 이격되어 배치되는 비트라인 컨택들; 상기 제1 및 제2 방향들로 서로 이웃하는 비트라인 컨택들 사이에 배치되는 분리 절연 패턴들; 상기 제1 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 중간 절연 패턴들; 및 상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 연결 패턴들을 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자는, 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것; 상기 중앙부들 상에 배치되고 상기 제1 및 제2 방향들을 따라 서로 이격되어 배치되는 비트라인 컨택들; 서로 이웃하는 비트라인 컨택들의 사이에서 상기 제1 및 제2 방향들에 교차하는 제3 방향으로 연장되는 분리 절연 패턴들; 및 상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이의 연결 패턴들을 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자는, 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것; 상기 활성 패턴들 내에서 상기 제2 방향으로 연장되는 워드라인들; 상기 중앙부들 상에 배치되고, 상기 제1 및 제2 방향들로 서로 이격되는 비트라인 컨택들; 상기 비트라인 컨택들 상에서 상기 제1 방향으로 연장되는 비트라인들; 상기 제1 및 제2 방향들로 서로 이웃하는 비트라인 컨택들 사이에 배치되는 분리 절연 패턴들; 상기 비트라인들의 사이에 제공되는 컨택 플러그들; 상기 제1 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 중간 절연 패턴들; 상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에서 상기 제1 및 제2 단부들과 상기 컨택 플러그들을 연결하는 연결 패턴들; 상기 컨택 플러그들 상의 랜딩 패드들; 및 상기 컨택 플러그들 및 상기 랜딩 패드들을 통해 상기 제1 및 제2 단부들에 연결되는 데이터 저장 패턴들을 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조방법은, 기판에 소자분리 패턴을 형성하여 중앙부, 제1 단부 및 제2 단부를 각각 포함하는 활성 패턴들을 정의하는 것; 상기 기판 상에 제1 방향으로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 연결 라인들을 형성하는 것; 평면적 관점에서 상기 중앙부들과 이격된 제1 리세스 영역들을 형성하여 상기 연결 라인들을 예비 연결 패턴들로 분리하는 것; 상기 제1 리세스 영역들을 채우는 분리 절연 패턴들을 형성하는 것; 상기 중앙부들 상에 제2 리세스 영역들을 형성하여 상기 예비 연결 패턴들을 연결 패턴들로 분리하는 것; 및 상기 제2 리세스 영역들 내에 배치되는 비트라인 컨택들을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 비트라인 컨택을 형성하기 위한 식각 공정 진행 시, 요구되는 식각량이 감소할 수 있고, 그 결과 반도체 메모리 소자의 제조가 용이할 수 있다.
또한, 식각량의 감소로 인해, 비트라인 컨택 형성 과정에서 비트라인이 과식각 되는 것이 방지될 수 있고, 그 결과, 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3은 도 2의 P2 부분의 확대도이다.
도 4a 및 도 4b는 각각 도 2의 A-A' 선 및 B-B' 선에 따른 단면도들이다.
도 5 및 도 6은 도 4a의 P3 부분의 확대도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 8은 도 7의 P4 부분의 확대도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 10, 도 11a, 도 11b, 도 12, 도 13a, 도 13b, 도 14, 도 15a, 도 15b, 도 16, 도 17a 및 도 17b는 도 2에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 10, 도 12, 도 14 및 도 16은 도 1의 P1 부분에 대응하는 평면도들이고, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 10, 도 12, 도 14 및 도 16의 A-A' 선에 따른 단면도들이고, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 10, 도 12, 도 14 및 도 16의 A-A' 선에 따른 단면도들이다.
도 18 및 도 19는 도 17a의 P5 부분의 확대도들이다.
도 20 내지 도 22는 도 7에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 1의 P1 부분에 대응하는 평면도들이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 3은 도 2의 P2 부분의 확대도이다. 도 4a 및 도 4b는 각각 도 2의 A-A' 선 및 B-B' 선에 따른 단면도들이다. 도 5는 도 4a의 P3 부분의 확대도이다.
도 2, 도 3, 도 4a, 도 4b 및 도 5를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
소자분리 패턴(120)이 상기 기판(100) 내에 배치될 수 있고, 활성 패턴들(AP)을 정의할 수 있다. 상기 활성 패턴들(AP)은 서로 교차하는(일 예로, 직교하는) 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 하면에 평행할 수 있다. 상기 활성 패턴들(AP) 각각은 서로 분리된 아일랜드 형상을 가질 수 있고, 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상기 하면에 평행할 수 있고, 상기 제1 및 제2 방향들(D1, D2)에 교차할 수 있다. 평면적 관점에서, 상기 활성 패턴들(AP)은 상기 소자분리 패턴(120)에 의해 둘러싸인 상기 기판(100)의 일부들일 수 있다. 상기 활성 패턴들(AP)은 상기 기판(100)의 상기 하면에 수직한 제4 방향(D4)으로 돌출된 형태일 수 있다. 상기 소자분리 패턴(120)은 절연물질을 포함할 수 있고, 일 예로, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
워드라인들(WL)이 상기 활성 패턴들(AP)의 내에 제공될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120) 내에 제공되는 트렌치들 내에 배치될 수 있다. 일 예로, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 워드라인들(WL)이 상기 활성 패턴들(AP) 각각을 가로지를 수 있다.
상기 워드라인들(WL) 각각은 게이트 전극(GE), 게이트 유전패턴(GI) 및 게이트 캐핑패턴(GC)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120)을 상기 제2 방향(D2)으로 관통할 수 있다. 상기 게이트 유전패턴(GI)은 상기 셀 게이트 전극(GE)과 상기 활성 패턴들(AP)의 사이, 및 상기 게이트 전극(GE)과 상기 소자분리 패턴(120)의 사이에 개재될 수 있다. 상기 게이트 캐핑패턴(GC)은 상기 게이트 전극(GE) 상에서 상기 게이트 전극(GE)을 덮을 수 있다.
상기 활성 패턴들(AP) 각각은 중앙부(CA), 제1 단부(EA1) 및 제2 단부(EA2)를 가질 수 있다. 상기 중앙부들(CA)은 상기 활성 패턴들(AP) 각각을 가로지르는 상기 한 쌍의 워드라인들(WL) 사이에 개재된 상기 활성 패턴들(AP)의 일부일 수 있다. 상기 제1 및 제2 단부들(EA1, EA2)은 상기 제3 방향(D3)에 따른 상기 활성 패턴들(AP)의 양 가장자리에 제공되는 상기 활성 패턴들(AP)의 다른 일부들일 수 있다. 일 예로, 상기 중앙부들(CA)의 상면들(CAa)은 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)보다 낮은 높이에 위치할 수 있다.
일 예로, 도 3에 도시된 바와 같이, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 서로 이웃하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 포함할 수 있다. 상기 제1 활성 패턴(AP1)의 제1 단부(EA1)는 상기 제2 활성 패턴(AP2)의 제2 단부(EA2)와 인접하게 배치될 수 있다. 일 예로, 상기 제1 활성 패턴(AP1)의 상기 제1 단부(EA1)는 상기 제2 활성 패턴(AP2)과 상기 제2 방향(D2)으로 서로 이웃할 수 있다.
제1 불순물 영역들(111)이 상기 중앙부들(CA) 내에 제공될 수 있고, 제2 불순물 영역들(112)이 상기 제1 및 제2 단부들(EA1, EA2) 내에 제공될 수 있다. 상기 제1 불순물 영역들(111)은 상기 제2 불순물 영역들(112)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
비트라인 컨택(DC)이 상기 활성 패턴들(AP) 각각의 중앙부(CA) 상에 배치될 수 있다. 상기 비트라인 컨택(DC)은 복수로 제공될 수 있고, 상기 비트라인 컨택들(DC)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 비트라인 컨택들(DC) 각각은 대응하는 제1 불순물 영역(111)(즉, 대응하는 중앙부(CA))에 연결될 수 있다.
제2 리세스 영역들(RE2)이 상기 중앙부들(CA) 상에 제공될 수 있고, 상기 제2 리세스 영역들(RE2)은 상기 중앙부들(CA), 상기 소자분리 패턴(120), 후술되는 중간 절연 패턴들(150) 및 후술되는 연결 패턴들(XP)에 의해 둘러싸인 영역으로 정의될 수 있다. 일 예로, 상기 소자분리 패턴(120), 상기 중간 절연 패턴들(150) 및 상기 연결 패턴들(XP)이 상기 제2 리세스 영역들(RE2)의 내측면들에 의해 노출될 수 있다. 상기 비트라인 컨택들(DC) 각각은 상기 제2 리세스 영역들(RE2) 각각의 내에 배치될 수 있다. 일 예로, 상기 비트라인 컨택들(DC)의 적어도 일부는 상기 제2 리세스 영역들(RE2) 내에 배치될 수 있다. 상기 비트라인 컨택(DC)의 하면(DCb)은 상기 소자분리 패턴(120)의 상면 및 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)보다 낮은 높이에 위치할 수 있다. 상기 비트라인 컨택(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
컨택 스페이서(220)가 상기 제2 리세스 영역들(RE2) 각각의 내측면 일부의 상에 제공될 수 있다. 상기 컨택 스페이서(220)는 대응하는 비트라인 컨택(DC)과 게이트 캐핑패턴(GC)의 사이에 개재될 수 있고, 상기 대응하는 비트라인 컨택(DC)과 후술되는 중간 절연 패턴들(150)의 사이로 연장될 수 있다. 상기 컨택 스페이서(220)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막일 수 있다.
제1 매립패턴(240) 및 제2 매립패턴(250)이 상기 제2 리세스 영역들(RE2) 내의 잔부를 채울 수 있다. 상기 제1 매립패턴(240)은 상기 컨택 스페이서(220)와 상기 대응하는 비트라인 컨택(DC)의 사이에 개재될 수 있다. 상기 제1 매립패턴(240) 및 상기 제2 매립패턴(250) 각각은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막일 수 있다.
분리 절연 패턴(130)이, 평면적 관점에서, 상기 제1 및 제2 방향들(D1, D2)로 서로 이웃하는 이웃하는 비트라인 컨택들(DC)의 사이에 개재될 수 있다. 상기 분리 절연 패턴(130)은 상기 제1 방향(D1)으로 서로 이웃하는 워드라인들(WL)의 사이에 개재될 수 있다. 상기 분리 절연 패턴(130)은 복수로 제공될 수 있고, 상기 분리 절연 패턴들(130)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 및 제2 단부들(EA1, EA2)에 인접하도록 배치될 수 있다. 일 예로, 상기 분리 절연 패턴들(130) 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 활성 패턴들(AP) 중 하나의 활성 패턴(AP1)의 제1 단부(EA1)와 다른 하나의 활성 패턴(AP2)의 제2 단부(EA2)의 사이에 개재될 수 있다.
제1 리세스 영역들(RE1)이 상기 제1 및 제2 단부들(EA1, EA2)에 인접하도록 제공될 수 있고, 상기 제1 리세스 영역들(RE1)은 상기 제1 및 제2 단부들(EA1, EA2) 사이에서 상기 소자분리 패턴(120) 및 후술되는 연결 패턴들(XP)에 의해 둘러싸인 영역으로 정의될 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 리세스 영역들(RE1) 내에 제공될 수 있고, 상기 소자분리 패턴(120)의 상부를 관통할 수 있다.
상기 제2 리세스 영역들(RE2)의 하면들은 상기 제1 리세스 영역들(RE1)의 하면들보다 높은 높이에 위치할 수 있다. 상기 비트라인 컨택들(DC)의 하면들(DCb)은 상기 분리 절연 패턴들(130)의 하면들(130b)보다 높은 높이에 위치할 수 있다. 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)로부터 상기 비트라인 컨택들(DC)의 상기 하면들(DCb)까지의 깊이(DT1)는, 상기 분리 절연 패턴들(130)의 상기 하면들(130b)까지의 깊이(DT2)보다 얕을 수 있다.
상기 분리 절연 패턴들(130) 각각은, 평면적 관점에서, 원 형태를 가질 수 있다. 일 예로, 상기 분리 절연 패턴들(130) 각각은 상기 제1 및 제2 방향들(D1, D2)을 향해 볼록한 형태를 가질 수 있다. 이에 따라, 상기 제2 방향(D2)에 따른 상기 분리 절연 패턴들(130) 각각의 중심 부분에서의 폭은, 에지 부분에서의 폭보다 클 수 있다. 상기 제2 방향(D2)에 따른 폭을 설명함에 있어, 상기 분리 절연 패턴(130)의 상기 중심 부분은 이웃하는 워드라인들(WL) 각각으로부터 거리가 동일한 부분으로 정의될 수 있다. 상기 분리 절연 패턴(130)의 상기 에지 부분은 상기 분리 절연 패턴(130)과 상기 이웃하는 워드라인들(WL)이 수직적으로 중첩하는 영역 상의 부분으로 정의될 수 있다. 다만, 상기 분리 절연 패턴들(130)의 형태는 이에 한정되지 않으며, 상기 분리 절연 패턴들(130) 각각은 다각형 등의 형태를 가질 수 있다. 상기 분리 절연 패턴들(130)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막일 수 있다.
중간 절연 패턴(150)이 상기 제1 방향(D1)으로 서로 이웃하는 비트라인 컨택(DC)과 분리 절연 패턴(130)의 사이에 개재될 수 있다. 상기 중간 절연 패턴(150)은 복수 개로 제공될 수 있고, 상기 중간 절연 패턴들(150)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 상기 중간 절연 패턴들(150)은 상기 제2 방향(D2)을 따라 연장될 수 있으나, 이에 제한되는 것은 아니다. 상기 중간 절연 패턴(150)의 적어도 일부는 상기 워드라인(WL)에 수직적으로 중첩할 수 있고, 상기 워드라인(WL)의 상면(즉, 게이트 캐핑패턴(GC)의 상면)을 덮을 수 있다. 상기 중간 절연 패턴(150)의 하면은 상기 분리 절연 패턴(130)의 상기 하면(130b)보다 높은 높이에 위치할 수 있다. 상기 중간 절연 패턴(150)의 상면은 상기 분리 절연 패턴(130)의 상면과 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다.
상기 비트라인 컨택들(DC)은 상기 제1 방향(D1)을 따라 배열되는 일렬의 비트라인 컨택들(DC)을 포함할 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)을 따라 배열되는 일렬의 분리 절연 패턴들(130)을 포함할 수 있다. 상기 일렬의 비트라인 컨택들(DC) 각각 및 상기 일렬의 분리 절연 패턴들(130) 각각은 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 중간 절연 패턴들(150)이 상기 일렬의 비트라인 컨택들(DC) 각각 및 상기 일렬의 분리 절연 패턴들(130) 각각의 사이에 제공될 수 있다.
연결 패턴(XP)이 상기 제2 방향(D2)으로 이웃하는 분리 절연 패턴(130)과 비트라인 컨택(DC)의 사이에 개재될 수 있다. 평면적 관점에서, 상기 연결 패턴(XP)은 상기 제1 방향(D1)으로 서로 이웃하는 중간 절연 패턴들(150)의 사이에 개재될 수 있다. 상기 연결 패턴(XP)은 복수 개로 제공될 수 있고, 상기 연결 패턴들(XP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다.
한 쌍의 연결 패턴들(XP)의 사이에 하나의 분리 절연 패턴(130)이 제공될 수 있고, 상기 분리 절연 패턴(130)은 상기 한 쌍의 연결 패턴들(XP)을 상기 제2 방향(D2)으로 이격시킬 수 있다. 상기 제1 방향(D1)에 따른 상기 분리 절연 패턴(130)의 중심 부분에서의 폭은, 상기 한 쌍의 연결 패턴들(XP)의 폭보다 크거나 실질적으로 동일할 수 있다. 상기 제1 방향(D1)에 따른 폭을 설명함에 있어, 상기 분리 절연 패턴(130)의 상기 중심 부분은 상기 한 쌍의 연결 패턴들(XP) 각각으로부터 거리가 동일한 부분으로 정의될 수 있다. 상기 한 쌍의 연결 패턴들(XP)은 상기 분리 절연 패턴(130)을 기준으로 경면 대칭(mirror symmetry)일 수 있다. 상기 연결 패턴(XP)은 상기 중간 절연 패턴들(150)에 의해 상기 제1 방향(D1)으로 이웃하는 연결 패턴(XP)과 이격될 수 있다.
상기 연결 패턴(XP)은 이웃하는 분리 절연 패턴(130)을 마주하는 제 1면(S1) 및 이웃하는 비트라인 컨택(DC)을 마주하는 제2 면(S2)을 포함할 수 있다. 평면적 관점에서, 일 예로, 상기 제1 면(S1)은 상기 이웃하는 분리 절연 패턴(130)으로부터 오목하게 함몰되는 프로파일을 가질 수 있다. 일 예로, 상기 제2 면(S2)은 상기 이웃하는 비트라인 컨택(DC)으로부터 오목하게 함몰되는 프로파일을 가질 수 있다. 일 예로, 상기 제1 면(S1)은 이웃하는 제1 리세스 영역(RE1)의 프로파일을 따를 수 있고, 상기 제2 면(S2)은 이웃하는 제2 리세스 영역(RE2)의 프로파일을 따를 수 있다. 상기 제2 방향(D2)에 따른 상기 연결 패턴(XP)의 중심 부분에서의 폭은, 에지 부분에서의 폭보다 작을 수 있다. 상기 연결 패턴(XP)의 중심 부분은 이웃하는 워드라인들(WL) 각각으로부터 거리가 동일한 부분으로 정의될 수 있다. 상기 연결 패턴(XP)의 에지 부분은 상기 제1 방향(D1)을 바라보는 상기 연결 패턴(XP)의 일부 면들로 정의될 수 있다.
상기 연결 패턴들(XP) 각각은 대응하는 제2 불순물 영역(112)(즉, 대응하는 제1 단부(EA1) 또는 대응하는 제2 단부(EA2))에 연결될 수 있다. 상기 연결 패턴들(XP)의 상면들은 상기 분리 절연 패턴들(130)의 상면들과 실질적으로 동일한 높이에 위치할 수 있다. 상기 연결 패턴들(XP)의 하면들은 상기 비트라인 컨택들(DC)의 하면들(DCb)과 동일하거나 높은 높이에 위치할 수 있다. 일 예로, 도 5에 도시된 바와 같이, 상기 상기 연결 패턴들(XP)의 하면들은 상기 비트라인 컨택들(DC)의 하면들(DCb)보다 높은 높이에 위치할 수 있다. 상기 연결 패턴들(XP)은, 일 예로, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 상기 제2 방향(D2)을 따라 배열되는 일렬의 비트라인 컨택들(DC)을 포함할 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D2)을 따라 배열되는 일렬의 분리 절연 패턴들(130)을 포함할 수 있다. 상기 일렬의 비트라인 컨택들(DC) 각각 및 상기 일렬의 분리 절연 패턴들(130) 각각은 상기 제2 방향(D2)을 따라 교대로 배열될 수 있다. 상기 연결 패턴들(XP)은 상기 제2 방향(D2)을 따라 배열되는 일렬의 연결 패턴들(XP)을 포함할 수 있다. 상기 일렬의 연결 패턴들(XP)은 상기 일렬의 비트라인 컨택들(DC) 각각 및 상기 일렬의 분리 절연 패턴들(130) 각각의 사이에 제공될 수 있다.
비트라인(BL)이 상기 비트라인 컨택들(DC) 및 상기 분리 절연 패턴들(130) 상에 제공될 수 있다. 상기 비트라인(BL)은 복수로 제공될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 상기 비트라인(BL)은 상기 제1 방향(D1)으로 정렬된 상기 비트라인 컨택들(DC) 및 상기 분리 절연 패턴들(130)을 교대로 가로지를 수 있다.
상기 비트라인(BL)은 금속 함유 패턴(330) 및 상기 금속 함유 패턴(330)과 상기 분리 절연 패턴(130) 사이의 제1 배리어 패턴(332)을 포함할 수 있다. 상기 금속 함유 패턴(330)은 금속 물질(예를 들어, 텅스텐, 티타늄, 및 탄탈륨 등) 및 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 제1 배리어 패턴(332)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 텅스텐 질화물, 및 탄탈륨 질화물 등)을 포함할 수 있다. 버퍼 패턴(210)이 상기 비트라인(BL)과 상기 분리 절연 패턴(130) 사이에 개재될 수 있고, 상기 분리 절연 패턴(130)의 상면 및 상기 연결 패턴(XP)의 상면을 덮을 수 있다. 상기 버퍼 패턴(210)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막일 수 있다.
비트라인 캐핑패턴(350)이 상기 비트라인들(BL) 각각의 상에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트라인 캐핑패턴(350)은, 일 예로, 실리콘 질화물을 포함할 수 있다.
비트라인 스페이서(SPC)가 상기 비트라인(BL)의 측면 및 상기 비트라인 캐핑패턴(350)의 측면을 덮을 수 있다. 상기 비트라인 스페이서(SPC)는 상기 비트라인(BL)의 상기 측면 상에서 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 비트라인 스페이서(SPC)는 복수로 제공될 수 있고, 상기 비트라인 스페이서들(SPC)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 비트라인 스페이서(SPC)는 단일막 또는 다중막일 수 있다. 일 예로, 상기 비트라인 스페이서(SPC)는 상기 비트라인(BL)의 상기 측면 상에 차례로 적층된 내부 스페이서(323) 및 외부 스페이서(325)를 포함할 수 있다. 상기 외부 스페이서(325)는 상기 비트라인 캐핑패턴(350)의 상면 상으로 연장될 수 있다. 일 예로, 상기 내부 스페이서(323)는 실리콘 산화물을 포함할 수 있다. 다른 예로, 상기 내부 스페이서(323)는 공기 층을 포함하는 빈 공간(즉, 에어 갭(air gap))일 수 있다. 일 예로, 상기 외부 스페이서(325)는 실리콘 질화물을 포함할 수 있다. 다만, 이는 예시적인 것에 불과하며, 상기 비트라인 스페이서(SPC)는 단일막 또는 3층 이상의 막으로 이루어질 수 있다.
컨택 플러그(420)가 이웃하는 비트라인들(BL)의 사이에 제공될 수 있다. 상기 컨택 플러그(420)는 복수로 제공될 수 있고, 상기 컨택 플러그들(420)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 도시되지 않았지만, 상기 컨택 플러그들(420)은 상기 워드라인들(WL) 상의 상기 펜스 패턴들(미도시)에 의해 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 펜스 패턴들은, 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 컨택 플러그(420)는 대응하는 연결 패턴(XP)에 연결될 수 있다. 상기 컨택 플러그(420)는 상기 대응하는 연결 패턴(XP)을 통해 대응하는 제2 불순물 영역(112)(즉, 대응하는 제1 단부(EA1) 또는 대응하는 제2 단부(EA2))에 연결될 수 있다. 상기 컨택 플러그(420)의 상부는 상기 컨택 플러그(420)의 하부로부터 상기 제2 방향(D2)으로 쉬프트(shift)될 수 있다. 상기 컨택 플러그(420)는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
제2 배리어 패턴(410)이 상기 컨택 플러그(420)와 상기 비트라인 스페이서(SPC)의 사이, 및 상기 컨택 플러그(420)와 상기 연결 패턴(XP)의 사이에 제공될 수 있다. 상기 제2 배리어 패턴(410)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 텅스텐 질화물, 및 탄탈륨 질화물 등)을 포함할 수 있다. 오믹패턴(425)이 상기 제2 배리어 패턴(410)과 상기 연결 패턴(XP)의 사이에 제공될 수 있다. 상기 오믹패턴(425)은 금속실리사이드를 포함할 수 있다.
랜딩 패드(430)가 상기 컨택 플러그(420) 상에 제공될 수 있다. 상기 랜딩 패드(430)는 복수로 제공될 수 있고, 상기 랜딩 패드들(430)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 랜딩 패드(430)는 대응하는 컨택 플러그(420)에 연결될 수 있다. 상기 랜딩 패드(430)는 상기 비트라인 캐핑패턴(350)의 상면을 덮을 수 있다. 상기 랜딩 패드(430)는 금속 물질(예를 들어, 텅스텐, 티타늄, 및 탄탈륨 등)을 포함할 수 있다.
충진패턴(400)이 상기 랜딩 패드들(430) 각각을 감쌀 수 있다. 상기 충진패턴(400)은 서로 이웃하는 랜딩 패드들(430)의 사이에 개재될 수 있다. 평면적 관점에서, 상기 충진패턴(400)은 상기 랜딩 패드들(430)에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태를 가질 수 있다. 일 예로, 상기 충진패턴(400)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 충진패턴(400)은 공기 층을 포함하는 빈 공간(즉, 에어 갭(air gap))일 수 있다.
데이터 저장 패턴(DSP)이 상기 랜딩 패드(430) 상에 제공될 수 있다. 상기 데이터 저장 패턴(DSP)은 복수로 제공될 수 있고, 상기 데이터 저장 패턴들(DSP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 데이터 저장 패턴(DSP)은 대응하는 랜딩 패드(430), 대응하는 컨택 플러그(420) 및 대응하는 연결 패턴(XP)을 통해 대응하는 제2 불순물 영역(112)(즉, 대응하는 제1 단부(EA1) 또는 대응하는 제2 단부(EA2))에 연결될 수 있다.
상기 데이터 저장 패턴(DSP)은, 일 예로, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터일 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 DRAM(dynamic random access memory)일 수 있다. 상기 데이터 저장 패턴(DSP)은, 다른 예로, 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 MRAM(magnetic random access memory)일 수 있다. 상기 데이터 저장 패턴(DSP)은, 또 다른 예로, 상 변화 물질 또는 가변 저항 물질을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 PRAM(phase-change random access memory) 또는 ReRAM(resistive random access memory)일 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 상기 데이터 저장 패턴(DSP)은 데이터를 저장할 수 있는 다양한 구조 및/또는 물질을 포함할 수 있다.
도 6은 도 4의 P3 부분의 확대도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 6을 참조하면, 비트라인 컨택들(DC)이 활성 패턴들(AP)의 중앙부들(CA) 상의 제2 리세스 영역들(RE2) 내에 제공될 수 있다. 상기 제2 리세스 영역들(RE2)은 상기 활성 패턴들(AP)의 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)보다 높은 높이에 제공될 수 있다. 상기 중앙부들(CA)의 상면들(CAa)은 상기 제2 리세스 영역들(RE2)의 하면들에 의해 노출될 수 있고, 상기 중앙부들(CA)의 상기 상면들(CAa)은 상기 제1 및 제2 단부들(EA1, EA2)의 상기 상면들(EAa)과 실질적으로 동일한 높이에 위치할 수 있다. 일 예로, 상기 비트라인 컨택들(DC)의 하면(DCb)은 상기 연결 패턴들(XP)의 하면과 실질적으로 동일한 높이에 위치할 수 있고, 분리 절연 패턴(130)의 하면(130b)보다 높은 높이에 위치할 수 있다.
도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 8은 도 7의 P4 부분의 확대도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 7 및 도 8을 참조하면, 분리 절연 패턴들(130)이 제5 방향(D5)으로 연장될 수 있다. 상기 제5 방향(D5)은 상기 제1 내지 제3 방향들(D1, D2, D3)에 교차하고, 기판(100)의 하면에 평행할 수 있다. 상기 분리 절연 패턴들(130) 각각은 서로 이웃하는 비트라인 컨택들(DC)의 사이에 배치될 수 있고, 상기 이웃하는 비트라인 컨택들(DC)로부터 이격될 수 있다. 상기 비트라인 컨택들(DC)은 서로 이웃하는 분리 절연 패턴들(130)의 사이에 배치될 수 있고, 일렬의 비트라인 컨택들(DC)이 상기 이웃하는 분리 절연 패턴들(130)의 사이에서 상기 제5 방향(D5)을 따라 배열될 수 있다.
일 예로, 도 8에 도시된 바와 같이, 상기 제1 방향(D1)으로 서로 이웃하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 제공될 수 있다. 제3 활성 패턴(AP3)이 상기 제1 활성 패턴(AP1)으로부터 상기 제2 방향(D2)으로 이웃하도록 제공될 수 있다. 제4 활성 패턴(AP4)이 상기 제3 활성 패턴(AP3)과 상기 제1 방향(D1)으로 이웃하도록 제공될 수 있고, 상기 제2 활성 패턴(AP2)과 상기 제2 방향(D2)으로 이웃할 수 있다. 상기 분리 절연 패턴들(130) 중 어느 하나는, 상기 제1 활성 패턴(AP1)의 제1 단부(EA1)와 상기 제2 활성 패턴(AP2)의 제2 단부(EA2)의 사이, 및 상기 제3 활성 패턴(AP3)의 제1 단부(EA1)와 상기 제4 활성 패턴(AP4)의 제2 단부(EA2)의 사이를 상기 제5 방향(D5)으로 가로지를 수 있다. 이 때, 상기 비트라인 컨택들(DC)로부터 이격되어 상기 제5 방향(D5)으로 연장될 수 있다.
중간 절연 패턴들(150)이 상기 제1 방향(D1)으로 서로 이웃하는 비트라인 컨택들(DC)과 분리 절연 패턴들(130)의 사이에 개재될 수 있다. 상기 중간 절연 패턴들(150) 각각은 상기 제2 방향(D2)으로 길쭉한 바(bar) 형태를 가질 수 있다. 평면적 관점에서, 상기 중간 절연 패턴들(150)의 일부 면들은 상기 제1 방향(D1)을 바라볼 수 있고, 다른 면들은 상기 제5 방향(D5)에 수직한 방향을 바라볼 수 있다.
연결 패턴들(XP)이 상기 제2 방향(D2)으로 서로 이웃하는 상기 비트라인 컨택들(DC)과 상기 분리 절연 패턴들(130)의 사이에 개재될 수 있다. 상기 연결 패턴들(XP) 각각은 이웃하는 분리 절연 패턴(130)을 마주하는 제1 면(S1), 및 이웃하는 비트라인 컨택(DC)을 마주하는 제2 면(S2)을 포함할 수 있다. 상기 제1 면(S1)은 상기 제5 방향(D5)을 따라 연장될 수 있다. 상기 제2 면(S2)은, 평면적 관점에서, 상기 이웃하는 비트라인 컨택(DC)으로부터 오목하게 함몰되는 프로파일을 가질 수 있다.
도 9를 참조하면, 상기 분리 절연 패턴들(130)이 제6 방향(D6)으로 연장될 수 있다. 상기 제6 방향(D6)은 상기 제1 내지 제3 및 제5 방향들(D1, D2, D3, D5)에 교차하고, 상기 기판(100)의 하면에 평행할 수 있다.
상기 중간 절연 패턴들(150) 각각은 상기 제2 방향(D2)으로 길쭉한 바(bar) 형태를 가질 수 있다. 평면적 관점에서, 상기 중간 절연 패턴들(150)의 일부 면들은 상기 제1 방향(D1)을 바라볼 수 있고, 다른 면들은 상기 제6 방향(D6)에 수직한 방향을 바라볼 수 있다.
상기 연결 패턴들(XP) 각각은 이웃하는 분리 절연 패턴(130)을 마주하는 제1 면(S1), 및 이웃하는 비트라인 컨택(DC)을 마주하는 제2 면(S2)을 포함할 수 있다. 상기 제1 면(S1)은 상기 제6 방향(D6)을 따라 연장될 수 있다. 상기 제2 면(S2)은, 평면적 관점에서, 상기 이웃하는 비트라인 컨택(DC)으로부터 오목하게 함몰되는 프로파일을 가질 수 있다.
도 10, 도 11a, 도 11b, 도 12, 도 13a, 도 13b, 도 14, 도 15a, 도 15b, 도 16, 도 17a 및 도 17b는 도 2에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 10, 도 12, 도 14 및 도 16은 도 1의 P1 부분에 대응하는 평면도들이고, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 10, 도 12, 도 14 및 도 16의 A-A' 선에 따른 단면도들이고, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 10, 도 12, 도 14 및 도 16의 A-A' 선에 따른 단면도들이다. 도 18은 도 17a의 P5 부분의 확대도이다. 이하에서, 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법에 대하여 설명한다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 10, 도 11a 및 도 11b를 참조하면, 기판(100)에 소자분리 패턴(120) 및 활성 패턴들(AP)을 형성할 수 있다. 상기 소자분리 패턴(120) 및 상기 활성 패턴들(AP)을 형성하는 것은, 패터닝을 통해 상기 기판(100) 내에 그루브를 형성하는 것, 및 상기 그루브를 절연물질로 채워 상기 소자분리 패턴(120)을 형성하는 것을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 기판(100) 중 그루브가 형성되지 않은 영역을 포함할 수 있다.
상기 활성 패턴들(AP) 각각은 중앙부(CA), 제1 단부(EA1) 및 제2 단부(EA2)를 포함할 수 있다. 불순물들이 활성 패턴들(AP)에 주입될 수 있고, 제1 불순물 영역들(111)이 상기 중앙부들(CA)의 내에, 제2 불순물 영역들(112)이 상기 제1 및 제2 단부들(EA1, EA2)의 내에 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(111, 112)은, 일 예로, 동일한 도전형(예를 들어, N형)을 가지는 불순물을 포함할 수 있다.
워드라인들(WL)이 상기 기판(100)의 상부에 형성된 상기 트렌치들 내에 형성될 수 있다. 상기 워드라인들(WL)을 형성하는 것은, 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120) 상에 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 이용해 이방성 식각 공정을 수행하여 트렌치들을 형성하는 것, 및 상기 트렌치들을 워드라인들(WL)로 채우는 것을 포함할 수 있다. 상기 워드라인들(WL)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 활성 패턴들(AP) 내에서 상기 제2 방향(D2)으로 연장될 수 있다. 상기 워드라인들(WL)을 채우는 것은, 일 예로, 상기 트렌치들 각각의 내면 상에 게이트 유전패턴(GI)을 컨포멀하게 증착시키는 것, 상기 트렌치들의 내부를 도전막으로 채우는 것, 상기 도전막에 대한 에치백 및/또는 연마 공정을 통해 게이트 전극(GE)을 형성하는 것, 및 상기 게이트 전극(GE) 상에 상기 트렌치들의 잔부를 채우는 게이트 캐핑패턴(GC)을 형성하는 것을 포함할 수 있다.
연결 라인들(XPL)이 상기 기판(100) 상에 형성될 수 있다. 상기 연결 라인들(XPL)은 상기 활성 패턴들(AP) 및 상기 소자분리 패턴(120) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다.
상기 연결 라인들(XPL)을 형성하는 방법은 다양할 수 있고, 특정한 실시예에 제한되지 않는다. 일 예로, 상기 연결 라인들(XPL)을 형성하는 것은, 연결층(미도시)을 상기 기판(100) 상에 형성하는 것, 이를 패터닝하여 상기 제2 방향(D2)으로 연장되는 연결 라인들(XPL)로 분리하는 것, 및 상기 연결 라인들(XPL)의 사이를 상기 제2 방향(D2)으로 연장되는 중간 절연 패턴들(150)로 채우는 것을 포함할 수 있다. 다른 예로, 상기 연결 라인들(XPL)을 형성하는 것은, 상기 워드라인들(WL)의 상부들 사이에 개재되고 상기 제2 방향(D2)으로 연장되는 트렌치들을 형성하는 것, 상기 트렌치들을 채우고 상기 워드라인들(WL)을 덮는 연결층(미도시)을 형성하는 것, 및 상기 연결층의 상부를 제거하여 상기 트렌치들 내를 채우는 연결 라인들(XPL)로 분리하는 것을 포함할 수 있다. 이 경우, 일 예로, 중간 절연 패턴들(150)이 함께 형성될 수 있고, 상기 중간 절연 패턴들(150)은 상기 게이트 캐핑패턴들(GC)의 일부일 수 있다.
상기 연결 라인들(XPL)은, 일 예로, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 제1 리세스 영역들(RE1)이 상기 제1 및 제2 단부들(EA1, EA2)과 인접하도록 형성될 수 있다. 상세하게는, 상기 제1 리세스 영역들(RE1) 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 활성 패턴들(AP) 중 하나의 활성 패턴(AP)의 제1 단부(EA1)와 다른 하나의 활성 패턴(AP)의 제2 단부(EA2)의 사이에 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역들(RE1) 각각은 상기 중앙부들(CA)과는 이격되어 형성될 수 있다. 일 예로, 상기 제1 리세스 영역들(RE1)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격되도록 형성될 수 있다.
상기 제1 리세스 영역들(RE1)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 이용해 이방성 식각 공정을 수행하여 상기 연결 라인들(XPL) 및 상기 소자분리 패턴(120)을 패터닝하는 것을 포함할 수 있다. 상기 이방성 식각 공정을 통해, 상기 연결 라인들(XPL) 각각은 복수의 예비 연결 패턴들(XPP)로 분리될 수 있다. 상기 제1 리세스 영역들(RE1)은 상기 예비 연결 패턴들(XPP) 각각의 측면들, 상기 중간 절연 패턴들(150)의 측면들 및 상기 소자분리 패턴(120)의 일부를 외부로 노출시킬 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 분리 절연 패턴들(130)이 상기 제1 리세스 영역들(RE1) 내에 형성될 수 있다. 상기 분리 절연 패턴들(130)을 형성하는 것은, 상기 제1 리세스 영역들(RE1)을 채우고 상기 예비 연결 패턴들(XPP)의 상면을 덮는 분리 절연층(미도시)을 형성하는 것, 및 에치백 또는 연마 공정을 통해 상기 분리 절연층을 복수의 분리 절연 패턴들(130)로 분리하는 것을 포함할 수 있다. 상기 분리 절연 패턴들(130)의 분리 과정에서, 상기 예비 연결 패턴들(XPP)의 상기 상면이 외부로 노출될 수 있다.
상기 분리 절연 패턴들(130) 각각은, 상기 제1 리세스 영역들(RE1)과 마찬가지로, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 활성 패턴들(AP) 중 하나의 활성 패턴(AP)의 제1 단부(EA1)와 다른 하나의 활성 패턴(AP)의 제2 단부(EA2)의 사이에 형성될 수 있다. 평면적 관점에서, 상기 분리 절연 패턴들(130) 각각은 상기 중앙부들(CA)과는 이격되어 형성될 수 있다. 일 예로, 상기 분리 절연 패턴들(130)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격되도록 형성될 수 있다.
도 16, 도 17a, 도 17b 및 도 18을 참조하면, 상기 분리 절연 패턴들(130)의 상면들 및 상기 예비 연결 패턴들(XPP)의 상면들을 덮는 버퍼층(미도시)이 형성될 수 있다. 이후, 제2 리세스 영역들(RE2)이 상기 중앙부들(CA) 상에 형성될 수 있다. 상기 제2 리세스 영역들(RE2)을 형성하는 것은, 상기 버퍼층 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 이용해 이방성 식각 공정을 수행하여 상기 버퍼층 및 상기 예비 연결 패턴들(XPP)을 패터닝하는 것을 포함할 수 있다. 상기 식각 공정을 통해, 버퍼 패턴(210) 및 연결 패턴들(XP)이 각각 상기 버퍼층 및 상기 예비 연결 패턴들로부터 형성될 수 있고, 상기 중앙부들(CA)의 상면들(CAa)이 외부로 노출될 수 있다. 상기 버퍼 패턴(210)은 상기 연결 패턴들(XP)의 상면들을 덮을 수 있다.
상기 제2 리세스 영역들(RE2)은 상기 제1 리세스 영역들(RE1)과 이격되어 형성될 수 있다. 상기 제2 리세스 영역들(RE2)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 제2 리세스 영역들(RE2)은 서로 이웃하는 상기 제1 리세스 영역들(RE1)의 사이에 형성될 수 있다.
상기 제2 리세스 영역들(RE2)의 하면들은 상기 제1 리세스 영역들(RE1)의 하면들보다 높은 높이에 위치할 수 있다. 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)로부터 상기 제2 리세스 영역들(RE2)의 상기 하면들까지의 깊이(DT3)는, 상기 분리 절연 패턴들(130)의 상기 하면들(130b)까지(즉, 제1 리세스 영역들(RE1)의 상기 하면들까지)의 깊이(DT2)보다 얕을 수 있다.
상기 제2 리세스 영역들(RE2)은 상기 중앙부들(CA), 상기 중앙부들(CA)에 인접한 소자분리 패턴(120), 상기 연결 패턴들(XP)의 측면들, 상기 중간 절연 패턴들(150)의 측면들, 및 상기 버퍼 패턴(210)의 측면을 외부로 노출시킬 수 있다. 일 예로, 도 18에 도시된 바와 같이, 상기 식각 공정을 통해 상기 중앙부들(CA)의 상부들이 식각될 수 있고, 이로 인해, 상기 중앙부들(CA)의 상면들(CAa)은 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)보다 낮은 높이에 위치할 수 있다. 상기 소자분리 패턴(120)의 일부가 상기 제2 리세스 영역들(RE2)의 내측면에 의해 외부로 노출될 수 있다.
다시 도 2, 도 3, 도 4a 및 도 4b를 참조하면, 컨택 스페이서들(220)이 상기 제2 리세스 영역들(RE2)의 내측면들 상에 형성될 수 있다. 이후, 상기 중앙부들(CA) 상에 비트라인 컨택들(DC), 비트라인들(BL) 및 비트라인 캐핑패턴들(350)이 형성될 수 있다. 상기 비트라인 컨택들(DC), 상기 비트라인들(BL) 및 상기 비트라인 캐핑패턴들(350)을 형성하는 것은, 상기 제2 리세스 영역들(RE2)을 채우는 비트라인 컨택층(미도시)을 형성하는 것, 상기 비트라인 컨택층 상에 비트라인층(미도시), 비트라인 캐핑층(미도시) 및 마스크 패턴들(미도시)을 차례로 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 이용해 상기 비트라인 컨택층, 상기 비트라인층 및 상기 비트라인 캐핑층을 이방성 식각하여 상기 비트라인 컨택들(DC), 상기 비트라인들(BL) 및 상기 비트라인 캐핑패턴들(350)을 형성하는 것을 포함할 수 있다. 상기 비트라인층은 차례로 적층된 제1 배리어층(미도시) 및 금속 함유층(미도시)을 포함할 수 있고, 상기 비트라인들(BL)은 이들로부터 각각 형성된 제1 배리어 패턴(332) 및 금속 함유 패턴(330)을 포함할 수 있다. 상기 비트라인 컨택들(DC) 각각은 상기 제2 리세스 영역들(RE2) 각각의 내에 형성될 수 있다. 상기 식각 공정 중, 상기 컨택 스페이서들(220)의 일부(예를 들어, 상기 컨택 스페이서들(220)의 상기 비트라인들(BL)에 의해 가려지지 않은 일부)가 함께 식각될 수 있고, 상기 제2 리세스 영역들(RE2)의 내측면들이 외부로 노출될 수 있다.
이후, 상기 제2 리세스 영역들(RE2)의 잔부를 채우는 제1 매립패턴(240) 및 제2 매립패턴(250)이 형성될 수 있다. 상기 제1 및 제2 매립패턴들(240, 250)을 형성하는 것은, 상기 제2 리세스 영역들(RE2)의 잔부의 내면을 컨포멀하게 덮는 제1 매립패턴(240)을 형성하는 것, 및 상기 제2 리세스 영역들(RE2)의 잔부를 채우는 제2 매립패턴(250)을 형성하는 것을 포함할 수 있다.
비트라인 스페이서(SPC)가 상기 비트라인들(BL) 각각의 측면 및 상기 상기 비트라인 캐핑패턴(350) 각각의 측면을 덮도록 형성될 수 있다. 상기 비트라인 스페이서(SPC)는 단일막 또는 다중막으로 형성될 수 있다. 일 예로, 상기 비트라인 스페이서(SPC)는 상기 비트라인들(BL) 각각의 측면 상에 차례로 적층된 내부 스페이서(323) 및 외부 스페이서(325)를 포함하도록 형성될 수 있다. 다만, 이는 예시적인 것에 불과하며, 상기 비트라인 스페이서(SPC)는 단일막 또는 3층 이상의 막으로 이루어질 수 있다.
컨택 플러그들(420)이 이웃하는 비트라인들(BL)의 사이에 형성될 수 있다. 상기 컨택 플러그들(420)을 형성하는 것은, 상기 연결 패턴들(XP) 상의 상기 버퍼 패턴(210)의 일부를 제거하여 상기 연결 패턴들(XP)을 외부로 노출시키는 것, 제2 배리어 패턴(410)을 상기 비트라인 스페이서(SPC) 및 상기 노출된 연결 패턴들(XP) 상에 컨포멀하게 형성하는 것, 및 상기 이웃하는 비트라인들(BL)의 사이를 채우는 상기 컨택 플러그들(420)을 형성하는 것을 포함할 수 있다. 일 예로, 상기 컨택 플러그들(420)을 형성하는 것은 에치백 또는 연마 공정을 더 포함할 수 있지만, 이에 한정되는 것은 아니다. 상기 컨택 플러그들(420)을 형성하는 과정에서, 오믹패턴(425)이 상기 컨택 플러그들(420) 각각과 상기 연결 패턴들(XP) 각각의 사이에 형성될 수 있다.
도시되지 않았지만, 펜스 패턴들(미도시)이 상기 이웃하는 비트라인들(BL)의 사이에 형성될 수 있다. 상기 펜스 패턴들은 상기 컨택 플러그들(420)을 상기 제1 방향(D1)으로 서로 이격시킬 수 있다. 일 예로, 상기 펜스 패턴들은 상기 컨택 플러그들(420)의 형성 전에 형성될 수 있고, 상기 컨택 플러그들(420)은 상기 이웃하는 비트라인들(BL)의 사이, 및 상기 제1 방향(D1)으로 이웃하는 펜스 패턴들 사이에 형성될 수 있다. 다른 예로, 상기 펜스 패턴들은 상기 컨택 플러그들(420)의 형성 후에 형성될 수 있고, 상기 이웃하는 비트라인들(BL)의 사이, 및 상기 제1 방향(D1)으로 이웃하는 컨택 플러그들(420) 사이에 형성될 수 있다.
랜딩 패드들(430)이 상기 컨택 플러그들(420) 상에 형성될 수 있다. 상기 랜딩 패드들(430)을 형성하는 것은, 상기 컨택 플러그들(420)의 상면들을 덮는 랜딩 패드층(미도시) 및 마스크 패턴들을 차례로 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 이방성 식각을 통해 상기 랜딩 패드층을 랜딩 패드들(430)로 분리하는 것을 포함할 수 있다. 상기 식각 공정을 통해, 상기 제2 배리어 패턴(410)의 상부 일부, 상기 컨택 플러그들(420) 상부 일부, 및 상기 비트라인 캐핑패턴(350) 상부 일부가 더 식각될 수 있고, 이들이 외부로 노출될 수 있다. 이후, 충진패턴(400)이 상기 노출된 부분들을 덮고 상기 랜딩 패드들(430) 각각을 감싸도록 형성될 수 있고, 데이터 저장 패턴(DSP)이 상기 랜딩 패드들(430) 각각의 상에 형성될 수 있다.
비트라인 컨택(DC)이 활성 패턴(AP)의 중앙부(CA)에 연결되기 위해 상기 중앙부(CA)의 상면(CAa)이 외부로 노출되어야 하고, 제2 리세스 영역(RE2)을 형성함으로써 상기 중앙부(CA)의 상기 상면(CAa)을 노출시킬 수 있다. 제2 리세스 영역(RE2)의 형성에 앞서, 제1 리세스 영역(RE1)이 상기 중앙부(CA) 상에 형성되는 경우, 상기 중앙부(CA)의 상기 상면(CAa)을 노출시키기 위해 상기 제2 리세스 영역(RE2)을 상기 제1 리세스 영역(RE1)보다 더 깊게 형성해야 한다.
본 발명의 개념에 따르면, 상기 제1 리세스 영역(RE1)은 상기 제2 리세스 영역(RE2)이 형성되는 위치와 이격된 위치에 형성될 수 있다. 이로 인해, 제2 리세스 영역(RE2)을 상기 제1 리세스 영역(RE1)보다 얕게 형성하더라도 상기 중앙부(CA)의 상기 상면(CAa)이 외부로 노출될 수 있다. 이에 따라, 상기 제2 리세스 영역(RE2) 내 상기 비트라인 컨택(DC)을 형성하기 위해 도 2 내지 도 5를 참조하여 설명한 식각 공정 진행 시, 요구되는 전체 식각량이 감소할 수 있고, 그 결과, 반도체 메모리 소자의 제조가 용이할 수 있다. 또한, 식각량의 감소로 인해, 상기 비트라인 컨택(DC) 형성 과정에서 비트라인(BL)이 과식각되는 것이 방지될 수 있고, 그 결과, 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 19는 도 17a의 P5 부분의 확대도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 16 및 도 19를 참조하면, 식각 공정을 통해 제2 리세스 영역들(RE2)이 활성 패턴들(AP)의 중앙부들(CA) 상에 형성될 수 있다. 상기 식각 공정을 통해, 상기 중앙부들(CA)의 상면들(CAa)이 외부로 노출될 수 있으며, 상기 중앙부들(CA)은 식각되지 않을 수 있다. 상기 중앙부들(CA)의 상기 상면들(CAa)은 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)과 실질적으로 동일한 높이에 위치할 수 있다. 상기 제2 리세스 영역들(RE2)은 상기 제1 및 제2 단부들(EA1, EA2)의 상면들(EAa)보다 높은 높이에 형성될 수 있다. 이후, 도 2, 도 3, 도 4a 및 도 4b를 참조하여 설명한 후속 공정을 진행함으로써, 도 6에 따른 반도체 메모리 소자의 구조가 형성될 수 있다.
도 20 내지 도 22는 도 7에 따른 반도체 메모리 소자의 제조방법을 나타내는 도면들로, 도 1의 P1 부분에 대응하는 평면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 20을 참조하면, 제1 리세스 영역들(RE1)이 제1 및 제2 단부들(EA1, EA2)과 인접하도록 형성될 수 있다. 상세하게는, 상기 제1 리세스 영역들(RE1) 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 활성 패턴들(AP) 중 하나의 활성 패턴(AP)의 제1 단부(EA1)와 다른 하나의 활성 패턴(AP)의 제2 단부(EA2)의 사이에 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역들(RE1) 각각은 중앙부들(CA)과는 이격되어 형성될 수 있다. 일 예로, 상기 제1 리세스 영역들(RE1) 각각은 상기 제5 방향(D5)으로 연장되도록 형성될 수 있다.
도 21을 참조하면, 분리 절연 패턴들(130)이 상기 제1 리세스 영역들(RE1) 내에 형성될 수 있다. 상기 분리 절연 패턴들(130) 각각은, 상기 제1 리세스 영역들(RE1)과 마찬가지로, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 활성 패턴들(AP) 중 하나의 활성 패턴(AP)의 제1 단부(EA1)와 다른 하나의 활성 패턴(AP)의 제2 단부(EA2)의 사이에 형성될 수 있다. 평면적 관점에서, 상기 분리 절연 패턴들(130) 각각은 상기 중앙부들(CA)과는 이격되어 형성될 수 있다. 일 예로, 상기 분리 절연 패턴들(130) 각각은 상기 제5 방향(D5)으로 연장되도록 형성될 수 있다.
도 22를 참조하면, 제2 리세스 영역들(RE2)이 상기 중앙부들(CA) 상에 형성될 수 있다. 상기 제2 리세스 영역들(RE2)은 상기 제1 리세스 영역들(RE1)과 이격되어 형성될 수 있다. 상기 제2 리세스 영역들(RE2)은 서로 이웃하는 제1 리세스 영역들(RE1)의 사이에 형성될 수 있다. 일렬의 제2 리세스 영역들(RE2)이 상기 이웃하는 제1 리세스 영역들(RE1)의 사이에서 상기 제5 방향(D5)을 따라 배열될 수 있다.
이후, 도 2, 도 3, 도 4a 및 도 4b를 참조하여 설명한 후속 공정을 진행함으로써, 도 7에 따른 반도체 메모리 소자의 구조가 형성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
100: 기판 AP: 활성 패턴
CA: 중앙부 EA1, EA2: 제1 및 제2 단부들
130: 분리 절연 패턴 DC: 비트라인 컨택
XP: 연결 패턴

Claims (20)

  1. 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것;
    상기 중앙부들 상에 배치되고, 상기 제1 및 제2 방향들을 따라 서로 이격되어 배치되는 비트라인 컨택들;
    상기 제1 및 제2 방향들로 서로 이웃하는 비트라인 컨택들 사이에 배치되는 분리 절연 패턴들;
    상기 제1 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 중간 절연 패턴들; 및
    상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 연결 패턴들을 포함하는 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 비트라인 컨택들의 하면들은 상기 분리 절연 패턴들의 하면들보다 높은 높이에 위치하는 반도체 메모리 소자.
  3. 제 1항에 있어서,
    상기 제1 및 제2 단부들의 상면들로부터 상기 비트라인 컨택들의 상기 하면들까지의 깊이는, 상기 분리 절연 패턴들의 상기 하면들까지의 깊이보다 얕은 반도체 메모리 소자.
  4. 제 1항에 있어서,
    상기 비트라인 컨택들은 상기 제1 방향을 따라 배열되는 일렬의 비트라인 컨택들을 포함하고,
    상기 분리 절연 패턴들은 상기 제1 방향을 따라 배열되는 일렬의 분리 절연 패턴들을 포함하고,
    상기 일렬의 비트라인 컨택들 각각 및 상기 일렬의 분리 절연 패턴들 각각은 상기 제1 방향을 따라 교대로 배열되는 반도체 메모리 소자.
  5. 제 1항에 있어서,
    상기 연결 패턴들 각각은 상기 제2 방향으로 이웃하는 분리 절연 패턴을 마주하는 제1 면을 포함하고,
    평면적 관점에서, 상기 제1 면은 상기 이웃하는 분리 절연 패턴으로부터 오목하게 함몰되는 반도체 메모리 소자.
  6. 제 5항에 있어서,
    상기 연결 패턴들 각각은 상기 제2 방향으로 이웃하는 비트라인 컨택을 마주하는 제2 면을 더 포함하고,
    평면적 관점에서, 상기 제2 면은 상기 이웃하는 비트라인 컨택으로부터 오목하게 함몰되는 반도체 메모리 소자.
  7. 제 1항에 있어서,
    상기 중간 절연 패턴들은 상기 제2 방향을 따라 연장되고, 상기 제1 방향으로 서로 이격되는 반도체 메모리 소자.
  8. 제 1항에 있어서,
    상기 분리 절연 패턴들은 상기 제1 및 제2 방향들에 교차하는 제3 방향으로 연장되는 반도체 메모리 소자.
  9. 제 1항에 있어서,
    상기 연결 패턴들 각각은 상기 제2 방향으로 이웃하는 분리 절연 패턴을 마주하는 제1 면을 포함하고,
    상기 제1 면은 상기 제1 및 제2 방향들에 교차하는 제3 방향을 따라 연장되는 반도체 메모리 소자.
  10. 제 9항에 있어서,
    상기 연결 패턴들 각각은 상기 제2 방향으로 이웃하는 비트라인 컨택을 마주하는 제2 면을 더 포함하고,
    평면적 관점에서, 상기 제2 면은 상기 이웃하는 비트라인 컨택으로부터 오목하게 함몰되는 반도체 메모리 소자.
  11. 제 1항에 있어서,
    상기 중간 절연 패턴들은 상기 제2 방향으로 길쭉한 바(bar) 형태를 가지는 반도체 메모리 소자.
  12. 서로 교차하는 제1 방향 및 제2 방향으로 이격되어 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 중앙부, 제1 단부 및 제2 단부를 가지는 것;
    상기 활성 패턴들 내에서 상기 제2 방향으로 연장되는 워드라인들;
    상기 중앙부들 상에 배치되고, 상기 제1 및 제2 방향들로 서로 이격되는 비트라인 컨택들;
    상기 비트라인 컨택들 상에서 상기 제1 방향으로 연장되는 비트라인들;
    상기 제1 및 제2 방향들로 서로 이웃하는 비트라인 컨택들 사이에 배치되는 분리 절연 패턴들;
    상기 비트라인들의 사이에 제공되는 컨택 플러그들;
    상기 제1 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에 배치되는 중간 절연 패턴들;
    상기 제2 방향으로 서로 이웃하는 상기 비트라인 컨택들과 상기 분리 절연 패턴들의 사이에서 상기 제1 및 제2 단부들과 상기 컨택 플러그들을 연결하는 연결 패턴들;
    상기 컨택 플러그들 상의 랜딩 패드들; 및
    상기 컨택 플러그들 및 상기 랜딩 패드들을 통해 상기 제1 및 제2 단부들에 연결되는 데이터 저장 패턴들을 포함하는 반도체 메모리 소자.
  13. 제 12항에 있어서,
    상기 비트라인 컨택들의 하면들은 상기 분리 절연 패턴들의 하면들보다 높은 높이에 위치하는 반도체 메모리 소자.
  14. 제 12항에 있어서,
    상기 비트라인 컨택들은 상기 제1 방향을 따라 배열되는 일렬의 비트라인 컨택들을 포함하고,
    상기 분리 절연 패턴들은 상기 제1 방향을 따라 배열되는 일렬의 분리 절연 패턴들을 포함하고,
    상기 일렬의 비트라인 컨택들 각각 및 상기 일렬의 분리 절연 패턴들 각각은 상기 제1 방향을 따라 교대로 배열되는 반도체 메모리 소자.
  15. 제 12항에 있어서,
    상기 분리 절연 패턴들은 상기 제1 및 제2 방향들에 교차하는 제3 방향으로 연장되는 반도체 메모리 소자.
  16. 기판에 소자분리 패턴을 형성하여 중앙부, 제1 단부 및 제2 단부를 각각 포함하는 활성 패턴들을 정의하는 것;
    상기 기판 상에 제1 방향으로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 연결 라인들을 형성하는 것;
    평면적 관점에서 상기 중앙부들과 이격된 제1 리세스 영역들을 형성하여 상기 연결 라인들을 예비 연결 패턴들로 분리하는 것;
    상기 제1 리세스 영역들을 채우는 분리 절연 패턴들을 형성하는 것;
    상기 중앙부들 상에 제2 리세스 영역들을 형성하여 상기 예비 연결 패턴들을 연결 패턴들로 분리하는 것; 및
    상기 제2 리세스 영역들 내에 배치되는 비트라인 컨택들을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  17. 제 16항에 있어서,
    평면적 관점에서, 상기 제1 리세스 영역들과 상기 제2 리세스 영역들은 서로 이격된 반도체 메모리 소자의 제조방법.
  18. 제 16항에 있어서,
    상기 제2 리세스 영역들의 하면들은 상기 제1 리세스 영역들의 하면들보다 높은 높이에 위치하는 반도체 메모리 소자의 제조방법.
  19. 제 16항에 있어서,
    상기 제1 리세스 영역들은 상기 제1 방향을 따라 배열되는 일렬의 제1 리세스 영역들을 포함하고,
    상기 제2 리세스 영역들은 상기 제1 방향을 따라 배열되는 일렬의 제2 리세스 영역들을 포함하고,
    상기 일렬의 제1 리세스 영역들 각각 및 상기 일렬의 제2 리세스 영역들 각각은 상기 제1 방향을 따라 교대로 배열되는 반도체 메모리 소자의 제조방법.
  20. 제 16항에 있어서,
    상기 제1 리세스 영역들 각각은 상기 제1 및 제2 방향들에 교차하는 제3 방향으로 연장되도록 형성되는 반도체 메모리 소자의 제조방법.
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