KR20230160694A - 화소 및 이를 포함하는 표시장치 - Google Patents

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노상용
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Abstract

본 발명의 일 실시예는 제2스위칭트랜지스터의 턴온을 제어하는 제1게이트신호의 전압과 제3스위칭트랜지스터의 턴온을 제어하는 제2게이트신호의 전압에 따라 구동트랜지스터의 바이어스 상태를 제어하는 제어트랜지스터를 포함하는 화소를 개시한다.

Description

화소 및 이를 포함하는 표시장치{Pixel and Display apparatus}
본 발명은 화소 및 이를 포함하는 표시장치에 관한 것이다.
유기발광표시장치(organic light emitting display apparatus)는 전류에 의해 휘도가 달라지는 표시요소, 예컨대, 유기발광다이오드(organic light emitting diode)를 포함한다. 유기발광표시장치의 화소는 표시요소, 게이트와 소스 사이의 전압에 따라 표시요소에 공급되는 전류량을 제어하는 구동트랜지스터, 및 표시요소의 휘도를 제어하기 위한 데이터신호를 구동트랜지스터로 전달하는 스위칭트랜지스터를 포함한다.
본 발명의 실시예는 복수의 주파수로 구동하면서 잔상이 최소화된 표시장치를 제공하는 것이다. 본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 화소는, 발광소자; 구동전압선과 상기 발광소자 사이에 연결되고, 상기 발광소자로 공급되는 구동전류를 제어하는 구동트랜지스터; 데이터선과 상기 구동트랜지스터의 게이트가 연결된 제1노드 사이에 연결된 제1스위칭트랜지스터; 상기 구동전압선과 상기 구동트랜지스터의 제1단자가 연결된 제2노드 사이에 연결된 제2스위칭트랜지스터; 상기 구동트랜지스터의 제2단자가 연결된 제3노드와 상기 발광소자 사이에 연결된 제3스위칭트랜지스터; 및 상기 제2스위칭트랜지스터의 게이트 또는 상기 제3스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결된 제어트랜지스터;를 포함하고, 상기 제어트랜지스터는 상기 제2스위칭트랜지스터의 턴온을 제어하는 제1게이트신호의 전압과 상기 제3스위칭트랜지스터의 턴온을 제어하는 제2게이트신호의 전압에 따라 상기 구동트랜지스터의 바이어스 상태를 제어한다.
일 실시예에서, 상기 제어트랜지스터는 상기 제2스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결되고, 상기 제2노드에 연결된 게이트를 포함하고, 상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제1게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어할 수 있다.
일 실시예에서, 상기 제1노드와 상기 구동전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터; 상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터; 상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터; 상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터; 상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터; 상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및 상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함할 수 있다.
일 실시예에서, 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 인가되는 제3게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제4게이트신호가 인가되고, 상기 제4게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제어트랜지스터는 상기 제3스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결되고, 상기 제2스위칭트랜지스터의 게이트에 연결된 게이트를 포함하고, 상기 제1게이트신호가 제1레벨 전압일 때, 상기 제2스위칭트랜지스터가 턴오프되고 상기 제어트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제1게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어할 수 있다.
일 실시예에서, 상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴온시키는 상기 제2게이트신호의 제2레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제2게이트신호의 제2레벨 전압을 공급하여 상기 구동트랜지스터를 오프-바이어스 상태로 제어할 수 있다.
일 실시예에서, 상기 제1노드와 상기 구동전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터; 상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터; 상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터; 상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터; 상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터; 상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및 상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함할 수 있다.
일 실시예에서, 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 상기 제2게이트신호가 인가되고, 상기 제2게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제3게이트신호가 인가되고, 상기 제3게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 제1행에 배치된 제1화소와 상기 제1행에 인접한 제2행에 배치된 제2화소를 포함하는 화소부; 상기 제1화소와 상기 제2화소로 게이트신호를 공급하는 게이트구동부; 및 상기 제1화소와 상기 제2화소로 데이터신호를 공급하는 데이터구동부;를 포함하고, 상기 제1화소와 상기 제2화소 각각은, 발광소자; 구동전압선과 상기 발광소자 사이에 연결되고, 상기 발광소자로 공급되는 구동전류를 제어하는 구동트랜지스터; 데이터선과 상기 구동트랜지스터의 게이트가 연결된 제1노드 사이에 연결되고, 제1게이트선에 연결된 게이트를 포함하는 제1스위칭트랜지스터; 및 상기 구동트랜지스터의 제2단자가 연결된 제3노드와 상기 발광소자 사이에 연결되고, 제3게이트선에 연결된 게이트를 포함하는 제3스위칭트랜지스터;를 포함하고, 상기 제1화소와 상기 제2화소는, 상기 구동전압선; 상기 제3게이트선; 상기 제1화소의 구동트랜지스터의 제1단자와 상기 제2화소의 구동트랜지스터의 제1단자가 연결된 제2노드와 상기 구동전압선 사이에 연결되고, 제2게이트선에 연결된 게이트를 포함하는 제2스위칭트랜지스터; 상기 제3게이트선과 상기 제2노드 사이에 연결되고, 상기 제3게이트선에 연결된 게이트를 포함된 제어트랜지스터; 및 상기 제2게이트선;을 공유하고, 상기 제어트랜지스터는, 상기 제2게이트선으로 공급되는 제2게이트신호의 전압레벨과 상기 제3게이트선으로 공급되는 제3게이트신호의 전압레벨에 따라 상기 제1화소와 상기 제2화소의 상기 구동트랜지스터들의 바이어스 상태를 제어한다.
일 실시예에서, 상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제3게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제2게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어할 수 있다.
일 실시예에서, 상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴온시키는 상기 제3게이트신호의 제2레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제3게이트신호의 제2레벨 전압을 공급하여 상기 구동트랜지스터를 오프-바이어스 상태로 제어할 수 있다.
일 실시예에서, 상기 제1화소와 상기 제2화소 각각은, 상기 제1노드와 기준전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터; 상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터; 상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터; 상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터; 상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터; 상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 상기 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및 상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함할 수 있다.
일 실시예에서, 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 상기 제3게이트신호가 인가되고, 상기 제3게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제1게이트신호가 인가되고, 상기 제1게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 제1화소와 상기 제2화소는, 상기 제4스위칭트랜지스터와 상기 제8스위칭트랜지스터의 게이트들이 연결된 제4게이트선; 상기 제5스위칭트랜지스터의 게이트가 연결된 제5게이트선; 및 상기 초기화전압선;을 공유할 수 있다.
일 실시예에서, 상기 게이트구동부는, 상기 표시장치의 최대 구동주파수에 대응하는 제1구동주파수로 상기 제1게이트선으로 상기 제2레벨 전압의 상기 제1게이트신호를 공급하는 제1게이트구동부; 및 상기 표시장치의 리프레시 레이트에 대응하는 제2구동주파수로 상기 제4게이트선으로 상기 제4게이트신호를 공급하고, 상기 제5게이트선으로 상기 제5게이트신호를 공급하는 제2게이트구동부;를 포함할 수 있다.
일 실시예에서, 상기 게이트구동부는, 상기 표시장치의 최대 구동주파수에 대응하는 제1구동주파수로 상기 구동트랜지스터들의 바이어스 상태가 제어되도록 상기 제2게이트선으로 상기 제2게이트신호를 공급하고, 상기 제3게이트선으로 상기 제3게이트신호를 공급할 수 있다.
본 발명의 실시예에 따른 표시장치는 복수의 주파수로 구동하면서 잔상이 최소화될 수 있다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2a 내지 도 2c는 구동주파수에 따른 표시장치의 구동 방법을 설명하기 위한 개념도들이다.
도 3은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 4는 도 3의 화소를 나타낸 등가 회로도이다.
도 5 및 도 6은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다.
도 7은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 8은 도 7의 화소를 나타낸 등가 회로도이다.
도 9 및 도 10은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다.
도 11 및 도 12는 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다.
도 13 및 도 14는 도 7에 도시된 화소들의 게이트선들 및 그에 공급되는 게이트신호들을 설명하기 위한 도면들이다.
도 15 및 도 16은 일 실시예에 따른 화소들의 회로도들이다
도 17 내지 도 20은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다.
도 21은 일 실시예에 따른 화소들의 회로도들이다.
도 22는 일 실시예에 따른 표시요소의 구조를 나타내는 단면도이다.
도 23a 내지 도 23d는 일 실시예에 따른 표시요소의 구조를 나타내는 단면도들이다.
도 24a는 도 23c의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 24b는 도 23d의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 25는 일 실시예에 따른 표시장치의 화소의 구조를 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터(P형 트랜지스터)는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터(N형 트랜지스터)는 하이레벨 전압에 의해 활성화된다. 따라서, P형 트랜지스터와 N형 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다. 도 2a 내지 도 2c는 구동주파수에 따른 표시장치의 구동 방법을 설명하기 위한 개념도들이다.
본 발명의 실시예들에 따른 표시장치(10)는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1을 참조하면, 표시장치(10)는 화소부(110), 게이트구동부(130), 데이터구동부(150), 전원공급회로(170) 및 제어부(190)를 포함할 수 있다.
화소부(110)에는 복수의 게이트선(GL)들, 복수의 데이터선(DL)들 및 이들에 연결된 복수의 화소(PX)들이 구비될 수 있다.
복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 화소부(110)는 기판의 표시영역에 배치될 수 있다. 각 화소(PX)는 표시요소(발광소자)로서 유기발광다이오드(organic light-emitting diode, OLED)를 포함하고, 유기발광다이오드(OLED)는 화소회로에 연결될 수 있다. 화소회로는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에서, 화소회로에 포함된 복수의 트랜지스터들의 일부는 N형의 산화물 박막트랜지스터이고, 다른 일부는 P형의 실리콘 박막트랜지스터일 수 있다. 산화물 박막트랜지스터는 액티브 패턴(반도체층)이 산화물을 포함하는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막트랜지스터일 수 있다. 다만, 이는 예시적인 것으로서, N형 트랜지스터들이 이에 한정되는 것은 아니다. 예를 들어, N형 트랜지스터에 포함되는 액티브 패턴(반도체층)은 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 실리콘 박막 트랜지스터는 액티브 패턴(반도체층)이 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 등을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막트랜지스터일 수 있다.
각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 화소(PX)는 복수의 게이트선(GL)들 중 대응하는 적어도 하나의 게이트선 및 복수의 데이터선(DL)들 중 대응하는 데이터선에 연결될 수 있다.
게이트선(GL)들은 각각 제1방향(D1)(예컨대, 행 방향)으로 연장되어 동일 행에 위치한 화소(PX)들에 연결될 수 있다. 게이트선(GL)들은 각각 동일 행의 화소(PX)들에 게이트신호를 전달할 수 있다. 데이터선(DL)들은 각각 제2방향(D2)(예컨대, 열 방향)으로 연장되어 동일 열에 위치한 화소(PX)들에 연결될 수 있다. 데이터선(DL)들은 각각 동일 열의 화소(PX)들에 데이터신호(DATA)를 전달할 수 있다.
게이트구동부(130)는 복수의 게이트선(GL)들에 연결되고, 제어부(190)로부터의 제어신호(GCS)에 대응하여 게이트신호를 생성하고, 이를 게이트선(GL)들에 순차적으로 공급할 수 있다. 게이트선(GL)은 화소(PX)에 포함된 트랜지스터의 게이트에 연결될 수 있다. 게이트신호는 게이트선(GL)에 게이트가 연결된 트랜지스터의 턴온 및 턴오프를 제어하는 게이트 제어신호일 수 있다. 게이트신호는 트랜지스터가 턴온될 수 있는 온 전압과 트랜지스터가 턴오프될 수 있는 오프 전압이 반복되는 구형파 신호일 수 있다. 일 실시예에서, 온 전압은 하이레벨 전압(제1레벨 전압) 또는 로우레벨 전압(제2레벨 전압)일 수 있다. 게이트신호의 온 전압이 유지되는 기간(이하, '온 전압 기간'이라 함)과 오프 전압이 유지되는 기간(이하, '오프 전압 기간'이라 함)은 화소(PX) 내에서 스캔신호를 인가받는 트랜지스터의 기능에 따라 결정될 수 있다. 게이트구동부(130)는 복수의 스테이지들을 포함할 수 있다.
데이터구동부(150)는 복수의 데이터선(DL)들에 연결되고, 제어부(190)로부터의 제어신호(DCS)에 대응하여 표시기간 동안 데이터신호를 데이터선(DL)들에 공급할 수 있다. 데이터선(DL)들로 공급된 데이터신호는 게이트신호가 공급된 화소(PX)들로 공급될 수 있다.
전원공급회로(170)는 제어부(190)로부터의 제어신호(PCS)에 대응하여 화소(PX)의 구동에 필요한 전압들을 생성할 수 있다. 표시장치(10)가 유기전계발광 표시장치인 경우, 전원공급회로(170)는 화소부(110)의 화소(PX)들로 제1구동전압(ELVDD) 및 제2구동전압(ELVSS)을 공급할 수 있다. 제1구동전압(ELVDD)은 화소(PX)에 포함된 표시요소의 제1전극(화소전극 또는 애노드전극)에 제공되는 하이레벨 전압일 수 있다. 제2구동전압(ELVSS)은 화소(PX)에 포함된 표시요소의 제2전극(대향전극 또는 캐소드전극)에 제공되는 로우레벨 전압일 수 있다.
제어부(190)는 외부로부터 입력된 신호들에 기초하여 제어신호(GCS, DCS, PCS)를 생성하고, 게이트구동부(130), 데이터구동부(150) 및 전원공급회로(170)로 공급할 수 있다. 게이트구동부(130)로 출력되는 제어신호(GCS)는 복수의 클럭신호들 및 스캔 개시신호를 포함할 수 있다. 데이터구동부(150)로 출력되는 제어신호(DCS)는 소스 개시신호 및 클럭신호들이 포함될 수 있다.
표시장치(10)는 표시패널을 포함하고, 표시패널은 기판을 포함할 수 있다. 표시장치(10)는 영상을 표시하는 표시영역과 표시영역을 둘러싸는 표시영역 외곽의 비표시영역을 포함할 수 있다. 기판의 표시영역에 화소부(110)가 배치되고, 비표시영역에 게이트구동부(130), 데이터구동부(150), 전원공급회로(170) 등의 외곽회로들이 배치될 수 있다. 예를 들어, 게이트구동부(130)의 일부 또는 전부는 기판의 표시영역에 화소회로를 구성하는 트랜지스터를 형성하는 공정 중에 기판의 비표시영역에 직접 형성될 수 있다.
데이터구동부(150)는 기판의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다. 다른 실시예에서, 데이터구동부(150)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판 상에 직접 배치될 수 있다.
일 실시예에 따른 표시장치(10)는 가변 리프레시 레이트(VRR: Variable Refresh Rate)를 지원할 수 있다. 리프레시 레이트(Refresh Rate)는 화소(PX)의 구동트랜지스터에 실질적으로 데이터신호가 기입되는 빈도수로서, 화면 주사율, 화면 재생률이라고도 하며, 1초 동안 재생되는 영상프레임 수를 나타낼 수 있다. 일 실시예에서, 리프레시 레이트는 게이트구동부(130) 및/또는 데이터구동부(150)의 출력 주파수일 수 있다. 리프레시 레이트에 대응하는 주파수가 구동주파수일 수 있다. 표시장치(10)는 구동주파수에 따라 게이트구동부(130)의 출력 주파수 및 이에 대응하는 데이터구동부(150)의 출력 주파수를 조절할 수 있다. 가변 리프레시 레이트(VRR: Variable Refresh Rate)를 지원하는 표시장치(10)는 최대 구동주파수와 최소 구동주파수 범위 내에서 구동주파수를 변경하여 동작할 수 있다. 예를 들어, 리프레시 레이트가 약 60Hz일 경우, 각 수평라인(화소행)에는 1초에 60회 게이트구동부(130)로부터 데이터신호를 기입하기 위한 게이트신호가 공급될 수 있다.
이하, 표시장치(10)의 최대 구동주파수를 제1구동주파수라 하고, 최대 구동주파수보다 낮은 구동주파수를 제2구동주파수라 한다. 표시장치(10)는 소비 전력 저감을 위해 제2구동주파수로 동작할 수 있다. 예를 들어, 표시장치(10)는 일정시간 동안 동작 제어신호(예를 들면, 키보드에서 입력되는 신호)가 입력되지 않는 경우, 정지영상을 표시하는 경우, 대기모드로 구동하는 경우 등에서 제2구동주파수로 동작하여 저속구동할 수 있다.
구동주파수에 따라 한 프레임(1F)은 제1스캔기간(DS)을 포함하거나, 제1스캔기간(DS) 및 하나 이상의 제2스캔기간(SS)을 포함할 수 있다. 제1스캔기간(DS)은 화소(PX)에 데이터신호가 기입되고, 이에 따라 화소가 발광하는 표시스캔기간으로 정의할 수 있다. 데이터선(DL)으로부터 화소(PX)에 데이터신호가 기입되는 동작은 데이터 프로그래밍(Data Programming) 동작으로도 칭할 수 있다. 제2스캔기간(SS)은 적어도 하나의 게이트신호가 인가되나, 화소(PX)에 데이터신호가 기입되지 않는 자기스캔기간(Self Scan Period)으로 정의할 수 있다. 제2스캔기간(SS) 동안 제1스캔기간(DS)에 기입된 데이터신호가 유지되며 화소가 발광할 수 있다. 제2스캔기간(SS)의 길이는 제1스캔기간(DS)의 길이와 동일할 수 있다.
구동주파수가 제1구동주파수일 때, 하나의 프레임(1F)은 하나의 제1스캔기간(DS)을 포함할 수 있다. 구동주파수가 제2구동주파수일 때 하나의 프레임(1F)은 하나의 제1스캔기간(DS)과 하나 이상의 제2스캔기간(SS)을 포함할 수 있다. 도 2a를 참조하면, 최대 구동주파수가 N Hz일 때, 제2구동주파수는 N/n Hz (n≥2)이고, 구동주파수가 제2구동주파수일 때 한 프레임(1F)의 길이는 구동주파수가 제1구동주파수일 때 한 프레임(1F)의 길이의 n배일 수 있다. 표시장치(10)가 제2구동주파수로 동작할 때, 한 프레임(1F)은 하나의 제1스캔기간(DS) 및 (n-1)개의 제2스캔기간(SS)을 포함할 수 있다. 도 2b는 최대 구동주파수가 240Hz이고, 제2구동주파수가 120Hz, 60Hz, 30Hz 등으로 낮아지는 예를 도시한다. 도 2b에서, 제2구동주파수가 120Hz이면, 한 프레임(1F)은 하나의 제1스캔기간(DS) 및 하나의 제2스캔기간(SS)을 포함하고, 제1구동주파수가 30Hz 이면, 한 프레임(1F)은 하나의 제1스캔기간(DS) 및 7개의 제2스캔기간(SS)을 포함할 수 있다. 도 2c에 도시된 바와 같이, 표시장치(10)는 리프레시 레이트(Refresh Rate)에 따라 구동주파수를 240Hz, 80Hz, 120Hz로 변경하면서 영상을 표시할 수 있다.
도 1에서 화소(PX)는 하나의 게이트선(GL)에 연결된 것으로 도시되어 있으나, 이는 예시적인 것으로, 후술하는 화소회로들에 도시된 바와 같이, 화소(PX)는 둘 이상의 게이트선들에 연결되고, 게이트구동부(130)는 온 전압이 인가되는 타이밍이 서로 상이한 둘 이상의 게이트신호들을 해당 게이트선들로 공급할 수 있다.
도 3은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다. 도 4는 도 3의 화소를 나타낸 등가 회로도이다.
도 3을 참조하면, 표시장치(10A)는 화소부(110), 게이트구동부(130A), 데이터구동부(150), 전원공급회로(170) 및 제어부(190)를 포함할 수 있다. 이하, 도 1에 도시된 표시장치(10)와 동일한 구성에 대한 상세한 설명은 생략하고 차이점을 중심으로 설명한다.
화소부(110)는 복수의 화소(PX1)들을 포함하고, 화소(PX1)는 데이터선(DL) 및 제1 내지 제6게이트선들(GL1 내지 GL6)에 연결될 수 있다.
게이트구동부(130A)는 제1 내지 제6게이트선들(GL1 내지 GL6)에 연결되고, 제1 내지 제6게이트선들(GL1 내지 GL6)로 각각 제1 내지 제6게이트신호들(GW, GI, GC, EM1, EM2, GC2)을 순차 공급할 수 있다. 게이트구동부(130A)는 제1 내지 제5게이트구동부들을 구비할 수 있다. 제1 내지 제5게이트구동부들 각각은 복수의 스테이지들을 포함할 수 있다.
제1게이트구동부는 복수의 제1게이트선(GL1)들에 연결되고, 제1게이트선(GL1)들로 제1게이트신호(GW)를 순차 공급할 수 있다. 제2게이트구동부는 복수의 제2게이트선(GL2)들 및 복수의 제3게이트선(GL3)들에 연결되고, 제2게이트선(GL2)들로 제2게이트신호(GI)를 순차 공급하고, 제3게이트선(GL3)들로 제3게이트신호(GC)를 순차 공급할 수 있다. 제3게이트구동부는 복수의 제4게이트선(GL4)들에 연결되고, 제4게이트선(GL4)들로 제4게이트신호(EM1)를 순차 공급할 수 있다. 제4게이트구동부는 복수의 제5게이트선(GL5)들에 연결되고, 제5게이트선(GL5)들로 제5게이트신호(EM2)를 순차 공급할 수 있다. 제5게이트구동부는 복수의 제6게이트선(GL6)들에 연결되고, 제6게이트선(GL6)들로 제6게이트신호(GC2)를 순차 공급할 수 있다.
일 실시예에서, 제1 내지 제6게이트신호들(GW, GI, GC, EM1, EM2, GC2)은 각각 소정 타이밍으로 각 화소행의 제1 내지 제6게이트선들(GL1 내지 GL6)로 공급될 수 있다. 다른 실시예에서, 제1게이트신호(GW)는 소정 타이밍으로 각 화소행의 제1게이트선(GL1)으로 순차 공급되고, 제2 내지 제6게이트신호들(GI, GC, EM1, EM2, GC2) 각각은 2개의 화소행들의 제2 내지 제6게이트선들(GL2 내지 GL6) 각각으로 동시에 공급되며, 2개 화소행 단위로 순차 공급될 수 있다. 예를 들어, 제4게이트구동부는 제5게이트신호(EM2)를 2개의 화소행들의 2개의 제5게이트선(GL5)들로 동시에 공급하며, 2개 화소행 단위로 순차 공급할 수 있다.
전원공급회로(170)는 화소부(110)의 화소(PX1)들로 제1구동전압(ELVDD) 및 제2구동전압(ELVSS)을 공급할 수 있다. 전원공급회로(170)는 기준전압(VREF) 및 초기화전압(VINT)을 더 생성하고, 이를 화소부(110)의 화소(PX1)들에 공급할 수 있다.
제어부(190)는 외부로부터 입력된 신호들에 기초하여 제어신호들(GCS1 내지 GCS5, DCS, PCS)를 생성하고, 게이트구동부(130A), 데이터구동부(150) 및 전원공급회로(170)로 공급할 수 있다. 제어부(190)는 게이트구동부(130A)의 제1 내지 제5게이트구동부들 각각으로 제어신호들(GCS1 내지 GCS5) 중 대응하는 제어신호를 공급할 수 있다.
도 4를 함께 참조하면, 화소(PX1)는 화소회로(PC)와 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.
화소(PX1)의 화소회로(PC)는 제1 내지 제11트랜지스터들(T1 내지 T11), 제1커패시터(C1), 제2커패시터(C2) 및 이들에 연결된 신호선들을 포함할 수 있다. 신호선들은 데이터선(DL), 제1게이트선(GL1), 제2게이트선(GL2), 제3게이트선(GL3), 제4게이트선(GL4), 제5게이트선(GL5) 및 제6게이트선(GL6), 구동전압선(PL), 기준전압선(VRL) 및 초기화전압선(VIL)을 포함할 수 있다.
제1트랜지스터(T1)는 게이트-소스 전압(Vgs)에 따라 소스-드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제11트랜지스터(T2 내지 T11)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴온/턴오프되는 스위칭 트랜지스터일 수 있다. 제1 내지 제11트랜지스터들(T1 내지 T11)은 박막트랜지스터로 구현될 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제11 트랜지스터들(T1 내지 T11) 각각의 제1단자는 소스 또는 드레인이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예를 들어, 제1단자가 소스인 경우 제2단자는 드레인일 수 있다.
제1 내지 제9트랜지스터(T1 내지 T9)는 P형의 실리콘 박막트랜지스터이고, 제10트랜지스터(T10)와 제11트랜지스터(T11)는 N형의 산화물 박막트랜지스터일 수 있다. 제1 내지 제9트랜지스터(T1 내지 T9)를 턴온시키는 게이트신호의 온 전압은 로우레벨 전압(제2레벨 전압)일 수 있다. 제10트랜지스터(T10)와 제11트랜지스터(T11)를 턴온시키는 게이트신호의 온 전압은 하이레벨 전압(제1레벨 전압)일 수 있다.
제1트랜지스터(T1)는 구동전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 제1노드(N1)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다.
제2트랜지스터(T2)(데이터기입 트랜지스터)는 데이터선(DL)과 제1노드(N1) 사이에 연결될 수 있다. 제2트랜지스터(T2)는 데이터선(DL)과 제6노드(N6) 사이에 연결될 수 있다. 제2트랜지스터(T2)는 제1게이트선(GL1)에 연결된 게이트, 데이터선(DL)에 연결된 제1단자, 제6노드(N6)에 연결된 제2단자를 포함할 수 있다. 제2트랜지스터(T2)는 제1게이트선(GL1)을 통해 전달받은 제1게이트신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제6노드(N6)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제3노드(N3)와 제4노드(N4) 사이에 연결될 수 있다. 제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결될 수 있다. 제3트랜지스터(T3)는 제3게이트선(GL3)에 연결된 게이트, 제3노드(N3)에 연결된 제1단자, 제4노드(N4)에 연결된 제2단자를 포함할 수 있다.
제4트랜지스터(T4)(제1 초기화 트랜지스터)는 제4노드(N4)와 초기화전압선(VIL) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 제2게이트선(GL2)에 연결된 게이트, 제4노드(N4)에 연결된 제1단자, 초기화전압선(VIL)에 연결된 제2단자를 포함할 수 있다.
제5트랜지스터(T5)(제1 발광제어 트랜지스터)는 구동전압선(PL)과 제2노드(N2) 사이에 연결될 수 있다. 제6트랜지스터(T6)(제2 발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제5트랜지스터(T5)는 제4게이트선(GL4)에 연결된 게이트, 구동전압선(PL)에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함할 수 있다. 제6트랜지스터(T6)는 제5게이트선(GL5)에 연결된 게이트, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함할 수 있다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 동시에 턴온되면 유기발광다이오드(OLED)에 구동전류가 흐를 수 있다.
제7트랜지스터(T7)(제2 초기화 트랜지스터)는 유기발광다이오드(OLED)와 초기화전압선(VIL) 사이에 연결될 수 있다. 제7트랜지스터(T7)는 제1게이트선(GL1)에 연결된 게이트, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 초기화전압선(VIL)에 연결된 제2단자를 포함할 수 있다. 제7트랜지스터(T7)의 게이트는 제2트랜지스터(T2)의 게이트에 연결될 수 있다. 제7트랜지스터(T7)는 제1게이트선(GL1)을 통해 전달받은 제1게이트신호(GW)에 따라 턴온되어 초기화전압(VINT)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다.
제8트랜지스터(T8)(바이어스 제어 트랜지스터)는 제2노드(N2)와 제4게이트선(GL4) 사이에 연결될 수 있다. 제8트랜지스터(T8)는 제4게이트선(GL4)에 연결된 제1단자 및 제1트랜지스터(T1)의 제1단자에 연결된 제2단자를 포함할 수 있다. 제8트랜지스터(T8)는 게이트와 제2단자가 연결되어 다이오드로 구현될 수 있다. 제8트랜지스터(T8)는 턴온되어 제4게이트신호(EM1)를 제1트랜지스터(T1)의 제1단자에 전달하여 제1트랜지스터(T1)의 게이트-소스 전압을 제어할 수 있다.
제9트랜지스터(T9)(제3 초기화 트랜지스터)는 제6노드(N6)와 기준전압선(VRL) 사이에 연결될 수 있다. 제9트랜지스터(T9)는 제3게이트선(GL3)에 연결된 게이트, 제6노드(N6)에 연결된 제1단자 및 기준전압선(VRL)에 연결된 제2단자를 포함할 수 있다. 제9트랜지스터(T9)의 게이트는 제3트랜지스터(T3)의 게이트에 연결될 수 있다. 제9트랜지스터(T9)는 제3게이트선(GL3)을 통해 전달받은 제3게이트신호(GC)에 따라 턴온되어 기준전압(VREF)을 제6노드(N6)에 전달하여 제6노드(N6)를 초기화할 수 있다.
제10트랜지스터(T10)(제1 노드제어 트랜지스터)는 제5노드(N5)와 제6노드(N6) 사이에 연결될 수 있다. 제10트랜지스터(T10)는 제6게이트선(GL6)에 연결된 게이트, 제6노드(N6)에 연결된 제1단자 및 제5노드(N5)에 연결된 제2단자를 포함할 수 있다. 제10트랜지스터(T10)는 제6게이트선(GL6)을 통해 전달받은 제6게이트신호(GC2)에 따라 턴온되어 제6노드(N6)와 제5노드(N5)를 도통시켜 제6노드(N6)의 데이터신호를 제5노드(N5)에 전달할 수 있다.
제11트랜지스터(T11)(제2 노드제어 트랜지스터)는 제1노드(N1)와 제4노드(N4L) 사이에 연결될 수 있다. 제11트랜지스터(T11)는 제6게이트선(GL6)에 연결된 게이트, 제1노드(N1)에 연결된 제1단자 및 제4노드(N4)에 연결된 제2단자를 포함할 수 있다. 제11트랜지스터(T11)의 게이트는 제10트랜지스터(T10)의 게이트에 연결될 수 있다. 제11트랜지스터(T11)의 턴온에 의해, 제1노드(N1)(또는 제1트랜지스터(T1)의 게이트)로 초기화전압(VINT)이 공급되거나, 제1트랜지스터(T1)가 다이오드 연결될 수 있다. 제11트랜지스터(T11)는 제6게이트선(GL6)을 통해 전달받은 제6게이트신호(GC2)에 따라 턴온되어 제4노드(N4)와 제1노드(N1)를 도통시켜 제4노드(N4)의 초기화전압(VINT)을 제1노드(N1)에 전달하여 제1트랜지스터(T1)의 게이트를 초기화시킬 수 있다. 제11트랜지스터(T11)는 제3트랜지스터(T3)와 동시에 턴온되면 제1트랜지스터(T1)를 다이오드 연결시킴으로써 제1트랜지스터(T1)의 문턱전압을 보상할 수 있다.
제1커패시터(C1)는 제1노드(N1)와 제5노드(N5) 사이에 연결될 수 있다. 제2커패시터(C2)는 제5노드(N5)와 구동전압선(PL) 사이에 연결될 수 있다.
유기발광다이오드(OLED)는 화소전극(예컨대, 애노드) 및 화소전극을 마주하는 대향전극(예컨대, 캐소드)을 포함하고, 대향전극은 제2구동전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 데이터신호(DATA)에 대응하는 구동전류를 전달받아 소정의 색으로 발광함으로써 영상을 표시할 수 있다.
도 5 및 도 6은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다. 도 5는 제1스캔기간 동안 도 4의 화소(PX1)로 인가되는 신호들의 파형도이다. 도 6은 제2스캔기간 동안 도 4의 화소(PX1)로 인가되는 신호들의 파형도이다.
도 5를 참조하면, 제1스캔기간(DS)은 화소(PX1)가 발광하지 않는 제1비발광기간(ND1) 및 화소가 발광하는 제1발광기간(DD1)을 포함할 수 있다. 제1비발광기간(ND1)은 제1 내지 제4기간들(P1 내지 P4)을 포함할 수 있다.
게이트구동부(130A)는 제1 내지 제6게이트선들(GL1, GL2, GL3, GL4, GL5, GL6)로 각각 제1 내지 제6게이트신호들(GW, GI, GC, EM1, EM2, GC2)을 공급할 수 있다. 제1 내지 제6게이트신호들(GW, GI, GC, EM1, EM2, GC2)의 온 전압 유지 기간 및 오프 전압 유지 기간의 시작 타이밍 및 종료 타이밍은 동일 또는 상이할 수 있고, 일부 신호들은 일부 기간에 중첩할 수 있다.
구동전압선(PL)으로부터 제1구동전압(ELVDD)이 공급되고, 기준전압선(VRL)으로부터 기준전압(VREF)이 공급되고, 초기화전압선(VIL)으로부터 초기화전압(VINT)이 공급될 수 있다.
제1기간(P1)은 제1트랜지스터(T1)의 게이트가 연결된 제1노드(N1)를 초기화하는 초기화기간일 수 있다. 제1기간(P1)에, 제2게이트선(GL2)으로 제2레벨 전압의 제2게이트신호(GI)가 공급되고, 제6게이트선(GL6)으로 제1레벨 전압의 제6게이트신호(GC2)가 공급될 수 있다. 제1게이트신호(GW), 제3게이트신호(GC), 제5게이트신호(EM2)는 제1레벨 전압으로 공급되고, 제4게이트신호(EM1)는 제2레벨 전압으로 공급될 수 있다. 제2게이트신호(GI)에 의해 제4트랜지스터(T4)가 턴온되고, 제6게이트신호(GC2)에 의해 제11트랜지스터(T11)가 턴온되어, 제1트랜지스터(T1)의 게이트가 초기화전압(VINT)으로 초기화될 수 있다.
제2기간(P2)은 제1트랜지스터(T1)의 문턱전압을 보상하는 보상기간일 수 있다. 제2기간(P2)에, 제3게이트선(GL3)으로 제2레벨 전압의 제3게이트신호(GC)가 공급되고, 제6게이트선(GL6)으로 제1레벨 전압의 제6게이트신호(GC2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제5게이트신호(EM2)는 제1레벨 전압으로 공급되고, 제4게이트신호(EM1)는 제2레벨 전압으로 공급될 수 있다. 제3게이트신호(GC)에 의해 제3트랜지스터(T3)와 제9트랜지스터(T9)가 턴온되고, 제6게이트신호(GC2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온되고, 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)가 턴온될 수 있다. 이에 따라 제2노드(N2)에 제1구동전압(ELVDD)이 공급되고, 제6노드(N6)와 도통된 제5노드(N5)에 기준전압(VREF)이 공급되고, 제1트랜지스터(T1)는 턴온될 수 있다. 다이오드 연결 상태의 제1트랜지스터(T1)는 제3노드(N3)의 전압이 기준전압(VREF)과 제1트랜지스터(T1)의 문턱전압(Vth)의 차(VREF-Vth) 이하로 하강하면 턴오프되고, 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth)에 대응하는 전압이 충전될 수 있다.
제1기간(P1)과 제2기간(P2)은 교대로 복수회 반복될 수 있다. 도 5에서는 제1기간(P1)과 제2기간(P2)이 교대로 3회 반복된 예를 도시하고 있다.
제3기간(P3)은 화소(PX1)로 데이터신호가 인가되는 데이터기입기간(데이터 프로그래밍 기간)일 수 있다. 제3기간(P3)에 구동트랜지스터(제1트랜지스터)의 게이트에 데이터신호에 대응하는 전압이 저장될 수 있다. 제3기간(P3)에, 제1게이트선(GL1)으로 제2레벨 전압의 제1게이트신호(GW)가 공급되고, 제6게이트선(GL6)으로 제1레벨 전압의 제6게이트신호(GC2)가 공급될 수 있다. 제2게이트신호(GI), 제3게이트신호(GC), 제5게이트신호(EM2)는 제1레벨 전압으로 공급되고, 제4게이트신호(EM1)는 제2레벨 전압으로 공급될 수 있다. 제1게이트신호(GW)에 의해 제2트랜지스터(T2)와 제7트랜지스터(T7)가 턴온되고, 제6게이트신호(GC2)에 의해 제10트랜지스터(T10) 및 제11트랜지스터(T11)가 턴온되고, 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)가 턴온될 수 있다.
제2트랜지스터(T2)는 데이터선(DL)으로부터의 데이터신호(DATA)를 제6노드(N6)로 전달하고, 제10트랜지스터(10)는 데이터신호(DATA)를 제5노드(N5)로 전달할 수 있다. 이에 따라 제5노드(N5)의 전압은 기준전압(VREF)과 데이터신호(DATA)의 차이에 해당하는 전압만큼 변화하고, 제5노드(N5)의 전압 변화량에 대응하여 제1노드(N1)의 전압도 변경될 수 있다. 이에 따라 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth) 및 데이터신호(DATA)에 대응하는 데이터전압(VDATA)이 충전될 수 있다. 그리고, 턴온된 제7트랜지스터(T7)에 의해 제3노드(N3), 즉 유기발광다이오드(OLED)의 화소전극이 초기화전압(VINT)으로 초기화될 수 있다.
제4기간(P4)은 제1트랜지스터(T1)의 전압-전류 특성을 보상하는 바이어싱(Biasing) 기간일 수 있다. 영상이 표시될 때 발생하는 이전 영상의 잔상(색끌림) 현상은 구동트랜지스터의 히스테리시스(Hysteresis) 특성에 기인할 수 있다. 제4기간(P4)에 제1트랜지스터(T1)의 소스 및/또는 드레인에 소정의 바이어스 전압이 공급되어 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)이 제어됨으로써 제1트랜지스터(T1)의 문턱전압이 시프트될 수 있다. 이에 따라 제1트랜지스터(T1))의 히스테리시스(Hysteresis) 특성에 기인한 전압-전류 특성의 변화가 보상될 수 있다.
일 실시예에서 제4기간(P4)에 제1트랜지스터(T1)의 제1단자(소스)에 바이어스 전압이 공급되어 제1트랜지스터(T1)가 온 바이어스(on-bias) 상태로 제어될 수 있다. 제1트랜지스터(T1)의 온 바이어스 상태는 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)이 화이트 계조 전압(white grayscale voltage)으로 제어되어 제1트랜지스터(T1)의 드레인-소스 전류(Ids)가 화이트 계조(white grayscale)에 대응하는 상태일 수 있다. 화이트 계조에 대응되는 드레인-소스 전류(Ids)는 가장 큰 전류일 수 있다.
제4기간(P4)에, 제4게이트선(GL4)으로 제1레벨 전압의 제4게이트신호(EM1)가 공급되고, 제5게이트선(GL5)으로 제1레벨 전압의 제5게이트신호(EM2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI) 및 제3게이트신호(GC)는 제1레벨 전압으로 공급되고, 제6게이트신호(GC2)는 제2레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)와 제5게이트신호(EM2)에 의해 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴오프되고, 다이오드 연결 상태의 제8트랜지스터(T8)를 통해 제1레벨 전압의 제4게이트신호(EM1)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다. 제4게이트신호(EM1)의 제1레벨 전압은 제1구동전압(ELVDD)보다 큰 값일 수 있다.
제1발광기간(DD1)은 유기발광다이오드(OLED)가 발광하는 기간일 수 있다. 제1발광기간(DD1)에 제4게이트신호(EM1)와 제5게이트신호(EM2)가 제2레벨 전압으로 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI) 및 제3게이트신호(GC)는 제1레벨 전압으로 공급되고, 제6게이트신호(GC2)는 제2레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)와 제5게이트신호(EM2)에 의해 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴온되어 구동전압선(PL)으로부터 유기발광다이오드(OLED)로의 전류 경로가 형성될 수 있다. 제1트랜지스터(T1)는 제1커패시터(C1)에 저장된 데이터전압(VDATA)에 대응하는 크기를 갖는 구동전류를 출력하고, 유기발광다이오드(OLED)는 제1트랜지스터(T1)의 문턱 전압(Vth)에 무관한 구동전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 제1기간(P1)에, 제2레벨 전압의 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴오프이나, 제1트랜지스터(T1)의 게이트에 초기화전압(VINT)이 공급되어 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)이 변경됨으로써 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다. 따라서 초기화기간인 제1기간(P1)은 제1트랜지스터(T1)의 전압-전류 특성의 변화를 보상하는 바이어싱 기간을 겸할 수 있다.
도 6을 참조하면, 제2스캔기간(SS)은 제2비발광기간(ND2) 및 제2발광기간(DD2)을 포함하고, 제2비발광기간(ND2)은 제6기간(P6) 및 제7기간(P7)을 포함할 수 있다. 제2스캔기간(SS)은 제1스캔기간(DS)의 제1기간(P1)과 제2기간(P2)에 대응하는 기간들을 포함하지 않을 수 있다.
제2비발광기간(ND2) 및 제2발광기간(DD2)에, 제2게이트신호(GI) 및 제3게이트신호(GC)는 제1레벨 전압으로 공급되고, 제6게이트신호(GC2)는 제2레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)는 제7기간(P7)에 제1레벨 전압으로 공급되고, 그 외 기간에 제2레벨 전압으로 공급될 수 있다. 제5게이트신호(EM2)는 제2비발광기간(ND2)에 제1레벨 전압으로 공급되고, 제2발광기간(DD2)에 제2레벨 전압으로 공급될 수 있다.
제6기간(P6)은 제1스캔기간(DS)의 제3기간(P3)에 대응하게 제1게이트신호(GW)가 제2레벨 전압으로 공급되어 제2트랜지스터(T2)가 턴온되나, 데이터선(DL)으로는 데이터신호가 공급되지 않고, 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴오프 상태이므로, 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)은 제2스캔기간(SS)의 구동에 의해 영향을 받지 않을 수 있다. 그리고, 제1게이트신호(GW)에 의해 턴온된 제7트랜지스터(T7)에 의해 유기발광다이오드(OLED)의 화소전극이 초기화전압(VINT)으로 초기화될 수 있다.
제7기간(P7)은 제1스캔기간(DS)의 제4기간(P4)에 대응하는 바이어싱 기간일 수 있다. 제7기간(P7)에 제4게이트신호(EM1)와 제5게이트신호(EM2)는 제1레벨 전압으로 공급되어 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴오프되고, 다이오드 연결 상태의 제8트랜지스터(T8)를 통해 제1레벨 전압의 제4게이트신호(EM1)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다.
제2발광기간(DD2)에 제4게이트신호(EM1)와 제5게이트신호(EM2)가 제2레벨 전압으로 공급되어 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴온되고, 제1트랜지스터(T1)는 데이터전압(VDATA)에 대응하는 크기를 갖는 구동전류를 출력하고, 유기발광다이오드(OLED)는 구동전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 5 및 도 6에 도시된 바와 같이, 제1게이트신호(GW)는 제1스캔기간(DS)과 제2스캔기간(SS)에 각각 공급되나, 데이터기입은 제1스캔기간(DS)에만 수행될 수 있다. 따라서 제1게이트신호(GW)는 제1구동주파수로 공급되고, 유기발광다이오드(OLED)의 화소전극 초기화는 제1구동주파수에 따라 수행되고, 데이터기입은 제2구동주파수에 따라 수행될 수 있다. 또한 제1스캔기간(DS)과 제2스캔기간(SS)에 각각 제4기간(P4)과 제7기간(P7)의 바이어싱 기간이 포함되므로, 제1구동주파수로 제1트랜지스터(T1)의 온 바이어스 상태 제어가 수행될 수 있다. 제2게이트신호(GI), 제3게이트신호(GC) 및 제6게이트신호(GC2)는 제1스캔기간(DS)에만 공급되므로, 제2게이트신호(GI), 제3게이트신호(GC) 및 제6게이트신호(GC2)는 제2구동주파수로 공급될 수 있다. 여기서 신호가 공급된다는 것은 신호의 온 전압이 공급되는 것을 의미할 수 있다.
도 6에서 제6기간(P6)에 제1게이트신호(GW)가 제2레벨 전압으로 공급되고 있으나, 이는 예시적이고, 제2스캔기간(SS)에 제6게이트신호(GC2)가 제2레벨 전압이면, 제2스캔기간(SS)에 제1게이트신호(GW)가 제2레벨 전압으로 공급될 수 있고, 및/또는 제2게이트신호(GI)와 제3게이트신호(GC)가 제2레벨 전압으로 공급될 수도 있다.
도 7은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다. 도 8은 도 7의 화소를 나타낸 등가 회로도이다.
도 7을 참조하면, 표시장치(10B)는 화소부(110), 게이트구동부(130B), 데이터구동부(150), 전원공급회로(170) 및 제어부(190)를 포함할 수 있다. 도 7의 표시 장치(10B)는 게이트구동부(130B)의 구성을 제외하면, 도 3의 표시장치(10A)와 동일 또는 유사하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
화소부(110B)는 복수의 화소(PX2)들을 포함하고, 화소(PX2)는 데이터선(DL) 및 제1 내지 제5게이트선들(GL1 내지 GL5)에 연결될 수 있다. 화소부(110B)는 제6게이트신호(GC2)가 공급되는 제6게이트선(GL6)이 생략된 점에서, 도 3의 화소부(110A)와 차이가 있다.
게이트구동부(130B)는 제1 내지 제5게이트선들(GL1 내지 GL5)에 연결되고, 제1 내지 제5게이트선들(GL1 내지 GL5)로 각각 제1 내지 제5게이트신호들(GW, GI, GC, EM1, EM2)을 순차 공급할 수 있다. 게이트구동부(130B)는 제6게이트선(GL6)들로 제6게이트신호(GC2)를 공급하는 제5게이트구동부가 생략된 점에서 도 3의 게이트구동부(130A)와 차이가 있다. 제1 내지 제4게이트구동부들 각각은 복수의 스테이지들을 포함할 수 있다.
데이터구동부(150)는 제어부(190)로부터의 제어신호(DCS)에 대응하여 복수의 데이터선(DL)들에 데이터신호를 공급할 수 있다.
전원공급회로(170)는 화소부(110)의 화소(PX2)들로 제1구동전압(ELVDD) 및 제2구동전압(ELVSS)을 공급할 수 있다. 전원공급회로(170)는 기준전압(VREF), 제1초기화전압(VINT) 및 제2초기화전압(AINT)을 더 생성하고, 이를 화소부(110)의 화소(PX2)들에 공급할 수 있다.
제어부(190)는 외부로부터 입력된 신호들에 기초하여 제어신호들(GCS1 내지 GCS4, DCS, GCS)를 생성하고, 게이트구동부(130B), 데이터구동부(150) 및 전원공급회로(170)로 공급할 수 있다. 제어부(190)는 게이트구동부(130B)의 제1 내지 제4게이트구동부들 각각으로 제어신호들(GCS1 내지 GCS4) 중 대응하는 제어신호를 공급할 수 있다.
도 8을 함께 참조하면, 화소(PX2)는 화소회로(PC)와 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 도 8의 화소회로(PC)는 제4트랜지스터(T4), 제7트랜지스터(T7), 제8트랜지스터(T8), 제10트랜지스터(T10) 및 제11트랜지스터(T11)의 일부 연결 구성을 제외하면, 도 4의 화소회로와 동일 또는 유사하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
화소(PX2)의 화소회로(PC)는 제1 내지 제11트랜지스터들(T1 내지 T11), 제1커패시터(C1), 제2커패시터(C2) 및 이들에 연결된 신호선들을 포함할 수 있다. 신호선들은 데이터선(DL), 제1게이트선(GL1), 제2게이트선(GL2), 제3게이트선(GL3), 제4게이트선(GL4) 및 제5게이트선(GL5), 구동전압선(PL), 기준전압선(VRL), 제1초기화전압선(VIL1) 및 제2초기화전압선(VIL2)을 포함할 수 있다.
제4트랜지스터(T4)는 제4노드(N4)와 제1초기화전압선(VIL1) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 제2게이트선(GL2)에 연결된 게이트, 제4노드(N4)에 연결된 제1단자 및 제1초기화전압선(VIL1)에 연결된 제2단자를 포함할 수 있다. 제4트랜지스터(T4)는 제2게이트선(GL2)을 통해 전달받은 제2게이트신호(GI)에 따라 턴온되고, 제11트랜지스터(T11)와 동시에 턴온되면 제1초기화전압(VINT1)을 제1노드(N1)에 전달하여 제1트랜지스터(T1)의 게이트를 초기화시킬 수 있다.
제7트랜지스터(T7)는 유기발광다이오드(OLED)와 제2초기화전압선(VIL2) 사이에 연결될 수 있다. 제7트랜지스터(T7)는 제1게이트선(GL1)에 연결된 게이트, 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VIL2)에 연결된 제2단자를 포함할 수 있다. 제7트랜지스터(T7)의 제1단자는 제6트랜지스터(T6)의 제2단자에 연결될 수 있다. 제7트랜지스터(T7)는 제1게이트선(GL1)을 통해 전달받은 제1게이트신호(GW)에 따라 턴온되어 제2초기화전압(VINT2)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
제8트랜지스터(T8)는 제2노드(N2)와 제5게이트선(GL5)(또는 제6트랜지스터(T6)의 게이트) 사이에 연결될 수 있다. 제8트랜지스터(T8)는 제4게이트선(GL4)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자 및 제5게이트선(GL5)에 연결된 제2단자를 포함할 수 있다. 제2단자는 제6트랜지스터(T6)의 게이트에 연결될 수 있다. 제8트랜지스터(T8)는 제4게이트선(GL4)을 통해 전달받은 제4게이트신호(EM1)에 따라 턴온되어 제5게이트신호(EM2)를 제1트랜지스터(T1)의 제1단자(제2노드(N2))에 전달하여 제1트랜지스터(T1)의 게이트-소스 전압을 제어할 수 있다.
제10트랜지스터(T10)는 제5노드(N5)와 제6노드(N6) 사이에 연결될 수 있다. 제10트랜지스터(T10)는 제5게이트선(GL5)에 연결된 게이트, 제6노드(N6)에 연결된 제1단자 및 제5노드(N5)에 연결된 제2단자를 포함할 수 있다. 제10트랜지스터(T10)는 제5게이트선(GL5)을 통해 전달받은 제5게이트신호(EM2)에 따라 턴온되어 제6노드(N6)와 제5노드(N5)를 도통시켜 제6노드(N6)의 데이터신호를 제5노드(N5)에 전달할 수 있다.
제11트랜지스터(T11)는 제1노드(N1)와 제4노드(N4) 사이에 연결될 수 있다. 제11트랜지스터(T11)는 제5게이트선(GL5)에 연결된 게이트, 제1노드(N1)에 연결된 제1단자 및 제4노드(N4)에 연결된 제2단자를 포함할 수 있다. 제11트랜지스터(T11)의 턴온에 의해, 제1노드(N1)(또는 제1트랜지스터(T1)의 게이트)로 초기화전압(VINT)이 공급되거나, 제1트랜지스터(T1)가 다이오드 연결될 수 있다. 제11트랜지스터(T11)는 제5게이트선(GL5)을 통해 전달받은 제5게이트신호(EM2)에 따라 턴온되어 제4노드(N4)와 제1노드(N1)를 도통시켜 제4노드(N4)의 제1초기화전압(VINT)을 제1노드(N1)에 전달하여 제1트랜지스터(T1)의 게이트를 초기화시킬 수 있다. 제11트랜지스터(T11)는 제3트랜지스터(T3)와 동시에 턴온되면 제1트랜지스터(T1)를 다이오드 연결시킴으로써 제1트랜지스터(T1)의 문턱전압을 보상할 수 있다.
도 9 및 도 10은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다. 도 9는 제1스캔기간 동안 도 8의 화소(PX2)로 인가되는 신호들의 파형도이다. 도 10은 제2스캔기간 동안 도 8의 화소(PX2)로 인가되는 신호들의 파형도이다. 이하 도 5 및 도 6를 참조하여 설명한 화소회로의 동작 및 회로소자의 기능과 동일한 내용의 상세한 설명은 생략한다.
도 9를 참조하면, 제1스캔기간(DS)은 제1비발광기간(ND1) 및 제1발광기간(DD)을 포함할 수 있다. 제1비발광기간(ND1)은 제1 내지 제5기간들(P1 내지 P5)을 포함할 수 있다.
제1 내지 제5게이트선들(GL1, GL2, GL3, GL4, GL5)로부터 각각 제1 내지 제5게이트신호들(GW, GI, GC, EM1, EM2)이 공급될 수 있다. 제1 내지 제5게이트신호들(GW, GI, GC, EM1, EM2)의 온 전압은 제2레벨 전압일 수 있다. 제1 내지 제5게이트신호들(GW, GI, GC, EM1, EM2)의 온 전압 유지 기간 및 오프 전압 유지 기간의 시작 타이밍 및 종료 타이밍은 동일 또는 상이할 수 있고, 일부 신호들은 일부 기간에 중첩할 수 있다.
구동전압선(PL)으로부터 제1구동전압(ELVDD)이 공급되고, 기준전압선(VRL)으로부터 기준전압(VREF)이 공급되고, 제1초기화전압선(VIL1)으로부터 제1초기화전압(VINT)이 공급되고, 제2초기화전압선(VIL2)으로부터 제2초기화전압(AINT)이 공급될 수 있다.
제1기간(P1)은 제1트랜지스터(T1)의 게이트가 연결된 제1노드(N1)를 초기화하는 초기화기간일 수 있다. 제1기간(P1)에, 제2게이트선(GL2)으로 제2레벨 전압의 제2게이트신호(GI)가 공급되고, 제4게이트선(GL4)으로 제2레벨 전압의 제4게이트신호(EM1)가 공급될 수 있다. 제1게이트신호(GW), 제3게이트신호(GC), 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제2게이트신호(GI)에 의해 제4트랜지스터(T4)가 턴온되고, 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 이에 따라 제1트랜지스터(T1)의 게이트가 제1초기화전압(VINT)으로 초기화될 수 있다.
제1기간(P1)에 제1트랜지스터(T1)의 전압-전류 특성의 변화가 보상될 수 있다. 제2레벨 전압의 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴오프이나, 제1트랜지스터(T1)의 게이트에 제1초기화전압(VINT)이 공급되어 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)이 변경됨으로써 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다. 따라서 초기화기간인 제1기간(P1)은 제1트랜지스터(T1)의 전압-전류 특성의 변화를 보상하는 바이어싱 기간을 겸할 수 있다.
제2기간(P2)은 제1트랜지스터(T1)의 문턱전압을 보상하는 보상기간일 수 있다. 제2기간(P2)에, 제3게이트선(GL3)으로 제2레벨 전압의 제3게이트신호(GC)가 공급되고, 제4게이트선(GL4)으로 제2레벨 전압의 제4게이트신호(EM1)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제3게이트신호(GC)에 의해 제3트랜지스터(T3)와 제9트랜지스터(T9)가 턴온되고, 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 이에 따라 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth)에 대응하는 전압이 충전될 수 있다.
제1기간(P1)과 제2기간(P2)은 교대로 복수회 반복될 수 있다. 도 9에서는 제1기간(P1)과 제2기간(P2)이 교대로 2회 반복된 예를 도시하고 있다.
제3기간(D3)은 데이터기입기간(데이터 프로그래밍 기간)일 수 있다. 제3기간(D3)에, 제1게이트선(GL1)으로 제2레벨 전압의 제1게이트신호(GW)가 공급되고, 제4게이트선(GL4)으로 제2레벨 전압의 제4게이트신호(EM1)가 공급될 수 있다. 제2게이트신호(GI), 제3게이트신호(GC), 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제1게이트신호(GW)에 의해 제2트랜지스터(T2)와 제7트랜지스터(T7)가 턴온되고, 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 이에 따라 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth) 및 데이터신호(DATA)에 대응하는 데이터전압(VDATA)이 충전될 수 있다. 그리고, 턴온된 제7트랜지스터(T7)에 의해 제3노드(N3), 즉 유기발광다이오드(OLED)의 화소전극이 제2초기화전압(AINT)으로 초기화될 수 있다.
제4기간(P4)은 제1트랜지스터(T1)를 온 바이어스 상태로 제어하는 제1 바이어스 기간일 수 있다. 제4기간(P4)에, 제4게이트선(GL4)으로 제1레벨 전압의 제4게이트신호(EM1)가 공급되고, 제5게이트선(GL5)으로 제1레벨 전압의 제5게이트신호(EM2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC) 또한 제1레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)는 턴오프되고, 제8트랜지스터(T8)는 턴온될 수 있다. 제5게이트신호(EM2)에 의해 제6트랜지스터(T6)는 턴오프될 수 있다. 턴온된 제8트랜지스터(T8)를 통해 제1레벨 전압의 제5게이트신호(EM2)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다.
제5기간(P5)은 제1트랜지스터(T1)를 오프 바이어스 상태로 제어하는 제2 바이어스 기간일 수 있다. 제5기간(P5)에 제1트랜지스터(T1)의 제1단자(소스)에 바이어스 전압이 공급되어 제1트랜지스터(T1)가 오프 바이어스(off-bias) 상태로 제어될 수 있다. 제1트랜지스터(T1)의 오프 바이어스 상태는 제1트랜지스터(T1)의 게이트-소스 전압(Vgs)이 블랙 계조 전압(black grayscale voltage)으로 제어되어 제1트랜지스터(T1)의 드레인-소스 전류(Ids)가 블랙 계조(black grayscale)에 대응하는 상태일 수 있다. 블랙 계조에 대응되는 드레인-소스 전류(Ids)는 가장 작은 전류일 수 있다.
제5기간(P5)에, 제4게이트선(GL4)으로 제1레벨 전압의 제4게이트신호(EM1)가 공급되고, 제5게이트선(GL5)으로 제2레벨 전압의 제5게이트신호(EM2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC)는 제1레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)는 턴오프되고, 제8트랜지스터(T8)는 턴온될 수 있다. 제5게이트신호(EM2)에 의해 제6트랜지스터(T6)는 턴온될 수 있다. 턴온된 제8트랜지스터(T8)를 통해 제2레벨 전압의 제5게이트신호(EM2)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 오프 바이어스 상태로 제어될 수 있다. 제6트랜지스터(T6)가 턴온되어 제1트랜지스터(T1)가 출력하는 드레인-소스 전류(Ids)가 유기발광다이오드(OLED)로 공급될 수 있다. 그러나, 블랙 계조에 대응되는 드레인-소스 전류(Ids)에 의해 유기발광다이오드(OLED)는 블랙에 대응하는 휘도로 발광할 수 있고, 이는 유기발광다이오드(OLED)의 비발광 상태와 유사한 상태일 수 있다. 따라서, 제5기간(P5)은 비발광기간으로 이해될 수 있다.
제1발광기간(DD1)에 유기발광다이오드(OLED)가 발광할 수 있다. 제1발광기간(DD1)에 제4게이트신호(EM1)와 제5게이트신호(EM2)가 제2레벨 전압으로 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC)는 제1레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)와 제5게이트신호(EM2)에 의해 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴온되고, 제1트랜지스터(T1)는 데이터전압(VDATA)에 대응하는 크기를 갖는 구동전류를 출력하고, 유기발광다이오드(OLED)는 구동전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 10을 참조하면, 제2스캔기간(SS)은 제2비발광기간(ND2) 및 제2발광기간(DD2)을 포함하고, 제2비발광기간(ND2)은 제6기간(P6) 및 제7기간(P7)을 포함할 수 있다. 제2스캔기간(SS)은 제1스캔기간(DS)의 제1기간(P1) 및 제2기간(P2)에 대응하는 기간들을 포함하지 않을 수 있다.
제2게이트신호(GI), 제3게이트신호(GC)는 제2비발광기간(ND2) 및 제2발광기간(DD2)에 제2레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)는 제6기간(P6)과 제7기간(P7)에 제1레벨 전압으로 공급되고, 그 외 기간에 제2레벨 전압으로 공급될 수 있다. 제5게이트신호(EM2)는 제6기간(P6)과 제2발광기간(DD2)에 제2레벨 전압으로 공급되고, 그 외 기간에 제1레벨 전압으로 공급될 수 있다.
제7기간(P7)은 제1스캔기간(DS)의 제4기간(P4)에 대응하는 제1 바이어스 기간일 수 있다. 제7기간(P7)에 제4게이트신호(EM1)와 제5게이트신호(EM2)는 제1레벨 전압으로 공급되어 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴오프되고, 제8트랜지스터(T8)가 턴온되어 제5게이트신호(EM2)의 제1레벨 전압이 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다. 제1스캔기간(DS)의 제4기간(P4)이 제3기간(P3)에 후행하는 반면, 제7기간(P7)은 제6기간(P6)에 선행할 수 있다.
제6기간(P6)에 제1게이트신호(GW)가 제2레벨 전압으로 공급되어 제7트랜지스터(T7)가 턴온되고, 이에 따라 유기발광다이오드(OLED)의 화소전극이 제2초기화전압(AINT)으로 초기화될 수 있다. 이때 제1게이트신호(GW)에 의해 제2트랜지스터(T2)는 턴온되나, 데이터선(DL)으로는 데이터신호가 공급되지 않을 수 있다. 한편, 제6기간(P6)에 제1레벨 전압의 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴온되어 제2노드(N2)로 제5게이트신호(EM2)의 제2레벨 전압이 인가될 수 있다. 이때 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴오프 상태이므로, 제1트랜지스터(T1)는 오프 바이어스 상태로 제어될 수 있다. 즉, 제6기간(P6)은 유기발광다이오드(OLED)의 화소전극을 초기화하는 기간이면서 구동트랜지스터에 오프 바이어스가 인가되는 제2 바이어스 기간일 수 있다.
도 11 및 도 12는 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다. 도 11은 제1스캔기간 동안 도 8의 화소(PX2)로 인가되는 신호들의 파형도이다. 도 12는 제2스캔기간 동안 도 8의 화소(PX2)로 인가되는 신호들의 파형도이다.
도 11을 참조하면, 제1스캔기간(DS)은 제1비발광기간(ND1) 및 제1발광기간(DD1)을 포함할 수 있다. 제1비발광기간(ND1)은 제1 내지 제5기간들(P1 내지 P5a, P5b)을 포함할 수 있다. 도 11 및 도 12의 파형도들은 도 9 및 도 10의 파형도들 대비 제4게이트신호(EM1)와 제5게이트신호(EM5)의 타이밍이 상이하다. 이하 차이점을 중심으로 설명한다.
제1기간(P1)은 제1트랜지스터(T1)의 게이트를 초기화하는 초기화기간일 수 있다. 제1기간(P1)에, 제2게이트선(GL2)으로 제2레벨 전압의 제2게이트신호(GI)가 공급될 수 있다. 제1게이트신호(GW), 제3게이트신호(GC), 제4게이트신호(EM1) 및 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제2게이트신호(GI)에 의해 제4트랜지스터(T4)가 턴온되고, 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 턴온된 제4트랜지스터(T4)와 제11트랜지스터(T11)에 의해 제1트랜지스터(T1)의 게이트가 초기화전압(VINT)으로 초기화될 수 있다. 그리고, 턴온된 제5트랜지스터(T5)에 의해 제1트랜지스터(T1)의 제1단자가 연결된 제2노드(N2)로 제1구동전압(ELVDD)이 공급되고, 제1트랜지스터(T1)의 게이트에 초기화전압(VINT)이 공급되므로, 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다.
제2기간(P2)은 제1트랜지스터(T1)의 문턱전압을 보상하는 보상기간일 수 있다. 제2기간(P2)에, 제3게이트선(GL3)으로 제2레벨 전압의 제3게이트신호(GC)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제4게이트신호(EM1) 및 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제3게이트신호(GC)에 의해 제3트랜지스터(T3)와 제9트랜지스터(T9)가 턴온되고, 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 이에 따라 제2노드(N2)에 제1구동전압(ELVDD)이 공급되고, 제6노드(N6)와 도통된 제5노드(N5)에 기준전압(VREF)이 공급되고, 제1트랜지스터(T1)는 다이오드 연결되어 제1트랜지스터(T1)의 문턱전압(Vth)이 보상될 수 있다.
제1기간(P1)과 제2기간(P2)은 교대로 복수회 반복될 수 있다. 도 11에서는 제1기간(P1)과 제2기간(P2)이 교대로 2회 반복된 예를 도시하고 있다.
제3기간(D3)은 데이터기입기간(데이터 프로그래밍 기간)일 수 있다. 제3기간(D3)에, 제1게이트선(GL1)으로 제2레벨 전압의 제1게이트신호(GW)가 공급될 수 있다. 제2게이트신호(GI), 제3게이트신호(GC), 제4게이트신호(EM1), 제5게이트신호(EM2)는 제1레벨 전압으로 공급될 수 있다. 제1게이트신호(GW)에 의해 제2트랜지스터(T2)와 제7트랜지스터(T7)가 턴온되고, 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴온되고, 제5게이트신호(EM2)에 의해 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴온될 수 있다. 턴온된 제2트랜지스터(T2)와 제10트랜지스터(10)에 의해 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth) 및 데이터신호(DATA)에 대응하는 데이터전압(VDATA)이 충전될 수 있다. 그리고, 턴온된 제7트랜지스터(T7)에 의해 제3노드(N3), 즉 유기발광다이오드(OLED)의 화소전극이 제2초기화전압(AINT)으로 초기화될 수 있다.
제4기간(P4)은 제1트랜지스터(T1)를 온 바이어스 상태로 제어하는 제1 바이어스 기간일 수 있다. 제4기간(P4)에, 제4게이트선(GL4)으로 제1레벨 전압의 제4게이트신호(EM1)가 공급되고, 제5게이트선(GL5)으로 제1레벨 전압의 제5게이트신호(EM2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC) 또한 제1레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)는 턴오프되고, 제8트랜지스터(T8)는 턴온될 수 있다. 제5게이트신호(EM2)에 의해 제6트랜지스터(T6)는 턴오프될 수 있다. 턴온된 제8트랜지스터(T8)를 통해 제1레벨 전압의 제5게이트신호(EM2)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 온 바이어스 상태로 제어될 수 있다.
제5기간(P5)은 제1트랜지스터(T1)를 오프 바이어스 상태로 제어하는 제2 바이어스 기간일 수 있다. 제5기간(P5)은 제2-1 바이어스 기간(P5a) 및 제2-2 바이어스 기간(P5b)을 포함할 수 있다. 제2-1 바이어스 기간(P5a) 및 제2-2 바이어스 기간(P5b) 각각에, 제4게이트선(GL4)으로 제1레벨 전압의 제4게이트신호(EM1)가 공급되고, 제5게이트선(GL5)으로 제2레벨 전압의 제5게이트신호(EM2)가 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC)는 제1레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)에 의해 제5트랜지스터(T5)는 턴오프되고, 제8트랜지스터(T8)는 턴온될 수 있다. 제5게이트신호(EM2)에 의해 제6트랜지스터(T6)는 턴온될 수 있다. 턴온된 제8트랜지스터(T8)를 통해 제2레벨 전압의 제5게이트신호(EM2)가 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 오프 바이어스 상태로 제어될 수 있다. 제2-1 바이어스 기간(P5a)은 제1기간(P1)에 선행하고, 제2-2 바이어스 기간(P5b)은 제1 바이어스 기간인 제4기간(P4)에 후행할 수 있다.
제1발광기간(DD1)에 제4게이트신호(EM1)와 제5게이트신호(EM2)가 제2레벨 전압으로 공급될 수 있다. 제1게이트신호(GW), 제2게이트신호(GI), 제3게이트신호(GC)는 제1레벨 전압으로 공급될 수 있다. 제1발광기간(DD1)에 유기발광다이오드(OLED)는 구동전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 12를 참조하면, 제2스캔기간(SS)은 제2비발광기간(ND2) 및 제2발광기간(DD2)을 포함하고, 제2비발광기간(ND2)은 제6기간(P6) 및 제7기간(P7)을 포함할 수 있다. 제2스캔기간(SS)은 제1스캔기간(DS)의 제1기간(P1) 및 제2기간(P2)에 대응하는 기간들을 포함하지 않을 수 있다.
제2게이트신호(GI), 제3게이트신호(GC), 제5게이트신호(EM2)는 제2비발광기간(ND2) 및 제2발광기간(DD2)에 제2레벨 전압으로 공급될 수 있다. 제4게이트신호(EM1)는 제6기간(P6)과 제7기간(P7)에 제1레벨 전압으로 공급되고, 그 외 기간에 제2레벨 전압으로 공급될 수 있다.
제7기간(P7)은 제1스캔기간(DS)의 제5기간(P5)에 대응하는 제2 바이어스 기간일 수 있다. 제7기간(P7)에 제4게이트신호(EM1)는 제1레벨 전압으로 공급되어 제5트랜지스터(T5)는 턴오프되고, 제8트랜지스터(T8)가 턴온되어 제5게이트신호(EM2)의 제2레벨 전압이 제2노드(N2)로 공급되어 제1트랜지스터(T1)가 오프 바이어스 상태로 제어될 수 있다.
제6기간(P6)에 제1게이트신호(GW)가 제2레벨 전압으로 공급되어 제7트랜지스터(T7)가 턴온되고, 이에 따라 유기발광다이오드(OLED)의 화소전극이 제2초기화전압(AINT)으로 초기화될 수 있다. 이때 제1게이트신호(GW)에 의해 제2트랜지스터(T2)는 턴온되나, 데이터선(DL)으로는 데이터신호가 공급되지 않을 수 있다. 한편, 제6기간(P6)에 제1레벨 전압의 제4게이트신호(EM1)에 의해 제8트랜지스터(T8)가 턴온되어 제2노드(N2)로 제5게이트신호(EM2)의 제2레벨 전압이 인가될 수 있다. 이때 제10트랜지스터(T10)와 제11트랜지스터(T11)가 턴오프 상태이므로, 제1트랜지스터(T1)는 오프 바이어스 상태로 제어될 수 있다. 즉, 제6기간(P6)은 유기발광다이오드(OLED)의 화소전극을 초기화하는 초기화 기간이면서 구동트랜지스터를 오프 바이어스 상태로 제어하는 제2 바이어스 기간일 수 있다.
일 실시예에서, 제1 내지 제5게이트신호들(GW, GI, GC, EM1, EM2)은 각각 소정 타이밍으로 각 화소행의 제1 내지 제5게이트선들(GL1 내지 GL5)로 공급될 수 있다. 다른 실시예에서, 제1게이트신호(GW)는 소정 타이밍으로 각 화소행의 제1게이트선(GL1)으로 순차 공급되고, 제2 내지 제5게이트신호들(GI, GC, EM1, EM2) 각각은 2개의 화소행들의 제2 내지 제5게이트선들(GL2 내지 GL5) 각각으로 동시에 공급되며, 2개 화소행 단위로 순차 공급될 수 있다. 이에 따라, 표시장치의 고속 구동이 용이하게 구현될 수 있다.
도 13 및 도 14는 도 7에 도시된 화소들의 게이트선들 및 그에 공급되는 게이트신호들을 설명하기 위한 도면들이다.
일 실시예에서, 도 13에 도시된 바와 같이, i번째 화소행(i번째 수평라인)에 위치하는 i번째 화소(PXi) 및 i+1번째 화소행(i+1번째 수평라인)에 위치하는 i+1번째 화소(PXi+1)는 실질적으로 동일한 화소 구조를 가질 수 있다. i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 m번째 데이터 라인(Dm)에 연결된 예로 설명한다.
게이트구동부(130B)의 제1게이트구동부에 포함되는 i번째 제1스테이지(GST1_i)는 i번째 화소행(PXLi)에 배치된 i번째 제1게이트선(GL1i)에 연결될 수 있다. i+1번째 제1게이트구동부에 포함되는 i+1번째 스테이지(GST1_i+1)는 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제1게이트선(GL1i+1)에 연결될 수 있다. i번째 제1스테이지(GST1_i)는 i번째 제1게이트선(GL1i)으로 i번째 제1게이트신호(GWi)를 공급할 수 있다. i+1번째 스테이지(GST1_i+1)는 i+1번째 제1게이트선(GL1i+1)으로 i+1번째 제1게이트신호(GWi+1)를 공급할 수 있다. i+1번째 제1게이트신호(GWi+1)는 i번째 제1게이트신호(GWi)가 1수평주기(1H) 시프트(지연)된 게이트신호일 수 있다.
게이트구동부(130B)의 제2게이트구동부에 포함되는 p(p는 자연수)번째 제2스테이지(GST2_p)는 i번째 화소행(PXLi)에 배치된 i번째 제2게이트선(GL2i)과 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제2게이트선(GL2i+1)에 연결될 수 있다. p번째 제2스테이지(GST2_p)는 i번째 제2게이트선(GL2i)과 i+1번째 제2게이트선(GL2i+1)으로 동시에 p번째 제2게이트신호(GIp)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제2게이트신호(GIp)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제2게이트구동부에 포함되는 p번째 제2스테이지(GST2_p)는 i번째 화소행(PXLi)에 배치된 i번째 제3게이트선(GL3i)과 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제3게이트선(GL3i+1)에 연결될 수 있다. p번째 제2스테이지(GST2_p)는 i번째 제3게이트선(GL3i) 및 i+1번째 제3게이트선(GL3i+1)으로 동시에 p번째 제3게이트신호(GCp)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제3게이트신호(GCp)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제3게이트구동부에 포함되는 p번째 제3스테이지(GST3_p)는 i번째 화소행(PXLi)에 배치된 i번째 제4게이트선(GL4i)과 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제4게이트선(GL4i+1)에 연결될 수 있다. p번째 제3스테이지(GST3_p)는 i번째 제4게이트선(GL4i) 및 i+1번째 제4게이트선(GL4i+1)으로 동시에 p번째 제4게이트신호(EM1p)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제4게이트신호(EM1p)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제4게이트구동부에 포함되는 p번째 제4스테이지(GST4_p)는 i번째 화소행(PXLi)에 배치된 i번째 제5게이트선(GL5i)과 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제5게이트선(GL5i+1)에 연결될 수 있다. p번째 제4스테이지(GST4_p)는 i번째 제5게이트선(GL5i) 및 i+1번째 제5게이트선(GL5i+1)으로 동시에 p번째 제5게이트신호(EM2p)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제5게이트신호(EM2p)에 의해 공통으로 제어될 수 있다.
다른 실시예에서, 도 14에 도시된 바와 같이, i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 상하 대칭 구조를 가질 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 일부 회로소자 및 신호선을 공유할 수 있다.
게이트구동부(130B)의 제1게이트구동부에 포함되는 i번째 제1스테이지(GST1_i)는 i번째 화소행(PXLi)에 배치된 i번째 제1게이트선(GL1i)에 연결될 수 있다. i+1번째 제1게이트구동부에 포함되는 i+1번째 스테이지(GST1_i+1)는 i+1번째 화소행(PXLi+1)에 배치된 i+1번째 제1게이트선(GL1i+1)에 연결될 수 있다. i번째 제1스테이지(GST1_i)는 i번째 제1게이트선(GL1i)으로 i번째 제1게이트신호(GWi)를 공급할 수 있다. i+1번째 스테이지(GST1_i+1)는 i+1번째 제1게이트선(GL1i+1)으로 i+1번째 제1게이트신호(GWi+1)를 공급할 수 있다.
게이트구동부(130B)의 제2게이트구동부에 포함되는 p번째 제2스테이지(GST2_p)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치되고, i번째 화소(PXi)와 i+1번째 화소(PXi+1)가 공유하는 p번째 제2게이트선(GL2p)에 연결될 수 있다. p번째 제2스테이지(GST2_p)는 p번째 제2게이트선(GL2p)으로 p번째 제2게이트신호(GIp)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제2게이트신호(GIp)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제2게이트구동부에 포함되는 p번째 제2스테이지(GST2_p)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치되고, i번째 화소(PXi)와 i+1번째 화소(PXi+1)가 공유하는 p번째 제3게이트선(GL3p)에 연결될 수 있다. p번째 제2스테이지(GST2_p)는 p번째 제3게이트선(GL3p)으로 p번째 제3게이트신호(GCp)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제3게이트신호(GCp)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제3게이트구동부에 포함되는 p번째 제3스테이지(GST3_p)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치되고, i번째 화소(PXi)와 i+1번째 화소(PXi+1)가 공유하는 p번째 제4게이트선(GL4p)에 연결될 수 있다. p번째 제3스테이지(GST3_p)는 p번째 제4게이트선(GL4p)으로 p번째 제4게이트신호(EM1p)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제4게이트신호(EM1p)에 의해 공통으로 제어될 수 있다.
게이트구동부(130B)의 제4게이트구동부에 포함되는 p번째 제4스테이지(GST4_p)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치되고, i번째 화소(PXi)와 i+1번째 화소(PXi+1)가 공유하는 p번째 제5게이트선(GL5p)에 연결될 수 있다. p번째 제4스테이지(GST4_p)는 p번째 제5게이트선(GL5p)으로 p번째 제5게이트신호(EM2p)를 공급할 수 있다. 즉, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제5게이트신호(EM2p)에 의해 공통으로 제어될 수 있다.
도 15 및 도 16은 일 실시예에 따른 화소들의 회로도들이다
도 15 및 도 16에 도시된 화소회로는 제4트랜지스터(T4), 제5트랜지스터(T5), 제7트랜지스터(T7), 제8트랜지스터(T8) 및 제2커패시터(C2)의 일부 연결 구성을 제외하면, 도 8의 화소회로와 동일 또는 유사하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
일 실시예에서, 도 15에 도시된 바와 같이, i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 상하 대칭 구조를 가질 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 각각 제1 내지 제4트랜지스터(T1 내지 T4), 제6트랜지스터(T6), 제7트랜지스터(T7), 제9 내지 제11트랜지스터(T9 내지 T11), 제1 및 제2커패시터(C1, C2)를 포함할 수 있다.
i번째 화소(PXi)는 i번째 화소행에 배치된 i번째 제1게이트선(GL1i)에 연결될 수 있다. i번째 화소(PXi)의 제2트랜지스터(T2)의 게이트와 제7트랜지스터(T7)의 게이트가 i번째 제1게이트선(GL1i)에 연결될 수 있다. i+1번째 화소(PXi+1)는 i+1번째 화소행에 배치된 i+1번째 제1게이트선(GL1i+1)에 연결될 수 있다. i+1번째 화소(PXi+1)의 제2트랜지스터(T2)의 게이트와 제7트랜지스터(T7)의 게이트가 i+1번째 제1게이트선(GL1i+1)에 연결될 수 있다. i번째 제1게이트선(GL1i)으로 i번째 제1게이트신호(GWi)가 공급되고, i+1번째 제1게이트선(GL1i+1)으로 i+1번째 제1게이트신호(GWi+1)가 공급될 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 구동전압선(PLp), p번째 초기화전압선(VILp)을 공유할 수 있다. p번째 구동전압선(PLp)으로 제1구동전압(ELVDD)이 공급되고, p번째 초기화전압선(VILp)으로 초기화전압(VINT)이 공급될 수 있다.
i번째 화소(PXi)는 i-1번째 화소(PXi-1)(미도시) 사이에 배치된 p번째 기준전압선(VRLp)을 i-1번째 화소(PXi-1)와 공유할 수 있다. i+1번째 화소(PXi+1)는 i+1번째 화소(PXi+1)(미도시) 사이에 배치된 p+1번째 기준전압선(VRLp+1)을 공유할 수 있다. p번째 기준전압선(VRLp)과 p+1번째 기준전압선(VRLp+1)으로 기준전압(VREF)이 공급될 수 있다. i번째 화소(PXi)의 제2커패시터(C2)는 i번째 화소행(PXi)의 제5노드(N5)와 p번째 기준전압선(VRLp) 사이에 연결될 수 있다. i+1번째 화소(PXi+1)의 제2커패시터(C2)는 i+1번째 화소행의 제5노드(N5)와 p+1번째 기준전압선(VRLp+1) 사이에 연결될 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 제5트랜지스터(T5) 및 제8트랜지스터(T8)를 공유할 수 있다. 제5트랜지스터(T5)는 p번째 제4게이트선(GL4p)에 연결된 게이트, p번째 구동전압선(PLp)에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함할 수 있다. 제8트랜지스터(T8)는 p번째 제5게이트선(GL5p)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자 및 p번째 제5게이트선(GL5p)에 연결된 제2단자를 포함할 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 제2게이트선(GL2p)을 공유할 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 p번째 제2게이트선(GL2p)에 연결될 수 있다. p번째 제2게이트선(GL2p)으로 p번째 제2게이트신호(GIp)가 공급되고, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제2게이트신호(GIp)에 의해 공통으로 제어될 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 제3게이트선(GL3p)을 공유할 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 p번째 제3게이트선(GL3p)에 연결될 수 있다. p번째 제3게이트선(GL3p)으로 p번째 제3게이트신호(GCp)가 공급되고, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제3게이트신호(GCp)에 의해 공통으로 제어될 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 제4게이트선(GL4p)을 공유할 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 p번째 제4게이트선(GL4p)에 연결될 수 있다. p번째 제4게이트선(GL4p)으로 p번째 제4게이트신호(EM1p)가 공급되고, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제4게이트신호(EM1p)에 의해 공통으로 제어될 수 있다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 제5게이트선(GL5p)을 공유할 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 p번째 제5게이트선(GL5p)에 연결될 수 있다. p번째 제5게이트선(GL5p)으로 p번째 제5게이트신호(EM2p)가 공급되고, i번째 화소(PXi) 및 i+1번째 화소(PXi+1)는 동일한 제5게이트신호(EM2p)에 의해 공통으로 제어될 수 있다.
도 15의 실시예는 2개 화소행들의 두 개의 화소들이 상하 대칭 구조를 가지며, 일부 신호선들과 회로소자를 공유하고 있다. 본 발명의 실시예는 이에 한정되지 않고, 동일 화소열의 4개 화소행들의 4개의 화소들(상하 대칭 구조의 2쌍의 화소들)이 일부 신호선들과 회로소자를 공유할 수 있다.
다른 실시예에서, 도 16에 도시된 바와 같이, 동일 화소행의 인접한 화소열들의 한 쌍의 화소들이 좌우 대칭 구조를 가지며, 일부 신호선들과 회로소자를 공유할 수 있다. 도 16은 m번째 화소열의 i번째 화소(PXm,i)와 i+1번째 화소(PXm,i+1), m+1번째 화소열의 i번째 화소(PXm+1,i)와 i+1번째 화소(PXm+1,i+1)를 도시하고 있다. m번째 화소열의 i번째 화소(PXm,i)와 i+1번째 화소(PXm,i+1)가 상하 대칭 구조이고, m+1번째 화소열의 i번째 화소(PXm+1,i)와 i+1번째 화소(PXm+1,i+1)가 상하 대칭 구조이고, i번째 화소(PXm,i)와 화소(PXm+1,i)가 좌우 대칭 구조이고, i+1번째 화소(PXm,i+1)와 화소(PXm+1,i+1)가 좌우 대칭 구조일 수 있다.
도 17 내지 도 20은 일 실시예에 따른 화소의 동작을 설명하기 위한 파형도들이다. 도 17 및 도 19는 제1스캔기간 동안 도 15의 화소들로 인가되는 신호들의 파형도들이다. 도 18 및 도 20은 제2스캔기간 동안 도 15의 화소들로 인가되는 신호들의 파형도들이다. 도 17 내지 도 20의 파형도들 각각은 도 9 내지 도 12의 파형도들과 동일 또는 유사하므로, 중복되는 설명은 생략한다.
일 실시예에서, 도 17에 도시된 바와 같이, 제1스캔기간(DS) 동안, i번째 제1게이트신호(GWi)와 i+1번째 제1게이트신호(GWi+1)는 제3기간(P3)에 차례로 제2레벨 전압으로 공급될 수 있다. p번째 제2게이트신호(GIp)는 제1기간(P1)에 제2레벨 전압으로 공급될 수 있다. p번째 제3게이트신호(GCp)는 제2기간(P2)에 제2레벨 전압으로 공급될 수 있다. p번째 제4게이트신호(EM1p)는 제1 내지 제3기간들(P1, P2, P3) 및 제1발광기간(DD1)에 제2레벨 전압으로 공급될 수 있다. p번째 제5게이트신호(EM2p)는 제5기간(P5) 및 제1발광기간(DD1)에 제2레벨 전압으로 공급될 수 있다.
도 18에 도시된 바와 같이, 제2스캔기간(SS) 동안, i번째 제1게이트신호(GWi)와 i+1번째 제1게이트신호(GWi+1)는 제6기간(P6)에 차례로 제2레벨 전압으로 공급될 수 있다. p번째 제2게이트신호(GIp), p번째 제3게이트신호(GCp)는 제2비발광기간(ND2) 및 제2발광기간(DD2)에 제2레벨 전압으로 공급될 수 있다. p번째 제4게이트신호(EM1p)는 제6기간(P6)과 제7기간(P7)에 제1레벨 전압으로 공급되고, 그 외 기간에 제2레벨 전압으로 공급될 수 있다. p번째 제5게이트신호(EM2p)는 제6기간(P6)과 제2발광기간(DD2)에 제2레벨 전압으로 공급되고, 그 외 기간에 제1레벨 전압으로 공급될 수 있다.
다른 실시예에서, 도 19에 도시된 바와 같이, 제1스캔기간(DS) 동안, i번째 제1게이트신호(GWi)와 i+1번째 제1게이트신호(GWi+1)는 제3기간(P3)에 차례로 제2레벨 전압으로 공급되고, 데이터신호(DATA)가 공급될 수 있다. p번째 제2게이트신호(GIp)는 제1기간(P1)에 제2레벨 전압으로 공급될 수 있다. p번째 제3게이트신호(GCp)는 제2기간(P2)에 제2레벨 전압으로 공급될 수 있다. p번째 제4게이트신호(EM1p)는 제1비발광기간(ND1)에 제1레벨 전압으로 공급되고, 제1발광기간(DD1)에 제2레벨 전압으로 될 수 있다. p번째 제5게이트신호(EM2p)는 제1 내지 제4기간들(P1, P2, P3, P4)에 제2레벨 전압으로 공급되고, 그 외 기간에 제1레벨 전압으로 공급될 수 있다.
도 20을 참조하면, 제2스캔기간(SS) 동안, i번째 제1게이트신호(GWi)와 i+1번째 제1게이트신호(GWi+1)는 제6기간(P6)에 차례로 제2레벨 전압으로 공급되나, 데이터신호(DATA)는 공급되지 않을 수 있다. p번째 제2게이트신호(GIp), p번째 제3게이트신호(GCp), p번째 제5게이트신호(EM2p)는 제2비발광기간(ND2) 및 제2발광기간(DD2)에 제2레벨 전압으로 공급될 수 있다. p번째 제4게이트신호(EM1p)는 제6기간(P6)과 제7기간(P7)에 제1레벨 전압으로 공급되고, 그 외 기간에 제2레벨 전압으로 공급될 수 있다.
도 21은 일 실시예에 따른 화소들의 회로도들이다
전술된 실시예들의 화소회로는 제1 내지 제11트랜지스터들(T1 내지 T11), 제1커패시터(C1) 및 제2커패시터(C2)를 포함하고 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
일 실시예에서, 도 21에 도시된 바와 같이, i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 상하 대칭 구조를 가질 수 있다. i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 각각 제1 내지 제7트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 제3트랜지스터(T3)와 제4트랜지스터(T4)는 N형의 산화물 박막트랜지스터이고, 나머지 트랜지스터들은 P형의 실리콘 박막트랜지스터일 수 있다. 이하, 도 15 및 도 20에 도시된 화소회로와 상이한 구성 요소를 중심으로 설명하고, 중복되는 설명은 생략한다.
i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 i번째 화소(PXi)와 i+1번째 화소(PXi+1) 사이에 배치된 p번째 구동전압선(PLp), p번째 제1초기화전압선(VIL1p), p번째 제2초기화전압선(VIL2p), p번째 제2게이트선(GL2p), p번째 제3게이트선(GL3p), p번째 제4게이트선(GL4p)를 공유할 수 있다.
제3트랜지스터(T3)는 제1트랜지스터(T1)의 제2단자와 게이트 사이에 연결될 수 있다. 제3트랜지스터(T3)는 p번째 제3게이트선(GL3p)에 연결된 게이트, 제1트랜지스터(T1)의 제2단자에 연결된 제1단자, 제1트랜지스터(T1)의 게이트에 연결된 제2단자를 포함할 수 있다.
제4트랜지스터(T4)는 제1트랜지스터(T1)의 게이트와 p번째 제1초기화전압선(VIL1p) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 p번째 제2게이트선(GL2p)에 연결된 게이트, 제1트랜지스터(T1)의 게이트에 연결된 제1단자, p번째 제1초기화전압선(VIL1p)에 연결된 제2단자를 포함할 수 있다.
제7트랜지스터(T7)는 유기발광다이오드(OLED)와 p번째 제2초기화전압선(VIL2) 사이에 연결될 수 있다. i번째 화소(PXi)의 제7트랜지스터(T7)는 i번째 제1게이트선(GL1i)에 연결된 게이트, 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, p번째 제2초기화전압선(VIL2)에 연결된 제2단자를 포함할 수 있다. i+1번째 화소(PXi+1)의 제7트랜지스터(T7)는 i+1번째 제1게이트선(GL1i+1)에 연결된 게이트, 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, p번째 제2초기화전압선(VIL2)에 연결된 제2단자를 포함할 수 있다.
커패시터(Cst)는 제1트랜지스터(T1)의 게이트와 p번째 구동전압선(PLp) 사이에 연결될 수 있다.
다른 실시예에서, i번째 화소(PXi)와 i+1번째 화소(PXi+1)는 제5트랜지스터(T5)를 공유할 수 있다.
본 발명의 실시예들은 바이어스 제어 트랜지스터(예를 들어, 제8트랜지스터(T8))의 게이트에 인가되는 신호를 다른 스위칭 트랜지스터(예를 들어, 제5트랜지스터(T5)와 제6트랜지스터(T6))의 게이트에 인가되는 신호로 사용함으로써 게이트구동부의 개수 및 면적을 줄여 비표시영역을 축소할 수 있다.
본 발명의 실시예들은 구동전류가 흐르는 경로 상에 배치된 트랜지스터들(예를 들어, 제5트랜지스터(T5)와 제6트랜지스터(T6))의 게이트들에 인가되는 게이트신호들(예를 들어, 제4게이트신호(EM1)와 제5게이트신호(EM2)의 전압레벨 및 타이밍을 제어하여, 바이어스 제어 트랜지스터의 턴온/턴오프와 구동트랜지스터(예를 들어, 제1트랜지스터(T1))의 소스에 인가되는 전압레벨을 제어할 수 있고, 그에 따라 구동트랜지스터의 바이어스 상태를 제어할 수 있다. 따라서 구동트랜지스터의 히스테리 특성에 따른 전압-전류 특성 변화를 보상하여 잔상 현상을 최소화할 수 있다.
본 발명의 실시예들은 상하 화소들이 일부 신호선들을 공유할 수 있다. 상하 화소들이 데이터선의 연장 방향에 수직인 방향으로 연장되는 신호선들(예를 들어, 게이트선들, 구동전압선, 초기화전압선, 기준전압선 등)을 공유함으로써 데이터선과 중첩하는 영역을 줄여 데이터선과 신호선들 간에 형성되는 커패시턴스를 감소시켜 화질 열화를 최소화할 수 있다.
도 22는 일 실시예에 따른 표시요소의 구조를 나타내는 단면도이다. 도 23a 내지 도 23d는 일 실시예에 따른 표시요소의 구조를 나타내는 단면도들이다.
도 22를 참조하면, 일 실시예에 따른 표시요소로서 유기발광다이오드(OLED)는 화소전극(201), 대향전극(205) 및 화소전극(201)(제1전극, 애노드)과 대향전극(205)(제2전극, 캐소드) 사이의 중간층(203)을 포함할 수 있다.
화소전극(201)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)과 같은 투광성인 도전성 산화물을 포함할 수 있다. 화소전극(201)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사층을 포함할 수 있다. 예를 들어, 화소전극(201)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
대향전극(205)은 중간층(203) 상에 배치될 수 있다. 대향전극(205)은 일함수가 낮은 금속, 합금, 전기전도성 화합물, 또는 이의 임의의 조합을 포함할 수 있다. 예를 들어, 대향전극(205)은 리튬(Li), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 알루미늄-리튬(Al-Li), 칼슘(Ca), 마그네슘-인듐(Mg-In), 마그네슘-은(Mg-Ag), 이터븀 (Yb), 은-이터븀(Ag-Yb), ITO, IZO, 또는 이의 임의의 조합을 포함할 수 있다. 대향전극(205)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
중간층(203)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 중간층(203)은 각종 유기물 외에, 유기금속 화합물과 같은 금속-함유 화합물, 양자점과 같은 무기물 등도 더 포함할 수 있다.
일 실시예에서, 중간층(203)은 하나의 발광층 및 발광층의 아래와 위에 각각 제1기능층 및 제2기능층을 포함할 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
일 실시예에서, 중간층(203)은 화소전극(201)과 대향전극(205) 사이에 순차적으로 적층되어 있는 2 이상의 발광단위(emitting unit)들, 및 2개의 발광단위들 사이에 배치된 전하생성층(CGL, Charge Generation Layer)을 포함할 수 있다. 중간층(203)이 발광단위 및 전하생성층을 포함할 경우, 유기발광다이오드(OLED)는 탠덤(tandem) 발광소자일 수 있다. 유기발광다이오드(OLED)는 복수의 발광단위들의 적층 구조를 가짐으로써 색 순도 및 발광 효율을 향상시킬 수 있다.
하나의 발광단위는 발광층 및 발광층의 아래와 위에 각각 제1기능층 및 제2기능층을 포함할 수 있다. 전하생성층(CGL)은 음전하생성층 및 양전하생성층을 포함할 수 있다. 음전하생성층 및 양전하생성층에 의해 복수의 발광층들을 구비하는 탠덤(tandem) 발광소자인 유기발광다이오드(OLED)의 발광 효율을 더욱 증대시킬 수 있다.
음전하생성층은 n형 전하생성층일 수 있다. 음전하생성층은 전자를 공급할 수 있다. 음전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다. 양전하생성층은 p형 전하생성층일 수 있다. 양전하생성층은 정공(hole)을 공급할 수 있다. 양전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다.
일 실시예에서, 도 23a에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 제1발광층(EML1)을 포함하는 제1발광단위(EU1) 및 제2발광층(EML2)을 포함하는 제2발광단위(EU2)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 전하생성층(CGL)이 구비될 수 있다. 예를 들어, 유기발광다이오드(OLED)는 차례로 적층된 화소전극(201), 제1발광층(EML1), 전하생성층(CGL), 제2발광층(EML2) 및 대향전극(205)을 포함할 수 있다. 제1발광층(EML1)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제2발광층(EML2)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제1발광층(EML1)은 청색(blue) 발광층이고, 제2발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 도 23b에 도시된 바와 같이, 유기발광다이오드(OLED)는 제1발광층(EML1)을 포함하는 제1발광단위(EU1)와 제3발광단위(EU3) 및 제2발광층(EML2)을 포함하는 제2발광단위(EU2)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 제1전하생성층(CGL1)이 구비되고, 제2발광단위(EU2)와 제3발광단위(EU3) 사이에 제2전하생성층(CGL2)이 구비될 수 있다. 예를 들어, 유기발광다이오드(OLED)는 차례로 적층된 화소전극(201), 제1발광층(EML1), 제1전하생성층(CGL1), 제2발광층(EML2), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(205)을 포함할 수 있다. 제1발광층(EML1)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제2발광층(EML2)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제1발광층(EML1)은 청색(blue) 발광층이고, 제2발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 유기발광다이오드(OLED)는 제2발광단위(EU2)가 제2발광층(EML2) 외에 제2발광층(EML2)의 아래 및/또는 위에 직접(directly) 접촉하는 제3발광층(EML3) 및/또는 제4발광층(EML4)을 더 포함할 수 있다. 여기서 직접(directly) 접촉은 제2발광층(EML2)과 제3발광층(EML3)의 사이 및/또는 제2발광층(EML2)과 제4발광층(EML4) 사이에 다른 층이 배치되지 않는 것을 의미할 수 있다. 제3발광층(EML3)은 적색(red) 발광층이고, 제4발광층(EML4)은 녹색 발광층일수 있다.
예를 들어, 도 23c에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 화소전극(201), 제1발광층(EML1), 제1전하생성층(CGL1), 제3발광층(EML3), 제2발광층(EML2), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(205)을 포함할 수 있다. 또는 도 23d에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 화소전극(201), 제1발광층(EML1), 제1전하생성층(CGL1), 제3발광층(EML3), 제2발광층(EML2), 제4발광층(EML4), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(205)을 포함할 수 있다.
도 24a는 도 23c의 유기발광다이오드의 예시를 보여주는 단면도이고, 도 24b는 도 23d의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 24a를 참조하면, 유기발광다이오드(OLED)는 순차적으로 적층된 제1발광단위(EU1), 제2발광단위(EU2) 및 제3발광단위(EU3)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 제1전하생성층(CGL1)이 구비되고, 제2발광단위(EU2)와 제3발광단위(EU3) 사이에 제2전하생성층(CGL2)이 구비될 수 있다. 제1전하생성층(CGL1)과 제2전하생성층(CGL2)은 각각 음전하생성층(nCGL) 및 양전하생성층(pCGL)을 포함할 수 있다.
제1발광단위(EU1)는 청색 발광층(BEML)을 포함할 수 있다. 제1발광단위(EU1)는 화소전극(201)과 청색 발광층(BEML) 사이에 홀 주입층(HIL) 및 홀 수송층(HTL)을 더 포함할 수 있다. 일 실시예에서 홀 주입층(HIL)과 홀 수송층(HTL) 사이에 p-도핑층이 더 포함될 수 있다. P-도핑층은 홀 주입층(HIL)을 p형 도핑 물질로 도핑하여 형성할 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색광 보조층은 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 청색광 보조층은 홀 전하 밸런스(hole Charge Balance)를 조절하여 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 전자 저지층은 홀 수송층(HTL)으로의 전자 주입을 방지할 수 있다. 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상할 수 있다.
제2발광단위(EU2)는 황색 발광층(YEML)과 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML)을 포함할 수 있다. 제2발광단위(EU2)는 제1전하생성층(CGL1)의 양전하생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 황색 발광층(YEML)과 제2전하생성층(CGL2)의 음전하생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
제3발광단위(EU3)는 청색 발광층(BEML)을 포함할 수 있다. 제3발광단위(EU3)는 제2전하생성층(CGL2)의 양전하생성층(pCGL)과 청색 발광층(BEML) 사이에 홀 수송층(HTL)을 더 포함할 수 있다. 제3발광단위(EU3)는 청색 발광층(BEML)과 대향전극(205) 사이에 전자 수송층(ETL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 전자 수송층(ETL)은 단층 또는 다층일 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색 발광층(BEML)과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 홀 저지층은 전자 수송층(ETL)으로의 홀 주입을 방지할 수 있다.
도 24b에 도시된 유기발광다이오드(OLED)는 제2발광단위(EU2)의 적층 구조가 도 24a에 도시된 유기발광다이오드(OLED)와 상이하고, 그 외 구성은 동일하다. 도 24b를 참조하면, 제2발광단위(EU2)는 황색 발광층(YEML), 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML) 및 황색 발광층(YEML) 위에 황색 발광층(YEML)에 직접 접촉하는 녹색 발광층(GEML)을 포함할 수 있다. 제2발광단위(EU2)는 제1전하생성층(CGL1)의 양전하생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 녹색 발광층(GEML)과 제2전하생성층(CGL2)의 음전하생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
도 25는 일 실시예에 따른 표시장치의 화소의 구조를 나타낸 단면도이다.
도 25를 참조하면, 표시장치는 복수의 화소들을 포함할 수 있다. 복수의 화소들은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)를 포함할 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 각각 화소전극(201), 대향전극(205) 및 중간층(203)을 포함할 수 있다. 일 실시예에서, 제1화소(PX1)는 적색 화소이고, 제2화소(PX2)는 녹색 화소이고, 제3화소(PX3)는 청색 화소일 수 있다. 여기서, 화소는 표시요소로서 유기발광다이오드(OLED)를 포함하고, 각 화소의 유기발광다이오드(OLED)는 화소회로에 전기적으로 연결될 수 있다.
화소전극(201)은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각에 독립적으로 구비될 수 있다.
제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 유기발광다이오드(OLED)의 중간층(203)은 차례로 적층된 제1발광단위(EU1)와 제2발광단위(EU2), 및 제1발광단위(EU1)와 제2발광단위(EU2) 사이의 전하생성층(CGL)을 포함할 수 있다. 전하생성층(CGL)은 음전하생성층(nCGL) 및 양전하생성층(pCGL)을 포함할 수 있다. 전하생성층(CGL)은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1화소(PX1)의 제1발광단위(EU1)는 화소전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2화소(PX2)의 제1발광단위(EU1)는 화소전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3화소(PX3)의 제1발광단위(EU1)는 화소전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제1발광단위(EU1)들의 홀 주입층(HIL), 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1화소(PX1)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 보조층(AXL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2화소(PX2)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3화소(PX3)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2발광단위(EU1)들의 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)에 연속하여 형성되는 공통층일 수 있다. 일 실시예에서, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)의 제2발광단위(EU2)에서 발광층과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다.
적색 발광층(REML)의 두께(H1), 녹색 발광층(GEML)의 두께(H2) 및 청색 발광층(BEML)의 두께(H3)는 공진 거리에 따라 결정될 수 있다. 보조층(AXL)은 공진 거리를 맞추기 위하여 부가된 층으로, 공진 보조 물질을 포함할 수 있다. 예를 들어, 보조층(AXL)은 홀 수송층(HTL)과 동일한 물질을 포함할 수 있다.
도 25에서는 제1화소(PX1)에만 보조층(AXL)이 구비되고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 보조층(AXL)은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 공진 거리를 맞추기 위해 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 중 적어도 하나에 구비될 수 있다.
표시장치는 대향전극(205)의 외측에 배치된 캡핑층(207)을 더 포함할 수 있다. 캡핑층(207)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 이로써, 유기발광다이오드(OLED)의 광추출 효율이 증가되어, 유기발광다이오드(OLED)의 발광 효율이 향상될 수 있다.
전술된 실시예들은, 유기발광표시장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치는 무기발광표시장치(Inorganic Light Emitting Display 또는 무기EL표시장치), 퀀텀닷발광표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시장치
110: 화소부
130, 130A, 130B: 게이트구동부
150: 데이터구동부
170: 전원공급회로
190: 제어부

Claims (20)

  1. 발광소자;
    구동전압선과 상기 발광소자 사이에 연결되고, 상기 발광소자로 공급되는 구동전류를 제어하는 구동트랜지스터;
    데이터선과 상기 구동트랜지스터의 게이트가 연결된 제1노드 사이에 연결된 제1스위칭트랜지스터;
    상기 구동전압선과 상기 구동트랜지스터의 제1단자가 연결된 제2노드 사이에 연결된 제2스위칭트랜지스터;
    상기 구동트랜지스터의 제2단자가 연결된 제3노드와 상기 발광소자 사이에 연결된 제3스위칭트랜지스터; 및
    상기 제2스위칭트랜지스터의 게이트 또는 상기 제3스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결된 제어트랜지스터;를 포함하고,
    상기 제어트랜지스터는 상기 제2스위칭트랜지스터의 턴온을 제어하는 제1게이트신호의 전압과 상기 제3스위칭트랜지스터의 턴온을 제어하는 제2게이트신호의 전압에 따라 상기 구동트랜지스터의 바이어스 상태를 제어하는, 화소.
  2. 제1항에 있어서,
    상기 제어트랜지스터는 상기 제2스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결되고, 상기 제2노드에 연결된 게이트를 포함하고,
    상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제1게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어하는, 화소.
  3. 제2항에 있어서,
    상기 제1노드와 상기 구동전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터;
    상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터;
    상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터;
    상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터;
    상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터;
    상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및
    상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함하는 화소.
  4. 제3항에 있어서,
    상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 인가되는 제3게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온되는, 화소.
  5. 제3항에 있어서,
    상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제4게이트신호가 인가되고,
    상기 제4게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온되는, 화소.
  6. 제1항에 있어서,
    상기 제어트랜지스터는 상기 제3스위칭트랜지스터의 게이트와 상기 제2노드 사이에 연결되고, 상기 제2스위칭트랜지스터의 게이트에 연결된 게이트를 포함하고,
    상기 제1게이트신호가 제1레벨 전압일 때, 상기 제2스위칭트랜지스터가 턴오프되고 상기 제어트랜지스터가 턴온되는, 화소.
  7. 제6항에 있어서,
    상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제2게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어하는, 화소.
  8. 제6항에 있어서,
    상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제1게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴온시키는 상기 제2게이트신호의 제2레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제2게이트신호의 제2레벨 전압을 공급하여 상기 구동트랜지스터를 오프-바이어스 상태로 제어하는, 화소.
  9. 제6항에 있어서,
    상기 제1노드와 상기 구동전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터;
    상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터;
    상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터;
    상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터;
    상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터;
    상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및
    상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함하는 화소.
  10. 제9항에 있어서,
    상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 상기 제2게이트신호가 인가되고,
    상기 제2게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온되는, 화소.
  11. 제9항에 있어서,
    상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제3게이트신호가 인가되고,
    상기 제3게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온되는, 화소.
  12. 제1행에 배치된 제1화소와 상기 제1행에 인접한 제2행에 배치된 제2화소를 포함하는 화소부;
    상기 제1화소와 상기 제2화소로 게이트신호를 공급하는 게이트구동부; 및
    상기 제1화소와 상기 제2화소로 데이터신호를 공급하는 데이터구동부;를 포함하고,
    상기 제1화소와 상기 제2화소 각각은,
    발광소자;
    구동전압선과 상기 발광소자 사이에 연결되고, 상기 발광소자로 공급되는 구동전류를 제어하는 구동트랜지스터;
    데이터선과 상기 구동트랜지스터의 게이트가 연결된 제1노드 사이에 연결되고, 제1게이트선에 연결된 게이트를 포함하는 제1스위칭트랜지스터; 및
    상기 구동트랜지스터의 제2단자가 연결된 제3노드와 상기 발광소자 사이에 연결되고, 제3게이트선에 연결된 게이트를 포함하는 제3스위칭트랜지스터;를 포함하고,
    상기 제1화소와 상기 제2화소는,
    상기 구동전압선;
    상기 제3게이트선;
    상기 제1화소의 구동트랜지스터의 제1단자와 상기 제2화소의 구동트랜지스터의 제1단자가 연결된 제2노드와 상기 구동전압선 사이에 연결되고, 제2게이트선에 연결된 게이트를 포함하는 제2스위칭트랜지스터;
    상기 제3게이트선과 상기 제2노드 사이에 연결되고, 상기 제3게이트선에 연결된 게이트를 포함된 제어트랜지스터; 및
    상기 제2게이트선;을 공유하고,
    상기 제어트랜지스터는, 상기 제2게이트선으로 공급되는 제2게이트신호의 전압레벨과 상기 제3게이트선으로 공급되는 제3게이트신호의 전압레벨에 따라 상기 제1화소와 상기 제2화소의 상기 구동트랜지스터들의 바이어스 상태를 제어하는, 표시장치.
  13. 제12항에 있어서,
    상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴오프시키는 상기 제3게이트신호의 상기 제1레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제2게이트신호의 제1레벨 전압을 공급하여 상기 구동트랜지스터를 온-바이어스 상태로 제어하는, 표시장치.
  14. 제12항에 있어서,
    상기 제어트랜지스터는, 상기 제2스위칭트랜지스터를 턴오프시키는 상기 제2게이트신호의 제1레벨 전압과 상기 제3스위칭트랜지스터를 턴온시키는 상기 제3게이트신호의 제2레벨 전압이 중첩하는 동안, 상기 제2노드에 상기 제3게이트신호의 제2레벨 전압을 공급하여 상기 구동트랜지스터를 오프-바이어스 상태로 제어하는, 화소.
  15. 제12항에 있어서, 상기 제1화소와 상기 제2화소 각각은,
    상기 제1노드와 기준전압선 사이에 직렬 연결된 제1커패시터와 제2커패시터;
    상기 제3노드와 제4노드 사이에 연결된 제4스위칭트랜지스터;
    상기 제4노드와 초기화전압선 사이에 연결된 제5스위칭트랜지스터;
    상기 제1노드와 상기 제4노드 사이에 연결된 제6스위칭트랜지스터;
    상기 제1커패시터와 상기 제2커패시터가 연결된 제5노드와 상기 제1스위칭트랜지스터 사이에 연결된 제7스위칭트랜지스터;
    상기 제1스위칭트랜지스터와 상기 제7스위칭트랜지스터가 연결된 제6노드와 상기 기준전압선 사이에 연결된 제8스위칭트랜지스터; 및
    상기 발광소자의 화소전극과 상기 초기화전압선 사이에 연결된 제9스위칭트랜지스터;를 더 포함하는 표시장치.
  16. 제15항에 있어서,
    상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터의 게이트들로 상기 제3게이트신호가 인가되고,
    상기 제3게이트신호가 상기 제1레벨 전압일 때 상기 제6스위칭트랜지스터와 상기 제7스위칭트랜지스터가 턴온되는, 표시장치.
  17. 제15항에 있어서,
    상기 제1스위칭트랜지스터의 게이트와 상기 제9스위칭트랜지스터의 게이트에 동시에 제1게이트신호가 인가되고,
    상기 제1게이트신호가 제2레벨 전압일 때 상기 제1스위칭트랜지스터와 상기 제9스위칭트랜지스터가 턴온되는, 표시장치.
  18. 제15항에 있어서,
    상기 제1화소와 상기 제2화소는,
    상기 제4스위칭트랜지스터와 상기 제8스위칭트랜지스터의 게이트들이 연결된 제4게이트선;
    상기 제5스위칭트랜지스터의 게이트가 연결된 제5게이트선; 및
    상기 초기화전압선;을 공유하는, 표시장치.
  19. 제18항에 있어서, 상기 게이트구동부는,
    상기 표시장치의 최대 구동주파수에 대응하는 제1구동주파수로 상기 제1게이트선으로 상기 제2레벨 전압의 상기 제1게이트신호를 공급하는 제1게이트구동부; 및
    상기 표시장치의 리프레시 레이트에 대응하는 제2구동주파수로 상기 제4게이트선으로 상기 제4게이트신호를 공급하고, 상기 제5게이트선으로 상기 제5게이트신호를 공급하는 제2게이트구동부;를 포함하는, 표시장치.
  20. 제12항에 있어서,
    상기 게이트구동부는, 상기 표시장치의 최대 구동주파수에 대응하는 제1구동주파수로 상기 구동트랜지스터들의 바이어스 상태가 제어되도록 상기 제2게이트선으로 상기 제2게이트신호를 공급하고, 상기 제3게이트선으로 상기 제3게이트신호를 공급하는, 표시장치.
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