KR20230154344A - 표시 장치 - Google Patents

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KR20230154344A
KR20230154344A KR1020220053380A KR20220053380A KR20230154344A KR 20230154344 A KR20230154344 A KR 20230154344A KR 1020220053380 A KR1020220053380 A KR 1020220053380A KR 20220053380 A KR20220053380 A KR 20220053380A KR 20230154344 A KR20230154344 A KR 20230154344A
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electrode
transistor
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gate electrode
shielding
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KR1020220053380A
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송희림
박희진
이철곤
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 광을 발광하는 발광 소자, 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 상기 발광 소자와 이격되어 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자, 상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 및 평면 상에서 상기 제1 감지 트랜지스터의 게이트 전극의 일 측 바깥쪽에 배치되는 차폐 전극을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 스마트폰(smart phone), 태블릿(tablet), 노트북 컴퓨터(notebook computer), 모니터(monitor), TV 등 다양한 전자 장치에 적용되고 있다. 최근에는 이동통신 기술의 발달로 인해 스마트폰, 태블릿, 노트북 컴퓨터과 같은 휴대용 전자 장치의 사용이 크게 늘어났다. 휴대용 전자 장치에는 개인 정보(privacy information)가 저장되어 있으므로, 휴대용 전자 장치의 개인 정보를 보호하기 위해 사용자의 생체 정보인 지문을 인증하는 지문 인증이 사용되고 있다.
예를 들어, 표시 장치는 광학 방식, 초음파 방식, 정전 용량 방식 등을 이용하여 사용자의 지문을 인증할 수 있다. 광학 방식은 사용자의 지문에서 반사된 광을 감지함으로써 사용자의 지문을 인증할 수 있다. 표시 장치는 광학 방식으로 사용자의 지문을 인증하기 위해, 화상을 표시하기 위한 화소들과 광을 감지하는 광 센서들을 포함하는 표시 패널을 구비할 수 있다.
본 발명이 해결하고자 하는 과제는 광 센서의 트랜지스터와 인접한 신호 배선 사이의 기생 커패시턴스를 최소화하여 신호 배선의 전압 변화에 따라 광 센서의 트랜지스터에 흐르는 감지 전류가 변화하는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 광을 발광하는 발광 소자, 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 상기 발광 소자와 이격되어 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자, 상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 및 평면 상에서 상기 제1 감지 트랜지스터의 게이트 전극의 일 측 바깥쪽에 배치되는 차폐 전극을 포함한다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 신호 배선, 상기 기판 상에 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자, 상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 및 평면 상에서 상기 제1 신호 배선과 상기 제1 감지 트랜지스터의 게이트 전극 사이에 배치되는 제1 차폐부를 포함한다.
상기 다른 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자, 상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 제1 감지 컨택홀을 통해 상기 제1 감지 트랜지스터의 게이트 전극에 연결되는 제1 감지 연결 전극, 및 상기 제1 감지 연결 전극의 적어도 일 측 바깥쪽에 배치되는 차폐 전극을 포함한다.
상기 다른 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 일 방향으로 연장되는 제1 차폐부, 상기 일 방향으로 연장되고 상기 제1 차폐부와 이격되는 제2 차폐부, 상기 제1 차폐부와 연결되는 제3 차폐부, 상기 제2 차폐부와 연결되는 제4 차폐부, 및 상기 일 방향과 교차하는 타 방향으로 연장되고, 상기 제3 차폐부와 상기 제4 차폐부를 연결하는 제5 차폐부를 포함한다.
실시예들에 따른 표시 장치에 의하면, 광 센서의 트랜지스터와 인접한 신호 배선 사이의 기생 커패시턴스를 최소화하여 신호 배선의 전압 변화에 따라 광 센서의 트랜지스터에 흐르는 감지 전류가 변화하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 일 실시예에 따른 표시 장치의 지문 감지를 보여주는 예시 도면이다.
도 4는 일 실시예에 따른 표시 패널의 표시 영역의 화소들 및 광 센서들을 보여주는 레이아웃 도이다.
도 5는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 제어 배선들, 리셋 제어 배선들, 데이터 배선들, 및 리드 아웃 배선들을 보여주는 예시 도면이다.
도 6은 일 실시예에 따른 화소 및 광 센서를 보여주는 회로도이다.
도 7은 일 실시예에 따른 화소 및 광 센서에 인가되는 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제k 발광 제어 신호, 및 제k 리셋 제어 신호를 보여주는 파형도이다.
도 8은 일 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다.
도 9는 일 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 데이터층, 및 제2 데이터층을 보여주는 레이아웃 도이다.
도 10은 일 실시예에 따른 제1 화소 구동부와 감지 구동부, 및 그에 인접한 제3 화소 구동부를 보여주는 레이아웃 도이다.
도 11은 도 10의 차폐 전극을 확대한 레이아웃 도이다.
도 12는 도 8과 도 9의 A-A'를 따라 절단한 단면도의 일 예이다.
도 13은 도 8과 도 9의 B-B' 및 C-C'를 따라 절단한 단면도의 일 예이다.
도 14는 도 8과 도 9의 D-D'를 따라 절단한 단면도의 일 예이다.
도 15는 도 8과 도 9의 E-E'를 따라 절단한 단면도의 일 예이다.
도 16은 도 8과 도 9의 F-F'를 따라 절단한 단면도의 일 예이다.
도 17은 도 10의 G-G' 및 H-H'를 따라 절단한 단면도의 일 예이다.
도 18은 다른 실시예에 따른 제1 화소 구동부와 감지 구동부, 및 그에 인접한 제3 화소 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 데이터층, 및 제2 데이터층을 보여주는 레이아웃 도이다.
도 19는 도 18의 I-I'를 따라 절단한 단면도의 일 예이다.
도 20은 도 18의 J-J' 및 K-K'를 따라 절단한 단면도의 일 예이다.
도 21은 또 다른 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다.
도 22는 도 21에 제2 데이터층을 더 보여주는 레이아웃 도이다.
도 23은 도 21 및 도 22의 L-L'를 따라 절단한 단면도의 일 예이다.
도 24는 또 다른 실시예에 따른 제1 화소 및 광 센서의 회로도이다.
도 25는 도 24에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다.
도 26은 도 25에 제2 데이터층을 더 보여주는 레이아웃 도이다.
도 27은 도 25 및 도 26의 M-M'를 따라 절단한 단면도의 일 예이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 1에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 표기되어 있다. 제1 방향(DR1)은 평면 상에서 바라볼 때 표시 장치(1)의 일 변과 나란한 방향으로, 예를 들어 표시 장치(1)의 가로 방향일 수 있다. 제2 방향(DR2)은 평면 상에서 바라볼 때 표시 장치(1)의 일 변과 접하는 타 변과 나란한 방향으로, 표시 장치(1)의 세로 방향일 수 있다. 이하에서 설명의 편의를 위해 제1 방향(DR1)의 일 측은 평면도상 우측 방향을, 제1 방향(DR1)의 타 측은 평면도상 좌측 방향을 지칭하고, 제2 방향(DR2)의 일 측은 평면도상 상측 방향을, 제2 방향(DR2)의 타 측은 편면도상 하측 방향을 각각 지칭하는 것으로 한다. 제3 방향(DR3)은 표시 장치(1)의 두께 방향일수 있다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 의미하는 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면” 은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, “배면” 은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1을 참조하면, 표시 장치(1)는 표시 화면을 제공하는 다양한 전자장치가 그에 포함될 수 있다. 표시 장치(1)의 예는, 이에 제한되는 것은 아니지만, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PDA(Personal Digital Assistant), PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 각종 의료 장치, 각종 검사 장치, 냉장고나 세탁기 등과 같은 표시 영역을 포함하는 다양한 가전 제품, 사물 인터넷 장치 등을 포함할 수 있다. 후술하는 표시 장치(1)의 대표적인 예로 스마트 폰, 태블릿 PC나 노트북 등을 들 수 있지만 이에 제한되지 않는다.
표시 장치(1)는 표시 패널(10), 패널 구동 회로(20), 회로 보드(30), 및 리드 아웃 회로(40)를 포함할 수 있다.
표시 장치(1)는 활성 영역(AAR)과 비활성 영역(NAR)을 갖는 표시 패널(10)을 포함한다. 활성 영역(AAR)은 화면이 표시되는 표시 영역을 포함한다. 활성 영역(AAR)은 표시 영역과 완전히 중첩될 수 있다. 표시 영역에는 영상을 표시하는 복수의 화소(PX)가 배치될 수 있다. 각 화소(PX)는 발광 소자(도 6의 'EL')를 포함할 수 있다.
또한, 활성 영역(AAR)은 지문 감지 영역을 더 포함한다. 지문 감지 영역은 광에 반응하는 영역으로, 입사광의 광량이나 파장 등을 감지하도록 구성된 영역이다. 지문 감지 영역은 표시 영역과 중첩할 수 있다. 예를 들어, 지문 감지 영역은 활성 영역(AAR) 내에서 지문 인식을 위해 필요한 한정된 영역에만 배치될 수 있다. 이 경우, 지문 감지 영역은 표시 영역의 일부와는 중첩하지만, 표시 영역의 다른 일부와는 비중첩할 수 있다. 다른 예를 들어, 지문 감지 영역은 활성 영역(AAR)과 완전히 동일한 영역으로 정의될 수 있다. 이 경우, 활성 영역(AAR)의 전면이 지문 감지를 위한 영역으로 활용될 수 있다. 지문 감지 영역에는 광에 반응하는 복수의 광 센서(PS)들이 배치될 수 있다. 각 광 센서(PS)는 입사되는 광을 감지하여 이를 전기적인 신호로 변환하는 광전 변환 소자(도 6의 'PD')를 포함할 수 있다.
비활성 영역(NAR)은 활성 영역(AAR)의 주변에 배치된다. 비활성 영역(NAR)은 베젤 영역일 수 있다. 비활성 영역(NAR)은 활성 영역(AAR)의 모든 변(도면에서 4 변)을 둘러쌀 수 있으나, 이에 제한되지 않는다.
비활성 영역(NAR)은 활성 영역(AAR)의 주변에 배치될 수 있다. 비활성 영역(NAR)에는 패널 구동 회로(20)가 배치될 수 있다. 패널 구동 회로(20)는 복수의 화소(PX) 및/또는 복수의 광 센서(PS)를 구동할 수 있다. 패널 구동 회로(20)는 표시 패널(10)을 구동하는 신호들과 전압들을 출력할 수 있다. 패널 구동 회로(20)는 집적 회로(Integrated Circuit, IC)로 형성되어 표시 패널(10) 상에 실장될 수 있다. 비활성 영역(NAR)에는 패널 구동 회로(20)와 활성 영역(AAR)간 신호를 전달하는 신호 배선들이 더 배치될 수 있다. 다른 예를 들어, 패널 구동 회로(20)는 회로 보드(30) 상에 실장될 수 있다.
또한, 비활성 영역(NAR)에는 활성 영역(AAR)에 신호를 인가하기 위한 신호 배선이나 리드 아웃 회로(40)가 배치될 수 있다. 리드 아웃 회로(40)는 신호 배선을 통해 각 광 센서(PS)와 연결되며, 각 광 센서(PS)에 흐르는 전류를 전달받아 사용자의 지문 입력을 감지할 수 있다. 리드 아웃 회로(40)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 표시 회로 보드 상에 부착될 수 있으나, 이에 제한되는 것은 아니고, COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10)의 비활성 영역(NAR) 상에 부착될 수도 있다.
회로 보드(30)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(10)의 일 단에 부착될 수 있다. 회로 보드(30)의 리드 배선들은 표시 패널(10)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(30)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board) 또는 칩 온 필름 (Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
도 2는 일 실시예에 따른 표시 장치의 블록도이다.
도 2를 참조하면, 표시 패널(10)의 활성 영역(AAR)에 배치된 복수의 화소(PX)와 복수의 광 센서(PS)는 패널 구동 회로(20)에 의해 구동될 수 있다.
패널 구동 회로(20)는 표시 패널(10)의 화소(PX)를 구동하는 데이터 구동부(22), 화소(PX) 및 광 센서(PS)를 구동하는 스캔 구동부(23), 데이터 구동부(22)와 스캔 구동부(23)의 구동 타이밍을 제어하는 타이밍 제어부(21)를 포함한다. 또한, 전원 공급부(24), 및 발광 제어 구동부(25)를 더 포함할 수 있다.
타이밍 제어부(21)는 표시 장치(1)의 외부로부터 공급된 영상 신호를 수신한다. 타이밍 제어부(21)는 영상 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(22)에 출력할 수 있다. 또한, 타이밍 제어부(21)는 스캔 구동부(23)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS), 및 발광 제어 구동부(25)의 동작 타이밍을 제어하기 위한 발광 제어 구동 신호(ECS)를 생성할 수 있다. 예를 들어, 타이밍 제어부(21)는 스캔 제어 신호(SCS), 및 발광 제어 구동 신호(ECS)를 생성하고, 스캔 제어 배선을 통해 스캔 제어 신호(SCS)를 스캔 구동부(23)로 출력하고, 발광 제어 구동 배선을 통해 발광 제어 구동 신호(ECS)를 발광 제어 구동부(25)로 출력할 수 있다.
데이터 구동부(22)는 영상 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력할 수 있다. 스캔 구동부(23)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 각각 생성하고, 스캔 신호들을 스캔 배선(SL1~SLn)들에 순차적으로 출력할 수 있다.
전원 공급부(24)는 구동 전압(도 6의 'ELVDD')을 생성하여 전원 전압 배선(VL)에 공급하고, 공통 전압(도 6의 'ELVSS')을 생성하여 전원 전압 배선(VL)에 공급할 수 있다. 전원 전압 배선(VL)은 구동 전압 배선과 공통 전압 배선을 포함할 수 있다. 구동 전압(ELVDD)은 발광 소자 및 광전 변환 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자 및 광전 변환 소자의 구동을 위한 저전위 전압일 수 있다. 즉, 구동 전압은 공통 전압보다 높은 전위를 가질 수 있다.
발광 제어 구동부(25)는 발광 제어 구동 신호(ECS)에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 제어 배선(EML)들에 순차적으로 출력할 수 있다. 발광 제어 구동부(25)의 발광 제어 신호들은 제1 레벨 전압 배선에서 공급된 제1 레벨 전압(VGL) 또는 제2 레벨 전압 배선에서 공급된 제2 레벨 전압(VGH)의 펄스를 가질 수 있다. 한편, 발광 제어 구동부(25)는 스캔 구동부(23)와 별도로 존재하는 것으로 도시하였으나, 이에 한정되지 않고 스캔 구동부(23)에 포함될 수 있다.
리드 아웃 회로(40)는 리드 아웃 배선(ROL)을 통해 각 광 센서(PS)와 연결되며, 각 광 센서(PS)에 흐르는 전류를 전달받아 사용자의 지문 입력을 감지할 수 있다. 리드 아웃 회로(40)는 각 광 센서(PS)에서 감지된 전류의 크기에 따라 지문 감지 데이터를 생성하여 프로세서로 전송하고, 프로세서는 지문 감지 데이터를 분석함으로써, 기 설정된 지문과 비교를 통해 사용자의 지문과 일치하는지 여부를 판단할 수 있다. 기 설정된 지문과 리드 아웃 회로(40)로부터 전송받은 지문 감지 데이터가 동일한 경우, 설정된 기능들을 수행할 수 있다.
표시 패널(10)은 복수의 화소(PX)들, 복수의 광 센서(PS)들, 복수의 화소(PX)들과 복수의 광 센서(PS)들에 연결되는 복수의 스캔 배선(SL1~SLn)들, 복수의 화소(PX)들에 연결되는 복수의 데이터 배선(DL)들과 복수의 발광 제어 배선(EML)들, 복수의 광 센서(PS)들에 연결되는 복수의 리드 아웃 배선(ROL)들을 더 포함한다.
복수의 화소(PX)들 각각은 스캔 배선(SL1~SLn)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 제어 배선(EML)들 중 적어도 하나, 및 전원 전압 배선(VL)에 접속될 수 있다.
복수의 광 센서(PS)들 각각은 스캔 배선(SL1~SLn)들 중 어느 하나, 리드 아웃 배선(ROL)들 중 어느 하나 및 전원 전압 배선(VL)에 접속될 수 있다.
복수의 스캔 배선(SL1~SLn)들은 스캔 구동부(23)와 복수의 화소(PX)들 및 복수의 광 센서(PS)들 각각을 연결할 수 있다. 복수의 스캔 배선(SL1~SLn)들은 스캔 구동부(23)로부터 출력된 스캔 신호들을 복수의 화소(PX)들 각각 및 복수의 광 센서(PS)들 각각에 제공할 수 있다.
복수의 데이터 배선(DL)들은 데이터 구동부(22)와 복수의 화소(PX)들 각각을 연결할 수 있다. 복수의 데이터 배선(DL)들은 데이터 구동부(22)로부터 출력된 영상 데이터를 복수의 화소(PX)들 각각에 제공할 수 있다.
복수의 발광 제어 배선(EML)들은 발광 제어 구동부(25)와 복수의 화소(PX)들 각각을 연결할 수 있다. 복수의 발광 제어 배선(EML)들은 발광 제어 구동부(25)로부터 출력된 발광 제어 신호를 복수의 화소(PX)들 각각에 제공할 수 있다.
복수의 리드 아웃 배선(ROL)들은 복수의 광 센서(PS)들 각각과 리드 아웃 회로(40)를 연결할 수 있다. 복수의 리드 아웃 배선(ROL)들은 복수의 광 센서(PS)들 각각에서 출력된 광 전류에 따라 생성된 감지 전류를 리드 아웃 회로(40)에 제공할 수 있다. 이에 따라, 리드 아웃 회로(40)는 사용자의 지문을 감지할 수 있다.
복수의 전원 전압 배선(VL)들은 전원 공급부(24)와 복수의 화소(PX)들 및 복수의 광 센서(PS)들 각각을 연결할 수 있다. 복수의 전원 전압 배선(VL)들은 전원 공급부(24)로부터 구동 전압(ELVDD) 또는 공통 전압(ELVSS)을 복수의 화소(PX) 및 광 센서(PS)에 제공할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 지문 감지를 보여주는 예시 도면이다.
도 3을 참조하면, 표시 장치(1)는 표시 패널(10) 상에 배치되는 윈도우(WDL)를 더 포함할 수 있다. 표시 패널(10)은 기판(SUB), 기판(SUB) 상에 배치되며, 화소(PX)들과 광 센서(PS)들을 포함하는 표시층(DPL), 및 표시층(DPL) 상에 배치되는 봉지층(TFEL)을 포함할 수 있다.
표시 장치(1)의 윈도우(WDL)의 상면에 사용자의 손가락이 접촉되는 경우, 표시 패널(10)의 화소(PX)들에서 출력된 광은 사용자의 지문(F)의 융선(RID)과 융선(RID) 사이의 골(VAL)들에서 반사될 수 있다. 이 경우, 지문(F)의 융선(RID) 부분은 윈도우(WDL)의 상면에 접촉하는 반면, 지문(F)의 골(VAL) 부분은 윈도우(WDL)에 접촉되지 않는다. 즉, 골(VAL) 부분에서 윈도우(WDL)의 상면은 공기(air)와 접촉된다.
지문(F)이 윈도우(WDL)의 상면에 접촉되는 경우, 화소(PX)의 발광부에서 출력된 광은 지문(F)의 융선(RID)과 골(VAL)에서 반사될 수 있다. 이때, 지문(F)이 가지는 굴절률과 공기(air)의 굴절률은 상이하므로, 지문(F)의 융선(RID)에서 반사되는 광량과 골(VAL)에서 반사되는 광량은 상이할 수 있다. 이에 따라, 반사되는 광, 즉, 광 센서(PS)에 입사되는 광이 갖는 광량의 차이에 기초하여 지문(F)의 융선(RID) 부분 및 골(VAL) 부분이 도출될 수 있다. 광 센서(PS)는 상기 광량의 차이에 따라 전기적 신호(즉, 광전류)를 출력하므로, 손가락의 지문(F) 패턴을 식별할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 표시 영역의 화소들 및 광 센서들을 보여주는 레이아웃 도이다.
도 4를 참조하면, 표시 영역(DA)은 제1 화소(PX1)들, 제2 화소(PX2)들, 제3 화소(PX3)들, 및 제4 화소(PX4)들을 포함할 수 있다. 화소(PX)들은 제1 화소(PX1)들, 제2 화소(PX2)들, 제3 화소(PX3)들, 및 제4 화소(PX4)들로 구분될 수 있다.
단위 화소(UPX)들 각각은 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)는 단위 화소(UPX)로 정의될 수 있다. 단위 화소(UPX)는 화이트 광을 표시할 수 있는 최소 단위의 화소들로 정의될 수 있다.
제1 화소(PX1)는 제1 광을 발광하는 제1 발광부(ELU1)와 제1 발광부(ELU1)의 발광 소자에 구동 전류를 인가하기 위한 제1 화소 구동부(PDU1)를 포함할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있다.
제2 화소(PX2)는 제2 광을 발광하는 제2 발광부(ELU2)와 제2 발광부(ELU2)의 발광 소자에 구동 전류를 인가하기 위한 제2 화소 구동부(PDU2)를 포함할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있다.
제3 화소(PX3)는 제3 광을 발광하는 제3 발광부(ELU3)와 제3 발광부(ELU3)의 발광 소자에 구동 전류를 인가하기 위한 제3 화소 구동부(PDU3)를 포함할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
제4 화소(PX4)는 제2 광을 발광하는 제4 발광부(ELU2)와 제4 발광부(ELU4)의 발광 소자에 구동 전류를 인가하기 위한 제4 화소 구동부(PDU4)를 포함할 수 있다.
제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PUD4) 각각은 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 배치될 수 있다. 예를 들어, 제1 방향(DR1)을 따라 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4)가 이웃하여 배치되고, 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3)가 이웃하여 배치될 수 있다. 제2 방향(DR2)을 따라 제1 화소 구동부(PDU1)와 제3 화소 구동부(PDU3)가 교대 배치되고, 제2 화소 구동부(PDU2)와 제4 화소 구동부(PDU4)가 교대 배치될 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 각각 적어도 두개의 화소 구동부와 중첩할 수 있다. 예를 들어, 제1 발광부(ELU1)는 제1 화소 구동부(PDU1) 및 제4 화소 구동부(PDU4)와 중첩하고, 제3 발광부(ELU3)는 제2 화소 구동부(PDU2) 및 제3 화소 구동부(PDU3)와 중첩할 수 있다. 제2 발광부(ELU2)와 제4 발광부(ELU4) 각각은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 및 두 개의 광 감지부(PSU)들과 중첩할 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
광 센서(PS)들 각각은 광 감지부(PSU)와 감지 구동부(PSDU)를 포함할 수 있다. 광 감지부(PSU)는 제1 방향(DR1)에서 이웃하는 제1 발광부(ELU1)와 제3 발광부(ELU3) 사이에 배치되고, 제2 방향(DR2)에서 이웃하는 제2 발광부(ELU2)와 제4 발광부(ELU4) 사이에 배치될 수 있다. 광 감지부(PSU)는 감지 구동부(PSDU)와 중첩할 수 있다.
광 감지부(PSU)들 각각은 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 광 감지부(PSU)들 각각은 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제2 발광부(ELU2)의 중심(C2) 사이의 거리(D12), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 제3 발광부(ELU3)의 중심(C3) 사이의 거리(D23), 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D14), 및 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D34)는 실질적으로 동일할 수 있다.
또한, 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 제4 발광부(ELU4), 및 광 감지부(PSU)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D11), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D22), 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D33), 및 서로 이웃하는 제4 발광부(ELU4)의 중심(C4)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D44)는 실질적으로 동일할 수 있다.
도 5는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 제어 배선들, 리셋 제어 배선들, 데이터 배선들, 및 리드 아웃 배선들을 보여주는 예시 도면이다.
도 5를 참조하면, 감지 구동부(PSDU)들은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 중에서 어느 두 개의 화소 구동부들마다 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)는 제1 화소 구동부(PDU1) 및 제2 화소 구동부(PDU2) 사이에 배치될 수 있다. 이 경우, 제3 화소 구동부(PDU3), 제2 화소 구동부(PDU2), 감지 구동부(PSDU), 제1 화소 구동부(PDU1), 및 제4 화소 구동부(PDU4)가 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 즉, 제1 화소 구동부(PDU1)의 일 측에는 감지 구동부(PSDU)가 배치되고, 제1 화소 구동부(PDU1)의 타 측에는 제4 화소 구동부(PDU4)가 배치될 수 있다.
다른 예를 들어, 감지 구동부(PSDU)는 제3 화소 구동부(PDU3) 및 제4 화소 구동부(PDU4) 사이에 배치될 수 있다. 이 경우, 제1 화소 구동부(PDU1), 제4 화소 구동부(PDU4), 감지 구동부(PSDU), 제3 화소 구동부(PDU3), 및 제2 화소 구동부(PDU2)가 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 즉, 제3 화소 구동부(PDU3)의 일 측에는 감지 구동부(PSDU)가 배치되고, 제3 화소 구동부(PDU3)의 타 측에는 제2 화소 구동부(PDU2)가 배치될 수 있다.
감지 구동부(PSDU)들은 제2 방향(DR2)으로 배치될 수 있다. 제1 화소 구동부(PDU1)들과 제3 화소 구동부(PDU3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 제2 화소 구동부(PDU2)들과 제4 화소 구동부(PDU4)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다.
스캔 기입 배선들(GWLk-1, GWLk), 스캔 초기화 배선들(GILk-1, GILk), 스캔 제어 배선들(GCLk-1, GCLk), 발광 제어 배선들(EMLk-1, EMLk), 및 리셋 제어 배선들(RSTLk-1, RSTLk)은 제1 방향(DR1)을 따라 배열될 수 있다. 데이터 배선들(DLj-2, DLj-1, DLj, DLj+1)과 리드 아웃 배선들(ROLq-1, ROLq, ROL+1)은 제2 방향(DR2)을 따라 배열될 수 있다.
감지 구동부(PSDU)들 각각은 스캔 기입 배선들(GWLk-1, GWLk) 중 어느 하나, 스캔 초기화 배선들(GILk-1, GILk) 중 어느 하나, 스캔 제어 배선들(GCLk-1, GCLk) 중 어느 하나, 발광 제어 배선들(EMLk-1, EMLk) 중 어느 하나, 및 리셋 제어 배선들(RSTLk-1, RSTLk) 중 어느 하나, 및 리드 아웃 배선들(ROLq-1, ROLq, ROL+1) 중 어느 하나와 중첩할 수 있다. 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각은 스캔 기입 배선들(GWLk-1, GWLk) 중 어느 하나, 스캔 초기화 배선들(GILk-1, GILk) 중 어느 하나, 스캔 제어 배선들(GCLk-1, GCLk) 중 어느 하나, 발광 제어 배선들(EMLk-1, EMLk) 중 어느 하나, 및 리셋 제어 배선들(RSTLk-1, RSTLk) 중 어느 하나, 및 데이터 배선들(DLj-2, DLj-1, DLj, DLj+1) 중 어느 하나와 중첩할 수 있다.
다만, 화소 구동부와 감지 구동부의 배치 관계는 도 5의 실시예에 한정되지 않는다. 예를 들어, 감지 구동부(PSDU)들은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 일대일로 대응되게 배치될 수 있다. 감지 구동부(PSDU)들 각각은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 일 측에 배치될 수 있다.
도 6은 일 실시예에 따른 화소 및 광 센서를 보여주는 회로도이다.
도 6에서는 설명의 편의를 위해 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k-1 스캔 기입 배선(GWLk-1), 및 제j 데이터 배선(DLj)에 연결된 제1 화소(PX1)와 제k 스캔 기입 배선(GWLk), 제k 리셋 제어 배선(RSTLk), 및 제q 리드 아웃 배선(ROLq)에 연결된 광 센서(PS)의 회로도를 예시하였다.
제1 화소(PX1)는 발광 소자(Light Emitting Element, EL) 및 발광 소자(EL)의 발광량을 제어하는 제1 화소 구동부(PDU1)를 포함할 수 있다. 발광 소자(EL)는 제1 발광부(ELU1)를 포함한다. 제1 화소 구동부(PDU1)는 구동 트랜지스터(DT), 복수의 스위치 소자들, 및 제1 커패시터(Cst)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Isd)는 수학식 1과 같이 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vgs)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
수학식 1에서, Isd는 구동 전류로서, 구동 트랜지스터(DT)의 채널을 통해 흐르는 소스-드레인 전류, k'는 구동 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 구동 트랜지스터의 제1 전극과 게이트 전극 간의 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
발광 소자(EL)는 구동 전류(Isd)에 따라 발광한다. 구동 전류(Isd)가 클수록 발광 소자(EL)의 발광량은 커질 수 있다.
발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 발광 소자(EL)가 무기 발광 소자인 경우, 마이크로 발광 다이오드(micro light emitting diode) 또는 나노 발광 다이오드(nano light emitting diode)를 포함할 수 있다. 도 12에서 발광 소자(EL)의 애노드 전극은 화소 전극(171)에 대응되며, 캐소드 전극은 공통 전극(173)에 대응된다.
발광 소자(EL)의 애노드 전극은 제5 트랜지스터(T5)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극에 연결되며, 캐소드 전극은 공통 전압(ELVSS)이 인가되는 공통 전압 배선(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제j 데이터 배선(DLj)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(DLj)의 데이터 전압이 인가될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j 데이터 배선(DLj)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 연결될 수 있다.
제2 트랜지스터(T2)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 연결시킨다. 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 연결되는 경우, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제2 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극을 제1 초기화 전압 배선(VIL1)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 제1 초기화 전압 배선(VIL1)의 제1 초기화 전압(VINT1)이 인가될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 초기화 전압 배선(VIL1)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 발광 제어 배선(EMLk)의 제k 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 구동 전압(ELVDD)이 인가되는 구동 전압 배선(VDL)에 연결시킨다. 제4 트랜지스터(T4)의 게이트 전극은 제k 발광 제어 배선(EMLk)에 연결되고, 제1 전극은 구동 전압 배선(VDL)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k 발광 제어 배선(EMLk)의 제k 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극을 발광 소자(EL)의 애노드 전극에 연결시킨다. 제5 트랜지스터(T5)의 게이트 전극은 제k 발광 제어 배선(EMLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 애노드 전극에 연결될 수 있다.
제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 모두 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따른 구동 트랜지스터(DT)의 구동 전류(Isd)가 발광 소자(EL)로 흐를 수 있다.
제6 트랜지스터(T6)는 제k-1 스캔 기입 배선(GWLk-1)의 제k-1 스캔 신호에 의해 턴-온되어 발광 소자(EL)의 애노드 전극을 제2 초기화 전압 배선(VIL2)에 연결시킨다. 발광 소자(EL)의 애노드 전극에는 제2 초기화 전압 배선(VIL2)의 제2 초기화 전압(VAINT)이 인가될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제k-1 스캔 기입 배선(GWLk-1)에 연결되고, 제1 전극은 발광 소자(EL)의 애노드 전극에 연결되며, 제2 전극은 제2 초기화 전압 배선(VIL2)에 연결될 수 있다.
제1 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 구동 전압 배선(VDL) 사이에 형성된다. 제1 커패시터(Cst)의 제1 커패시터 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 제2 커패시터 전극은 구동 전압 배선(VDL)에 연결될 수 있다.
구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중에서 어느 하나로 형성될 수도 있다. 예를 들어, 구동 트랜지스터(DT), 제1 트랜지스터(T1), 및 제4 내지 제6 트랜지스터들(T4~T6) 각각의 액티브층은 폴리 실리콘으로 이루어질 수 있다. 제2 트랜지스터(T2)와 제3 트랜지스터(T3) 각각의 액티브층은 산화물 반도체로 이루어질 수 있다. 이 경우, 구동 트랜지스터(DT), 제1 트랜지스터(T1), 및 제4 내지 제6 트랜지스터들(T4~T6)은 P 타입 MOSFET으로 형성되고, 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 N 타입 MOSFET으로 형성될 수도 있다.
복수의 광 센서(PS) 각각은 광전 변환 소자(PD)와 광전 변환 소자(PD)의 광전류에 따라 감지 전류를 제어하는 감지 구동부를 포함할 수 있다. 감지 구동부는 광전 변환 소자(PD)로부터 생성된 감지 전류를 제어하기 위한 복수의 감지 트랜지스터들 및 다양한 신호 배선을 포함할 수 있다. 복수의 감지 트랜지스터들은 제1 내지 제3 감지 트랜지스터(LT1, LT2, LT3)을 포함할 수 있다.
광전 변환 소자(PD)들 각각은 감지 애노드 전극, 감지 캐소드 전극, 및 감지 애노드 전극과 감지 캐소드 전극 사이에 배치된 광전 변환층을 포함하는 포토 다이오드일 수 있다. 광전 변환 소자(PD)들 각각은 외부에서 입사된 광을 전기적 신호로 전환할 수 있다. 광전 변환 소자(PD)는 pn 형 또는 pin 형의 무기 물질로 형성되는 무기 포토 다이오드, 또는 포토 트랜지스터일 수 있다. 또는, 도우너 이온(donor ion)을 생성하는 전자 공여 물질 및 액셉트 이온(acceptor ion)을 생성하는 전자 수용 물질을 포함하는 유기 포토 다이오드일 수도 있다. 도 15에서 광전 변환 소자(PD)의 감지 애노드 전극은 제1 전극(175)에 대응되며, 감지 캐소드 전극은 공통 전극(173)에 대응된다.
광전 변환 소자(PD)가 외부 광에 노출된 경우 광전하들을 생성할 수 있고, 생성된 광전하들은 광전 변환 소자(PD)의 감지 애노드 전극에 축적될 수 있다. 이 경우, 감지 애노드 전극과 전기적으로 연결된 제1 노드(N1)의 전압은 증가할 수 있다. 제1 및 제3 감지 트랜지스터(LT1, LT3)의 턴-온에 따라 광전 변환 소자(PD)와 제q 리드 아웃 배선(ROLq)이 접속되는 경우, 전하가 축적된 제1 노드(N1)의 전압에 비례하여 제q 리드 아웃 배선(ROLq)과 제3 감지 트랜지스터(LT3) 사이의 제3 노드(N3)에 감지 전압이 축적될 수 있다.
제1 감지 트랜지스터(LT1)는 게이트 전극에 인가되는 제1 노드(N1)의 전압에 의해 턴-온되어 제2 초기화 전압 배선(VIL2)과 제3 감지 트랜지스터(LT3)의 제2 전극을 연결시킬 수 있다. 제1 감지 트랜지스터(LT1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 전극은 제2 초기화 전압 배선(VIL2)에 연결되며, 제2 전극은 제3 감지 트랜지스터(LT3)의 제1 전극에 연결될 수 있다. 제1 감지 트랜지스터(LT1)는 게이트 전극으로 입력되는 제1 노드(N1)의 전하량에 비례하여 소스-드레인 전류를 발생시키는 소스 팔로워 증폭기(source follower amplifier)일 수 있다. 한편, 제1 감지 트랜지스터(LT1)의 제1 전극은 제1 초기화 전압 배선(VIL1)에 연결된 것으로 예시하였지만 이에 한정되지 않고 구동 전압 배선(VDL) 또는 제1 초기화 전압 배선(VIL1)에 연결될 수도 있다.
제2 감지 트랜지스터(LT2)는 제k 리셋 제어 배선(RSTLk)의 제k 리셋 제어 신호에 의해 턴-온되어 제1 노드(N1)를 리셋 전압(Vrst)을 인가하는 리셋 전압 배선(VRL)에 연결시킬 수 있다. 제2 감지 트랜지스터(LT2)의 게이트 전극은 제k 리셋 제어 배선(RSTLk)에 연결되고, 제1 전극은 리셋 전압 배선(VRL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제3 감지 트랜지스터(LT3)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 감지 트랜지스터(LT1)의 제2 전극과 제q 리드 아웃 배선(ROLq)을 연결시킬 수 있다. 제3 감지 트랜지스터(LT3)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 감지 트랜지스터(LT1)의 제2 전극에 연결되고, 제2 전극은 제3 노드(N3) 및 제q 리드 아웃 배선(ROLq)에 연결될 수 있다.
제1 내지 제3 감지 트랜지스터들(LT1, LT2, LT3) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중에서 어느 하나로 형성될 수도 있다. 예를 들어, 제1 감지 트랜지스터(LT1) 및 제3 감지 트랜지스터(LT3)의 액티브층은 폴리 실리콘으로 이루어질 수 있다. 제2 감지 트랜지스터(LT2)의 액티브층은 산화물 반도체로 이루어질 수 있다. 이 경우, 제1 감지 트랜지스터(LT1) 및 제3 감지 트랜지스터(LT3)는 P 타입 MOSFET으로 형성되고, 제2 감지 트랜지스터(LT2)는 N 타입 MOSFET으로 형성될 수도 있다.
한편, 제2 화소(PX2)의 제2 화소 구동부(PDU2), 제3 화소(PX3)의 제3 화소 구동부(PDU3), 및 제4 화소(PX4)의 제4 화소 구동부(PDU4)의 회로도는 도 6를 결부하여 설명한 제1 화소(PX1)의 제1 화소 구동부(PDU1)의 회로도와 실질적으로 동일할 수 있다. 그러므로, 제2 화소(PX2)의 제2 화소 구동부(PDU2), 제3 화소(PX3)의 제3 화소 구동부(PDU3), 및 제4 화소(PX4)의 제4 화소 구동부(PDU4)의 회로도에 대한 설명은 생략한다.
도 7은 일 실시예에 따른 화소 및 광 센서에 인가되는 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제k 발광 제어 신호, 및 제k 리셋 제어 신호를 보여주는 파형도이다. 도 7(a)는 제1 화소의 신호 파형을 나타내며, 도 7(b)는 광 센서의 신호 파형을 나타낸다.
도 6을 결부하여 도 7을 참조하면, 제k 발광 제어 신호(EMk)는 제k 발광 제어 배선(EMLk)에 인가되는 신호로, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GILk)에 인가되는 신호로, 제3 트랜지스터(T3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호로, 제2 트랜지스터(T2)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k-1 스캔 기입 신호(GWk-1)는 제k-1 스캔 기입 배선(GWLk-1)에 인가되는 신호로, 제6 트랜지스터(T6)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호로, 제1 트랜지스터(T1) 및 제3 감지 트랜지스터(LT3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 리셋 제어 신호(RSTk)는 제k 리셋 제어 배선(RSTLk)에 인가되는 신호로, 제2 감지 트랜지스터(LT2)의 턴-온과 턴-오프를 제어하기 위한 신호이다.
도 7(a)에서, 제k 발광 제어 신호(EMk), 제k 스캔 초기화 신호(GIk), 제k 스캔 제어 신호(GCk), 제k-1 스캔 기입 신호(GWk-1), 제k 스캔 기입 신호(GWk)는 1 프레임 기간을 주기로 반복된 신호를 가질 수 있다. 1 프레임 기간은 제1 화소(PX1)의 동작에 따라, 구동 트랜지스터(DT)의 게이트 전극의 전압을 제1 초기화 전압(VINT)으로 초기화 하는 제1 기간(t1), 발광 소자(EL)의 애노드 전극의 전압을 제2 초기화 전압(VAINT)으로 초기화하는 제2 기간(t2), 구동 트랜지스터(DT)의 제1 전극에 데이터 전압을 공급하고, 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 제3 기간(t3), 구동 트랜지스터(DT)의 제1 전극에 데이터 전압을 공급하고, 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 제4 기간(t4), 및 발광 소자(EL)가 발광하는 제5 기간(t5)을 포함할 수 있다.
제k 스캔 초기화 신호(GIk)는 제1 기간(t1) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k-1 스캔 기입 신호(GWk-1)는 제2 기간(t2) 동안 제1 레벨 전압(VGL)을 가지고, 나머지 기간 동안 제2 레벨 전압(VGH)을 가질 수 있다. 제k 스캔 제어 신호(GCk)는 제3 기간(t3) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 기입 신호(GWk)는 제4 기간(t4) 동안 제1 레벨 전압(VGL)을 가지고, 나머지 기간 동안 제2 레벨 전압(VGH)을 가질 수 있다. 제k 발광 제어 신호(EMk)는 제1 내지 제4 기간들(t1~t4) 동안 제2 레벨 전압(VGH)을 가지고, 제5 기간(t5) 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제1 레벨 전압(VGL)은 게이트 로우 전압이고, 제2 레벨 전압(VGH)은 게이트 하이 전압일 수 있다.
제1 트랜지스터(T1), 제4 내지 제6 트랜지스터들(T4, T5, T6), 제1 및 제3 감지 트랜지스터(LT1, LT3)는 P 타입 MOSFET으로 형성되므로, 제1 레벨 전압(VGL)의 신호가 게이트 전극에 인가되는 경우 턴-온되고, 제2 레벨 전압(VGH)의 신호가 게이트 전극에 인가되는 경우 턴-오프될 수 있다. 또한, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 감지 트랜지스터(LT2)는 N 타입 MOSFET으로 형성되므로, 제2 레벨 전압(VGH)의 신호가 게이트 전극에 인가되는 경우 턴-온되고, 제1 레벨 전압(VGL)의 신호가 게이트 전극에 인가되는 경우 턴-오프될 수 있다.
이하에서는, 제1 내지 제5 기간들(t1~t5) 동안 제1 화소(PX1)의 동작을 상세히 설명한다.
제1 기간(t1) 동안 제k 스캔 초기화 배선(GILk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)가 공급된다. 이에 따라, 제3 트랜지스터(T3)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)에 의해 턴-온된다. 제3 트랜지스터(T3)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압 배선(VIL1)의 제1 초기화 전압(VINT1)으로 초기화된다.
그리고 나서, 제2 기간(t2) 동안 제k-1 스캔 기입 배선(GWLk-1)에는 제1 레벨 전압(VGL)을 갖는 제k-1 스캔 기입 신호(GWk-1)가 공급된다. 이에 따라, 제6 트랜지스터(T6)는 제1 레벨 전압(VGL)을 갖는 제k-1 스캔 기입 신호(GWk-1)에 의해 턴-온된다. 제6 트랜지스터(T6)의 턴-온으로 인해, 발광 소자(EL)의 애노드 전극은 제2 초기화 전압 배선(VIL2)의 제2 초기화 전압(VINT2)으로 초기화된다.
그리고 나서, 제3 기간(t3) 동안 제k 스캔 제어 배선(GCLk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)가 공급된다. 이에 따라, 제2 트랜지스터(T2)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 배선(GCLk)에 의해 턴-온된다. 제2 트랜지스터(T2)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극은 서로 연결되며, 구동 트랜지스터(DT)는 다이오드로 구동한다.
그리고 나서, 제4 기간(t4) 동안 제k 스캔 기입 배선(GWLk)에는 제1 레벨 전압(VGL)을 갖는 제k 스캔 기입 신호(GWk)가 공급되고, 제k 스캔 제어 배선(GCLk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)가 공급된다. 이에 따라, 제1 트랜지스터(T1)는 제1 레벨 전압(VGL)을 갖는 제k 스캔 기입 배선(GWLk)에 의해 턴-온되고, 제2 트랜지스터(T2)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 배선(GCLk)에 의해 턴-온된다. 제1 트랜지스터(T1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(DLj)의 데이터 전압이 공급된다.
이 경우, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압 차(Vsg=Vdata-VINT1)가 구동 트랜지스터(DT)의 문턱전압보다 작기 때문에, 구동 트랜지스터(DT)는 제1 전극과 게이트 전극 간의 전압 차가 문턱전압에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제3 기간(t3) 동안 구동 트랜지스터(DT)의 게이트 전극의 전압은 데이터 전압(Vdata)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 전압(Vdata-Vth)까지 상승할 수 있다.
그리고 나서, 제5 기간(t5) 동안 제k 발광 제어 배선(EMLk)에는 제1 레벨 전압(VGL)을 갖는 제k 발광 제어 신호(EMk)가 공급된다. 이에 따라, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 제1 레벨 전압(VGL)을 갖는 제k 발광 제어 신호(EMk)에 의해 턴-온될 수 있다. 제4 트랜지스터(T4)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극은 구동 전압 배선(VDL)에 연결될 수 있다. 제5 트랜지스터(T5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 발광 소자(EL)의 애노드 전극에 연결될 수 있다.
제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따라 흐르는 구동 전류(Isd)가 발광 소자(EL)에 공급될 수 있다. 구동 전류(Isd)는 수학식 2와 같이 정의될 수 있다.
수학식 2에서, Vth는 구동 트랜지스터(DT)의 문턱전압, VDD는 구동 전압 배선(VDL)의 구동 전압, Vdata는 데이터 전압을 가리킨다. 구동 트랜지스터(DT)의 게이트 전압은 (Vdata-Vth)이고, 제1 전극의 전압은 VDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
결국, 수학식 3과 같이 구동 전류(Isd)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상되며, 발광 소자(EL)는 구동 전압(VDD)과 데이터 전압(Vdata)에 의해 조절되는 구동 전류(Isd)에 따라 발광할 수 있다.
이하, 도 7(b)을 참조하여 광 센서(PS)의 동작을 상세히 설명한다.
제k 리셋 제어 신호(RSTk) 및 제k 스캔 기입 신호(GWk)는 1 프레임 기간을 주기로 반복된 신호를 가질 수 있다. 광 센서(PS)가 동작하는 1 프레임 기간은 제1 화소(PX1)가 동작하는 1 프레임 기간과 무관하게 별도로 진행될 수 있으나, 이에 한정된 것은 아니다.
광 센서(PS)의 1 프레임 기간은 광전 변환 소자(PD)의 감지 애노드 전극을 리셋 전압(Vrst)으로 리셋하는 리셋 기간(RSP), 광전 변환 소자(PD)가 외부 광에 노출되고, 외부 광의 세기에 따라 광전하들이 생성되며, 이에 따라 광전 변환 소자(PD)의 감지 애노드 전극의 전압 및 제1 노드(N1)의 전압이 상승하는 광 노출 기간(EP), 및 제2 감지 트랜지스터(LT2)가 턴-온되어 제q 리드 아웃 배선(ROLq)에 흐르는 감지 전류의 크기에 따라 지문을 판독하는 지문 판독 기간(ROP)을 포함한다.
제k 리셋 제어 신호(RSTk)는 리셋 기간(RSP) 동안 제2 레벨 전압(VGH)을 가지며, 광 노출 기간(EP)과 지문 판독 기간(ROP) 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 기입 신호(GWk)는 리셋 기간(RSP)동안 제1 레벨 전압(VGL)을 가지고, 광 노출 기간(EP)과 지문 판독 기간(ROP) 동안 각각 제2 레벨 전압(VGH)과 제1 레벨 전압(VGL)을 가질 수 있다. 일 예로, 프로세서는 광 노출 기간(EP)이 지난 후 발생한 제k 스캔 기입 신호(GWk)의 제2 레벨 전압(VGH)을 유효한 턴-온 신호로 인식할 수 있다.
리셋 기간(RSP) 동안 제k 리셋 제어 신호(RSTk)에는 제2 레벨 전압(VGH)을 갖는 제k 리셋 제어 신호(RSTk)가 공급된다. 이로 인해, 제2 감지 트랜지스터(LT2)가 턴-온되고, 제1 노드(N1)와 광전 변환 소자(PD)의 감지 애노드 전극은 리셋 전압 배선(VRL)에 연결된다. 광전 변환 소자(PD)의 감지 캐소드 전극과 제2 노드(N2)은 리셋 전압(Vrst)보다 높은 전압에 해당하는 공통 전압(ELVSS)이 인가되므로 광전 변환 소자(PD)는 역방향 바이어스(reverse bias) 상태를 유지한다. 예를 들어, 제1 노드(N1)의 전압 크기는 약 -6.5V일 수 있고, 제2 노드(N2)의 전압 크기는 약 -2.5V일 수 있다.
이후, 광 노출 기간(EP) 동안 광전 변환 소자(PD)는 외부 광에 노출되고, 외부 광의 세기에 따라 광전하들이 생성되며, 이에 따라 광전 변환 소자(PD)의 감지 애노드 전극의 전압 및 제1 노드(N1)의 전압이 상승할 수 있다. 사용자의 터치가 발생하는 경우, 광전 변환 소자(PD)는 지문의 융선(도 3의 'RID') 또는 융선(RID) 사이의 골(도 3의 'VAL')에 의해 반사된 빛에 대응하는 광전하들을 생성하고, 생성된 광전하의 양에 비례하여 역방향(reverse)의 전류가 생성될 수 있다. 즉, 제2 노드(N2)로부터 제1 노드(N1)로 흐르는 광 전류(photo current, Iph)가 발생할 수 있다. 이에 따라, 제1 노드(N1)의 전압이 증가할 수 있다. 제1 노드(N1)에 축적되는 전하량이 클수록 제1 노드(N1)의 전압이 증가하므로, 광 노출 기간(EP)은 충분히 길게 설정되는 것이 바람직하다.
지문 판독 기간(ROP) 동안 제3 감지 트랜지스터(LT3)가 턴-온되어 제q 리드 아웃 배선(ROLq)에 흐르는 감지 전류의 크기에 따라 지문을 판독할 수 있다. 지문 판독 기간(ROP) 동안 제k 스캔 기입 배선(GWLk)에는 제1 레벨 전압(VGL)을 갖는 제k 스캔 기입 신호(GWk)가 공급된다. 이로 인해, 제3 감지 트랜지스터(LT3)가 턴-온되고, 제1 감지 트랜지스터(LT1)의 감지 전류가 제3 감지 트랜지스터(LT3)를 통해 제q 리드 아웃 배선(ROLq)으로 출력될 수 있다. 감지 전류는 제1 감지 트랜지스터(LT1)의 게이트 전극으로 입력되는 제1 노드(N1)의 전하량에 비례하여 발생된 소스-드레인 전류이다. 리드 아웃 회로(도 2의 '40')는 감지 전류에 의해 제q 리드 아웃 배선(ROLq) 및 제3 노드(N3)에 충전된 감지 전압을 감지하며, 지문의 융선 또는 골을 판독할 수 있다.
본 실시예에 따른 표시 장치(1)에 의하면, 광 노출 기간(EP) 동안 제1 노드(N1)의 전압이 제1 감지 트랜지스터(LT1)의 제1 전극과 게이트 전극 간의 전압(Vsg)이 문턱 전압(Vth)에 도달하는 경우, 제1 감지 트랜지스터(LT1)가 턴-온될 수 있다. 이에 따라, 제1 감지 트랜지스터(LT1)의 게이트 전극으로 입력되는 제1 노드(N1)의 전하량에 비례하여 감지 전류가 변화할 수 있다.
일 예로, 제1 노드(N1)의 전압이 제1 감지 트랜지스터(LT1)의 문턱 전압(Vth)에 도달하기 전에는 제1 감지 트랜지스터(LT1)은 턴-오프 상태이므로, 제1 감지 트랜지스터(LT1)의 게이트 전극은 외부 전압이 인가되지 않는 플로팅(floating) 전극일 수 있다. 이 경우, 제1 감지 트랜지스터(LT1)의 게이트 전극의 전압은 그에 인접한 신호 배선 사이에 형성된 기생 커패시턴스에 의해 변화될 수 있다. 예를 들어, 제1 감지 트랜지스터(LT1)의 게이트 전극에 인접한 신호 배선에 신호 변화가 발생하는 경우, 제1 감지 트랜지스터(LT1)의 게이트 전극의 전압이 변화할 수 있다. 이 경우, 제1 감지 트랜지스터(LT1)에는 누설 전류(leakage current)가 흐를 수 있다. 제1 감지 트랜지스터(LT1)의 누설 전류는 감지 전류와 무관한 노이즈 신호에 기여하기 때문에, 표시 장치의 지문 판독의 정확도가 감소할 수 있다.
본 실시예에 따른 표시 장치(1)는 제1 감지 트랜지스터(LT1)의 게이트 전극과 그에 인접한 신호 배선 사이에 배치되거나 신호 배선과 중첩 배치되는 차폐 전극(도 8의 'SHE')을 포함할 수 있다. 이에 따라, 제1 감지 트랜지스터(LT1)의 게이트 전극과 그에 인접한 신호 배선 사이의 기생 커패시터가 차폐될 수 있다. 또한, 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되므로, 지문 판독의 정확도가 감소되는 것을 방지할 수 있다. 이하에서 본 실시예에 따른 표시 장치(1)에 대해 상세히 설명한다.
한편, 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)의 동작은 도 9와 도 10을 결부하여 설명한 제1 화소(PX1)의 동작과 실질적으로 동일할 수 있다. 그러므로, 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)의 동작에 대한 설명은 생략한다.
도 8은 일 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다. 도 9는 일 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 데이터층, 및 제2 데이터층을 보여주는 레이아웃 도이다.
도 8과 도 9를 참조하면, 제1 화소 구동부(PDU1)는 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(T1~T6), 제1 커패시터(Cst), 연결 전극들(BE1~BE5), 및 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다. 감지 구동부(PSDU)는 제1 내지 제3 감지 트랜지스터들(LT1~LT3), 감지 연결 전극들(LBE1~LBE3), 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다. 제1 화소 구동부(PDU1)와 감지 구동부(PSDU)에는 차폐 전극(SHE)이 더 배치될 수 있다.
제k 리셋 제어 배선(RSTLk), 제k 발광 제어 배선(EMLk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 및 제k 스캔 초기화 배선(GILk)은 제1 방향(DR1)으로 연장될 수 있다. 제j 데이터 배선(DLj)은 제2 방향(DR2)으로 연장될 수 있다. 구동 전압 배선(VDL)은 제2 방향(DR2)으로 연장될 수 있다. 제q 리드 아웃 배선(ROLq)은 제2 방향(DR2)으로 연장될 수 있다.
먼저, 제1 화소 구동부(PDU1)의 배치 관계를 설명한다.
구동 트랜지스터(DT)는 채널층(DTA), 게이트 전극(DTG), 제1 전극(DTS), 및 제2 전극(DTD)을 포함할 수 있다. 구동 트랜지스터(DT)의 채널층(DTA)은 구동 트랜지스터(DT)의 게이트 전극(DTG)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DTG)은 구동 트랜지스터(DT)의 채널층(DTA) 상에 배치될 수 있다.
구동 트랜지스터(DT)의 게이트 전극(DTG)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)에 연결될 수 있다. 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제2 트랜지스터(T2)의 제2 전극(D2)에 연결될 수 있다. 제1 연결 전극(BE1)은 제k 스캔 제어 배선(GCLk)과 교차할 수 있다.
구동 트랜지스터(DT)의 제1 전극(DTS)은 제1 트랜지스터(T1)의 제1 전극(S1)과 제4 트랜지스터(T4)의 제2 전극(D4)에 연결될 수 있다.
구동 트랜지스터(DT)의 제2 전극(DTD)은 제3 컨택홀(CNT3)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제2 연결 전극(BE2)은 제4 컨택홀(CNT4)을 통해 제2 트랜지스터(T2)의 제2 전극(D2)에 연결될 수 있다.
또한, 구동 트랜지스터(DT)의 게이트 전극(DTG) 중 제2 커패시터 전극(CE12)과 중첩되는 영역은 제1 커패시터(Cst)의 제1 커패시터 전극(CE11)에 해당할 수 있다.
제1 트랜지스터(T1)는 채널층(A1), 게이트 전극(G1), 제1 전극(S1), 및 제2 전극(D1)에 연결될 수 있다. 제1 트랜지스터(T1)의 채널층(A1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 제1 트랜지스터(T1)의 채널층(A1) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 제k 스캔 기입 배선(GWLk)과 일체로 형성될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 제k 스캔 기입 배선(GWLk)의 일부일 수 있다.
제1 트랜지스터(T1)의 제1 전극(S1)은 제5 컨택홀(CNT5)을 통해 제3 연결 전극(BE3)에 연결될 수 있다. 제3 연결 전극(BE3)은 제6 컨택홀(CNT6)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극(D1)은 구동 트랜지스터(DT)의 제1 전극(DTS) 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극(D1)은 제2 방향(DR2)으로 연장되며, 이로 인해 제k 스캔 제어 배선(GCLk), 제1 차광층(BML1), 제2 초기화 전압 배선(VIL2), 및 차폐 전극(SHE)과 중첩할 수 있다.
제2 트랜지스터(T2)는 채널층(A2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)에 연결될 수 있다. 제2 트랜지스터(T2)의 채널층(A2)은 제2 트랜지스터(T2)의 게이트 전극(G2)과 중첩할 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 제2 트랜지스터(T2)의 채널층(A2) 상에 배치될 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 제k 스캔 제어 배선(GCLk)과 일체로 형성될 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 제k 스캔 제어 배선(GCLk)의 일부일 수 있다.
제2 트랜지스터(T2)의 제1 전극(S2)은 제3 트랜지스터(T3)의 제2 전극(D3)에 연결될 수 있다. 또한, 제2 트랜지스터(T2)의 제2 전극(D2)은 제4 컨택홀(CNT4)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 연결될 수 있다.
제3 트랜지스터(T3)는 채널층(A3), 게이트 전극(G3), 제1 전극(S3), 및 제2 전극(D3)에 연결될 수 있다. 제3 트랜지스터(T3)의 채널층(A3)은 제3 트랜지스터(T3)의 게이트 전극(G3)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 제3 트랜지스터(T3)의 채널층(A3) 상에 배치될 수 있다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 제k 스캔 초기화 배선(GILk)과 일체로 형성될 수 있다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 제k 스캔 초기화 배선(GILk)의 일부일 수 있다.
제3 트랜지스터(T3)의 제1 전극(S1)은 제7 컨택홀(CNT7)을 통해 제4 연결 전극(BE4)에 연결될 수 있다. 제4 연결 전극(BE4)은 제8 컨택홀(CNT8)을 통해 제1 초기화 전압 배선(VIL1)에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 제2 트랜지스터(T2)의 제2 전극(D2)에 연결될 수 있다.
제4 트랜지스터(T4)는 채널층(A4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)에 연결될 수 있다. 제4 트랜지스터(T4)의 채널층(A4)은 제4 트랜지스터(T4)의 게이트 전극(G4)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 제4 트랜지스터(T4)의 채널층(A4) 상에 배치될 수 있다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 제k 발광 제어 배선(EMLk)과 일체로 형성될 수 있다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 제k 발광 제어 배선(EMLk)의 일부일 수 있다.
제4 트랜지스터(T4)의 제1 전극(S4)은 제9 컨택홀(CNT9)을 통해 차폐 전극(SHE)에 연결될 수 있다. 차폐 전극(SHE)은 제14 컨택홀(CNT14)을 통해 구동 전압 배선(VDL)에 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극(D2)은 구동 트랜지스터(DT)의 제1 전극(DTS)과 제1 트랜지스터(T1)의 제1 전극(S1)에 연결될 수 있다.
제5 트랜지스터(T5)는 채널층(A5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)에 연결될 수 있다. 제5 트랜지스터(T5)의 채널층(A5)은 제5 트랜지스터(T5)의 게이트 전극(G5)과 중첩할 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 제5 트랜지스터(T5)의 채널층(A5) 상에 배치될 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 제k 발광 제어 배선(EMLk)과 일체로 형성될 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 제k 발광 제어 배선(EMLk)의 일부일 수 있다.
제5 트랜지스터(T5)의 제1 전극(S5)은 제3 컨택홀(CNT3)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 제11 컨택홀(CNT11)을 통해 제5 연결 전극(BE5)에 연결될 수 있다. 제5 연결 전극(BE5)은 제12 컨택홀(CNT12)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 발광 소자(EL)의 제1 전극은 제1 애노드 컨택홀(CNTA1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제6 트랜지스터(T6)는 채널층(A6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)에 연결될 수 있다. 제6 트랜지스터(T6)의 채널층(A6)은 제6 트랜지스터(T6)의 게이트 전극(G6)과 중첩할 수 있다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 제6 트랜지스터(T6)의 채널층(A6) 상에 배치될 수 있다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 제k-1 스캔 기입 배선과 일체로 형성될 수 있다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 제k-1 스캔 기입 배선의 일부일 수 있다.
제6 트랜지스터(T6)의 제1 전극(S6)은 제13 컨택홀(CNT13)을 통해 제2 초기화 전압 배선(VIL2)에 연결될 수 있다. 제6 트랜지스터(T6)의 제1 전극(S6)은 제k 스캔 초기화 배선(GILk)과 중첩할 수 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 제13 컨택홀(CNT13)을 통해 제2 초기화 전압 배선(VIL2)에 연결될 수 있다.
제1 커패시터(Cst)는 제1 커패시터 전극(CE11) 및 제2 커패시터 전극(CE12)을 포함할 수 있다. 제1 커패시터 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DTG)의 일 부분으로서, 구동 트랜지스터(DT)의 게이트 전극(DTG) 중 제1 커패시터(Cst)의 제2 커패시터 전극(CE12)과 중첩되는 영역에 해당할 수 있다. 제2 커패시터 전극(CE12)은 제1 커패시터(Cst)의 제1 커패시터 전극(CE11)과 중첩할 수 있다. 제2 커패시터 전극(CE12)은 제10 컨택홀(CNT10)을 통해 차폐 전극(SHE)에 연결될 수 있다.
다음으로, 감지 구동부(PSDU)의 배치 관계를 설명한다.
제1 감지 트랜지스터(LT1)는 채널층(LA1), 게이트 전극(LG1), 제1 전극(LS1), 및 제2 전극(LD1)에 연결될 수 있다. 제1 감지 트랜지스터(LT1)의 채널층(LA1)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 중첩할 수 있다. 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)은 제1 감지 트랜지스터(LT1)의 채널층(LA1) 상에 배치될 수 있다.
제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)은 제1 감지 컨택홀(LCT1)을 통해 제1 감지 연결 전극(LBE1)에 연결될 수 있다. 제1 감지 연결 전극(LBE1)은 제2 감지 컨택홀(LCT2)을 통해 제2 감지 트랜지스터(LT2)의 제1 전극(LS2)에 연결될 수 있다. 제1 감지 연결 전극(LBE1)은 제5 감지 컨택홀(LCT5)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 광전 변환 소자(PD)의 제1 전극은 제2 애노드 컨택홀(CNTA2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1), 제1 감지 연결 전극(LBE1), 및 제2 애노드 연결 전극(ANDE2)은 기판의 두께 방향으로 순차적으로 중첩될 수 있다.
제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)은 제j 데이터 배선(DLj)과 인접할 수 있다. 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 일 측 바깥쪽에는 차폐 전극(SHE)이 배치될 수 있다. 차폐 전극(SHE)의 적어도 일부는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j 데이터 배선(DLj) 사이에 배치될 수 있다. 차폐 전극(SHE)은 제14 컨택홀(CNT14)을 통해 구동 전압 배선(VDL)에 연결될 수 있고, 제9 컨택홀(CNT9)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)에 연결될 수 있다. 차폐 전극(SHE)은 또한, 제10 컨택홀(CNT10)을 통해 제2 커패시터 전극(CE12)에 연결될 수 있다.
차폐 전극(SHE)은 구동 전압 배선(VDL)에 연결되기 때문에 일정한 크기의 구동 전압(ELVDD)이 인가된다. 차폐 전극(SHE)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 일 측 바깥쪽에 배치되어 제j 데이터 배선(DLj)과 게이트 전극(LG1) 간의 기생 커패시터 형성을 최소화할 수 있다. 이에 관해서는 도 10 및 도 11을 참조하여 더욱 자세히 설명한다.
제1 감지 트랜지스터(LT1)의 제1 전극(LS1)은 제7 감지 컨택홀(LCT7)을 통해 제2 초기화 전압 배선(VIL2)에 연결될 수 있다. 제1 감지 트랜지스터(LT1)의 제1 전극(LS1)은 제2 방향(DR2)으로 연장될 수 있다.
제1 감지 트랜지스터(LT1)의 제2 전극(LD1)은 제3 감지 트랜지스터(LT3)의 제1 전극(LS3)에 연결될 수 있다.
제2 감지 트랜지스터(LT2)는 채널층(LA2), 게이트 전극(LG2), 제1 전극(LS2), 및 제2 전극(LD2)에 연결될 수 있다. 제2 감지 트랜지스터(LT2)의 채널층(LA2)은 제2 감지 트랜지스터(LT2)의 게이트 전극(LG2)과 중첩할 수 있다. 제2 감지 트랜지스터(LT2)의 게이트 전극(LG2)은 제2 감지 트랜지스터(LT2)의 채널층(LA2) 상에 배치될 수 있다. 제2 감지 트랜지스터(LT2)의 게이트 전극(LG2)은 제k 리셋 제어 배선(RSTLk)과 일체로 형성될 수 있다. 제2 감지 트랜지스터(LT2)의 게이트 전극(LG2)은 제k 리셋 제어 배선(RSTLk)의 일부일 수 있다.
제2 감지 트랜지스터(LT2)의 제1 전극(LS2)은 제3 감지 컨택홀(LCT3)을 통해 리셋 전압 배선(VRL)에 연결될 수 있다. 제2 감지 트랜지스터(LT2)의 제2 전극(LD2)은 제2 감지 컨택홀(LCT2)을 통해 제1 감지 연결 전극(LBE1)에 연결될 수 있다. 제2 감지 트랜지스터(LT2)의 제2 전극(LD2)은 제1 방향(DR1)으로 배치된 차폐 전극(SHE)의 일 부분과 중첩할 수 있다.
제3 감지 트랜지스터(LT3)는 채널층(LA3), 게이트 전극(LG3), 제1 전극(LS3), 및 제2 전극(LD3)에 연결될 수 있다. 제3 감지 트랜지스터(LT3)의 채널층(LA3)은 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)과 중첩할 수 있다. 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)은 제3 감지 트랜지스터(LT3)의 채널층(LA3) 상에 배치될 수 있다. 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)은 제k 스캔 기입 배선(GWLk)과 일체로 형성될 수 있다. 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)은 제k 스캔 기입 배선(GWLk)의 일부일 수 있다. 제3 감지 트랜지스터(LT3)는 제k 스캔 기입 배선(GWLk)과 두 번 중첩되어 듀얼 게이트(dual gate)를 형성할 수 있다.
제3 감지 트랜지스터(LT3)의 제1 전극(LS3)은 제1 감지 트랜지스터(LT1)의 제2 전극(LD1)에 연결될 수 있다. 제3 감지 트랜지스터(LT3)의 제2 전극(LD3)은 제4 감지 컨택홀(LCT4)을 통해 제2 감지 연결 전극(LBE2)에 연결될 수 있다. 제2 감지 연결 전극(LBE2)은 제6 감지 컨택홀(LCT6)을 통해 제q 리드 아웃 배선(ROLq)에 연결될 수 있다.
한편, 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)는 도 8과 도 9를 결부하여 설명한 제1 화소 구동부(PDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 10은 일 실시예에 따른 제1 화소 구동부와 감지 구동부, 및 그에 인접한 제3 화소 구동부를 보여주는 레이아웃 도이다. 도 11은 도 10의 차폐 전극을 확대한 레이아웃 도이다.
도 10 및 도 11을 참조하여, 차폐 전극(SHE)와 제1 화소 구동부(PDU1), 감지 구동부(PSDU), 및 그에 인접한 제3 화소 구동부(PDU3)의 배치 관계를 설명한다. 제3 화소 구동부(PDU3)는 제2 방향(DR2)으로 연장된 제j-1 데이터 배선(DLj-1)과 구동 전압 배선(VDL)을 더 포함할 수 있다. 제q 리드 아웃 배선(ROLq)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j 데이터 배선(DLj) 사이에 배치되며, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j-1 데이터 배선(DLj-1) 사이에 배치되지 않을 수 있다.
차폐 전극(SHE)은 서로 연결된 제1 차폐부(SHEa), 제2 차폐부(SHEb), 제3 차폐부(SHEc), 제4 차폐부(SHEd), 및 제5 차폐부(SHEe)를 포함한다. 제1 차폐부(SHEa)는 제2 방향(DR2)으로 연장되며, 제2 차폐부(SHEb)는 제2 방향(DR2)으로 연장되며 제1 차폐부(SHEa)와 이격될 수 있다. 제3 차폐부(SHEc)는 제1 차폐부(SHEa)와 연결되고, 제4 차폐부(SHEd)는 제2 차폐부(SHEb)와 연결될 수 있다. 제5 차폐부(SHEe)는 제2 방향(DR2)으로 연장되고, 제3 차폐부(SHEc)와 제4 차폐부(SHEd)를 연결할 수 있다.
제1 차폐부(SHEa)의 면적은 제2 차폐부(SHEb)의 면적과 실질적으로 동일하고, 제3 차폐부(SHEc)의 면적은 제4 차폐부(SHEd)의 면적과 실질적으로 동일할 수 있다. 제1 차폐부(SHEa)의 제1 방향(DR1)의 폭은 제2 차폐부(SHEb)의 제1 방향(DR1)의 폭과 실질적으로 동일하고, 제3 차폐부(SHEc)의 제1 방향(DR1)의 폭은 제4 차폐부(SHEd)의 제1 방향(DR1)의 폭과 실질적으로 동일할 수 있다. 제1 차폐부(SHEa) 또는 제2 차폐부(SHEb)의 제1 방향(DR1)의 폭은 제3 차폐부(SHEc) 또는 제4 차폐부(SHEd)의 제1 방향(DR1)의 폭보다 작을 수 있다. 제5 차폐부(SHEe)의 제1 방향(DR1)의 길이는 제1 차폐부(SHEa) 또는 제2 차폐부(SHEb)의 제1 방향(DR1)의 폭보다 클 수 있다.
제1 차폐부(SHEa), 제2 차폐부(SHEb), 제3 차폐부(SHEc), 제4 차폐부(SHEd), 제5 차폐부(SHEe)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 일 측 바깥쪽에 배치될 수 있다. 예를 들어, 제1 차폐부(SHEa)와 제3 차폐부(SHEc)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 제1 방향(DR1)의 일 측 바깥쪽에 배치될 수 있다. 제2 차폐부(SHEb)와 제4 차폐부(SHEd)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 제1 방향(DR1)의 타 측 바깥쪽에 배치될 수 있다. 제5 차폐부(SHEe)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 제2 방향(DR2)의 일 측 바깥쪽에 배치될 수 있다. 제1 차폐부(SHEa), 제2 차폐부(SHEb), 제3 차폐부(SHEc), 제4 차폐부(SHEd), 및 제5 차폐부(SHEe)는 제1 감지 트랜지스터의 게이트 전극의 세 측면을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 감지 트랜지스터의 게이트 전극은 인접한 신호 배선들의 전압 변화로부터 보호될 수 있다.
차폐 전극(SHE)의 제2 방향(DR2)의 길이는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 제2 방향(DR2)의 길이보다 길 수 있다. 예를 들어, 제1 차폐부(SHEa) 및 제3 차폐부(SHEc)의 길이의 합은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 길이보다 길 수 있다. 제2 차폐부(SHEb) 및 제4 차폐부(SHEd)의 길이의 합도 이와 동일하다.
차폐 전극(SHE)의 제1 방향(DR1)의 길이는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 제1 방향(DR1)의 길이보다 길 수 있다. 예를 들어, 제5 차폐부(SHEe)의 길이는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 길이보다 길 수 있다.
차폐 전극(SHE)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 신호 배선 사이에 배치되거나 신호 배선과 중첩하여 배치될 수 있다. 본 실시예에서 신호 배선은 제j 데이터 배선(DLj) 또는 제j-1 데이터 배선(DLj-1)일 수 있다.
예를 들어, 제1 차폐부(SHEa)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j 데이터 배선(DLj) 사이에 배치되고, 제2 차폐부(SHEb)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j-1 데이터 배선(DLj-1) 사이에 배치되고, 제3 차폐부(SHEc)는 제j 데이터 배선(DLj)과 중첩하고, 제4 차폐부(SHEd)는 제j-1 데이터 배선(DLj-1)과 중첩할 수 있다. 한편, 제5 차폐부(SHEe)는 제2 감지 트랜지스터(LT2)의 채널층(LA2)과 중첩할 수 있다.
제1 차폐부(SHEa), 제3 차폐부(SHEc), 및 제5 차폐부(SHEe)의 일부는 제q 리드 아웃 배선(ROLq)과 중첩할 수 있다.
한편, 차폐 전극(SHE)은 게이트 전극(LG1)에 연결되는 제1 감지 연결 전극(LBE1)의 전압 변화를 차폐할 수도 있고, 제1 감지 연결 전극(LBE1)에 연결되는 제2 애노드 연결 전극(ANDE2)의 전압 변화를 차폐할 수도 있다. 예를 들어, 차폐 전극(SHE)은 제1 감지 연결 전극(LBE1)의 일 측 바깥쪽에 배치될 수 있고, 제2 애노드 연결 전극(ANDE2)의 일 측 바깥쪽에 배치될 수도 있다. 차폐 전극(SHE)은 제1 감지 연결 전극(LBE1)과 신호 배선 사이에 배치되거나 신호 배선과 중첩하여 배치될 수 있다. 차폐 전극(SHE)은 제2 애노드 연결 전극(ANDE2)과 신호 배선 사이에 배치되거나 신호 배선과 중첩하여 배치될 수 있다. 일 실시예에서 신호 배선은 제j 데이터 배선(DLj) 또는 제j-1 데이터 배선(DLj-1)일 수 있다.
본 실시예에 따른 표시 장치(1)는 제1 감지 트랜지스터(LT1)의 게이트 전극과 그에 인접한 신호 배선 사이에 배치되거나 신호 배선과 중첩 배치되는 차폐 전극(SHE)을 포함할 수 있다. 차폐 전극(SHE)은 소정의 전압(예를 들어, 구동 전압(ELVDD))이 인가되기 때문에, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 그에 인접한 신호 배선 사이에 기생 커패시터가 형성되는 것을 방지할 수 있다. 이에 따라, 신호 배선을 통해 전달되는 신호 변화가 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압을 변화시키는 것을 방지할 수 있다. 또한, 제1 감지 트랜지스터(LT1)이 턴-오프된 광 노출 기간(EP) 동안 게이트 전극(LG1)의 전압이 일정하게 유지될 수 있으므로 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되고, 지문 판독의 정확도를 감소시키는 노이즈 신호가 발생하는 것을 방지할 수 있다.
한편, 본 명세서에서 차폐 전극(SHE)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 인접한 제j 데이터 배선(DLj) 및 제j-1 데이터 배선(DLj-1) 사이에 배치되어 데이터 전압 변화를 차폐하는 것으로 예시하였지만, 이에 제한되지 않는다. 차폐 전극(SHE)은 전압 변화가 존재하는 다양한 신호 배선들과 게이트 전극(LG1) 사이를 차폐하기 위해 다양한 위치에 배치될 수 있다. 예를 들어, 차폐 전극(SHE)은 제k 스캔 제어 배선(GCLk)과 게이트 전극(LG1) 사이를 차폐하거나, 제k 발광 제어 배선(EMLk)과 게이트 전극(LG1) 사이를 차폐할 수 있다. 이 경우, 차폐 전극(SHE)은 적어도 일 부분이 제1 방향(DR1)으로 연장되며, 제k 스캔 제어 배선(GCLk)과 게이트 전극(LG1) 사이에 배치되거나, 제k 발광 제어 배선(EMLk)과 게이트 전극(LG1)에 배치될 수 있다.
도 12는 도 8과 도 9의 A-A'를 따라 절단한 단면도의 일 예이다. 도 13은 도 8과 도 9의 B-B' 및 C-C'를 따라 절단한 단면도의 일 예이다. 도 14는 도 8과 도 9의 D-D'를 따라 절단한 단면도의 일 예이다. 도 15는 도 8과 도 9의 E-E'를 따라 절단한 단면도의 일 예이다. 도 16은 도 8과 도 9의 F-F'를 따라 절단한 단면도의 일 예이다. 도 17은 도 10의 G-G' 및 H-H'를 따라 절단한 단면도의 일 예이다.
도 12 내지 도 17을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층, 발광 소자층, 및 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층은 화소 구동부들(PDU1~PDU4) 각각의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(T1~T6), 및 제1 커패시터(Cst)와, 감지 구동부(PSDU)의 제1 내지 제3 감지 트랜지스터들(LT1~LT3)이 형성되는 층일 수 있다. 박막 트랜지스터층(TFTL)은 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제3 게이트층(GTL3), 제1 데이터 금속층(DTL1), 제2 데이터 금속층(DTL2), 버퍼막(BF), 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 제3 층간 절연막(143), 제1 유기막(160), 및 제2 유기막(161)을 포함한다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층의 유기 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다.
제1 액티브층(ACT1)은 구동 트랜지스터(DT)의 채널층(DTA), 제1 전극(DTS), 및 제2 전극(DTD)을 포함할 수 있다. 구동 트랜지스터(DT)의 채널층(DTA)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 구동 트랜지스터(DT)의 게이트 전극(DTG)과 중첩하는 영역일 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)은 채널층(DTA)의 일 측에 배치되고, 제2 전극(DTD)은 채널층(DTA)의 타 측에 배치될 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)과 제2 전극(DTD)은 제3 방향(DR3)에서 게이트 전극(DTG)과 중첩하지 않는 영역일 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)과 제2 전극(DTD)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
또한, 제1 액티브층(ACT1)은 제1 및 제4 내지 제6 트랜지스터들(T1, T4~T6)의 채널층들(A1, A4~A6), 제1 전극들(S1, S4~S6), 및 제2 전극들(D1, D4~D6)을 더 포함할 수 있다. 제1 내지 제6 트랜지스터들(T1, T4~T6)의 채널층들(A1, A4~A6) 각각은 제3 방향(DR3)에서 게이트 전극들(G1, G4~G6) 중에서 그에 대응되는 게이트 전극과 중첩할 수 있다. 제1 내지 제6 트랜지스터들(T1~T6)의 제1 전극들(S1, S4~S6)과 제2 전극들(D1, D4~D6)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 액티브층(ACT1) 상에는 제1 게이트 절연막(131)이 배치될 수 있다. 제1 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트층(GTL1)이 배치될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DTG)을 포함할 수 있다. 또한, 제1 게이트층(GTL1)은 제1 및 제4 내지 제6 트랜지스터들(T1, T4~T6)의 게이트 전극들(G1, G4~G6), 제1 및 제3 감지 트랜지스터(LT1, LT3)의 게이트 전극들(LG1, LG3)을 포함할 수 있다. 또한, 제1 커패시터 전극(CE11), 제k 스캔 기입 배선(GWLk), 및 제k 발광 제어 배선(EMLk)을 더 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CE12), 제1 내지 제3 차광층(BML1, BML2, BML3), 및 제1 초기화 전압 배선(VIL1)을 포함할 수 있다. 제1 내지 제3 차광층(BML1, BML2, BML3)은 표시 패널(10)의 하부 방향에서 입사되는 광이 상부에 위치한 제2 반도체층(ACT2)으로 진입하는 것을 억제하는 역할을 할 수 있다. 제2 게이트층(GTL2)은 상술한 제1 게이트층(GTL1)과 동일한 물질을 포함할 수 있다
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 상술한 제1 층간 절연막(141)과 동일한 물질을 포함할 수 있다
제2 층간 절연막(142) 상에는 제2 액티브층(ACT2)이 배치될 수 있다. 제2 액티브층(ACT2)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))와 같은 산화물 반도체를 포함할 수 있다.
제2 액티브층(ACT2)은 제2 및 제3 트랜지스터들(T2, T3)의 채널층들(A2, A3), 제1 전극들(S2, S3), 및 제2 전극들(D2, D3)을 포함할 수 있다. 제2 및 제3 트랜지스터들(T2, T3)의 채널층들(A2, A3) 각각은 제3 방향(DR3)에서 게이트 전극들(G2, G3) 각각과 중첩할 수 있다. 또한, 제2 액티브층(ACT2)은 제2 감지 트랜지스터(LT2)의 채널층(LA2), 제1 전극(LS2), 및 제2 전극(LD2)을 포함할 수 있다. 제2 감지 트랜지스터(LT2)의 채널층(LA2)은 제3 방향(DR3)에서 게이트 전극(LG2)과 중첩할 수 있다.
제2 및 제3 트랜지스터들(T2, T3)의 제1 전극들(S2, S3)과 제2 전극들(D2, D3), 및 제2 감지 트랜지스터(LT2)의 제1 전극(LS2)과 제2 전극(LD2)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 액티브층(ACT2) 상에는 제2 게이트 절연막(132)이 배치될 수 있다. 제2 게이트 절연막(132)은 상술한 제1 게이트 절연막(131)과 동일한 물질을 포함할 수 있다.
제2 게이트 절연막(132) 상에는 제3 게이트층(GTL3)이 배치될 수 있다. 제3 게이트층(GTL3)은 제2 내지 제3 트랜지스터들(T2, T3)의 게이트 전극들(G2, G3), 제2 및 제3 감지 트랜지스터들(LT2, LT3)의 게이트 전극들(LG2, LG3), 제k 스캔 초기화 배선(GILk), 및 제k 스캔 제어 배선(GCLk), 및 제k 리셋 제어 배선(RSTLk)을 포함할 수 있다. 제3 게이트층(GTL3)은 상술한 제1 게이트층(GTL1)과 동일한 물질을 포함할 수 있다.
제3 게이트층(GTL3) 상에는 제3 층간 절연막(143)이 배치될 수 있다. 제3 층간 절연막(143)은 상술한 제1 층간 절연막(141)과 동일한 물질을 포함할 수 있다.
제3 층간 절연막(143) 상에는 제1 데이터 도전층(DTL1)이 형성될 수 있다. 제1 데이터 금속층(DTL1)은 제2 초기화 전압 배선(VIL2), 리셋 전압 배선(VRL), 제1 내지 제5 연결 전극들(BE1~BE5), 제1 및 제2 감지 연결 전극들(LBE1, LBE2), 및 차폐 전극(SHE)을 포함할 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 데이터 도전층(DTL1) 상에는 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제3 게이트층(GTL3), 및 제1 데이터 도전층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 유기막(160)이 형성될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 데이터 도전층(DTL2)이 형성될 수 있다. 제2 데이터 도전층(DTL2)은 제1 애노드 연결 전극(ANDE1), 제2 애노드 연결 전극(ANDE2), 구동 전압 배선(VDL), 제j 데이터 배선(DLj), 및 제q 리드 아웃 배선(ROLq)을 포함할 수 있다. 제2 데이터 도전층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 도전층(DTL2) 상에는 단차를 평탄하게 하기 위한 제2 유기막(161)이 형성될 수 있다. 제2 유기막(161)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 컨택홀(CNT1)은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DTG)을 노출하는 홀일 수 있다. 제2 컨택홀(CNT2)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 트랜지스터(T2)의 제2 전극(D2)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DTG)에 연결되고, 제2 컨택홀(CNT2)을 통해 제2 트랜지스터(T2)의 제2 전극(D2)에 연결될 수 있다.
제3 컨택홀(CNT3)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 구동 트랜지스터(DT)의 제2 전극(DTD)을 노출하는 홀일 수 있다. 제4 컨택홀(CNT4)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 트랜지스터(T2)의 제2 전극(D2)을 노출하는 홀일 수 있다. 제2 연결 전극(BE2)은 제3 컨택홀(CNT3)을 통해 구동 트랜지스터(DT)의 제2 전극(DTD)에 연결되고, 제4 컨택홀(CNT4)을 통해 제2 트랜지스터(T2)의 제2 전극(D2)에 연결될 수 있다.
제5 컨택홀(CNT5)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 트랜지스터(T1)의 제1 전극(S1)을 노출하는 홀일 수 있다. 제6 컨택홀(CNT6)은 제1 유기막(160)을 관통하여 제3 연결 전극(BE3)을 노출하는 홀일 수 있다. 제3 연결 전극(BE3)은 제5 컨택홀(CNT5)을 통해 제1 트랜지스터(T1)의 제1 전극(S1)에 연결되고, 제j 데이터 배선(DLj)은 제6 컨택홀(CNT6)을 통해 제3 연결 전극(BE3)에 연결될 수 있다.
제7 컨택홀(CNT7)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제3 트랜지스터(T3)의 제1 전극(S3)을 노출하는 홀일 수 있다. 제8 컨택홀(CNT8)은 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 초기화 전압 배선(VIL1)을 노출하는 홀일 수 있다. 제4 연결 전극(BE4)은 제7 컨택홀(CNT7)을 통해 제3 트랜지스터(T3)의 제1 전극(S3)에 연결되고, 제8 컨택홀(CNT8)을 통해 제1 초기화 전압 배선(VIL1)에 연결될 수 있다.
제9 컨택홀(CNT9)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제4 트랜지스터(T4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 제14 컨택홀(CNT14)은 제1 유기막(160)을 관통하여 차폐 전극(SHE)을 관통하는 홀일 수 있다. 차폐 전극(SHE)은 제9 컨택홀(CNT9)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)에 연결되고, 구동 전압 배선(VDL)은 제14 컨택홀(CNT10)을 통해 차폐 전극(SHE)에 연결될 수 있다. 즉, 차폐 전극(SHE)은 제4 트랜지스터(T4)의 제1 전극(S4)와 구동 전압 배선(VDL)을 연결하는 역할을 할 수 있다.
제11 컨택홀(CNT11)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제5 트랜지스터(T5)의 제2 전극(D5)을 노출하는 홀일 수 있다. 제12 컨택홀(CNT12)은 제1 유기막(160)을 관통하여 제5 연결 전극(BE5)을 관통하는 홀일 수 있다. 제5 연결 전극(BE5)은 제11 컨택홀(CNT11)을 통해 제5 트랜지스터(T5)의 제2 전극(D5)에 연결되고, 제1 애노드 연결 전극(ANDE1)은 제12 컨택홀(CNT12)을 통해 제5 연결 전극(BE5)에 연결될 수 있다.
제13 컨택홀(CNT13)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제6 트랜지스터(T6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 제2 초기화 전압 배선(VIL2)은 제13 컨택홀(CNT13)을 통해 제6 트랜지스터(T6)의 제2 전극(D6)에 연결될 수 있다.
제10 컨택홀(CNT10)은 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제2 커패시터 전극(CE12)을 노출하는 홀일 수 있다. 차폐 전극(SHE)은 제10 컨택홀(CNT10)을 통해 제2 커패시터 전극(CE12)에 연결될 수 있다.
제1 감지 컨택홀(LCT1)은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)을 노출하는 홀일 수 있다. 제2 감지 컨택홀(LCT2)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(LT2)의 제2 전극(LD2)을 노출하는 홀일 수 있다. 제1 감지 연결 전극(LBE1)은 제1 감지 컨택홀(LCT1)을 통해 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)에 연결되고, 제2 감지 컨택홀(LCT2)을 통해 제2 감지 트랜지스터(LT2)의 제2 전극(LD2)에 연결될 수 있다.
제3 감지 컨택홀(LCT3)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(LT2)의 제1 전극(LS2)을 노출하는 홀일 수 있다. 리셋 전압 배선(VRL)은 제3 감지 컨택홀(LCT3)을 통해 제2 감지 트랜지스터(LT2)의 제1 전극(LS2)에 연결될 수 있다.
제4 감지 컨택홀(LCT4)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제3 감지 트랜지스터(LT3)의 제2 전극(LD3)을 노출하는 홀일 수 있다. 제2 감지 연결 전극(LBE2)은 제4 감지 컨택홀(LCT4)을 통해 제3 감지 트랜지스터(LT3)의 제2 전극(LD3)에 연결될 수 있다.
제5 감지 컨택홀(LCT5)은 제1 유기막(160)을 관통하여 제1 감지 연결 전극(LBE1)을 노출하는 홀일 수 있다. 제2 애노드 연결 전극(ANDE2)은 제5 감지 컨택홀(LCT5)을 통해 제1 감지 연결 전극(LBE1)에 연결될 수 있다.
제6 감지 컨택홀(LCT6)은 제1 유기막(160)을 관통하여 제2 감지 연결 전극(LBE2)을 노출하는 홀일 수 있다. 제q 리드 아웃 배선(ROLq)은 제6 감지 컨택홀(LCT6)을 통해 제2 감지 연결 전극(LBE2)에 연결될 수 있다.
제7 감지 컨택홀(LCT7)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(LT1)의 제1 전극(LS1)을 노출하는 홀일 수 있다. 제2 초기화 전압 배선(VIL2)은 제7 감지 컨택홀(LCT7)을 통해 제1 감지 트랜지스터(LT1)의 제1 전극(LS1)에 연결될 수 있다.
박막 트랜지스터층 상에는 발광 소자층이 형성된다. 발광 소자층은 발광 소자(EL)들, 광전 변환 소자(PD)들, 및 뱅크(180)를 포함한다. 발광 소자층은 제2 유기막(161) 상에 배치될 수 있다.
발광 소자(EL)들 각각은 화소 전극(171), 유기 발광층(172), 및 공통 전극(173)을 포함할 수 있다. 광전 변환 소자(PD)들 각각은 제1 전극(175), 광전 변환층(174), 및 공통 전극(173)을 포함할 수 있다. 발광 소자(EL)들과 광전 변환 소자(PD)들은 공통 전극(173)을 공유할 수 있다.
발광 소자(EL)들 각각의 화소 전극(171)과 광전 변환 소자(PD)들 각각의 제1 전극(175)은 제2 유기막(161) 상에 형성될 수 있다. 발광 소자(EL)들 각각의 화소 전극(171)은 제1 유기막(160)을 관통하는 제1 애노드 컨택홀(CNTA1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 광전 변환 소자(PD)들 각각의 제1 전극(175)은 제2 유기막(161)을 관통하는 제2 애노드 컨택홀(CNTA2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
발광 소자(EL)의 화소 전극(171)은 이에 제한되는 것은 아니지만 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층 구조를 가지거나, 적층막 구조, 예를 들어 인듐-주석-산화물(Indi㎛-Tin-Oxide: ITO), 인듐-아연-산화물(Indi㎛-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 및 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni)을 포함하는 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있다.
광전 변환 소자(PD)의 제1 전극(175)은 이에 제한되는 것은 아니지만 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층 구조를 가지거나, ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있다.
뱅크(180)는 화소들(PX1, PX2, PX3, PX4)의 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 센서(PS)들의 광 감지부(PSU)들을 정의하기 위해, 제2 유기막(161) 상에 형성될 수 있다. 뱅크(180)는 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 감지부(PSU)들을 구획할 수 있다. 발광부들(ELU1, ELU2, ELU3, ELU4) 각각은 화소 전극(171), 유기 발광층(172), 및 공통 전극(173)이 순차적으로 적층되어 화소 전극(171)으로부터의 정공과 공통 전극(173)으로부터의 전자가 유기 발광층(172)에서 재결합되어 발광하는 영역을 나타낸다. 광 감지부(PSU)들 각각은 제1 전극(175), 광전 변환층(174), 및 공통 전극(173)이 순차적으로 적층되어 외부에서 입사된 광을 전기적 신호로 전환하는 영역을 나타낸다.
뱅크(180)는 발광 소자(EL)들 각각의 화소 전극(171)과 광전 변환 소자(PD)들 각각의 제1 전극(175)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 소자(EL)들 각각의 화소 전극(171) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 발광부(ELU1)의 유기 발광층(172)은 제1 광을 발광하고, 제2 발광부(ELU2)의 유기 발광층(172)은 제2 광을 발광할 수 있다. 제3 발광부(ELU3)의 유기 발광층(172)은 제3 광을 발광하며, 제4 발광부(ELU4)의 유기 발광층(172)은 제2 광을 발광할 수 있다.
광전 변환 소자(PD)들 각각의 제1 전극(175) 상에는 광전 변환층(174)이 형성된다. 광전 변환층(174)은 입사된 광에 비례하여 광전하를 생성할 수 있다. 입사광은 유기 발광층(172)에서 출사되었다가 반사되어 진입한 광일 수도 있고, 유기 발광층(172)과 무관하게 외부에서 제공되는 광일 수도 있다. 광전 변환층(174)에서 생성되어 축적된 전하는 광 센싱에 필요한 전기적 신호로 변환될 수 있다.
광전 변환층(174)은 전자 공여 물질 및 전자 수용 물질을 포함할 수 있다. 전자 공여 물질은 광에 응답하여 도우너 이온(donor ion)을 생성하고, 전자 수용 물질은 광에 응답하여 액셉트 이온(acceptor ion)을 생성할 수 있다. 광전 변환층(174)이 유기물로 형성되는 경우, 전자 공여 물질은 서브 프탈로사이아닌(Sub-phthalocyanine, SubPc), 디부틸포스페이트(Di-butyl-phosphate, DBP)와 같은 화합물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 전자 수용 물질은 플러렌, 플러렌 유도체, 페릴렌 디이미드(perylene diimide)와 같은 화합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이와 달리, 광전 변환층(174)이 무기물로 형성되는 경우, 광전 변환 소자(PD)는 pn 형 또는 pin 형의 포토 트랜지스터일 수 있다. 예를 들어, 광전 변환층(174)은 N형 반도체층, I형 반도체층, 및 P형 반도체층이 순차적으로 적층된 구조를 가질 수 있다.
공통 전극(173)은 유기 발광층(172), 광전 변환층(174), 및 뱅크(180) 상에 배치될 수 있다. 공통 전극(173)은 유기 발광층(172)과 광전 변환층(174)을 덮도록 형성될 수 있다. 공통 전극(173)은 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 감지부(PSU)들에 공통적으로 형성될 수 있다. 공통 전극(173)은 일함수가 낮은 도전성 물질, 예를 들어, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)을 포함할 수 있다. 또는 투명 금속 산화물, 예를 들어, 인듐-주석-산화물(ITO), 인듐-아연-산화물(IZO), 산화아연(ZnO) 등을 포함할 수 있다.
발광 소자층 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
도 17을 참조하면, 본 실시예에 따르면, 차폐 전극(SHE)의 제1 차폐부(SHEa)는 제j 데이터 배선(DLj)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 배치될 수 있다. 이에 따라, 제1 차폐부(SHEa)는 제j 데이터 배선(DLj)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
차폐 전극(SHE)의 제2 차폐부(SHEb)는 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 배치될 수 있다. 이에 따라, 제2 차폐부(SHEb)는 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
차폐 전극(SHE)의 제3 차폐부(SHEc)는 제j 데이터 배선(DLj)과 제1 감지 연결 전극(LBE1) 사이에 배치되며, 제j 데이터 배선(DLj)과 일부 중첩할 수 있다. 이에 따라, 제3 차폐부(SHEc)는 제j 데이터 배선(DLj)과 제1 감지 연결 전극(LBE1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
차폐 전극(SHE)의 제4 차폐부(SHEd)는 제j-1 데이터 배선(DLj-1)과 제1 감지 연결 전극(LBE1) 사이에 배치되며, 제j-1 데이터 배선(DLj-1)과 일부 중첩할 수 있다. 이에 따라, 제4 차폐부(SHEd)는 제j-1 데이터 배선(DLj-1)과 제1 감지 연결 전극(LBE1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
제q 리드 아웃 배선(ROLq)는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1), 제1 감지 연결 전극(LBE1), 제2 애노드 연결 전극(ANDE2)의 우측 바깥쪽에 배치될 수 있다. 제q 리드 아웃 배선(ROLq)은 지문 판독 기간(도 7의 'ROP') 외의 기간에는 감지 신호를 인가받지 않는 직류 배선일 수 있다. 이 경우, 제q 리드 아웃 배선(ROLq)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j 데이터 배선(DLj) 사이에 배치되고, 제1 감지 연결 전극(LBE1)과 제j 데이터 배선(DLj) 사이에 배치되고, 제2 애노드 연결 전극(ANDE2)과 제j 데이터 배선(DLj) 사이에 배치되기 때문에 이들 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
이에 따라, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)에 인접한 데이터 배선들(DLj, DLj-1)을 통해 전달되는 데이터 신호 변화가 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압을 변화시키는 것을 방지할 수 있다. 따라서, 광 노출 기간(EP) 동안 게이트 전극(LG1)의 전압이 일정하게 유지될 수 있으므로 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되고, 지문 판독의 정확도를 감소시키는 노이즈 신호가 발생하는 것을 방지할 수 있다.
이하, 도 18 내지 도 20을 참조하여 다른 실시예에 따른 표시 장치(1)를 설명한다.
도 18은 다른 실시예에 따른 제1 화소 구동부와 감지 구동부, 및 그에 인접한 제3 화소 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 데이터층, 및 제2 데이터층을 보여주는 레이아웃 도이다. 도 19는 도 18의 I-I'를 따라 절단한 단면도의 일 예이다. 도 20은 도 18의 J-J' 및 K-K'를 따라 절단한 단면도의 일 예이다.
본 실시예에 따른 표시 장치(1)는 리셋 전압 배선이 제1 방향(DR1)으로 연장된 제1 서브 리셋 전압 배선(VRL1) 외에 제2 방향(DR2)으로 연장된 제2 서브 리셋 전압 배선(VRL2)을 더 포함한다는 점에서 이전 실시예와 상이하다.
도 18을 참조하면, 제1 서브 리셋 전압 배선(VRL1)은 도 8 내지 도 10의 실시예의 리셋 전압 배선과 실질적으로 동일한 위치에 배치될 수 있다. 제1 서브 리셋 전압 배선(VRL1)은 제1 데이터 도전층(DTL1)에 배치된다.
제2 서브 리셋 전압 배선(VRL2)은 제2 방향(DR2)으로 연장되며, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 좌측 바깥쪽에 배치될 수 있다. 제2 서브 리셋 전압 배선(VRL2)은 제3 화소 구동부(PDU3)의 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 배치될 수 있다. 제2 서브 리셋 전압 배선(VRL2)은 제1 서브 리셋 전압 배선(VRL1), 제k 리셋 제어 배선(RSTLk), 차폐 전극(SHE), 제k 발광 제어 배선(EMLk), 제k 스캔 제어 배선(GCLk), 제2 초기화 전압 배선(VIL2), 제k 스캔 초기화 배선(GILk), 및 제1 초기화 전압 배선(VIL1)에 중첩할 수 있다.
또한, 제q 리드 아웃 배선(ROLq)은 제2 방향(DR2)으로 연장되며, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 우측 바깥쪽에 배치될 수 있다.
도 19를 참조하면, 제2 서브 리셋 전압 배선(VRL2)은 제2 데이터 도전층(DTL2)에 배치되며, 제2 감지 트랜지스터(LT2)의 채널층(LA2)과 일부 중첩할 수 있다. 제2 서브 리셋 전압 배선(VRL2)은 제8 감지 컨택홀(LCT8)을 통해 제1 서브 리셋 전압 배선(VRL1)에 연결될 수 있다. 제8 감지 컨택홀(LCT8)은 제1 유기막(160)을 관통하여 제1 서브 리셋 전압 배선(VRL1)을 노출하는 홀일 수 있다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(1)는 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 배치된 제2 서브 리셋 전압 배선(VRL2)을 통해 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
제2 데이터 도전층(DTL2)은 수평 방향을 따라 순차적으로 배치되는 제j-1 데이터 배선(DLj-1), 제2 서브 리셋 전압 배선(VRL2), 제2 애노드 연결 전극(ANDE2), 제q 리드 아웃 배선(ROLq), 및 제j 데이터 배선(DLj)을 포함한다. 제2 서브 리셋 전압 배선(VRL2), 제2 차폐부(SHEb), 및 제4 차폐부(SHEd)는 제j-1 데이터 배선(DLj-1)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)(또는 제1 감지 연결 전극(LBE1)) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다. 제q 리드 아웃 배선(ROLq), 제1 차폐부(SHEa), 및 제3 차폐부(SHEc)는 제j 데이터 배선(DLj)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)(또는 제1 감지 연결 전극(LBE1)) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다. 과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)(또는 제1 감지 연결 전극(LBE1))은 제2 서브 리셋 전압 배선(VRL2)과 제q 리드 아웃 배선(ROLq) 사이에 배치되어 주변 전압으로부터 보호될 수 있다.
이에 따라, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)에 인접한 데이터 배선들(DLj, DLj-1)을 통해 전달되는 데이터 신호 변화가 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압을 변화시키는 것을 방지할 수 있다. 따라서, 광 노출 기간(EP) 동안 게이트 전극(LG1)의 전압이 일정하게 유지될 수 있으므로 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되고, 지문 판독의 정확도를 감소시키는 노이즈 신호가 발생하는 것을 방지할 수 있다.
이하, 도 21 내지 도 23을 참조하여 다른 실시예에 따른 표시 장치(1)를 설명한다.
도 21은 또 다른 실시예에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다. 도 22는 도 21에 제2 데이터층을 더 보여주는 레이아웃 도이다.도 23은 도 21 및 도 22의 L-L'를 따라 절단한 단면도의 일 예이다.
본 실시예에 따른 표시 장치(1)에서 차폐 전극(SHE')은 제2 방향(DR2)으로 연장된 제1 차폐부(SHEa') 및 제2 차폐부(SHEb')를 포함하고, 이들을 연결하는 제3 차폐부(SHEe')를 포함한다는 점에서 도 8 내지 도 17의 실시예와 상이하다. 차폐 전극(SHE')은 제1 차폐부(SHEa')를 통해 제2 초기화 전압 배선(VIL2)에 연결되어 제2 초기화 전압(VAINT)을 인가받을 수 있다.
제1 차폐부(SHEa')는 제2 방향(DR2)으로 연장되며, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 우측 바깥쪽에 배치될 수 있다. 제1 차폐부(SHEa')는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j 데이터 배선(DLj) 사이에 배치될 수 있다.
제2 차폐부(SHEb')는 제1 차폐부(SHEa')와 이격되며, 제2 방향(DR2)으로 연장될 수 있다. 제2 차폐부(SHEb')는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 좌측 바깥쪽에 배치될 수 있다. 제2 차폐부(SHEb')는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)과 제j-1 데이터 배선(DLj-1) 사이에 배치될 수 있다.
제3 차폐부(SHEe')는 제1 방향(DR1)으로 연장되며, 제1 차폐부(SHEa')와 제2 차폐부(SHEb')를 연결할 수 있다. 제3 차폐부(SHEe')는 게이트 전극(LG1)의 우측 바깥쪽에 배치될 수 있다. 제3 차폐부(SHEe')는 제2 감지 트랜지스터(LT2)의 채널층(LA2)과 중첩할 수 있다.
제1 차폐부(SHEa'), 제2 차폐부(SHEb'), 및 제3 차폐부(SHEe')는 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 세 측을 둘러싸도록 배치될 수 있다. 제1 차폐부(SHEa'), 제2 차폐부(SHEb'), 및 제3 차폐부(SHEe')는 제1 감지 연결 전극(LBE1)의 세 측을 둘러싸도록 배치될 수 있다. 제1 차폐부(SHEa') 또는 제2 차폐부(SHEb')의 제2 방향(DR2)의 길이는 게이트 전극(LG1)의 제2 방향(DR2)의 길이보다 길 수 있다. 제1 차폐부(SHEa') 또는 제2 차폐부(SHEb')의 제2 방향(DR2)의 길이는 제1 감지 연결 전극(LBE1)의 제2 방향(DR2)의 길이보다 길 수 있다.
한편, 본 실시예에 따른 표시 장치(1)는 제6 연결 전극(BE6)을 더 포함한다. 제6 연결 전극(BE6)은 제1 데이터 도전층(DTL1)에 포함될 수 있다. 제6 연결 전극(BE6)은 4 트랜지스터(T4)의 제1 전극(S4) 및 제2 커패시터 전극(CE12)과 구동 전압 배선(VDL)을 연결하는 역할을 할 수 있다.
제15 컨택홀(CNT15)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제4 트랜지스터(T4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 제16 컨택홀(CNT16)은 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제2 커패시터 전극(CE12)을 노출하는 홀일 수 있다. 제6 연결 전극(BE6)은 제15 컨택홀(CNT15)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)에 연결되며, 제16 컨택홀(CNT16)을 통해 제2 커패시터 전극(CE12)에 연결될 수 있다. 구동 전압 배선(VDL)은 제17 컨택홀(CNT17)을 제6 연결 전극(BE6)에 연결될 수 있다.
본 실시예에 따르면, 차폐 전극(SHE')을 통해 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 및 이에 인접한 데이터 배선들(DLj, DLj-1) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다. 이에 따라, 데이터 배선들(DLj, DLj-1)을 통해 전달되는 데이터 신호 변화가 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압을 변화시키는 것을 방지할 수 있다. 따라서, 광 노출 기간(EP) 동안 게이트 전극(LG1)의 전압이 일정하게 유지될 수 있으므로 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되고, 지문 판독의 정확도를 감소시키는 노이즈 신호가 발생하는 것을 방지할 수 있다.
이하, 도 24 내지 도 27을 참조하여 다른 실시예에 따른 표시 장치(1)를 설명한다.
도 24는 또 다른 실시예에 따른 제1 화소 및 광 센서의 회로도이다. 도 25는 도 24에 따른 제1 화소 구동부와 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층을 보여주는 레이아웃 도이다. 도 26은 도 25에 제2 데이터층을 더 보여주는 레이아웃 도이다. 도 27은 도 25 및 도 26의 M-M'를 따라 절단한 단면도의 일 예이다. 본 실시예에 따른 표시 장치(1)는 제1 화소(PX1)의 제1 커패시터(Cst1) 외에 광 센서(PS)의 제2 커패시터(Cst2)를 더 포함한다는 점에서 도 8 내지 도 17의 실시예와 상이하다. 제1 커패시터(Cst1)는 이전 실시예들의 제1 커패시터(Cst)와 실질적으로 동일하다.
제2 커패시터(Cst2)는 제2 초기화 전압 배선(VIL2)과 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 사이에 형성된다. 제2 커패시터(Cst2)는 제1 커패시터 전극(CE21) 및 제2 커패시터 전극(CE22)을 포함할 수 있다. 제2 커패시터(Cst2)의 제1 커패시터 전극(CE21)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)에 연결되고, 제2 커패시터 전극(CE22)은 제2 초기화 전압 배선(VIL2)에 연결될 수 있다.
제1 커패시터 전극(CE21)은 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 일 부분으로서, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1) 중 제2 커패시터(Cst2)의 제2 커패시터 전극(CE22)과 중첩되는 영역에 해당할 수 있다. 제2 커패시터 전극(CE22)은 제2 커패시터(Cst2)의 제1 커패시터 전극(CE21)과 중첩할 수 있다. 제2 커패시터 전극(CE22)은 제2 초기화 전압 배선(VIL2)의 일 부분으로서, 제2 초기화 전압 배선(VIL2) 중 제2 커패시터(Cst2)의 제1 커패시터 전극(CE21)과 중첩되는 영역에 해당할 수 있다.
본 실시예에 따르면, 제1 커패시터 전극(CE21)과 제2 커패시터 전극(CE22)에 의해 제2 커패시터(Cst2)을 형성함으로써 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압이 인접한 신호 배선의 전압 변화에 의해 변화하는 것을 방지할 수 있다.
따라서, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)의 전압이 일정하게 유지될 수 있으므로 제1 감지 트랜지스터(LT1)의 누설 전류가 방지되고, 지문 판독의 정확도를 감소시키는 노이즈 신호가 발생하는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
DT: 구동 트랜지스터 LT1~LT3: 감지 트랜지스터
SHE: 차폐 전극 EL: 발광 소자
PD: 광전 변환 소자

Claims (33)

  1. 광을 발광하는 발광 소자;
    상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터;
    상기 발광 소자와 이격되어 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자;
    상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및
    평면 상에서 상기 제1 감지 트랜지스터의 게이트 전극의 일 측 바깥쪽에 배치되는 차폐 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 차폐 전극은,
    상기 제1 감지 트랜지스터의 게이트 전극의 일 측 바깥쪽에 배치되는 제1 차폐부; 및
    상기 제1 감지 트랜지스터의 게이트 전극의 타 측 바깥쪽에 배치되는 제2 차폐부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 차폐부와 연결되는 제3 차폐부;
    상기 제2 차폐부와 연결되는 제4 차폐부; 및
    상기 제3 차폐부와 상기 제4 차폐부를 연결하는 제5 차폐부를 포함하는 표시 장치.
  4. 제2 항에 있어서,
    상기 구동 트랜지스터의 제1 전극과 연결된 제1 트랜지스터; 및
    상기 제1 트랜지스터에 소정의 전압을 인가하며, 일 방향으로 연장되는 제1 신호 배선을 포함하고,
    상기 제1 차폐부는 상기 제1 신호 배선과 상기 제1 감지 트랜지스터의 게이트 전극 사이에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 신호 배선과 이격되며, 상기 일 방향으로 연장되는 제2 신호 배선을 포함하고,
    상기 제2 차폐부는 상기 제2 신호 배선과 상기 제1 감지 트랜지스터의 게이트 전극 사이에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    기판 상에 배치되며, 상기 제1 감지 트랜지스터의 게이트 전극에 연결된 제2 감지 트랜지스터를 더 포함하고,
    상기 제5 차폐부는 상기 제2 감지 트랜지스터의 채널과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 감지 트랜지스터의 채널은 산화물 반도체를 포함하고, 상기 제1 감지 트랜지스터의 채널은 실리콘 반도체를 포함하는 표시 장치.
  8. 제3 항에 있어서,
    상기 제1 차폐부, 상기 제2 차폐부, 상기 제3 차폐부, 상기 제4 차폐부, 및 상기 제5 차폐부는 상기 제1 감지 트랜지스터의 게이트 전극의 세 측면을 둘러싸는 표시 장치.
  9. 제1 항에 있어서,
    구동 전압이 공급되는 구동 전압 배선을 포함하고,
    상기 차폐 전극은 상기 구동 전압 배선과 전기적으로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    발광 제어 라인의 발광 제어 신호에 따라 상기 구동 트랜지스터의 제1 전극에 상기 구동 전압을 인가하는 제1 트랜지스터를 포함하고,
    상기 차폐 전극은 제1 컨택홀을 통해 상기 제1 트랜지스터의 제1 전극과 연결되는 표시 장치.
  11. 제1 항에 있어서,
    상기 차폐 전극은,
    일 방향으로 연장되는 제1 차폐부;
    상기 일 방향으로 연장되고 상기 제1 차폐부와 이격되는 제2 차폐부; 및
    상기 제1 차폐부와 상기 제2 차폐부를 연결하는 제3 차폐부를 포함하고,
    상기 제1 차폐부는 제2 초기화 전압을 인가하는 제2 초기화 전압 배선에 연결되는 표시 장치.
  12. 제1 항에 있어서,
    제1 감지 컨택홀을 통해 상기 제1 감지 트랜지스터의 게이트 전극에 연결되는 제1 감지 연결 전극을 포함하고,
    상기 제1 감지 연결 전극은 상기 차폐 전극과 동일한 층에 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 광전 변환 소자의 일 전극에 연결된 제2 감지 트랜지스터의 제1 전극과 연결되며, 제1 방향으로 연장된 제1 서브 리셋 전압 배선; 및
    상기 제1 서브 리셋 전압 배선과 연결되며, 상기 제1 방향과 수직한 제2 방향으로 연장된 제2 서브 리셋 전압 배선을 더 포함하고,
    상기 제2 서브 리셋 전압 배선은 상기 제1 감지 트랜지스터의 게이트 전극의 일 측 바깥쪽에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 감지 트랜지스터의 게이트 전극은 상기 제2 서브 리셋 전압 배선과 상기 리드 아웃 배선 사이에 배치되는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 감지 트랜지스터의 제1 전극에 연결된 초기화 전압 배선을 포함하고,
    상기 초기화 전압 배선은 상기 제1 감지 트랜지스터의 게이트 전극과 중첩하는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되는 제1 신호 배선;
    상기 기판 상에 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자;
    상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및
    평면 상에서 상기 제1 신호 배선과 상기 제1 감지 트랜지스터의 게이트 전극 사이에 배치되는 제1 차폐부를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 차폐부와 연결되고, 상기 제1 신호 배선과 상기 기판의 두께 방향으로 중첩하는 제2 차폐부를 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 신호 배선과 동일한 일 방향으로 연장된 제2 신호 배선;
    제2 감지 트랜지스터의 제1 전극과 연결되며, 상기 일 방향과 수직한 타 방향으로 연장된 제1 서브 리셋 전압 배선; 및
    상기 제1 서브 리셋 전압 배선과 연결되며, 상기 일 방향으로 연장된 제2 서브 리셋 전압 배선을 더 포함하고,
    상기 제2 서브 리셋 전압 배선은 상기 제1 감지 트랜지스터의 게이트 전극과 상기 제2 신호 배선 사이에 배치되는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 차폐부는 상기 리드 아웃 배선과 부분적으로 중첩하는 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 차폐부 및 상기 제1 서브 리셋 전압 배선 상에 배치되는 제1 유기막을 포함하고,
    상기 제2 서브 리셋 전압 배선 및 상기 리드 아웃 배선은 상기 제1 유기막 상에 배치되는 표시 장치.
  21. 기판;
    상기 기판 상에 배치되며, 외부 광에 따라 광전류를 발생하는 광전 변환 소자;
    상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터;
    제1 감지 컨택홀을 통해 상기 제1 감지 트랜지스터의 게이트 전극에 연결되는 제1 감지 연결 전극; 및
    상기 제1 감지 연결 전극의 적어도 일 측 바깥쪽에 배치되는 차폐 전극을 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 감지 연결 전극과 상기 차폐 전극은 동일한 층에 배치되는 표시 장치.
  23. 제21 항에 있어서,
    상기 제1 감지 연결 전극과 상기 차폐 전극 상에 배치되는 제1 유기막; 및
    상기 제1 유기막 상에 배치되는 신호 배선을 더 구비하는 표시 장치.
  24. 제23 항에 있어서,
    평면 상에서 상기 차폐 전극은 상기 제1 감지 연결 전극과 상기 신호 배선 사이에 배치되는 제1 차폐부를 갖는 표시 장치.
  25. 제21 항에 있어서,
    제2 감지 컨택홀을 통해 상기 제1 감지 연결 전극에 연결되는 애노드 연결 전극을 더 포함하고,
    상기 애노드 연결 전극은 상기 광전 변환 소자의 감지 애노드 전극에 연결되는 표시 장치.
  26. 제25 항에 있어서,
    상기 애노드 연결 전극과 동일한 층에 배치되는 신호 배선을 더 구비하고,
    평면 상에서 상기 차폐 전극은 상기 애노드 연결 전극과 상기 신호 배선 사이에 배치되는 제1 차폐부를 갖는 표시 장치.
  27. 제25 항에 있어서,
    상기 제1 감지 트랜지스터의 게이트 전극, 상기 제1 감지 연결 전극, 및 상기 애노드 연결 전극은 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  28. 일 방향으로 연장되는 제1 차폐부;
    상기 일 방향으로 연장되고 상기 제1 차폐부와 이격되는 제2 차폐부;
    상기 제1 차폐부와 연결되는 제3 차폐부;
    상기 제2 차폐부와 연결되는 제4 차폐부; 및
    상기 일 방향과 교차하는 타 방향으로 연장되고, 상기 제3 차폐부와 상기 제4 차폐부를 연결하는 제5 차폐부를 포함하는 표시 장치.
  29. 제28 항에 있어서,
    외부 광에 따라 광전류를 발생하는 광전 변환 소자; 및
    상기 광전 변환 소자의 일 전극과 연결되는 게이트 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터를 포함하는 표시 장치.
  30. 제29 항에 있어서,
    상기 제1 차폐부 및 상기 제3 차폐부를 포함한 차폐 전극의 상기 일 방향의 길이는 상기 제1 감지 트랜지스터의 게이트 전극의 상기 일 방향의 길이보다 긴 표시 장치.
  31. 제29 항에 있어서,
    제5 차폐부의 상기 타 방향의 길이는 상기 제1 감지 트랜지스터의 게이트 전극의 상기 타 방향의 길이보다 긴 표시 장치.
  32. 제29 항에 있어서,
    상기 일 방향으로 연장된 제1 신호 배선 및 제2 신호 배선을 더 포함하고,
    상기 제1 차폐부는 상기 제1 감지 트랜지스터의 게이트 전극과 상기 제1 신호 배선 사이에 배치되고,
    상기 제2 차폐부는 상기 제1 감지 트랜지스터의 게이트 전극과 상기 제2 신호 배선 사이에 배치되는 표시 장치.
  33. 제29 항에 있어서,
    기판 상에 상기 일 방향으로 연장된 제1 신호 배선 및 제2 신호 배선을 포함하고,
    상기 제3 차폐부는 상기 제1 신호 배선과 상기 기판의 두께 방향으로 중첩하고,
    상기 제4 차폐부는 상기 제2 신호 배선과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
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