KR20230150228A - 전력 트랜지스터 회로 동작 방법 - Google Patents

전력 트랜지스터 회로 동작 방법 Download PDF

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오토 바이덴바우어
크리스티안 파크만
빈프리드 카인들
한스 베베르
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Abstract

방법이 개시된다. 이 방법은, 전자 회로의 전력 트랜지스터 회로(1)를 스위치 오프하는 단계를 포함한다. 전자 회로는 전원(2), 부하 회로(3) 및 전원(2)과 부하 회로(3) 사이에 연결된 전력 트랜지스터 회로(1)를 포함한다. 전력 트랜지스터 회로(1)를 스위치 오프하는 단계는, 전력 트랜지스터 회로(1)에 포함된 적어도 하나의 전력 트랜지스터(10; 101, 10n)를 애벌랜치 모드로 동작시켜서, 전력 트랜지스터 회로(1)를 스위치 오프하기 전에 전자 회로에 저장된 에너지의 적어도 일부가 적어도 하나의 전력 트랜지스터에서 소실되게 하는 단계를 포함한다.

Description

전력 트랜지스터 회로 동작 방법{METHOD FOR OPERATING A POWER TRANSISTOR CIRCUIT}
본 개시는 전반적으로 전력 트랜지스터 회로를 동작시키는 방법에 관한 것이다.
하나 이상의 전력 트랜지스터를 포함하는 전력 트랜지스터 회로가 다양한 종류의 전자 회로에서 전자 스위치로서 널리 사용된다. (기생) 인덕턴스를 포함하는 전자 회로에서, 전력 트랜지스터 회로를 스위치 오프하면, 즉 전력 트랜지스터 회로에서 적어도 하나의 전력 트랜지스터를 스위치 오프하면, 인덕턴스에 저장된 에너지로 인해서 전력 트랜지스터 회로에 걸리는 전압을 증가시킬 수 있다.
전력 트랜지스터 회로와 병렬로 클램핑 회로가 연결될 수 있다. 클램핑 회로는 적어도 하나의 전력 트랜지스터의 항복 전압보다 낮은 전압 레벨로 전압을 클램핑하고 인덕턴스에 저장된 에너지를 소실시키도록 구성된다. 그러나, 클램핑 회로는 전체 회로의 비용 및 복잡성을 증가시킨다.
일 예는 방법에 관한 것이다. 이 방법은 전자 회로에서 전력 트랜지스터 회로를 스위치 오프하는 단계를 포함한다. 전자 회로는 전원, 부하 회로 및 전원과 부하 회로 사이에 연결된 전력 트랜지스터 회로를 포함한다. 전력 트랜지스터 회로를 스위치 오프하는 단계는, 전력 트랜지스터 회로에 포함된 적어도 하나의 전력 트랜지스터를 애벌랜치 모드로 동작시켜서, 전력 트랜지스터 회로를 스위치 오프하기 전에 전자 회로에 저장된 에너지의 적어도 일부가 적어도 하나의 전력 트랜지스터에서 소실되게 하는 단계를 포함한다.
이하 도면을 참조면서 예를 설명한다. 도면은 특정한 원칙을 설명하는 것으로, 이러한 원칙을 이해하는 데 필요한 측면만 도시되어 있다. 도면은 실체 축척으로 도시된 것은 아니다. 도면에서, 동일한 참조 번호는 동일한 기능을 나타낸다.
도 1은 전원, 부하 회로 및 전원과 부하 회로 사이에 연결된 전력 트랜지스터 회로를 포함하는 전자 회로의 회로도를 예시한다.
도 2는 상기 전력 트랜지스터 회로를 스위치 오프하는 것을 예시하는 신호도로, 전력 트랜지스터 회로를 스위치 오프하는 것은, 전력 트랜지스터 회로에 포함된 적어도 하나의 전력 트랜지스터를 애벌랜치 모드로 동작시키는 것을 포함한다.
도 3은, 전류 센서를 더 포함하는 도 1에 도시된 타입의 전자 회로를 예시한다.
도 4는 과부하 상태에서 도 3에 따른 전자 회로에서 전력 트랜지스터 회로를 스위치 오프하는 것을 예시하는 신호도이다.
도 5는 도 3에 도시된 타입의 전자 회로를 예시하며, 이는 전력 트랜지스터 회로와 병렬로 연결된 전력 소실 소자를 더 포함한다.
도 6은 과부하 상태에서 도 3에 따른 전자 회로에서 전력 트랜지스터 회로를 스위치 오프하는 것을 예시하는 신호도이다.
도 7 내지 도 14는 전력 트랜지스터 회로의 다양한 예를 예시한다.
도 15는 전력 트랜지스터 회로를 제어하도록 구성된 제어 회로의 일례를 예시한다.
도 16은 일례에 따른 제어 회로에 의해 생성된 구동 신호의 신호도를 예시한다.
이하의 상세한 설명에서는, 첨부 도면을 참조한다. 도면은 상세한 설명의 일부를 이루며, 예시의 목적으로, 본 발명이 어떻게 사용되고 구현될 수 있는지에 대한 예를 보여준다. 본 명세서에서 설명되는 다양한 실시예의 특징들은, 별도로 특별히 언급되지 않는 한, 서로 조합될 수도 있다는 것을 이해해야 한다.
도 1은 일 예에 따른 전자 회로의 회로도를 나타낸다. 전자 회로는 전원(2), 부하 회로(3), 및 전원(2)과 부하 회로(3) 사이에 연결된 전력 트랜지스터 회로(1)를 포함한다. 전원(2)은 공급 전압(V2)을 제공하도록 구성된다.
일 예에 따르면, 공급 전압(V2)은 DC(직류) 전압이고, 전원(2)은 직류 전원이다. DC 전원(2)은 다양한 방법으로 구현될 수 있다. DC 전원(2)의 예는 배터리, PV(광전지) 모듈, 또는 전력망으로부터 수신된 교류 입력 전압을, 예를 들어, DC 공급 전압(V2)으로 변환하도록 구성된 전력 변환기를 포함하지만, 이것으로 한정되는 것은 아니다.
다른 예에 따르면, 전원(2)은 AC(교류) 전원이고, 따라서 공급 전압(V2)은 교류 전압이다. 예를 들어, AC 전원은 전력망이다. 일 예에 따르면, AC 공급 전압(V2)의 주파수는 100Hz 미만이다.
전원(2)에 의해 제공되는 공급 전압(V2)의 전압 레벨(공급 전압이 DC 전압인 경우) 또는 진폭(공급 전압이 AC 전압인 경우)은 부하 회로(3)의 요구사항에 따라 달라진다. 일 예에 따르면, 공급 전압(V2)의 전압 레벨 또는 진폭은 예를 들어 100V와 6000V 사이, 특히 400V와 2000V 사이에서 선택된다.
일 예에 따르면, 전원(2)과 부하 회로(3) 사이에 연결된 전력 트랜지스터 회로(1)는 온 상태 또는 오프 상태로 동작하는 전자 스위치로서 기능한다. 온 상태에서, 전력 트랜지스터 회로(1)는 전원(2)을 부하 회로(3)에 연결하며, 따라서 부하 회로(3)의 입력 노드(31, 32)들 사이에서 수신되는 부하 전압(V3)은 본질적으로 전원(2)에 의해 제공되는 전압(V2)과 동일하다(전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 공급 전압(V2) 및 부하 전압(V3)에 비해 무시할 수 있다). 오프 상태에서, 전력 트랜지스터 회로(1)는 전원(2)과 부하 회로(3) 사이의 접속을 차단해서, 부하 전압(V3)은 0이 되고, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 본질적으로 공급 전압(V2)과 동일하게 된다.
부하 회로(3)는 전원(2)이 제공하는 공급 전압(V2)에 의해 구동될 수 있는 임의의 종류의 전기 부하를 포함할 수 있다. 부하 회로(3)는, 예를 들면, 모터와 같은 단일 부하를 포함할 수도 있고, 복수의 부하를 가진 네트워크를 포함할 수도 있다. 일 예에 따르면, 부하 회로(3)는, 전력 트랜지스터 회로(1)의 온 상태에서, 전원(2)으로부터 공급 전압(V2)을 수신하고, 각각의 부하를 구동하도록 구성된 DC 전압 또는 AC(교류) 전압을 생성하도록 구성된 적어도 하나의 전력 변환기를 포함한다. 부하 회로(3)는, 부하 회로(3)에 포함된 각각의 부하를 스위치 온 또는 스위치 오프하도록 구성되는 적어도 하나의 전자 스위치를 포함할 수 있다는 점에 주의한다. 일 예에 따르면, 전력 트랜지스터 회로(1)는 부하 회로(3)를 전원에 연결하거나 부하 회로(3)를 전원(2)으로부터 분리하기 위해서만 사용된다. 따라서, 전력 트랜지스터 회로(1)의 온 상태에서, 전원(2)으로부터 전력 트랜지스터 회로(1)를 통해 부하 회로(3)로 흐르는 전류(I1)의 전류 레벨은 부하 회로(3)에 의해 제어된다.
일 예에 따르면, 전자 회로는 전력 트랜지스터 회로(1)를 구동하도록 구성된 제어 회로(5)를 더 포함하고, 여기서 전력 트랜지스터 회로를 구동하는 것은 전력 트랜지스터 회로(1)를 온 상태 또는 오프 상태로 동작시키는 것을 포함한다. 일 예에 따르면, 제어 회로(5)는 전력 트랜지스터 회로(1)에 의해 수신되는 구동 신호(Sdrv)를 생성하도록 구성된다. 구동 신호(Sdrv)는 전력 트랜지스터 회로(1)를 스위치 온하는 온 레벨 또는 전력 트랜지스터 회로(1)를 스위치 오프하는 오프 레벨을 가질 수 있다.
일 예에 따르면, 제어 회로(5)는 전력 트랜지스터 회로(1)를 스위치 온할지 또는 오프할지 여부를 결정하도록 구성되는 회로를 포함한다. 다른 예에 따르면, 제어 회로(5)는 제어 신호(Sctrl)를 수신하고, 제어 신호(Sctrl)는 전력 트랜지스터 회로(1)를 스위치 온할지 또는 오프할지 여부에 대한 정보를 포함한다. 이 예에서, 제어 회로(5)는 제어 신호(Sctrl)에 기초하여 구동 신호(Sdrv)를 생성하도록 구성된다.
도 1을 참조하면, 전자 회로는 전원(2), 전력 트랜지스터 회로(1) 및 부하 회로(3)를 서로 연결하기 위한 도체(41, 42, 43)를 포함할 수 있다. 일 예에 따르면, 이들 도체는 전원(2)의 제1 노드(21)와 전력 트랜지스터 회로(1)의 제1 회로 노드(11) 사이에 연결되는 제1 도체(41), 전력 트랜지스터 회로(1)의 제2 회로 노드(12)와 부하 회로(3)의 제1 노드(31) 사이에 연결되는 제2 도체(42), 및 전원(2)의 제 2 노드(22)와 부하 회로(3)의 제2 노드(37) 사이에 연결되는 제3 도체(43)를 포함한다. 이들 도체는 예를 들어, 케이블, 도체 레일, 또는 이들의 조합을 포함할 수 있다.
전원(2), 전력 트랜지스터 회로(1) 및 부하 회로(3)를 연결하는 도체(41, 42, 43)는 필연적으로, 기생 인덕턴스를 갖는다. 이들 기생 인덕턴스는 도 1에 따른 전자 회로에서 인덕터(44)로 표현된다. 도 1의 인덕터(44)는, 전력 트랜지스터 회로(1)가 온 상태에 있을 때 에너지가 자기적으로 저장되는 전자 회로에서의 임의의 기생 인덕턴스를 나타내며, 여기서 이러한 에너지는 전력 트랜지스터 회로(1)가 스위치 오프되면 소실된다. 예를 들어, 전체 기생 인덕턴스는 20 mH(밀리헨리) 미만, 5 mH 미만, 500 μH(마이크로헨리) 미만, 100 μH 미만 또는 심지어 10 μH 미만이다.
일 예에 따르면, 전원(2)이 AC 전원인 전자 회로에서, 최대 전체 기생 인덕턴스는 50 μH 내지 20 mH이다. 전원(2)이 DC 전원인 전자 회로에서, 최대 전체 기생 인덕턴스는 0.5 μH 내지 20 μH이다.
전력 트랜지스터 회로(1)는 적어도 하나의 전력 트랜지스터를 포함한다. 이는 본원에서 더 상세히 예시를 참조하여 설명된다. 도 1에 따른 전자 회로에서, 전력 트랜지스터 회로(1)를 스위칭 오프하는 것은, 적어도 하나의 전력 트랜지스터를 애벌랜치 모드로 동작시켜서, 전자 회로의 기생 인덕턴스에 저장된 에너지의 적어도 일부가 적어도 하나의 전력 트랜지스터에서 소실되게 하는 것을 포함한다. 이에 대해서는 이하 도 2를 참조하여 설명한다.
도 2는, 전력 트랜지스터 회로(1)가 온 상태에서 오프 상태로 변경되는 시간 동안의, 구동 신호(Sdrv), 전력 트랜지스터 회로(1)에 걸리는 전압(V1) 및 전력 트랜지스터 회로(1)를 지나서 부하 회로(3)로 유입되는 전류(I1)의 신호도를 나타낸다. 상기를 참조하면, 전력 트랜지스터 회로(1)는 구동 신호(Sdrv)가 온 레벨을 가질 때 온 상태가 되고, 구동 신호(Sdrv)가 오프 레벨을 가질 때 오프 상태가 된다. 단지 예시로서, 도 2에 도시된 예에서, 구동 신호(Sdrv)의 온 레벨은 하이 신호 레벨로 표현되고, 구동 신호(Sdrv)의 오프-레벨은 로우 신호 레벨로 표현된다. 실제로, 구동 신호(Sdrv)의 크기와 부호는 전력 트랜지스터 회로의 특정 구현예에 따라 달라진다. 이는 이하 더 상세하게 설명된다.
도 2를 참조하면, 제1 시점(t11) 이전에, 전력 트랜지스터 회로(1)는 온 상태에 있다. 이 동작 상태에서, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 전원(2)에 의해 제공되는 공급 전압(V2)에 비해 낮다. 전력 트랜지스터 회로(1)의 온 상태에서, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)의 전압 레벨은 본질적으로 전류(I1)의 전류 레벨에 전력 트랜지스터 회로(1)의 온 저항을 곱한 값으로 주어진다. 전력 트랜지스터 회로(1)의 온 저항은 온 상태에서 제1 회로 노드(11)와 제2 회로 노드(12) 사이의 전력 트랜지스터 회로(1)의 전기 저항이다. 전력 트랜지스터 회로(1)의 온 저항은 전력 트랜지스터 회로(1)의 특정 구현예 및 전력 트랜지스터 회로(1)에 포함된 트랜지스터 소자(들)의 유형에 따라 달라진다. 일 예에 따르면, 전력 트랜지스터 회로(1)의 온 저항은 예를 들어 1 밀리옴(mΩ)과 수 10 mΩ 사이의 범위이다.
도 2를 참조하면, 구동 신호(Sdrv)는 제1 시점(t11)에 온 레벨에서 오프 레벨로 변경되어서, 전력 트랜지스터 회로(1)가 스위치 오프되고 전원(2)과 부하 회로(3) 사이의 전기적 접속이 차단된다. 전력 트랜지스터 회로(1)가 온 상태인 동안, 에너지는 기생 인덕턴스에 자기적으로 저장된다. 이 에너지는 전력 트랜지스터 회로(1)에 걸리는 전압(V1)을 제1 시점(t11) 이후에 증가시키고, 여기서 전압(V1)은 제2 시점(t12)에 전압(V1)이 애벌랜치 항복 레벨(Vabl)에 도달할 때까지 증가한다. 애벌랜치 항복 레벨(Vabl)은 전력 트랜지스터 회로(1)에 포함된 적어도 하나의 전력 트랜지스터에서 애벌런치 항복이 발생하는 전압 레벨이다. 전압(V1)은 애벌랜치 항복 레벨(Vabl)로 클램핑되고, 기본적으로 기생 인덕터(44)에 저장된 에너지가 소실될 때까지 이 전압 레벨(Vabl)로 유지된다. 에너지가 소실된 이후에, 전력 트랜지스터 회로(1)를 지나는 전류(I1)는 제3 시점(t13)에서 0에 도달하고, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 전원(2)에 의해 제공되는 공급 전압(V2)의 전압 레벨로 감소된다.
도 2의 제4 시점(t14)에 도시된 바와 같은, 전력 트랜지스터 회로(1)가 다음 번에 스위치 온될 때, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 다시 전력 트랜지스터 회로(1)의 온 저항과 전력 트랜지스터 회로(1)를 지나는 전류(I1)의 전류 레벨에 의해 정의된 전압 레벨로 감소된다.
구동 신호(Sdrv)가 온 레벨로부터 오프 레벨로 변경되는 제1 시점(t11)과 전력 트랜지스터 회로(1)가 스위치 오프되는 시점 사이에는 지연 시간이 있을 수 있다는 점에 유의해야 한다. 그러나, 이러한 지연 시간은 도 2에 도시되어 있지 않다.
일 예에 따르면, 전력 트랜지스터 회로(1)는 1 Hz 미만, 10-1 Hz 미만 , 또는 심지어 10-2 Hz 미만과 같은 낮은 스위칭 주파수에서 동작한다. 일 예에 따르면, 낮은 스위칭 주파수에서 전력 트랜지스터 회로(1)를 동작시키는 것은, 도 2에서의 시점(t11)과 시점(t14) 사이의 지연 시간과 같이, 전력 트랜지스터 회로(1)를 스위치 오프시키는 것과 다시 전력 트랜지스터 회로(1)를 스위치 온하는(스위치 오프 후 처음으로) 것 사이의 지연 시간을 포함하고, 이는 적어도 1초, 적어도 10초, 또는 적어도 100초이다.
일 예에 따르면, 전력 트랜지스터 회로(1)는 배터리 메인 스위치의 일부이거나, 배터리 메인 스위치를 형성한다. "배터리 메인 스위치"는 자동차의 배터리와 부하 회로 사이의 전자 스위치이다. 배터리 메인 스위치는 예를 들어, 자동차가 동작하는 동안과 같이 비교적 긴 시간 동안 (중단없이) 도통시키도록 구성된다. 이는 수 시간까지 지속될 수 있다.
다른 예에 따르면, 전력 트랜지스터 회로(1)는 전자 퓨즈(e-fuse)의 일부이거나 e-퓨즈를 형성한다. 이에 대해서는 이하 도 3 및 도 4를 참조하여 설명한다.
전력 트랜지스터 회로(1)를 스위치 오프할 때의 전자 회로의 기생 인덕터(44)에 저장되어 있던 에너지는,
(1)
와 같이, 스위치 오프시의 기생 인덕터(44)의 인덕턴스와 전류(I1)의 전류 레벨에 따라 달라지며, 여기서 Lp는 기생 인덕턴스의 합을 나타내며(인덕터(44)의 인덕턴스가 이들 기생 인덕턴스를 나타냄); Ioff는 전력 트랜지스터 회로(1)를 스위치 오프할 때의 부하 전류(I1)의 전류 레벨을 나타낸다.
애벌랜치 모드에서 손상되거나 파괴되는 일 없이 적어도 하나의 전력 트랜지스터에 의해 소실될 수 있는 에너지는, 전력 트랜지스터의 특정 유형에 따라 달라지며, 일반적으로 전력 트랜지스터의 데이터 시트로부터 획득될 수 있다. 일 예에 따르면, 하나의 애벌런치 이벤트에서 소실될 수 있는 에너지는 100 mJ(밀리줄)와 400 mJ 사이, 특히 200 mJ와 400 mJ 사이이다.
도 3은 도 1에 도시된 전자 회로의 변형예를 나타낸다. 도 3에 따른 전자 회로는 도 1에 따른 전자 회로에 기초하고, 전력 트랜지스터 회로(1)를 지나는 전류(I1)를 측정해서 전류 감지 신호(CS)를 생성하도록 구성되는 전류 센서(6)를 더 포함한다. 전류 감지 신호(CS)는 전력 트랜지스터 회로(1)를 지나는 전류(I1)의 전류 레벨을 나타낸다. 일 예에 따르면, 전류 감지 신호(CS)의 신호 레벨은 전류(I1)의 전류 레벨에 비례한다. 전류(I1)을 감지하고 전류 감지 신호(CS)를 제공하는 데 임의의 종류의 전류 센서가 사용될 수 있다. 전류 센서(6)의 예는 유도 전류 센서, 홀 센서, 분로 저항 등을 포함하지만 이에 한정되는 것은 아니다.
제어 회로(5)는 전류 감지 신호(CS)를 수신한다. 일 예에 따르면, 제어 회로(5)는, 전류 감지 신호(CS)에 기초해서, 전류(I1)가 과전류 레벨에 도달했음을 검출하면, 전력 트랜지스터 회로(1)를 스위치 오프하도록 구성된다. 일 예에 따르면, 과전류 레벨(Ioc)은, 부하 회로(3)의 정상 동작 상태 하에서 발생할 수 있는 전류(I1)의 전류 레벨보다 높도록 선택된다. 과전류 레벨(Ioc)은 과부하 상태에서 발생할 수 있다. 과부하 상태는 예를 들어 부하 회로(3)의 단락으로부터 발생할 수 있다.
도 4는, 과부하 상태가 발생하는 시간 동안의, 구동 신호(Sdrv), 전력 트랜지스터 회로(1)에 걸리는 전압(V1) 및 전력 트랜지스터 회로(1)를 지나는 전류(I1)의 신호도를 도시한다. 설명의 목적으로, 전력 트랜지스터 회로(1)가 온 상태에 있고, 제1 시점(t21)에 부하 회로(3)에서 결함이 발생해서 부하 전류(I1)가 증가한다고 가정한다. 이러한 결함은 예를 들어 부하 회로(3)에서의 단락을 포함할 수 있다.
도 4를 참조하면, 제1 시점(t21) 이후에 부하 회로(3)의 결함은 부하 전류(I1)를 증가시켜서, 제2 시점(t22)에 부하 전류(I1)는 과전류 레벨(Ioc)에 도달하고, 제3 시점(t23)에 전력 트랜지스터 회로(1)가 스위치 오프된다. 제3 시점(t23) 이후, 기생 인덕터(44)에 저장된 에너지로 인해서 전력 트랜지스터 회로(1)에 걸리는 전압(V1)이 급격히 증가하고, 제4 시점(t24)에 애벌랜치 항복 레벨(Vabl)에 도달한다.
도 4를 참조하면, 부하 전류(I1)가 과전류 레벨(Ioc)에 도달하는 제2 시점(t21)과 전력 트랜지스터 회로(1)가 스위치 오프되는 제3 시점(t22) 사이에는 지연 시간(Td1)이 존재한다. 이 지연 시간(Td1)은, 부하 전류(I1)가 과전류 레벨(Ioc)에 도달한 것을 검출하는 것 및 부하 전류(I1)가 과전류 레벨(Ioc)에 도달한 것을 검출했을 때 전력 트랜지스터 회로(1)를 스위치 오프하는 것과 관련하여 발생하는 불가피한 지연에 기인한다. 일 예에 따르면, 제어 회로(5) 및 전력 트랜지스터 회로(1)는 지연 시간(Td1)이 500 나노초(ns) 미만, 200 나노초 미만, 또는 심지어 100 나노초 미만이 되도록 구현된다.
도 4를 참조하면, 제4 시점(t24) 이후에 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 애벌랜치 항복 레벨(Vavl)로 클램핑된다. 제 4 시점(t23) 이후에, 부하 전류(I1)는 제5 시점(t25)에 0에 도달할 때까지 감소되어서, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)은 전원(2)에 의해 제공되는 전압(V2)의 전압 레벨까지 감소된다.
도 4에 도시된 시나리오에서, 기생 인덕턴스에 저장되고 전력 트랜지스터 회로(1)에서 소실되는 에너지는 또한 식 (1)로 주어지며, 여기서 Ioff는 전력 트랜지스터 회로(1)가 스위치 오프되는 제3 시점(t23)의 부하 전류(I1)의 전류 레벨이다. 지연 시간(Td1)으로 인해서, 이 전류 레벨(Ioff)은 과전류 레벨(Ioc)보다 높다. 예를 들어, 부하 전류(I1)를 증가시키는 부하 회로(3)의 오류가 부하 회로의 단락인 경우, 부하 전류의 증가는
(2)
로 주어지며, 여기서 V2는 공급 전압(V2)의 전압 레벨이고 Lp는 기생 인덕턴스를 나타낸다. 이 예에서, 스위치 오프시의 부하 전류(I1)의 전류 레벨(Ioff)은 다음과 같이 주어진다.
(3)
따라서, 기생 인덕턴스(Lp) 및 지연 시간(Td1)에 기초해서, 애벌랜치 모드에서 적어도 하나의 전력 트랜지스터에서 소실될 수 있는 에너지를 고려해서, 과전류 레벨(Ioc)은 제어 회로(5)에서 적절하게 조정될 수 있다. 일 예에 따르면, 애벌랜치 모드에서 전력 트랜지스터 회로(1)를 지나는 전류는 사전 정의된 임계치를 초과해서는 안 된다. 이 예에서, 과전류 레벨(Ioc)을 선택하는 것은, 사전 정의된 전류 임계치가 초과되지 않도록 과전류 레벨(Ioc)을 선택하는 것을 더 포함한다.
다른 예에 따르면, 전력 트랜지스터 회로(1) 및 제어 회로(5)는 e-퓨즈로서 동작한다. 이 예에서, 제어 회로(5)는, 전류 감지 신호(CS)를 과전류 임계치를 나타내는 신호와 비교하는 것에 더해서 또는 그 대신에, (특정 기간 동안 전류 감지 신호(CS)를 모니터함으로써) 부하 전류(I1)를 모니터하고, 전류(I1)의 시간 특성에 따라서 스위치 오프한다. 일 예에 따르면, 제어 회로(5)는 I2t 곡선에 따라서 전력 트랜지스터 회로(1)를 스위치 오프한다. 이는, 부하 전류를 상이한 전류 임계 레벨과 비교하는 것을 포함하며, 여기서 각각의 전류 임계 레벨은 서로 다른 최대 기간와 연관되고, 부하 전류(I1)가 특정 임계치에 도달할 때마다 전력 트랜지스터 회로(1)는 스위치 오프되고, 특정 임계치와 연관된 최대 기간 동안 계속 흐른다.
이하에서는, 부하 전류(I1)에 기인해서 제어 회로(5)에 의해 전력 트랜지스터 회로(1)를 스위치 오프하는 것을, 전류 유도 스위치 오프라고 한다. 일 예에 따르면, 전류 유도 스위치 오프 이후에, 제어 회로(5)는 전력이 소실되고 전력 트랜지스터 회로(1)에 걸리는 전압(V1)이 공급 전압 레벨(V2)에 도달하고 나서 일정 지연 시간 이후에 전력 트랜지스터 회로(1)를 다시 스위치 온하도록 구성된다. 다른 예에 따르면, 제어 회로(5)는 각각의 제어 신호(Sctrl)가 제어 회로(5)에 의해 수신된 경우에만 전력 트랜지스터 회로(1)를 다시 스위치 온하도록 구성된다.
일 예에 따르면, 제어 신호(Sctrl)는 사용자에 의한 버튼, 키 등의 기계적 작동에 응답해서, 전자 회로에 의해 생성된다.
도 2에 도시된 시나리오와 도 4에 도시된 시나리오 모두에서, 전력 트랜지스터 회로(1)에서 전력이 소실되는 기간인 클램핑 기간의 지속 시간(Tclamp)은 다음과 같이 애벌랜치 전압 레벨(Vavl), 스위칭 오프 시의 전류 레벨(Ioff), 및 공급 전압(V2)의 전압 레벨에 따라 달라진다.
(4)
도 5는 도 1에 따른 전자 회로의 추가 변형예를 도시한다. 도 5에 따른 전자 회로는 도 1에 따른 전자 회로에 기초하며, 전력 트랜지스터 회로(1)와 병렬로 연결된 전력 소실 소자(7)를 더 포함한다. 도 3을 참조하여 설명되는 전류 센서(6)는 선택적이다. 즉, 전력 트랜지스터 회로(1)와 병렬로 전력 소실 소자(7)를 갖도록 전자 회로를 구현하는 것은, 전류 센서(6)를 이용해서 과전류 시나리오가 검출될 수 있도록 제어 회로(5)를 구현하는 것과 무관하다.
일례에 따르면, 전력 소실 소자(7)는 MOV(Metal Oxide Varistor)이다. MOV는 임계 전압을 갖고 있어서, MOV에 걸리는 전압이 임계 전압 레벨에 도달하면 도통되어서 전력을 소실하도록 구성된다. 도 5에 도시된 예에서, MOV(7)에 걸리는 전압은 전력 트랜지스터 회로(1)에 걸리는 전압(V1)과 동일하다.
그러나 MOV는 상대적으로 느리다. 즉, MOV에 걸리는 전압이 임계 전압 레벨에 도달하는 시점과 MOV가 도통되기 시작해서 MOV에 걸리는 전압을 임계 전압 레벨에 의해 주어지는 전압 레벨로 클램핑하는 시점 사이에는 상당한 지연 시간이 있다. 특히, MOV에 걸리는 전압이 기생 인덕턴스에 저장된 에너지로 인해서 증가하는 응용예에서, MOV에 걸리는 전압은 MOV가 도통하기 시작하기 전의 임계 전압 레벨보다 훨씬 높은 전압 레벨로 증가할 수 있다. 예를 들어 MOV의 지연 시간은 100ns(나노초) 내지 500ns이다.
도 5에 따른 전자 회로에서, MOV(7)는 그 임계 전압 레벨이 전력 트랜지스터 회로(1)의 애벌랜치 항복 전압 레벨보다 낮게 되도록 선택된다. 이는 전력 트랜지스터 회로(1)가 스위치 오프되어 있는 시간 동안의 구동 신호(Sdrv), 전력 트랜지스터 회로(1)에 걸리는 전압(V1) 및 전력 트랜지스터 회로(1)를 지나는 전류(I1)의 신호도를 나타내는 도 6에 도시되어 있다.
도 6에서, t31은 전력 트랜지스터 회로(1)가 스위치 오프되는 제1 시점을 나타내며, 전압(V1)은 전력 트랜지스터 회로(1)에 포함된 적어도 하나의 전력 트랜지스터의 애벌랜치 항복 전압 레벨(Vabl)에 도달할 때까지 증가된다. 상기를 참조하면, MOV(7)의 임계 전압 레벨(Vth)은 애벌랜치 항복 전압 레벨(Vavl)보다 낮다. 그러나, MOV(7)의 느린 스위칭 거동으로 인해서, 전력 트랜지스터 회로 및 MOV(7)에 걸리는 전압(V1)은 임계 전압 레벨(Vth) 이상으로 증가되고, MOV(7)이 스위치 온되어서 전압(V1)을 임계 전압 레벨(Vth)로 클램핑할 때까지, 전력 트랜지스터 회로(1)에 의해 애벌런치 항복 전압 레벨(Vabl)로 클램핑된다. 전력 트랜지스터 회로및 MOV(7)에 걸리는 전압(V1)은, 에너지가 소실되고 부하 전류(I1)가 제3 시점(t33)에 0에 도달할 때까지 본질적으로 임계 전압 레벨(Vth)로 남아 있다.
일 예에 따르면, 전력 트랜지스터 회로(1) 및 MOV는, MOV의 임계 전압 레벨(Vth)이 전력 트랜지스터 회로(1)의 애벌랜치 항복 전압 레벨의 80%와 95% 사이에서 선택되도록, 서로 구성된다.
전력 트랜지스터 회로(1) 및 MOV(7)로 이루어진 병렬 회로에서, 전력 트랜지스터 회로(1)는 전압(V1)이 애벌랜치 항복 전압 레벨(Vabl)로 클램핑되고, 기생 인덕터(44)에 이전에 저장된 에너지의 일부를 소실시키는 것을 보장한다. MOV가 스위치 온되면, 전력 트랜지스터 회로(1)에 걸리는 전압(V1)이 애벌랜치 항복 전압 레벨(Vavl) 아래로 떨어지고, 전력 트랜지스터 회로(1)는 더 이상 애벌랜치 모드에서 동작하지 않고, 기생 인덕턴스에 아직 저장되어 있는 나머지 에너지는 MOV(7)에서 소실된다. MOV(7) 및 전력 트랜지스터 회로(1)는, MOV(7)가 전력 트랜지스터 회로(1)보다 더 높은 전력 소실 능력을 갖도록 서로 구성될 수 있다. 일 예에 따르면, MOV(7)는, 손상없이 MOV(7)에서 소실될 수 있는 에너지가 전력 트랜지스터 회로(1)에서 소실될 수 있는 에너지의 적어도 10배가 되도록 선택된다.
이상을 참조하면, 전력 트랜지스터 회로(1)는 다양한 방식으로 구현될 수 있다. 이하에서는 전력 트랜지스터 회로(1)를 구현하기 위한 다양한 예를 설명한다.
도 7에 도시된 일 예에 따르면, 전력 트랜지스터 회로는 예를 들어, 단일 전력 MOSFET(10)과 같은 단일 전력 트랜지스터를 포함한다. 이 전력 MOSFET은 실리콘(Si)계 또는 탄화규소(SiC)계의 전력 MOSFET이다. "Si계"는, MOSFET의 소스, 드리프트 및 드레인 영역과 같은 활성 영역이 단결정 실리콘 반도체 본체에 집적되어 있는 것을 포함한다. "SiC계"는, 전력 MOSFET의 활성 영역이 SiC 반도체 본체에 집적되어 있는 것을 포함한다. 전력 MOSFET(10)의 애벌랜치 항복 전압 레벨은 특정 구현예에 따라 달라진다. Si계 MOSFET은 최대 800V의 정격 전압으로 이용 가능하다. SiC계 전력 MOSFET은 최대 1.7kV(1700V)의 정격 전압으로 이용 가능하다. "정격 전압"은, MOSFET이 애벌랜치 모드에서 동작하지 않으면서 확실하게 견딜 수 있는 전압이다. 애벌랜치 항복 전압 레벨은 일반적으로 정격 전압 차단 성능보다 5%에서 10% 더 높다.
일 예에 따르면, 전력 트랜지스터는 초접합 트랜지스터(superjunction transistor)이다. 초접합 트랜지스터는 예를 들어, 실리콘(Si)계 또는 탄화규소(SiC)계 트랜지스터로서 구현된다. 또한, 초접합 트랜지스터는 예를 들어 MOSFET 또는 JFET로서 구현된다.
도 7을 참조하면, 전력 MOSFET은 게이트(G), 드레인(D) 및 소스 노드(S), 그리고 드레인 노드(D)와 소스 노드(S) 사이의 드레인-소스 경로를 포함한다. MOSFET은 게이트 노드와 소스 노드 사이에서 수신되는 구동 전압(게이트-소스 전압)에 따라서 스위치 온되거나 스위치 오프되는 전압 제어형 디바이스이다. 일 예에 따르면, MOSFET에 의해 수신되는 구동 전압은 제어 회로(5)에 의해 제공되는 구동 신호(Sdrv)이다(도 7에는 도시되지 않음).
전력 MOSFET은 n형 MOSFET 또는 p형 MOSFET으로 구현될 수 있으며, 증가형(enhancement)(통상 오프(normally-off)) 디바이스 또는 감소형(depletion)(통상 온(normally-on)) 디바이스로 구현될 수 있다. 단지 예시를 위해서, 도 7에 나타낸 회로 기호는 n형 증가형 MOSFET를 나타낸다.
전력 MOSFET는, 이 MOSFET이 온 레벨과 오프 레벨 사이에서 변경되는 구동 전압(게이트 소스 전압)의 전압 레벨을 정의하는 임계 전압을 갖고 있다. 임계 전압이 양의 전압 레벨인지 음의 전압 레벨인지 여부는 MOSFET의 유형에 따라 달라진다. 예를 들어, n형 증가형 MOSFET에서 임계 전압은 양의 전압이다. 또한, n형 증가형 MOSFET는 구동 전압이 임계 전압보다 높을 때 온 상태가 되고, 구동 전압이 임계 전압보다 낮을 때 오프 상태가 된다. 예를 들어, p형 증가형 MOSFET에서 임계 전압은 음의 전압이다. 또한, p형 증가형 MOSFET는 구동 전압이 임계 전압보다 낮을 때 온 상태가 되고, 구동 전압이 임계 전압보다 높을 때 오프 상태가 된다.
도 7을 참조하면, 전력 MOSFET의 드레인 소스 경로는 부하 경로라고도 할 수 있으며, 전력 트랜지스터 회로(1)의 제1 회로 노드(11)와 제2 회로 노드(12) 사이에 연결된다. 부하 경로는 전력 MOSFET이 온 상태일 때 부하 전류(I1)을 도통시킨다.
도 8은 다른 예에 따른 전력 트랜지스터 회로(1)를 나타낸다. 이 예에서, 전력 트랜지스터 회로(1)는 병렬로 연결된 복수의 전력 MOSFET(101, 10n)를 포함하고, 각 게이트 노드(G)와 각 소스 노드(S) 사이에서 각각 Sdrv로서 구동 신호를 수신한다. "병렬로 연결"은, 개개의 MOSFET(101, 10n)의 드레인 소스 경로가 전력 트랜지스터 회로(1)의 제1 회로 노드(11)와 제2 회로 노드(12) 사이에 병렬로 연결되는 것을 포함한다. 도 8에 도시된 예에서, 전력 트랜지스터 회로(1)는 2개의 전력 MOSFET를 포함한다. 그러나 이것은 단지 예일뿐이다. 임의의 수의 전력 MOSFET가 병렬로 연결될 수 있다.
병렬로 연결된 전력 MOSFET(101, 10n)는 동일한 애벌랜치 항복 전압 레벨을 가지며, 따라서 전력 트랜지스터 회로(1)를 스위치 오프한 이후에 각각의 전력 MOSFET(101, 10n)는 애벌랜치 모드로 동작하고, 소실되는 전력이 여러 개의 전력 MOSFET에 의해 공유되게 된다.
필연적으로, 전력의 애벌랜치 항복 전압 레벨은 (약간) 다를 수 있다. 따라서, 병렬 MOSFET(101, 10n)의 부하 경로에 걸리는 전압이 증가하면, MOSFET 중 하나는 애벌랜치 모드에서 동작하기 시작하는 반면, 병렬 회로의 하나 이상의 다른 MOSFET은 여전히 차단 상태로 동작할 수 있다. 그럼에도 불구하고, 다음과 같은 효과는, 애벌랜치 모드에서 먼저 동작을 시작한 MOSFET가 손상되거나 혹은 파괴되는 것을 방지한다. 애벌랜치 모드에서 동작하는 MOSFET에서 전력을 소실시키면 MOSFET의 온도가 증가한다. 또한 애벌랜치 항복 전압 레벨은 온도에 따라 달라지며, 온도가 증가함에 따라 증가한다. 따라서, 애벌랜치 모드에서 동작하는 MOSFET의 온도가 먼저 증가하기 시작하여, 이 MOSFET의 애벌랜치 항복 전압의 레벨이 증가하고, 그 결과 MOSFET 병렬 회로에 걸리는 전압이 증가하고, 하나 이상의 다른 MOSFET가 애벌랜치 모드에서 동작하기 시작할 수 있다.
도 9에 도시된 다른 예에 따르면, 전력 트랜지스터 회로(1)는, JFET(Junction Field-Effect Transistor)로 구현되고, 게이트 노드(G)와 소스 노드(S) 사이의 구동 전압(게이트-소스 전압)으로서 구동 신호를 수신하는 단일 전력 트랜지스터(10)를 포함한다. JFET는 n형 디바이스로 구현될 수도 있고 또는 p형 디바이스로 구현될 수도 있다. 단지 예시를 위해서, 도 9에 도시된 회로 심볼은 n형 JFET를 나타낸다.
JFET는 통상 온 디바이스이므로, 구동 전압(게이트 소스 전압)이 0일 때 JFET는 온 상태가 된다. n형 JFET는 음의 임계 전압을 가지며, 구동 전압이 음의 임계 전압 미만일 때 오프 상태가 된다. p형 JFET는 양의 임계 전압을 가지며, 구동 전압이 양의 임계 전압보다 높을 때 오프 상태가 된다.
도 13에 도시된 다른 예에 따르면, 전력 트랜지스터 회로(1)는, 병렬로 연결되고 각각 구동 신호(Sdrv)를 구동 전압으로서 수신하는 동일한 타입의 다수의 JFET(101, 10n)를 포함한다.
도 11은 다른 예에 따른 전력 트랜지스터 회로를 도시한다. 이 예에서, 전력 트랜지스터 회로는 통상 온 트랜지스터로서 구현되는 전력 트랜지스터(10) 및 통상 오프 트랜지스터로서 구현되는 추가 트랜지스터(13)를 포함한다. 일 예에 따르면, 전력 트랜지스터(10)는 JFET이고, 추가 트랜지스터(13)는 증가형 MOSFET이다.
통상 온 트랜지스터 및 통상 오프 트랜지스터는 전력 트랜지스터 회로(1)의 제1 회로 노드(11)와 제2 회로 노드(12) 사이에 직렬로 연결된다. 즉, 도 11에 도시된 예에서, JFET(10)의 드레인-소스 경로는 증가형 MOSFET(13)의 드레인-소스 경로와 직렬로 연결되고, JFET(10)와 MOSFET(13)의 드레인-소스 경로를 포함하는 직렬 회로는 전력 트랜지스터 회로(1)의 제1 회로 노드(11)와 제2 회로 노드(12) 사이에 연결된다.
통상 온 트랜지스터(10)와 통상 오프 트랜지스터(13)는 캐스코드 회로를 형성하고, 여기서 통상 오프 트랜지스터(13)는 구동 전압으로서 구동 신호(Sdrv)를 수신하고 통상 온 트랜지스터(10)의 동작 상태를 제어한다. 이 제어는, 통상 온 트랜지스터(10)와 통상 오프 트랜지스터(13)를 서로 연결하여, 통상 온 트랜지스터(10)에 의해 수신되는 구동 전압이 통상 오프 트랜지스터(13)의 부하 경로 전압과 동일하게 함으로써 달성된다. 보다 구체적으로, 도 11에 도시된 예에서, JFET(10)의 동작 상태는, 게이트 노드(G1)과 그 소스 노드(S1) 사이에서 구동 신호(Sdrv)를 수신하는 MOSFET(13)에 의해 제어된다. JFET(10)의 게이트 노드는 증가형 MOSFET(13)에 연결되어서, JFET(10)의 게이트-소스 전압이 증가형 트랜지스터(13)의 드레인-소스 전압과 동일하게 된다. 단지 예시의 목적으로, 도 9에 도시된 예에서, 증가형 트랜지스터(13)는 n형 증가형 트랜지스터이다. 이 예에서, JFET(10)의 게이트 노드(G)는 증가형 트랜지스터(13)의 소스 노드(S)에 연결되고, 증가형 트랜지스터(13)의 드레인 노드(D)는 JFET(10)의 소스 노드(S)에 연결된다.
JFET(10)의 임계 전압은 음이므로, JFET(10)는 게이트 소스 전압이 0일 때 온 상태가 된다. 따라서, JFET(10)는 구동 신호(Sdrv)에 의해 증가형 MOSFET(13)이 스위치 온될 때, 온 상태가 된다. 증가형 트랜지스터(13)가 스위치 오프되면, 증가형 트랜지스터(13)의 드레인-소스 전압이 증가되어서, JFET(10)의 게이트-소스 전압은 음으로 바뀌고, JFET(10)는 그 게이트-소스 전압이 임계 전압 레벨 아래로 떨어지면 스위치 오프된다. 증가형 MOSFET(13)의 전압 차단 능력은 JFET(10)의 임계 전압의 크기보다 높고, JFET(10)의 전압 차단 능력보다 훨씬 작을 수 있다. 일례에 따르면, 증가형 트랜지스터(13)의 전압 차단 능력은 10V와 50V 사이에서 선택된다.
상기를 참조해서, 통상 온 트랜지스터(10)의 동작 상태는 통상 오프 트랜지스터(13)에 의해 제어되고, 따라서 구동 신호(Sdrv)에 의해 동작되는 캐스코드 회로는 통상 오프 소자와 같이 기능한다. 애벌랜치 모드로 동작하고 전력을 소실하도록 구성되는 전력 트랜지스터는 캐스코드 회로에서 통상 온 트랜지스터(10)이다.
도 12는 도 9에 따른 전력 트랜지스터 회로(1)의 추가 변형예를 나타낸다. 도 12에 따른 전력 트랜지스터 회로(1)는 복수의 통상 온 트랜지스터(101, 10n)를 포함하되, 이들의 부하 경로는 병렬로 연결되어 있다. 저전압 통상 온 트랜지스터(13)는 각각의 통상 온 트랜지스터(101, 10n)에 의해 수신되는 구동 전압을 제어한다. 단지 예시를 위해서, 도 12에 도시된 예에서 통상 온 트랜지스터(13)는 증가형 MOSFET이고, 통상 온 트랜지스터(101, 10n)는 JFET이다.
도 13은 도 11에 따른 전력 트랜지스터 회로의 추가 변형예를 나타낸다. 도 12에 따른 전력 트랜지스터 회로는 병렬로 연결된 도 11에 도시된 유형의 복수의 캐스코드 회로를 포함한다. 이들 캐스코드 회로 각각은 통상 온 전력 트랜지스터(101, 10n)(도 12에 도시된 예에서 JFET) 및 전력 트랜지스터와 직렬로 연결된 저전압 통상 오프 트랜지스터(131, 13n)(도 12에 도시된 예에서 증가형 MOSFET)를 포함한다. 증가형 트랜지스터(131, 13n)는 각각 동일한 구동 신호(Sdrv)를 수신한다.
도 11 내지 도 13에 도시된 예에서, 전력 트랜지스터 회로(1)의 제1 회로 노드(11)와 제2 회로 노드(12) 사이의 전압이 증가할 때 적어도 하나의 전력 트랜지스터(10, 101-10n)에 걸리는 전압의 전압 레벨이 적어도 하나의 전력 트랜지스터의 애벌랜치 항복 전압 레벨에 도달하는 방식으로 적어도 하나의 전력 트랜지스터(10, 101-10n)는 애벌랜치 모드로 동작된다. 일 예에 따르면, 전압 클램핑 소자(도 11 내지 도 13에는 도시되지 않음)는 적어도 하나의 (저전압) 통상 오프 트랜지스터(13)의 부하 경로와 병렬로 연결된다. 전압 클램핑 소자는 예를 들어 하나 이상의 제너 다이오드 또는 MOV를 포함할 수 있다. 전압 클램핑 소자는 적어도 하나의 통상 오프 트랜지스터(13, 131-13n)의 부하 경로에 걸리는 전압을 이 전압의 전압 레벨이 적어도 하나의 통상 오프 트랜지스터(13, 131-13n)의 애벌랜치 항복 전압 레벨 미만으로 유지되는 방식으로 클램핑하도록 구성되고, 이로써 적어도 하나의 통상 오프 트랜지스터(13, 131-13n)는 애벌랜치 모드로 진입하지 않게 된다(한편 적어도 하나의 전력 트랜지스터(10, 101-10n)는 애벌랜치 모드에서 동작한다).
도 7, 도 8 및 도 11 내지 도 13에 도시된 각각의 예에 따른 전력 트랜지스터 회로(1)는 단방향 차단 전력 트랜지스터 회로이다. 이는, 전력 트랜지스터 회로(1)가 제1 회로 노드(11)와 제2 회로 노드(12) 사이의 전압이 제1 극성을 가질 때 차단되고, 제1 회로 노드(11)와 제2 회로 노드(12) 사이의 전압이 제1 극성과는 반대인 제2 극성을 가질 때, 구동 신호(Sdrv)와 무관하게, 도통되도록 구성되는 것을 포함한다. "제2 극성"은 도 7 및 도 8에 따른 전력 트랜지스터(10, 101-10n)의 바디 다이오드 또는 저전압 통상 오프 트랜지스터(13, 131-13n)의 바디 다이오드가 순방향 바이어스되게 해서, 이들 트랜지스터는 각각의 구동 신호(Sdrv)와 무관하게 도통되게 하는 극성이다.
그러나, 전력 트랜지스터 회로(1)는 단방향 차단 전력 트랜지스터 회로로 구현되는 것으로 한정되지 않고, 양방향 차단 전력 트랜지스터 회로로 구현될 수도 있다. 양방향 차단 전력 트랜지스터 회로(1)는 제1 회로 노드(11)와 제2 회로 노드(12) 사이의 전압의 극성과는 무관하게 (전압이 애벌랜치 항복 전압 레벨보다 낮은 한) 차단되도록 구성되는 전력 트랜지스터 회로이다.
도 14는 양방향 차단 전력 트랜지스터 회로(1)의 일 예를 도시한다. 이 예에서, 전력 트랜지스터 회로(1)는 직렬로 연결된 2개의 단방향 차단 통상 오프 트랜지스터(10I, 10II)를 포함한다. 단지 예시를 위해, 2개의 통상 오프 트랜지스터(10I, 10II) 각각은 증가형 MOSFET이다. 이들 MOSFET(10I, 10II) 각각은 바디 다이오드를 포함하며, 이는 도 14에 도시된 예에서 각각의 다이오드 기호로 표현된다. 2개의 MOSFET(10I, 10II)는, 바디 다이오드가 직렬로 연결되는 방식으로, 직렬로 연결된다. 도 14를 참조하면, 이는 2개의 MOSFET(10I, 10II)의 소스 노드(S)가 연결되는 것을 포함할 수 있다. 일 예에 따르면, 도 14에 도시된 바와 같이, 2개의 MOSFET(10I, 10II) 각각은 동일한 구동 신호(Sdrv)를 수신한다.
도 14에 따른 전력 트랜지스터 회로(1)는 2개의 통상 오프 트랜지스터(10I, 10II)만을 포함하는 것으로 한정되지 않는다는 점에 주의한다. 다른 예(도시되지 않음)에 따르면, 양방향 차단 전력 트랜지스터 회로는 병렬로 연결된 다수의 제1 트랜지스터 및 병렬로 연결된 다수의 제2 트랜지스터를 포함하고, 제1 트랜지스터를 포함하는 제1 병렬 회로는, 제1 병렬 회로의 바디 다이오드와 제2 병렬 회로의 바디 다이오드가 역직렬(anti-series) 구성으로 되는 방식으로 제2 트랜지스터를 포함하는 제2 병렬 회로와 직렬로 연결된다.
도 15는 제어 회로(5)의 일 예를 도시한다. 도 15에 도시된 예에서, 제어 회로(5)는 논리 회로(51), 구동기(52) 및 게이트 저항(53)을 포함한다. 구동기(52)는 로직(51)으로부터 수신한 제어 신호(S51)에 따라서, 구동 전압(Vdrv)에 기초하여 구동 신호(Sdrv)를 생성하도록 구성된다. 제어 신호(S51)는 논리 신호로, 예를 들어 전력 트랜지스터 회로(1)가 스위치 온되어야 하는지 또는 스위치 오프되어야 하는지를 나타낸다. 구동기(52)는, 제어 신호(S51)가 전력 트랜지스터 회로(1)가 스위치 온된다고 나타내면 전력 트랜지스터 회로(1)가 스위치 온되고, 제어 신호(S51)가 전력 트랜지스터 회로(1)가 스위치 오프된다고 나타내면 전력 트랜지스터 회로(1)가 스위치 오프되도록, 제어 신호(S51)에 기초해서 구동 신호(Sdrv)를 생성하도록 구성된다.
게이트 저항(53)은 구동기(52)와 전력 트랜지스터 회로(1) 사이의 불가피한 라인 저항에 기인한다. 단지 설명을 위해, 전력 트랜지스터 회로(1)는 도 15에 도시된 예에서 단일 전력 MOSFET으로 구현된다. 이 경우, 게이트 저항(53)은 전력 MOSFET(10)의 구동기(52)와 게이트 노드(G) 사이의 라인 저항에 기인한다.
필연적으로 MOSFET에서 게이트 노드(G)와 드레인 노드(D) 사이에 커패시턴스가 있으며, 이를 일반적으로 게이트 드레인 커패시턴스라고 한다. MOSFET가 오프 상태에 있고 MOSFET에 걸리는 드레인 소스 전압이 급격하게 증가하면, 게이트 드레인 커패시턴스로 인한 드레인 노드(D)와 게이트 노드(G) 사이의 용량 결합은, 게이트 노드(G)의 전위를 증가시켜서 MOSFET이 잘못 스위치 온되게 된다.
도 16에 도시된 일 예에 따르면, 하나 이상의 n형 증가형 MOSFET를 포함하는 전력 트랜지스터 회로(1)에 의해 수신되는 구동 신호(Sdrv)는, 구동 신호의 오프 레벨이 음의 전압 레벨이 되도록 생성되며, 이는 애벌랜치 모드에서 드레인-소스 전압이 급격히 증가할 때 전력 MOSFET이 잘못 스위치 온되는 것을 방지하는 데 도움이 될 수 있다. 일 예에 따르면, 구동 신호(Sdrv)의 오프 레벨은 -2V와 -8V 사이에서 선택되므로, 오프 레벨의 크기는 2V와 8V 사이가 된다.
위에서 설명한 양상 중 일부는 번호가 매겨진 예를 참조하여 다음에 요약된다.
예 1. 방법은, 전자 회로의 전력 트랜지스터 회로를 스위치 오프하는 단계를 포함하고, 전자 회로는 전원, 부하 회로 및 전원과 부하 회로 사이에 연결된 전력 트랜지스터 회로를 포함하며, 전력 트랜지스터 회로를 스위치 오프하는 단계는, 전력 트랜지스터 회로에 포함된 적어도 하나의 전력 트랜지스터를 애벌랜치 모드로 동작시켜서, 전력 트랜지스터 회로를 스위치 오프하기 전에 전자 회로에 저장된 에너지의 적어도 일부가 적어도 하나의 전력 트랜지스터에서 소실되게 하는 단계를 포함한다.
예 2. 예 1의 방법에서, 적어도 하나의 전력 트랜지스터는 정확히 하나의 전력 트랜지스터를 포함한다.
예 3. 예 1의 방법에서, 적어도 하나의 전력 트랜지스터는 2개 이상의 전력 트랜지스터를 포함한다.
예 4. 예 1 내지 예 3 중 어느 하나의 방법에서, 적어도 하나의 전력 트랜지스터는 통상 오프 트랜지스터이다.
예 5. 예 4의 방법에서, 통상 오프 트랜지스터는 MOSFET이다.
예 6. 예 1 내지 예 3 중 어느 하나의 방법에서, 적어도 하나의 전력 트랜지스터는 통상 온 트랜지스터이다.
예 7. 예 6의 방법에서, 통상 온 트랜지스터는 JFET이다.
예 8. 예 1 내지 예 7 중 어느 하나의 방법에서, 적어도 하나의 전력 트랜지스터는 초접합 트랜지스터이다.
예 9. 예 1 내지 예 8 중 어느 하나의 방법에서, 적어도 하나의 전력 트랜지스터는 실리콘계 또는 실리콘 카바이드계 전력 트랜지스터 중 하나이다.
예 10. 예 1 내지 예 9 중 어느 하나의 방법에서, 전력 트랜지스터 회로는 전원에 연결된 제1 회로 노드 및 부하 회로에 연결된 제2 회로 노드를 포함하고, 적어도 하나의 전력 트랜지스터는 부하 경로를 포함하며, 적어도 하나의 전력 트랜지스터의 부하 경로는 제1 회로 노드와 제2 회로 노드 사이에 직접 연결된다.
예 11. 예 1 내지 예 9 중 어느 하나의 방법에서, 전력 트랜지스터 회로는 전원에 연결된 제1 회로 노드 및 부하 회로에 연결된 제2 회로 노드를 포함하고, 적어도 하나의 전력 트랜지스터는 캐스코드 회로에 포함되며, 캐스코드 회로는 적어도 하나의 전력 트랜지스터에 더해서 추가 트랜지스터를 포함하고, 캐스코드 회로는 제1 회로 노드와 제2 회로 노드 사이에 직접 연결된다.
예 12. 예 1 내지 예 11 중 어느 하나의 방법에서, 전자 회로와 전력 트랜지스터 회로 모두에는, 적어도 하나의 전력 트랜지스터에 걸리는 전압을 적어도 하나의 전력 트랜지스터의 애벌랜치 항복 전압 레벨보다 낮은 전압 레벨로 클램프하도록 구성된 클램핑 회로가 없다.
예 13. 예 1 내지 예 11 중 어느 하나의 방법에서, 전자 회로는 전력 트랜지스터 회로와 병렬로 연결된 클램핑 소자를 포함하고, 클램핑 소자는 도통되어서, 전력 트랜지스터 회로에 걸리는 전압을, 적어도 하나의 전력 트랜지스터가 애벌랜치 모드로 동작한 이후에, 적어도 하나의 전력 트랜지스터의 애벌랜치 항복 전압 레벨보다 낮은 전압 레벨로 클램프하도록 구성된다.
예 14. 예 1 내지 예 13 중 어느 하나의 방법에서, 전원은 직류 전압을 제공하도록 구성되고, 적어도 하나의 전력 트랜지스터는 애벌랜치 항복 전압 레벨을 가지며, 적어도 하나의 전력 트랜지스터는 적어도 하나의 전력 트랜지스터의 부하 경로에 걸리는 전압이 애벌랜치 항복 전압 레벨에 도달하면 애벌랜치 모드로 동작하고, 적어도 하나의 전력 트랜지스터는 애벌랜치 항복 전압 레벨이 직류 전압의 전압 레벨의 120% 내지 150%가 되도록 직류 전압으로 맞춰진다.
예 15. 예 1 내지 예 14 중 어느 하나의 방법에서, 전력 트랜지스터 회로를 스위치 오프하는 단계는, 적어도 하나의 전력 트랜지스터의 게이트 노드와 소스 노드 사이에 오프 레벨을 가진 구동 전압을 인가하는 단계를 포함하고, 오프 레벨의 극성은, 적어도 하나의 전력 트랜지스터를 스위치 온하도록 구성되는 온 레벨의 극성과 반대이다.
예 16. 예 15의 방법에서, 오프 레벨의 크기는 2V와 8V 사이이다.
예 17. 예 1 내지 예 16 중 어느 하나의 방법에서, 전력 트랜지스터 회로를 스위치 오프하는 단계는, 구동 회로에 의해, 적어도 하나의 전력 트랜지스터의 게이트 노드와 소스 노드 사이에 오프 레벨을 가진 구동 전압을 인가하는 단계를 포함하고, 구동 회로의 출력과 게이트 노드 사이의 저항은 10 옴 미만이다.
예 18. 예 1 내지 예 17 중 어느 하나의 방법에서, 전자 회로에서의 전체 인덕턴스는 20 밀리헨리 미만이다.
예 19. 예 1 내지 예 18 중 어느 하나의 방법에서, 전력 트랜지스터 회로의 스위칭 주파수는 1 Hz 미만이다.
예 20. 예 1 내지 예 19 중 어느 하나의 방법에서, 전력 트랜지스터 회로를 스위치 오프하는 것과 전력 트랜지스터 회로를 다시 스위치 온하는 것 사이의 시간 지연은 1초보다 길다.

Claims (15)

  1. 방법으로서,
    전자 회로의 전력 트랜지스터 회로(1)를 스위치 오프하는 단계를 포함하되,
    상기 전자 회로는 전원(2), 부하 회로(3) 및 상기 전원(2)과 상기 부하 회로(3) 사이에 연결된 상기 전력 트랜지스터 회로(1)를 포함하고,
    상기 전력 트랜지스터 회로(1)를 스위치 오프하는 단계는, 상기 전력 트랜지스터 회로(1)에 포함된 적어도 하나의 전력 트랜지스터(10; 101, 10n)를 애벌랜치 모드로 동작시켜서, 상기 전력 트랜지스터 회로(1)를 스위치 오프하기 전에 상기 전자 회로에 저장된 에너지의 적어도 일부가 상기 적어도 하나의 전력 트랜지스터에서 소실되게 하는 단계를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 전력 트랜지스터는 정확히 하나의 전력 트랜지스터(10)를 포함하는,
    방법
  3. 제 1 항에 있어서,
    상기 적어도 하나의 전력 트랜지스터는 2개 이상의 전력 트랜지스터(101, 10n)를 포함하는,
    방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 통상 오프(normally-off) 트랜지스터인,
    방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 통상 온(normally-on) 트랜지스터인,
    방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 초접합 트랜지스터(superjunction transistor)인,
    방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)는 상기 전원(2)에 연결된 제1 회로 노드(11) 및 상기 부하 회로(3)에 연결된 제2 회로 노드(12)를 포함하고,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 부하 경로를 포함하며,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 상기 부하 경로는 상기 제1 회로 노드(11)와 상기 제2 회로 노드(12) 사이에 직접 연결되는,
    방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)는 상기 전원(2)에 연결된 제1 회로 노드(11) 및 상기 부하 회로(3)에 연결된 제2 회로 노드(12)를 포함하고,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 캐스코드 회로(cascode circuit)에 포함되며,
    상기 캐스코드 회로는, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)에 더해서, 추가 트랜지스터(13)를 포함하고,
    상기 캐스코드 회로는 상기 제1 회로 노드(11)와 상기 제2 회로 노드(12) 사이에 직접 연결되는,
    방법
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전자 회로와 상기 전력 트랜지스터 회로(1) 모두에는, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)에 걸리는 전압을 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 애벌랜치 항복 전압 레벨보다 낮은 전압 레벨로 클램프하도록 구성된 클램핑 회로가 없는,
    방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전자 회로는 상기 전력 트랜지스터 회로(1)와 병렬로 연결된 클램핑 소자(7)를 포함하고,
    상기 클램핑 소자(7)는 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)가 상기 애벌랜치 모드로 동작한 이후에, 도통되어서 상기 전력 트랜지스터 회로(1)에 걸리는 전압(V1)을 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 상기 애벌랜치 항복 전압 레벨보다 낮은 전압 레벨로 클램프하도록 구성되는,
    방법.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전원(2)은 직류 전압(V2)을 제공하도록 구성되고,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 애벌랜치 항복 전압 레벨을 가지며, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 부하 경로에 걸리는 전압(V1)이 상기 애벌랜치 항복 전압 레벨에 도달하면 상기 애벌랜치 모드로 동작하고,
    상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)는 상기 애벌랜치 항복 전압 레벨이 상기 직류 전압(V2)의 전압 레벨의 120% 내지 150%가 되도록 상기 직류 전압(V2)으로 맞춰지는,
    방법.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)를 스위치 오프하는 단계는, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 게이트 노드(G)와 소스 노드(S) 사이에 오프 레벨을 가진 구동 전압(S5)을 인가하는 단계를 포함하고,
    상기 오프 레벨의 극성은, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)를 스위치 온하도록 구성되는 온 레벨의 극성과 반대인,
    방법.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)를 스위치 오프하는 단계는, 상기 적어도 하나의 전력 트랜지스터(10; 101, 10n)의 게이트 노드(G)와 소스 노드(S) 사이에 오프 레벨을 가진 구동 전압(S5)을 인가하는 단계를 포함하고,
    상기 구동 회로(52)의 출력과 상기 게이트 노드(G) 사이의 저항은 10 옴 미만인,
    방법.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)의 스위칭 주파수는 1 Hz 미만인,
    방법.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전력 트랜지스터 회로(1)를 스위치 오프하는 것과 상기 전력 트랜지스터 회로(1)를 다시 스위치 온하는 것 사이의 시간 지연은 1초보다 긴,
    방법.
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