KR20230146171A - 게이트구동부 - Google Patents

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KR20230146171A
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signal
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인해정
이민구
이승희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 게이트구동부의 복수의 스테이지들 각각은, 제1노드 및 제2노드의 전압레벨을 제어하는 제1노드제어부; 및 제3노드의 전압레벨을 제어하는 제2노드제어부;를 포함한다. 상기 제1노드제어부가, 상기 제1노드와 상기 제2노드 사이에 연결된 제1제어트랜지스터를 포함하고, 상기 제1제어트랜지스터가 온 전압레벨의 제1전압을 인가하는 제1전압입력단자에 연결된 제1게이트와 제2게이트를 포함한다. 상기 제2노드제어부가, 상기 제3노드와 오프 전압레벨의 제2전압을 인가하는 제2전압입력단자 사이에 연결된 제2제어트랜지스터를 포함하고, 상기 제2제어트랜지스터가 상기 제1노드에 연결된 제1게이트와 상기 제2전압입력단자에 연결된 제2게이트를 포함한다.

Description

게이트구동부{Gate driver}
본 발명의 실시예들은 표시장치에 관한 것으로서, 더욱 상세하게는 게이트신호를 출력하는 게이트구동부 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 복수의 화소들을 포함하는 화소부, 게이트구동부, 데이터구동부, 제어부 등을 포함한다. 게이트구동부는 게이트선들에 연결되는 스테이지들을 구비하며, 스테이지들은 제어부로부터의 신호들에 대응하여 자신과 연결된 게이트선으로 게이트신호를 공급한다.
본 발명은 안정적으로 게이트신호를 출력할 수 있는 게이트구동부 및 이를 포함하는 표시장치를 제공하기 위한 것이다. 본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 게이트구동부는 복수의 스테이지들을 포함하고, 복수의 스테이지들 각각은, 제1노드 및 제2노드의 전압레벨을 제어하는 제1노드제어부; 제3노드의 전압레벨을 제어하는 제2노드제어부; 및 상기 제2노드에 게이트가 연결되고, 온 전압레벨의 게이트신호를 출력하는 제1풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 게이트신호를 출력하는 제1풀다운트랜지스터를 포함하는 제1출력부;를 포함한다. 상기 제1노드제어부가, 상기 제1노드와 상기 제2노드 사이에 연결된 제1제어트랜지스터를 포함하고, 상기 제1제어트랜지스터가 온 전압레벨의 제1전압을 인가하는 제1전압입력단자에 연결된 제1게이트와 제2게이트를 포함한다. 상기 제2노드제어부가, 상기 제3노드와 오프 전압레벨의 제2전압을 인가하는 제2전압입력단자 사이에 연결된 제2제어트랜지스터를 포함하고, 상기 제2제어트랜지스터가 상기 제1노드에 연결된 제1게이트와 상기 제2전압입력단자에 연결된 제2게이트를 포함한다.
상기 복수의 스테이지들 각각은, 상기 제2노드에 게이트가 연결되고, 온 전압레벨의 캐리신호를 출력하는 제2풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 캐리신호를 출력하는 제2풀다운트랜지스터를 포함하는 제2출력부;를 더 포함할 수 있다.
상기 제1노드제어부는, 시작신호가 인가되는 입력단자와 상기 제1노드 사이에 연결되고, 게이트가 제1클럭신호를 인가받는 제1클럭단자에 연결된 제1트랜지스터; 및 상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제2트랜지스터;를 더 포함할 수 있다.
상기 제1트랜지스터는 직렬 연결된 제1-1트랜지스터와 제1-2트랜지스터를 포함하고, 상기 제2트랜지스터는 직렬 연결된 제2-1트랜지스터와 제2-2트랜지스터를 포함할 수 있다.
상기 상기 복수의 스테이지들 각각은, 상기 제1노드에 게이트가 연결되고, 일 단이 상기 제1전압입력단자에 연결되고, 타 단이 상기 제1-1트랜지스터와 상기 제1-2트랜지스터의 중간노드 및 상기 제2-1트랜지스터와 제2-2트랜지스터의 중간노드에 연결된 누설차단 트랜지스터;를 더 포함할 수 있다.
상기 제2노드제어부는, 상기 제1노드가 오프 전압레벨 상태일 때 상기 제3노드를 온 전압레벨 상태로 제어하는 제어부;를 더 포함하고, 상기 제2제어트랜지스터는 상기 제1노드가 온 전압레벨 상태일 때 상기 제3노드를 오프 전압레벨 상태로 제어할 수 있다.
상기 제어부는, 제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 상기 제1노드에 연결된 제1게이트와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자에 연결된 제2게이트를 포함하는 제5트랜지스터; 상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 상기 제1클럭단자에 연결된 제1게이트와 제2게이트를 포함하는 제6트랜지스터; 상기 제4노드와 제5노드 사이에 연결되고, 상기 제1전압입력단자에 연결된 제1게이트와 상기 제3전압입력단자에 연결된 제2게이트를 포함하는 제7트랜지스터; 상기 제5노드와 제6노드 사이에 연결된 커패시터; 제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 상기 제5노드에 연결된 제1게이트와 상기 제3전압입력단자에 연결된 제2게이트를 포함하는 제8트랜지스터; 상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 상기 제6노드에 연결된 제1게이트와 제2게이트를 포함하는 제9트랜지스터;를 포함하고, 상기 제2전압이 상기 제3전압보다 작고, 상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호일 수 있다.
상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 길 수 있다.
상기 제어부는, 제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 게이트가 상기 제1노드에 연결된 제5트랜지스터; 상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 게이트가 상기 제1클럭단자에 연결된 제6트랜지스터; 상기 제4노드와 제5노드 사이에 연결되고, 게이트가 상기 제1전압입력단자에 연결된 제7트랜지스터; 상기 제5노드와 제6노드 사이에 연결된 커패시터; 제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 게이트가 상기 제5노드에 연결된 제8트랜지스터; 및 상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 제6노드에 연결된 제9트랜지스터;를 포함하고, 상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호일 수 있다.
상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 길 수 있다.
상기 게이트신호의 오프 전압레벨이 시작되는 타이밍이 상기 시작신호의 오프 전압레벨이 시작되는 타이밍보다 소정 시간 지연될 수 있다.
상기 복수의 스테이지들 각각은, 상기 제1노드와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고, 상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결되고, 상기 제2전압이 상기 제3전압보다 작을 수 있다.
상기 복수의 스테이지들 각각은, 상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고, 상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트구동부는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은, 제1노드 및 제2노드의 전압레벨을 제어하는 제1노드제어부; 제3노드의 전압레벨을 제어하는 제2노드제어부; 및 상기 제2노드에 게이트가 연결되고, 온 전압레벨의 게이트신호를 출력하는 제1풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 게이트신호를 출력하는 제1풀다운트랜지스터를 포함하는 제1출력부;를 포함한다. 상기 제1노드제어부가, 상기 제1노드와 상기 제2노드 사이에 연결된 제1제어트랜지스터를 포함하고, 상기 제1제어트랜지스터가 온 전압레벨의 제1전압을 인가하는 제1전압입력단자에 연결된 제1게이트와 제2게이트를 포함한다. 상기 제2노드제어부가, 상기 제3노드와 오프 전압레벨의 제2전압을 인가하는 제2전압입력단자 사이에 연결된 제2제어트랜지스터를 포함하며, 상기 제2제어트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 제1게이트와 제2게이트가 상기 제1노드에 연결된다.
상기 복수의 스테이지들 각각은, 상기 제2노드에 게이트가 연결되고, 온 전압레벨의 캐리신호를 출력하는 제2풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 캐리신호를 출력하는 제2풀다운트랜지스터를 포함하는 제2출력부;를 더 포함할 수 있다.
상기 제1노드제어부는, 시작신호가 인가되는 입력단자와 상기 제1노드 사이에 연결되고, 게이트가 제1클럭신호를 인가받는 제1클럭단자에 연결된 제1트랜지스터; 및 상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제2트랜지스터;를 더 포함할 수 있다.
상기 제1트랜지스터는 직렬 연결된 제1-1트랜지스터와 제1-2트랜지스터를 포함하고, 상기 제2트랜지스터는 직렬 연결된 제2-1트랜지스터와 제2-2트랜지스터를 포함할 수 있다.
상기 복수의 스테이지들 각각은, 상기 제1노드에 게이트가 연결되고, 일 단이 상기 제1전압입력단자에 연결되고, 타 단이 상기 제1-1트랜지스터와 상기 제1-2트랜지스터의 중간노드 및 상기 제2-1트랜지스터와 제2-2트랜지스터의 중간노드에 연결된 누설차단 트랜지스터;를 더 포함할 수 있다.
상기 제2노드제어부는, 상기 제1노드가 오프 전압레벨 상태일 때 상기 제3노드를 온 전압레벨 상태로 제어하는 제어부;를 더 포함하고, 상기 제2제어트랜지스터는 상기 제1노드가 온 전압레벨 상태일 때 상기 제3노드를 오프 전압레벨 상태로 제어할 수 있다.
상기 제어부는, 제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 게이트가 상기 제1노드에 연결된 제5트랜지스터; 상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 게이트가 상기 제1클럭단자에 연결된 제6트랜지스터; 상기 제4노드와 제5노드 사이에 연결되고, 게이트가 상기 제1전압입력단자에 연결된 제7트랜지스터; 상기 제5노드와 제6노드 사이에 연결된 커패시터; 제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 게이트가 상기 제5노드에 연결된 제8트랜지스터; 및 상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 제6노드에 연결된 제9트랜지스터;를 포함하고, 상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호일 수 있다.
상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 길 수 있다.
상기 게이트신호의 오프 전압레벨이 시작되는 타이밍이 상기 시작신호의 오프 전압레벨이 시작되는 타이밍보다 소정 시간 지연될 수 있다.
상기 복수의 스테이지들 각각은, 상기 제1노드와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고, 상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결되고, 상기 제2전압이 상기 제3전압보다 작을 수 있다.
상기 복수의 스테이지들 각각은, 상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고, 상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결될 수 있다.
본 발명의 실시예에 따라 안정적으로 게이트신호를 출력할 수 있는 게이트구동부 및 이를 포함하는 표시장치를 제공할 수 있다. 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상에서 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 게이트구동부를 개략적으로 나타낸 도면이다.
도 3은 일 실시예에 따른 게이트구동부를 개략적으로 나타낸 도면이다.
도 4는 도 3의 게이트구동부의 입출력 신호의 타이밍을 나타낸 도면이다.
도 5는 도 3의 게이트구동부를 구성하는 임의의 스테이지의 일 예를 나타내는 회로도이다.
도 6은 도 5의 스테이지의 구동방법을 설명하는 타이밍도이다.
도 7은 트랜지스터의 특성 변화를 설명하는 예시 도면이다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 특성 변화를 설명하는 도면이다.
도 9 내지 도 12는 일 실시예에 따른 게이트구동부의 스테이지의 회로의 다양한 변형예를 나타낸 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화(턴온)된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화(턴오프)된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P형 트랜지스터는 로우레벨 전압에 의해 활성화되고, N형 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P형 트랜지스터와 N형 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압레벨임을 이해해야 한다. 이하, 트랜지스터를 활성화하는 전압레벨을 온 전압레벨이라고 하고, 트랜지스터를 비활성화하는 전압레벨을 오프 전압레벨이라고 한다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
본 발명의 실시예들에 따른 표시장치(10)는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1을 참조하면, 일 실시예에 따른 표시장치(10)는 표시부(110), 게이트구동부(130), 데이터구동부(150) 및 제어부(170)를 포함할 수 있다.
표시부(110)에는 복수의 화소(PX)들과 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들이 배치될 수 있다.
복수의 화소(PX)들은 제1방향(x방향, 행방향) 및 제2방향(y방향, 열방향)으로 반복적으로 배열될 수 있다. 복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 이미지를 구현할 수 있다. 복수의 화소(PX)들 각각은 표시요소로서 유기발광다이오드를 포함하고, 유기발광다이오드는 화소회로에 연결될 수 있다. 화소회로는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에서 표시부(110)에 포함된 복수의 트랜지스터들은 N형의 산화물 박막 트랜지스터일 수 있다. 예를 들어, 산화물 박막 트랜지스터는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터일 수 있다. 다만, 이는 예시적인 것으로서, N형 트랜지스터들이 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터들에 포함되는 액티브 패턴(반도체층)은 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphoussilicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들은, 제1방향으로 연장된 복수의 게이트선들(GL1 내지 GLn), 제2방향으로 연장된 복수의 데이터선들(DL1 내지 DLm)을 포함할 수 있다. 복수의 게이트선들(GL1 내지 GLn)은 제2방향을 따라 이격 배열되고, 게이트신호를 화소(PX)들에 전달할 수 있다. 복수의 데이터선들(DL1 내지 DLm)은 제1방향을 따라 이격 배열되고, 데이터신호를 화소(PX)들에 전달할 수 있다. 복수의 화소(PX)들 각각은 복수의 게이트선들(GL1 내지 GLn) 중 대응하는 적어도 하나의 게이트선, 복수의 데이터선들(DL1 내지 DLm) 중 대응하는 데이터선에 연결될 수 있다.
게이트구동부(130)는 복수의 게이트선들(GL1 내지 GLn)에 연결되고, 제어부(170)로부터의 게이트 구동제어신호(GCS)에 대응하여 게이트신호를 생성하고, 이를 게이트선들(GL1 내지 GLn)에 순차적으로 공급할 수 있다. 게이트선들(GL1 내지 GLn)은 화소(PX)에 포함된 트랜지스터의 게이트전극과 연결되고, 게이트신호는 게이트선이 연결된 트랜지스터의 턴온 및 턴오프를 제어할 수 있다. 게이트신호는 트랜지스터가 턴온될 수 있는 온 전압과 트랜지스터가 턴오프될 수 있는 오프 전압이 반복되는 구형파 신호일 수 있다. 일 실시예에서 온 전압은 하이레벨의 전압일 수 있다. 게이트신호의 온 전압이 유지되는 기간(이하, '온 전압 기간'이라 함)과 오프 전압이 유지되는 기간(이하, '오프 전압 기간'이라 함)은 화소(PX) 내에서 게이트신호를 인가받는 트랜지스터의 기능에 따라 결정될 수 있다. 게이트구동부(130)는 게이트신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터(shift register)(또는 스테이지)를 포함할 수 있다.
데이터구동부(150)는 복수의 데이터선들(DL1 내지 DLm)에 연결되고, 제어부(170)로부터의 데이터 구동제어신호(DCS)에 대응하여 데이터신호를 데이터선들(DL1 내지 DLm)에 공급할 수 있다. 데이터선들(DL1 내지 DLm)로 공급된 데이터신호는 게이트신호가 공급된 화소(PX)들로 공급될 수 있다.
표시장치가 유기전계발광 표시장치인 경우, 표시부(110)의 화소(PX)들로 제1전원전압(ELVDD) 및 제2전원전압(ELVSS)이 공급될 수 있다. 제1전원전압(ELVDD)은 각 화소(PX)에 포함된 유기발광다이오드의 제1전극(화소전극 또는 애노드)에 제공되는 하이레벨 전압일 수 있다. 제2전원전압(ELVSS)은 유기발광다이오드의 제2전극(대향전극 또는 캐소드)에 제공되는 로우레벨 전압일 수 있다. 제1전원전압(ELVDD)과 제2전원전압(ELVSS)은 복수의 화소(PX)들을 발광시키기 위한 구동전압이다.
제어부(170)는 외부로부터 입력된 신호들에 기초하여 게이트 구동제어신호(GCS) 및 데이터 구동제어신호(DCS)를 생성할 수 있다. 제어부(170)는 게이트 구동제어신호(GCS)를 게이트구동부(130)로 공급하고, 데이터 구동제어신호(DCS)를 데이터구동부(150)로 공급할 수 있다.
도 1에서 화소(PX)는 하나의 게이트선에 연결된 것으로 도시되어 있으나, 이는 예시적인 것으로, 화소(PX)는 하나 이상의 게이트선에 연결될 수 있다. 예를 들어, 게이트구동부(130)는 복수의 제1게이트선들 및 복수의 제2게이트선들에 연결되고, 하나의 프레임 구간(Frame Time) 중 제1기간에 제1게이트선들로 온 전압(온 전압레벨)의 제1게이트신호를 순차적으로 출력하고, 제1기간에 후속하는 제2기간에 제2게이트선들로 온 전압의 제2게이트신호를 순차적으로 출력할 수 있다. 제1기간에 각 화소(PX)의 제1게이트선에 연결된 트랜지스터가 턴온되고, 화소(PX)는 제1게이트신호에 응답하여 데이터신호를 화소(PX)에 기입하고, 및/또는 구동트랜지스터의 문턱전압을 보상할 수 있다. 제2기간에 각 화소(PX)의 제2게이트선에 연결된 트랜지스터가 턴온되고, 구동트랜지스터는 데이터신호에 대응하는 구동전류를 출력하고, 화소(PX)는 구동전류에 대응하는 휘도로 발광할 수 있다. 여기서, 하나의 프레임(프레임 구간)은 하나의 프레임 영상을 표시하는 구간일 수 있다.
일 실시예에서, 하나의 게이트구동부(130)가 서로 다른 타이밍으로 제1게이트신호와 제2게이트신호를 생성할 수 있다. 다른 실시예에서, 제1게이트신호를 생성하는 제1게이트구동부와 제2게이트신호를 생성하는 제2게이트구동부가 독립하여 구성될 수 있다.
도 2는 일 실시예에 따른 게이트구동부를 개략적으로 나타낸 도면이다.
도 2를 참조하면, 게이트구동부(130)는 복수의 제1 내지 제n스테이지들(ST1 내지 STn)을 포함할 수 있다. 복수의 제1 내지 제n스테이지들(ST1 내지 STn)은 게이트신호(GS1 내지 GSn)를 게이트선들로 순차적으로 출력할 수 있다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 대응 행의 게이트선과 연결될 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 적어도 하나의 클럭신호(CK)와 적어도 하나의 전압신호(VG)를 공급받고, 게이트신호(GS)를 생성하여 연결된 게이트선(GL)으로 공급할 수 있다. 예를 들어, 제i스테이지(STi)는 i행의 게이트선(GL)으로 게이트신호(GSi)를 공급할 수 있다. 즉, 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 대응 행에 구비된 게이트선(GL)으로 게이트신호(GS)를 공급할 수 있다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 적어도 하나의 클럭신호(CK)와 적어도 하나의 전압신호(VG)를 공급받고, 캐리신호(CR)를 전단 또는 후단의 스테이지로 공급할 수 있다. 전단 스테이지는 적어도 하나 이전의 스테이지일 수 있고, 후단 스테이지는 적어도 하나 이후의 스테이지일 수 있다.
도 3은 일 실시예에 따른 게이트구동부를 개략적으로 나타낸 도면이다. 도 4는 도 3의 게이트구동부의 입출력 신호의 타이밍을 나타낸 도면이다.
도 3을 참조하면, 게이트구동부(130)는 복수의 제1 내지 제n스테이지들(ST1 내지 STn)을 포함할 수 있다. 게이트구동부(130)에 마련되는 스테이지의 개수는 표시부(110)에 마련되는 화소행의 개수에 따라 다양하게 변형될 수 있다.
복수의 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 시작신호에 응답하여 출력신호들(Out[1], Out[2], Out[3], Out[4], ..., Out[n])을 출력할 수 있다. 예를 들어, 제n스테이지(STn)는 제n게이트선으로 제n출력신호(Out[n])를 출력할 수 있다. 출력신호들(Out[1], Out[2], Out[3], Out[4], ..., Out[n])은 게이트신호들(GS1 내지 GSn)(도 2 참조)일 수 있다. 첫 번째 게이트신호인 제1출력신호(Out[1])의 타이밍을 제어하는 시작신호인 외부신호(STV)가 제1스테이지(ST1)에 공급될 수 있다. 이하 온 전압은 하이레벨 전압이고, 오프 전압은 로우레벨 전압을 의미할 수 있다.
복수의 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 입력단자(IN), 제1클럭단자(CK1), 제2클럭단자(CK2), 제1전압입력단자(V1), 제2전압입력단자(V2), 제3전압입력단자(V3), 리셋단자(RS), 제1출력단자(OUT1) 및 제2출력단자(OUT2)를 포함할 수 있다.
입력단자(IN)는 시작신호로서 외부신호(STV) 또는 이전 캐리신호를 수신할 수 있다. 일 실시예에서, 제1스테이지(ST1)의 입력단자(IN)로 외부신호(STV)가 인가되고, 제1스테이지(ST1) 이외의 제2 내지 제n스테이지들(ST2 내지 STn) 각각에는 입력단자(IN)로 이전 스테이지가 출력하는 이전 캐리신호가 인가될 수 있다. 예를 들어, 제n스테이지(STn)의 입력단자(IN)에는 제n-1스테이지(STn-1)에서 출력되는 제n-1캐리신호(Carry[n-1])가 인가될 수 있다. 시작신호의 오프 전압 기간은 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 주기보다 긴 3H일 수 있다.
제1클럭단자(CK1)와 제2클럭단자(CK2)는 제1클럭신호(CLK1) 또는 제2클럭신호(CLK2)를 수신할 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn)의 제1클럭단자(CK1)들에 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 인가될 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn)의 제2클럭단자(CK2)들에 제2클럭신호(CLK2)와 제1클럭신호(CLK1)가 교대로 인가될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1스테이지(ST1)의 제1클럭단자(CK1)와 제2클럭단자(CK2)에 각각 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 인가될 수 있다. 제2스테이지(ST2)의 제1클럭단자(CK1)와 제2클럭단자(CK2)에 각각 제2클럭신호(CLK2)와 제1클럭신호(CLK1)가 인가될 수 있다. 제3스테이지(ST3)의 제1클럭단자(CK1)와 제2클럭단자(CK2)에 각각 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 인가될 수 있다. 제4스테이지(ST4)의 제1클럭단자(CK1)와 제2클럭단자(CK2)에 각각 제2클럭신호(CLK2)와 제1클럭신호(CLK1)가 인가될 수 있다.
도 4에 도시된 바와 같이 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 하이레벨의 제1전압(VGH)과 로우레벨의 제3전압(VGL2)을 반복하는 구형파 신호일 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 주기는 1회의 하이레벨과 1회의 로우레벨을 포함하는 2H일 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)는 동일한 파형을 가지며 위상이 쉬프트된 신호들일 수 있다. 예를 들어, 제2클럭신호(CLK2)는 제1클럭신호(CLK1)와 동일한 파형을 가지며 소정 간격(대략 1수평주기(1H))으로 위상이 쉬프트(위상 지연)되어 인가될 수 있다. 제1클럭신호선을 통해 공급되는 제1클럭신호(CLK1)의 온 전압 기간과 제2클럭신호선을 통해 공급되는 제2클럭신호(CLK2)의 온 전압 기간은 중첩하지 않을 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 온 전압 기간의 길이는 대략 1H 또는 1H보다 소정 길이 작을 수 있다.
리셋단자(RS)는 리셋신호(ESR)를 수신할 수 있다. 리셋신호(ESR)는 소정 타이밍에 제1전압(VGH)의 온 전압으로 공급되고, 그 외에는 제3전압(VGL2)의 오프 전압으로 공급될 수 있다. 예를 들어, 리셋신호(ESR)는 표시장치로 전원이 인가(파워 온)될 때 제1 내지 제n스테이지들(ST1 내지 STn)로 소정 시간 동안 제1전압(VGH)을 공급하고, 소정 시간이 경과되면 제1 내지 제n스테이지들(ST1 내지 STn)로 제3전압(VGL2)을 공급할 수 있다.
제1전압입력단자(V1)는 제1전압(VGH)을 수신하고, 제2전압입력단자(V2)는 제2전압(VGL)을 수신하고, 제3전압입력단자(V3)는 제3전압(VGL2)을 수신할 수 있다. 제3전압(VGL2)은 제2전압(VGL)보다 낮은 전압레벨일 수 있다.
제1전압(VGH), 제2전압(VGL) 및 제3전압(VGL2)은 글로벌 신호로서 도 1에 도시된 제어부(170) 및/또는 도시되지 않은 전원공급부 등으로부터 공급될 수 있다.
제1출력단자(OU1)에서 출력되는 출력신호는 게이트신호일 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn)의 제1출력단자(OUT1)들로부터 출력되는 출력신호들(Out[1], Out[2], Out[3], Out[4], ..., Out[n])은 1수평시간(1H)만큼 시프트될 수 있다. 각 출력신호는 대응하는 출력선, 예를 들어 게이트선을 통해 화소에 공급될 수 있다. 출력신호들(Out[1], Out[2], Out[3], Out[4], ..., Out[n])의 오프 전압 기간의 길이는 시작신호의 오프 전압 기간의 길이와 동일할 수 있다.
제2출력단자(OUT2)에서 출력되는 출력신호는 캐리신호일 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn)의 제2출력단자(OUT2)들로부터 출력되는 캐리신호들(Carry[1], Carry[2], Carry[3], Carry[4], ..., Carry[n])은 1수평시간(1H)만큼 시프트될 수 있다. 캐리신호들(Carry[1], Carry[2], Carry[3], Carry[4], ..., Carry[n])의 오프 전압 기간의 길이는 시작신호의 오프 전압 기간의 길이와 동일할 수 있다.
캐리신호들(Carry[1], Carry[2], Carry[3], Carry[4], ..., Carry[n])과 출력신호들(Out[1], Out[2], Out[3], Out[4], ..., Out[n])의 오프 전압이 시작되는 타이밍은 시작신호의 오프 전압이 시작되는 타이밍보다 1H만큼 쉬프트될 수 있다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각의 제1출력단자(OUT1)에서 출력되는 출력신호의 오프 전압 기간은 제2출력단자(OUT2)에서 출력되는 캐리신호의 오프 전압 기간과 중첩할 수 있다.
도시되지 않았으나, 복수의 제1 내지 제n스테이지들(ST1 내지 STn) 중 마지막 제1스테이지(STn)의 후단에 적어도 하나의 더미스테이지가 더 구비될 수 있다. 제n스테이지의 제2출력단자(OUT2)에서 출력되는 캐리신호는 더미스테이지의 입력단자로 인가될 수 있다. 더미스테이지는 표시부(110, 도 1 참조)의 게이트선에 연결되지 않을 수 있다. 실시예에 따라 더미스테이지는 더미 게이트선에 연결될 수 있으나, 더미 게이트선은 영상을 표시하지 않는 더미화소에 연결되며, 더미스테이지는 영상을 표시하는데 사용되지 않는다. 실시예에 따라 더미화소가 생략되고, 표시부(110) 주변에 더미 게이터선만 구비될 수 있다.
도 5는 도 3의 게이트구동부를 구성하는 임의의 스테이지의 일 예를 나타내는 회로도이다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 복수의 노드들을 가지며, 이하, 복수의 노드들 중 일부 노드들을 제1 및 제2출력노드들(N1 및 N2), 제1 내지 제3노드들(Q, QF, QB)로 지칭한다.
도 5에 도시된 제k스테이지(STk, 단, k는 자연수)는 화소부(110)의 k번째 화소행으로 게이트신호인 출력신호(Out[k])를 출력하고, 후단의 제k+1스테이지로 캐리신호(Carry[k])를 출력할 수 있다. 이하, 제k스테이지(STk)가 홀수번째 스테이지인 경우를 예로서 설명한다. 본 실시예에서, 온 전압의 전압레벨(온 전압레벨)은 하이레벨이고, 오프 전압의 전압레벨(오프 전압레벨)은 로우레벨이다.
제k스테이지(STk)는 제1노드제어부(210), 제2노드제어부(220), 제1출력부(230), 제2출력부(240), 누설제어부(250) 및 리셋부(260)를 포함할 수 있다. 제1노드제어부(210), 제2노드제어부(220), 제1출력부(230), 제2출력부(240), 누설제어부(250) 및 리셋부(260) 각각은 적어도 하나의 트랜지스터를 포함할 수 있다. 적어도 하나의 트랜지스터는 N형 트랜지스터일 수 있다. 적어도 하나의 트랜지스터는 N형의 산화물 반도체 트랜지스터일 수 있다. 적어도 하나의 트랜지스터의 게이트는 한 쌍의 제1게이트와 제2게이트를 포함할 수 있다. 일 실시예에서, 적어도 하나의 트랜지스터는 반도체 상부에 배치된 탑게이트인 제1게이트와 반도체 하부에 배치된 바텀게이트인 제2게이트를 포함하는 듀얼 게이트 트랜지스터일 수 있다.
입력단자(IN)로 시작신호로서 이전 캐리신호(Carry[k-1])가 공급되고, 제1클럭단자(CK1)로 제1클럭신호(CLK1)가 공급되고, 제2클럭단자(CK2)로 제2클럭신호(CLK2)가 공급되고, 제1전압입력단자(V1)로 제1전압(VGH)이 공급되고, 제2전압입력단자(V2)로 제2전압(VGL)이 공급되고, 제3전압입력단자(V3)로 제3전압(VGL2)이 공급되고, 리셋단자(RS)로 리셋신호(ESR)가 공급될 수 있다. k가 1일 때, 즉 제1스테이지의 입력단자(IN)로는 시작신호로서 외부신호(STV)가 공급될 수 있다.
제1노드제어부(210)는 입력단자(IN)와 제2노드(QF) 사이에 연결될 수 있다. 제1노드제어부(210)는 입력단자(IN)로 공급되는 시작신호인 이전 캐리신호(Carry[k-1]), 제1클럭단자(CK1)로 공급되는 제1클럭신호(CLK1) 및 제2클럭단자(CK2)로 공급되는 제2클럭신호(CLK2)를 기초로, 제1노드(Q) 및 제2노드(QB)의 전압을 제어할 수 있다. 제1노드제어부(210)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제4트랜지스터(T4)를 포함할 수 있다. 제1노드제어부(210)는 제2커패시터(C2)를 더 포함할 수 있다.
제1트랜지스터(T1)는 입력단자(IN)와 제1노드(Q) 사이에 직렬로 연결된 제1-1트랜지스터(T1-1) 및 제1-2트랜지스터(T1-2)를 포함할 수 있다. 제1-1트랜지스터(T1-1)와 제1-2트랜지스터(T1-2)의 제1게이트들 및 제2게이트들은 제1클럭단자(CK1)에 연결될 수 있다. 제1트랜지스터(T1)는 제1클럭신호(CLK1)가 하이레벨 전압일 때 턴온되고, 이전 캐리신호(Carry[k-1])의 전압에 따라 제1노드(Q)의 전압레벨을 제어할 수 있다.
제2트랜지스터(T2)는 제1노드(Q)와 제3전압입력단자(V3) 사이에 직렬로 연결된 제2-1트랜지스터(T2-1) 및 제2-2트랜지스터(T2-2)를 포함할 수 있다. 제2-1트랜지스터(T2-1)와 제2-2트랜지스터(T2-2)의 제1게이트들 및 제2게이트들은 제3노드(QB)에 연결될 수 있다. 제2트랜지스터(T2)는 제3노드(QB)가 하이레벨 상태일 때 제1노드(Q)를 로우레벨 상태로 제어하는 제어트랜지스터일 수 있다. 제2트랜지스터(T2)는 제3노드(QB)가 하이레벨 전압일 때 턴온되고, 제1노드(Q)를 제3전압입력단자(V3)로 인가되는 제3전압(VGL2)의 전압레벨로 제어할 수 있다.
제3트랜지스터(T3)는 제1노드(Q)와 제2노드(QF) 사이에 연결될 수 있다. 제3트랜지스터(T3)의 제1게이트 및 제2게이트는 제1전압입력단자(V1)에 연결될 수 있다. 제3트랜지스터(T3)는 제1노드(Q)와 제2노드(QF)의 도통시켜 제2노드(QF)의 전압레벨을 제어하는 제어트랜지스터일 수 있다. 제3트랜지스터(T3)는 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 항상 턴온되어, 제1노드(Q)와 제2노드(QF) 사이에서의 라인 전압 강하 등을 방지할 수 있다. 따라서, 출력신호(Out[k])의 온 전압이 안정적으로 출력될 수 있다.
제4트랜지스터(T4)는 제2클럭단자(CK2)와 제2커패시터(C2) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 제1게이트는 제2노드(QF)에 연결되어 제2노드(QF)의 전압레벨에 의해 제어될 수 있다. 제4트랜지스터(T4)의 제2게이트는 제2전압입력단자(V2)에 연결되어 제2전압(VGL)을 인가받을 수 있다. 제4트랜지스터(T4)는 제2노드(QF)가 하이레벨일 때 턴온되어 제2클럭단자(CK2)로 공급되는 제2클럭신호(CLK2)를 제2커패시터(C2)의 일 단으로 전달할 수 있다.
제2커패시터(C2)는 제2노드(QF)와 제4트랜지스터(T4) 사이에 연결될 수 있다. 제2클럭신호(CLK2)가 하이레벨 전압일 때, 턴온된 제4트랜지스터(T4)와 제2커패시터(C2)에 의해 제2노드(QF)가 제1전압(VGH)보다 큰 전압(예를 들어, VGH의 2배)으로 부스팅될 수 있다.
제2노드제어부(220)는 제1노드(Q)와 제3노드(QB) 사이에 연결될 수 있다. 제2노드제어부(220)는 제1노드(Q)의 전압을 반전하여 제3노드(QB)로 공급함으로써 제3노드(QB)의 전압을 제어할 수 있다. 제2노드제어부(220)는 제1클럭단자(CK1)로 공급되는 제1클럭신호(CLK1) 및 제2클럭단자(CK2)로 공급되는 제2클럭신호(CLK2)를 기초로, 제3노드(QB)의 전압을 제어할 수 있다.
제2노드제어부(220)는 제1노드(Q)가 로우레벨 상태일 때 제3노드(QB)를 하이레벨 상태로 제어하는 제2-1노드제어부와, 제1노드(Q)가 하이레벨 상태일 때 제3노드(QB)를 로우레벨 상태로 제어하는 제2-2노드제어부를 포함할 수 있다. 제2-1노드제어부는 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제8트랜지스터(T8), 제9트랜지스터(T9) 및 제1커패시터(C1)를 포함할 수 있다. 제2-2노드제어부는 제10트랜지스터(T10)를 포함할 수 있다.
제5트랜지스터(T5)는 제1클럭단자(CK1)와 제4노드(SR_QB) 사이에 직렬로 연결된 제5-1트랜지스터(T5-1) 및 제5-2트랜지스터(T5-2)를 포함할 수 있다. 제5-1트랜지스터(T5-1)와 제5-2트랜지스터(T5-2)의 제1게이트들은 제1노드(Q)에 연결되어 제1노드(Q)의 전압레벨에 의해 제어될 수 있다. 제5-1트랜지스터(T5-1)와 제5-2트랜지스터(T5-2)의 제2게이트들은 제2전압입력단자(V2)에 연결되어 제2전압(VGL)을 인가받을 수 있다. 제5트랜지스터(T5)는 제1노드(Q)가 하이레벨 상태일 때 턴온되어 제1클럭단자(CK1)로 인가되는 제1클럭신호(CLK1)를 제4노드(SR_QB)로 전달할 수 있다.
제6트랜지스터(T6)는 제1전압입력단자(V1)와 제4노드(SR_QB) 사이에 연결될 수 있다. 제6트랜지스터(T6)의 제1게이트 및 제2게이트는 제1클럭단자(CK1)에 연결되어 제1클럭신호(CLK1)의 전압레벨에 의해 제어될 수 있다. 제6트랜지스터(T6)는 제1클럭신호(CLK1)가 하이레벨일 때 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(V1)을 제4노드(SR_QB)로 전달할 수 있다.
제7트랜지스터(T7)는 제4노드(SR_QB)와 제5노드(SR_QBF) 사이에 연결될 수 있다. 제7트랜지스터(T7)의 제1게이트는 제1전압입력단자(V1)에 연결되어 제1전압(V1)을 인가받을 수 있다. 제7트랜지스터(T7)의 제2게이트는 제2전압입력단자(V2)에 연결되어 제2전압(VGL)을 인가받을 수 있다. 제7트랜지스터(T7)는 제1전압(V1)에 의해 항상 턴온되어 제4노드(SR_QB)의 전압을 제5노드(SR_QBF)로 전달할 수 있다.
제8트랜지스터(T8)는 제2클럭단자(CK2)와 제6노드(QBE) 사이에 연결될 수 있다. 제8트랜지스터(T8)의 제1게이트는 제5노드(SR_QBF)에 연결되어 제5노드(SR_QBF)의 전압레벨에 의해 제어될 수 있다. 제8트랜지스터(T8)의 제2게이트는 제2전압입력단자(V2)에 연결되어 제2전압(VGL)을 인가받을 수 있다. 제8트랜지스터(T8)는 제5노드(SR_QBF)가 하이레벨 상태일 때 턴온되어 제2클럭단자(CK2)로 인가되는 제2클럭신호(CLK2)를 제6노드(QBE)로 전달할 수 있다.
제9트랜지스터(T9)는 제1전압입력단자(V1)와 제3노드(QB) 사이에 연결될 수 있다. 제9트랜지스터(T9)의 제1게이트 및 제2게이트는 제6노드(QBE)에 연결되어 제6노드(QBE)의 전압레벨에 의해 제어될 수 있다. 제9트랜지스터(T9)는 제6노드(QBE)가 하이레벨 상태일 때 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(V1)을 제3노드(QB)로 전달할 수 있다.
제10트랜지스터(T10)는 제3노드(QB)와 제3전압입력단자(V3) 사이에 연결될 수 있다. 제10트랜지스터(T10)의 제1게이트는 제1노드(Q)에 연결되어 제1노드(Q)의 전압레벨에 의해 제어될 수 있다. 제10트랜지스터(T10)의 제2게이트는 제3전압입력단자(V3)에 연결되어 제3전압(VGL2)을 인가받을 수 있다. 제10트랜지스터(T10)는 제1노드(Q)가 하이레벨 상태일 때 턴온되어 제3전압입력단자(V3)로 인가되는 제3전압(V3)을 제3노드(QB)로 전달할 수 있다. 제10트랜지스터(T10)는 제3노드(QB)의 전압레벨을 제어하는 제어트랜지스터일 수 있다.
제1커패시터(C1)는 제5노드(SR_QBF)와 제6노드(QBE) 사이에 연결될 수 있다. 제2클럭신호(CLK2)가 하이레벨 전압일 때, 턴온된 제8트랜지스터(T8)와 제1커패시터(C1)에 의해 제5노드(SR_QBF)가 제1전압(VGH)보다 큰 전압(예를 들어, VGH의 2배)으로 부스팅될 수 있다.
제1출력부(230)는 제2노드(QF)와 제3노드(QB)의 전압레벨에 따라 온 전압레벨의 출력신호 또는 오프 전압레벨의 출력신호를 출력할 수 있다. 제1출력부(230)는 제2노드(QF)와 제3노드(QB)의 전압레벨에 따라 제1전압(VGH) 또는 제2전압(VGL)을 제1출력노드(N1)에 연결된 제1출력단자(OUT1)로 전달할 수 있다. 제1출력단자(OUT1)로부터 제1전압(VGH)의 하이레벨 전압 또는 제2전압(VGL)의 로우레벨 전압이 출력신호(Out[k])로서 출력될 수 있다. 제1출력부(230)는 제13트랜지스터(T13) 및 제14트랜지스터(T14)를 포함할 수 있다. 제1출력부(230)는 제3커패시터(C3) 및 제4커패시터(C4)를 더 포함할 수 있다.
제13트랜지스터(T13)는 제1전압입력단자(V1)와 제1출력노드(N1) 사이에 연결될 수 있다. 제13트랜지스터(T13)의 제1게이트와 제2게이트는 제2노드(QF)에 연결될 수 있다. 제13트랜지스터(T13)는 제2노드(QF)의 전압레벨에 대응하여 턴-온 또는 턴-오프될 수 있다. 제13트랜지스터(T13)는 하이레벨의 전압을 출력하기 위한 풀업트랜지스터일 수 있다. 제13트랜지스터(T13)는 제2노드(QF)가 하이레벨 상태일 때 턴온되어 제1전압입력단자(V1)로부터의 제1전압(VGH)을 제1출력단자(OUT1)로 전달할 수 있다.
제14트랜지스터(T14)는 제1출력노드(N1)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제14트랜지스터(T14)의 제1게이트와 제2게이트는 제3노드(QB)에 연결될 수 있다. 제14트랜지스터(T14)는 제3노드(QB)의 전압레벨에 대응하여 턴-온 또는 턴-오프될 수 있다. 제14트랜지스터(T14)는 로우레벨의 전압을 출력하기 위한 풀다운트랜지스터일 수 있다. 제14트랜지스터(T14)는 제3노드(QB)가 하이레벨 상태일 때 턴온되어 제2전압입력단자(V2)로부터의 제2전압(VGL)을 제1출력단자(OUT1)로 전달할 수 있다.
제3커패시터(C3)는 제2노드(QF)와 제1출력노드(N1) 사이에 연결될 수 있다. 제3커패시터(C3)에 의해 제2노드(QF)의 전압이 부트스트랩될 수 있다. 제4커패시터(C4)는 제3노드(QB)와 제1출력노드(N1) 사이에 연결될 수 있다.
제2출력부(240)는 제2노드(QF)와 제3노드(QB)의 전압레벨에 따라 온 전압레벨의 캐리신호 또는 오프 전압레벨의 캐리신호를 출력할 수 있다. 제2출력부(240)는 제2노드(QF)와 제3노드(QB)의 전압레벨에 따라 제1전압(VGH) 또는 제3전압(VGL2)을 캐리신호(Carry[k])로서 제2출력노드(N2)에 연결된 제2출력단자(OUT2)로 출력할 수 있다. 제2출력부(240)는 제11트랜지스터(T11) 및 제12트랜지스터(T12)를 포함할 수 있다.
제11트랜지스터(T11)는 제1전압입력단자(V1)와 제2출력노드(N2) 사이에 연결될 수 있다. 제11트랜지스터(T11)의 제1게이트와 제2게이트는 제2노드(QF)에 연결될 수 있다. 제11트랜지스터(T11)는 제2노드(QF)의 전압레벨에 대응하여 턴-온 또는 턴-오프될 수 있다. 제11트랜지스터(T11)는 하이레벨의 전압을 출력하기 위한 풀업트랜지스터일 수 있다. 제11트랜지스터(T11)는 제2노드(QF)가 하이레벨 상태일 때 턴온되어 제1전압입력단자(V1)로부터의 제1전압(VGH)을 제2출력단자(OUT2)로 전달할 수 있다.
제12트랜지스터(T12)는 제2출력노드(N2)와 제3전압입력단자(V3) 사이에 연결될 수 있다. 제12트랜지스터(T12)의 제1게이트와 제2게이트는 제3노드(QB)에 연결될 수 있다. 제12트랜지스터(T12)는 제3노드(QB)의 전압레벨에 대응하여 턴-온 또는 턴-오프될 수 있다. 제12트랜지스터(T12)는 로우레벨의 전압을 출력하기 위한 풀다운트랜지스터일 수 있다. 제12트랜지스터(T12)는 제3노드(QB)가 하이레벨 상태일 때 턴온되어 제3전압입력단자(V3)로부터의 제3전압(VGL2)을 제2출력단자(OUT2)로 전달할 수 있다.
누설제어부(250)는 제1노드(Q)가 하이레벨 상태일 때 제1노드(Q)에 연결된 트랜지스터들(예를 들어, 제1트랜지스터(T1), 제2트랜지스터(T2), 제16트랜지스터(T16))의 제1노드(Q)로의 누설 전류를 차단할 수 있다. 누설제어부(250)는 제15트랜지스터(T15)(누설차단 트랜지스터)를 포함하고, 제15트랜지스터(T15)는 직렬로 연결된 제15-1트랜지스터(T15-1) 및 제15-2트랜지스터(T15-2)를 포함할 수 있다. 제15-1트랜지스터(T15-1)와 제15-2트랜지스터(T15-2)의 제1게이트들과 제2게이트들은 제1노드(Q)에 연결될 수 있다. 제15트랜지스터(T15)의 일단은 제1전압입력단자(V1)에 연결될 수 있다. 제15트랜지스터(T15)의 타단은 제1-1트랜지스터(T1-1)와 제1-2트랜지스터(T1-2) 사이의 중간노드(공통전극), 제2-1트랜지스터(T2-1)와 제2-2트랜지스터(T2-2) 사이의 중간노드(공통전극) 및 제16-1트랜지스터(T16-1)와 제16-2트랜지스터(T16-2) 사이의 중간노드(공통전극)에 연결될 수 있다. 제15트랜지스터(T15)는 제1노드(Q)가 하이레벨 상태일 때 턴온되어, 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제16트랜지스터(T16)의 중간노드를 하이레벨 상태로 유지시킴으로써 제1노드(Q)의 전류 누설을 최소화할 수 있다.
리셋부(260)는 리셋단자(RS)로 공급되는 리셋신호(ESR)를 기초로 제1노드(Q)를 리셋할 수 있다. 리셋부(260)는 제16트랜지스터(T16)(리셋 트랜지스터)를 포함하고, 제16트랜지스터(T16)는 제1노드(Q)와 제2전압입력단자(V2) 사이에 직렬로 연결된 제16-1트랜지스터(T16-1) 및 제16-2트랜지스터(T16-2)를 포함할 수 있다. 제16-1트랜지스터(T16-1)와 제16-2트랜지스터(T16-2)의 제1게이트들과 제2게이트들은 리셋단자(RS)에 연결될 수 있다. 제16트랜지스터(T16)는 리셋단자(RS)로 리셋신호(ESR)가 하이레벨의 펄스로 인가될 때 턴온되어 제1노드(Q)를 제2전압(VGL)으로 리셋(초기화)할 수 있다.
도 6은 도 5의 스테이지의 동작의 일 예를 나타내는 파형도이다.
도 6의 제1 내지 제9구간들(P1 내지 P9) 각각의 폭은 1수평시간(1H)일 수 있다. 도 6에는, 시작신호로서 이전 캐리신호(Carry[k-1]), 제1클럭신호(CLK1), 제2클럭신호(CLK2), 제1 내지 제6노드들(Q, QF, QB, SR_QB, SR_QF, QBE)의 노드 전압들, 캐리신호(Carry[k]), 출력신호(Out[k])가 도시되어 있다. 이하에서는, 설명의 편의상, 제1전압(VGH)의 전압레벨은 하이레벨로, 제2전압(VGL)과 제3전압(VGL2)의 전압레벨은 로우레벨로 표현한다. 여기서, 하이레벨 전압은 온 전압이고, 로우레벨 전압은 오프 전압으로 정의될 수 있다.
제1구간(P1)에서, 전단 스테이지로부터 입력되는 이전 캐리신호(Carry[k-1])는 하이레벨 전압이고, 제1클럭단자(CK1)로 입력되는 제1클럭신호(CLK1)는 하이레벨 전압이고, 제2클럭단자(CK2)로 입력되는 제2클럭신호(CLK2)는 로우레벨 전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴온될 수 있다. 턴온된 제1트랜지스터(T1)에 의해 제1노드(Q)로 이전 캐리신호(Carry[k-1])가 전달되어 제1노드(Q)는 하이레벨 상태가 되고, 턴온된 제3트랜지스터(T3)에 의해 제1노드(Q)와 제2노드(QF)가 연결되고(도통되고), 제2노드(QF)는 하이레벨 상태가 될 수 있다. 제1노드(Q)는 하이레벨 상태이므로, 제5트랜지스터(T5)와 제10트랜지스터(T10)가 턴온될 수 있다. 턴온된 제10트랜지스터(T10)에 의해 제3노드(QB)로 제3전압(VGL2)이 전달되어 제3노드(QB)는 로우레벨 상태가 될 수 있다. 이에 따라 제2노드(QF)에 게이트가 연결된 제13트랜지스터(T13)와 제11트랜지스터(T11)는 턴온되고, 제2출력단자(OUT2)와 제1출력단자(OUT1)는 각각 하이레벨 상태이고, 하이레벨의 캐리신호(Carry[k])와 출력신호(Out[k])를 출력할 수 있다.
하이레벨 상태의 제1노드(Q)와 하이레벨 전압의 제1클럭신호(CLK1)에 의해 턴온된 제5트랜지스터(T5)와 제6트랜지스터(T6)에 의해 제4노드(SR_QB)로 제1전압(VGH)이 전달되어 제4노드(SR_QB)는 하이레벨 상태가 될 수 있다. 제1전압(VGH)에 의해 턴온된 제7트랜지스터(T7)에 의해 제5노드(SR_QBF)는 하이레벨 상태가 될 수 있다. 제5노드(SR_QBF)가 하이레벨 상태이므로 제8트랜지스터(T8)가 턴온되고, 제6노드(QBE)로 제2클럭신호(CLK2)가 전달되어 제6노드(QBE)는 로우레벨 상태가 될 수 있다.
제2구간(P2)에서, 이전 캐리신호(Carry[k-1])는 하이레벨 전압이고, 제1클럭단자(CK1)로 입력되는 제1클럭신호(CLK1)는 로우레벨 전압이고, 제2클럭단자(CK2)로 입력되는 제2클럭신호(CLK2)는 하이레벨 전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴오프되어 제1노드(Q)와 제2노드(QF)가 플로팅 상태가 되고, 부스트 커패시터인 제2커패시터(C2)와 제3커패시터(C3)에 의해 제2노드(QF)는 하이레벨 상태를 유지할 수 있다. 이때 제2노드(QF)는 제2커패시터(C2)와 제3커패시터(C3)에 의해 제1구간(P1)에서보다 높은 하이레벨의 전압을 유지할 수 있다. 따라서, 제13트랜지스터(T13)와 제11트랜지스터(T11)는 턴온 상태를 유지하고, 하이레벨의 출력신호(Out[k])와 캐리신호(Carry[k])를 출력할 수 있다. 턴온된 제10트랜지스터(T10)에 의해 제3노드(QB)는 로우레벨 상태가 유지될 수 있다.
한편, 제1클럭신호(CLK1)에 의해 제6트랜지스터(T6)는 턴오프되고, 턴온된 제5트랜지스터(T5)에 의해 제4노드(SR_QB)로 로우레벨의 제1클럭신호(CLK1)가 전달되어 제4노드(SR_QB)는 로우레벨 상태가 될 수 있다. 이에 따라 턴온된 제7트랜지스터(T7)에 의해 제5노드(SR_QBF)는 로우레벨 상태가 되어 제8트랜지스터(T8)가 턴오프되고, 제6노드(QBE)는 로우레벨 상태가 유지될 수 있다.
제3구간(P3)에서, 이전 캐리신호(Carry[k-1])는 로우레벨 전압으로 천이하고, 제1클럭신호(CLK1)는 하이레벨 전압이고, 제2클럭신호(CLK2)는 로우레벨전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)와 제6트랜지스터(T6)는 턴온될 수 있다. 턴온된 제1트랜지스터(T1)에 의해 제1노드(Q)로 이전 캐리신호(Carry[k-1])가 전달되어 제1노드(Q)는 로우레벨 상태가 되고, 턴온된 제3트랜지스터(T3)에 의해 제2노드(QF)는 로우레벨 상태가 될 수 있다. 제1노드(Q)는 로우레벨 상태이므로, 제5트랜지스터(T5)와 제10트랜지스터(T10)가 턴오프될 수 있다. 제2노드(QF)는 로우레벨 상태이므로, 제13트랜지스터(T13)와 제11트랜지스터(T11)가 턴오프될 수 있다. 턴온된 제6트랜지스터(T6)에 의해 제4노드(SR_QB)로 제1전압(VGH)이 전달되어 제4노드(SR_QB)는 하이레벨 상태가 되고, 턴온된 제7트랜지스터(T7)에 의해 제5노드(SR_QBF)는 하이레벨 상태가 될 수 있다. 제5노드(SR_QBF)가 하이레벨 상태이므로 제8트랜지스터(T8)가 턴온되고, 제6노드(QBE)로 제2클럭신호(CLK2)가 전달되어 제6노드(QBE)는 로우레벨 상태가 될 수 있다. 제9트랜지스터(T9)가 턴오프되어 제3노드(QB)는 플로팅 상태가 되고 로우레벨 상태를 유지할 수 있다.
제1출력단자(OUT1)와 제2출력단자(OUT2)는 각각 제2구간(P2)에서와 같이 하이레벨 상태를 유지하고, 하이레벨의 출력신호(Out[k])와 캐리신호(Carry[k])를 출력할 수 있다.
제4구간(P4)에서, 이전 캐리신호(Carry[k-1])는 로우레벨 전압이고, 제1클럭신호(CLK1)는 로우레벨 전압이고, 제2클럭신호(CLK2)는 하이레벨 전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴오프되고 제1노드(Q)와 제2노드(QF)는 로우레벨 상태를 유지하고, 제13트랜지스터(T13)와 제11트랜지스터(T11)는 턴오프될 수 있다. 제1클럭신호(CLK1)에 의해 제6트랜지스터(T6)는 턴오프되고, 제1노드(Q)가 로우레벨이므로 제5트랜지스터(T5)가 턴오프되고 제4노드(SR_QB)는 하이레벨 상태를 유지할 수 있다. 이에 따라 턴온된 제7트랜지스터(T7)에 의해 제5노드(SR_QBF)는 하이레벨 상태가 되고, 이에 따라 제8트랜지스터(T8)가 턴온되고, 제6노드(QBE)는 제2클럭신호(CLK2)에 의해 하이레벨 상태가 될 수 있다. 이때 때 제1커패시터(C1)에 의해 제5노드(SR_QBF)는 제3구간(P3)에서보다 높은 하이레벨의 전압을 유지할 수 있다. 제9트랜지스터(T9)가 턴온되고, 제3노드(QB)는 제1전압(VGH)에 의해 하이레벨 상태가 될 수 있다. 따라서, 제14트랜지스터(T14)가 턴온되어 로우레벨의 제2전압(VGL)이 제1출력노드(N1)로 전달되어 제1출력단자(OUT1)에서 로우레벨의 출력신호(Out[k])가 출력될 수 있다. 그리고, 제12트랜지스터(T12)가 턴온되고, 로우레벨의 제3전압(VGL2)이 제2출력노드(N2)로 전달되어 제2출력단자(OUT2)에서 로우레벨의 캐리신호(Carry[k])가 출력될 수 있다.
제5구간(P5)에서, 이전 캐리신호(Carry[k-1])는 로우레벨 전압이고, 제1클럭신호(CLK1)는 하이레벨 전압이고, 제2클럭신호(CLK2)는 로우레벨 전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴온되고 제1노드(Q)와 제2노드(QF)는 로우레벨 상태를 유지할 수 있다. 제1클럭신호(CLK1)에 의해 제4노드(SR_QB)와 제5노드(SR_QBF)는 하이레벨 상태이고, 제2클럭신호(CLK2)에 의해 제6노드(QBE)는 로우레벨 상태일 수 있다. 제3노드(QB)는 제9트랜지스터(T9)에 의해 하이레벨 상태를 유지하고, 제1출력단자(OUT1)와 제2출력단자(OUT2)는 각각 로우레벨 전압의 출력신호(Out[k])와 캐리신호(Carry[k])를 계속 출력할 수 있다.
제6구간(P6)에서, 이전 캐리신호(Carry[k-1])는 하이레벨 전압으로 천이하고, 제1클럭신호(CLK1)는 로우레벨 전압이고, 제2클럭신호(CLK2)는 하이레벨전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴오프되고 제1노드(Q)와 제2노드(QF)는 로우레벨 상태를 유지할 수 있다. 제1클럭신호(CLK1)에 의해 제4노드(SR_QB)와 제5노드(SR_QBF)는 하이레벨 상태이고, 제2클럭신호(CLK2)에 의해 제6노드(QBE)는 하이레벨 상태일 수 있다. 이때 제1커패시터(C1)에 의해 제5노드(SR_QBF)는 제5구간(P5)에서보다 높은 하이레벨의 전압을 가질 수 있다. 제3노드(QB)는 제9트랜지스터(T9)에 의해 하이레벨 상태를 가질 수 있다. 이에 따라 ㅍ턴온된 제14트랜지스터(T14)에 의해 제1출력노드(N1)가 로우레벨 상태가 되고, 턴온된 제12트랜지스터(T12)에 의해 제2출력노드(N2)가 로우레벨 상태가 되어 제1출력단자(OUT1)와 제2출력단자(OUT2)는 각각 로우레벨 전압의 출력신호(Out[k])와 캐리신호(Carry[k])를 계속 출력할 수 있다.
제4구간(P4) 내지 제6구간(PT6)에서 제3노드(QB)가 하이레벨 상태일 때 제2트랜지스터(T2)가 턴온되어 제1노드(Q)를 제3전압(VGL2)의 로우레벨 상태로 유지시킬 수 있다.
제7구간(P7)에서, 이전 캐리신호(Carry[k-1])는 하이레벨 전압이고, 제1클럭신호(CLK1)는 하이레벨 전압이고, 제2클럭신호(CLK2)는 로우레벨 전압일 수 있다.
제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)는 턴온되고, 제1노드(Q)로 이전 캐리신호(Carry[k-1])가 전달되어 제1노드(Q)와 제2노드(QF)는 하이레벨 상태가 될 수 있다. 이에 따라 제4노드(SR_QB)와 제5노드(SR_QBF)는 하이레벨 상태가 되고, 제2클럭신호(CLK2)에 의해 제6노드(QBE)는 로우레벨 상태가 될 수 있다. 제3노드(QB)는 제10트랜지스터(T10)에 의해 로우레벨 상태가 될 수 있다. 제13트랜지스터(T13)와 제11트랜지스터(T11)는 턴온되고, 제1출력단자(OUT1)와 제2출력단자(OUT2)는 각각 하이레벨 전압의 출력신호(Out[k])와 캐리신호(Carry[k])를 출력할 수 있다.
제8구간(P8)에서 스테이지(STk)의 동작은 제2구간(P2)에서 스테이지(STk)의 동작과 실질적으로 동일하고, 제9구간(P9)에서 스테이지(STk)의 동작은 제7구간(P7)에서 스테이지(STk)의 동작과 실질적으로 동일할 수 있다. 따라서 중복되는 설명은 생략한다.
도 7은 트랜지스터의 특성 변화를 설명하는 예시 도면이다.
도 7을 참조하면, 장시간 온 바이어스 인가에 의해 산화물 반도체 트랜지스터의 초기 문턱전압(Vth)이 문턱전압(Vth')으로 변경되어, 동일한 게이트-소스 전압(Vgs) 조건에서 산화물 반도체 트랜지스터가 출력하는 전류값이 Id,ref에서 Id,st'로 떨어지고, 산화물 반도체 트랜지스터의 온 저항(On resistance)이 높아진다. 따라서 산화물 반도체 트랜지스터의 장시간 사용에 따른 저항 증가에 의해 구동회로가 출력신호를 생성하지 못할 수 있다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 특성 변화를 설명하는 도면이다.
도 8을 참조하면, N형 산화물 반도체 트랜지스터의 탑게이트와 바텀게이트에 하이레벨 전압을 동시에 인가하는 경우, 그래프(11)와 같이, 시간이 경과함에 따라 트랜지스터의 문턱전압이 변화한다. 반면, 트랜지스터의 탑게이트에는 하이레벨 전압을 인가하고, 동시에 바텀게이트에는 로우레벨 전압을 인가하는 경우, 그래프(12)와 같이, 시간이 경과함에 따라 트랜지스터의 문턱전압의 변화가 없다.
본 발명의 실시예에 따른 구동회로는 N형 산화물 반도체 트랜지스터로 구성하고, 각 트랜지스터는 싱글 게이트 구조의 트랜지스터에 비해 전기적 특성이 향상되는 듀얼 게이트 구조일 수 있다. 또한 본 발명의 실시예에 따른 구동회로에서 일부 트랜지스터들은 제1게이트와 제2게이트에 각각 동일 극성의 전압을 인가받고, 일부 트랜지스터들은 제1게이트와 제2게이트에 각각 서로 다른 극성의 전압을 인가받을 수 있다. 예를 들어, 도 3의 게이트구동부(130)는 산화물 반도체를 포함하는 복수의 N형 트랜지스터들을 포함하고, 노드제어부의 트랜지터들 중 탑게이트에 하이레벨의 전압 인가 시간이 긴 트랜지스터들(예를 들어, 도 5의 제4트랜지스터(T4), 제5트랜지스터(T5), 제7트랜지스터(T7), 제8트랜지스터(T8), 제10트랜지스터(T10) 중 적어도 하나)의 바텀게이트에 로우레벨 전압을 인가함으로써, 탑게이트에 하이레벨 전압이 인가되는 반복 구동에 의한 트랜지스터의 문턱전압 변화를 최소화할 수 있다. 복수의 트랜지스터들 중 나머지 트랜지스터들 각각의 탑게이트와 바텀게이트에는 동일 극성(예를 들어, 하이레벨 전압 또는 로우레벨 전압)의 전압이 인가될 수 있다. 이에 따라 로우레벨 전압보다 하이레벨 전압의 출력이 상대적으로 긴 구동회로의 장기 신뢰성을 강화할 수 있다.
도 9 내지 도 12는 일 실시예에 따른 게이트구동부의 스테이지의 회로의 다양한 변형예를 나타낸 도면들이다.
도 9에 도시된 스테이지는, 제10트랜지스터(T10)만 제2게이트가 제3전압입력단자(V3)에 연결된, 게이트-소스 싱크 구조인 점에서, 도 5에 도시된 스테이지와 차이가 있다. 도 9에 도시된 스테이지에서, 제4트랜지스터(T4)의 제1게이트와 제2게이트는 제2노드(QF)에 연결되고, 제5트랜지스터(T5)의 제1게이트와 제2게이트는 제1노드(Q)에 연결되고, 제7트랜지스터(T7)의 제1게이트와 제2게이트는 제1전압입력단자(V1)에 연결되고, 제8트랜지스터(T8)의 제1게이트와 제2게이트는 제5노드(SR_QBF)에 연결될 수 있다. 도 9에 도시된 스테이지의 그 외 구성 및 동작은 도 5에 도시된 스테이지의 구성 및 동작과 동일하다.
도 10에 도시된 스테이지는, 제10트랜지스터(T10)가 한 쌍의 서브트랜지스터들을 포함하고, 서브트랜지스터들 각각의 게이트가 제1노드(Q)에 연결된 점에서, 도 9에 도시된 스테이지와 차이가 있다. 예를 들어, 제10트랜지스터(T10)는 직렬 연결된 제10-1트랜지스터(T10-1)와 제10-2트랜지스터(T10-2)를 포함하고, 제10-1트랜지스터(T10-1)와 제10-2트랜지스터(T10-2)의 제1게이트들과 제2게이트들이 제1노드(Q)에 연결될 수 있다. 도 10에 도시된 스테이지의 그 외 구성 및 동작은 도 9에 도시된 스테이지의 구성 및 동작과 동일하다. 도 10의 제10트랜지스터(T10)는 제1게이트와 제2게이트에 서로 다른 극성의 전압을 인가하는 실시예들과 달리, 제10-1트랜지스터(T10-1)와 제10-2트랜지스터(T10-2) 각각의 채널 길이를 단일의 제10트랜지스터(T10)의 채널 길이보다 짧게 함으로써 문턱전압 변화를 최소화할 수 있다.
도 11에 도시된 스테이지는, 제16트랜지스터(T16)가 제3전압입력단자(V3)에 연결된 점에서, 도 5에 도시된 스테이지와 차이가 있다. 도 11에 도시된 스테이지의 그 외 구성 및 동작은 도 5에 도시된 스테이지의 구성 및 동작과 동일하다. 제16트랜지스터(T16)는 제1노드(Q)와 제3전압입력단자(V3) 사이에 직렬로 연결된 제16-1트랜지스터(T16-1) 및 제16-2트랜지스터(T16-2)를 포함할 수 있다. 제16-1트랜지스터(T16-1)와 제16-2트랜지스터(T16-2)의 제1게이트들과 제2게이트들은 리셋단자(RS)에 연결될 수 있다. 제16트랜지스터(T16)는 리셋단자(RS)로 리셋신호(ESR)가 하이레벨의 펄스로 인가될 때 턴온되어 제1노드(Q)를 제3전압(VGL2)으로 리셋(초기화)할 수 있다.
도 12에 도시된 스테이지는, 제16트랜지스터(T16)가 제3전원입력단자(V3)에 연결된 점에서, 도 10에 도시된 스테이지와 차이가 있다. 도 12에 도시된 스테이지의 그 외 구성 및 동작은 도 10에 도시된 스테이지의 구성 및 동작과 동일하다. 제16트랜지스터(T16)는 제1노드(Q)와 제3전압입력단자(V3) 사이에 직렬로 연결된 제16-1트랜지스터(T16-1) 및 제16-2트랜지스터(T16-2)를 포함할 수 있다. 제16-1트랜지스터(T16-1)와 제16-2트랜지스터(T16-2)의 제1게이트들과 제2게이트들은 리셋단자(RS)에 연결될 수 있다. 제16트랜지스터(T16)는 리셋단자(RS)로 리셋신호(ESR)가 하이레벨의 펄스로 인가될 때 턴온되어 제1노드(Q)를 제3전압(VGL2)으로 리셋(초기화)할 수 있다.
본 발명의 실시예들에 따른 게이트구동부는 N형 트랜지스터들을 포함하고, 바이어스 스트레스(Bias stress)에 따른 트랜지스터의 특성 열화나, 온도에 따른 누설전류(leakage current) 증가를 보상하며, 하이레벨의 온전압을 갖는 게이트신호를 생성할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 유기발광표시장치, 무기발광표시장치(Inorganic Light Emitting Display 또는 무기EL표시장치), 퀀텀닷발광표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시장치
110: 표시부
130: 게이트구동부
150: 데이터구동부
170: 제어부
ST: 스테이지

Claims (24)

  1. 복수의 스테이지들을 포함하는 게이트구동부에 있어서,
    상기 복수의 스테이지들 각각은,
    제1노드 및 제2노드의 전압레벨을 제어하는 제1노드제어부;
    제3노드의 전압레벨을 제어하는 제2노드제어부; 및
    상기 제2노드에 게이트가 연결되고, 온 전압레벨의 게이트신호를 출력하는 제1풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 게이트신호를 출력하는 제1풀다운트랜지스터를 포함하는 제1출력부;를 포함하고,
    상기 제1노드제어부가, 상기 제1노드와 상기 제2노드 사이에 연결된 제1제어트랜지스터를 포함하고, 상기 제1제어트랜지스터가 온 전압레벨의 제1전압을 인가하는 제1전압입력단자에 연결된 제1게이트와 제2게이트를 포함하고,
    상기 제2노드제어부가, 상기 제3노드와 오프 전압레벨의 제2전압을 인가하는 제2전압입력단자 사이에 연결된 제2제어트랜지스터를 포함하고, 상기 제2제어트랜지스터가 상기 제1노드에 연결된 제1게이트와 상기 제2전압입력단자에 연결된 제2게이트를 포함하는, 게이트구동부.
  2. 제1항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제2노드에 게이트가 연결되고, 온 전압레벨의 캐리신호를 출력하는 제2풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 캐리신호를 출력하는 제2풀다운트랜지스터를 포함하는 제2출력부;를 더 포함하는, 게이트구동부.
  3. 제1항에 있어서, 상기 제1노드제어부는,
    시작신호가 인가되는 입력단자와 상기 제1노드 사이에 연결되고, 게이트가 제1클럭신호를 인가받는 제1클럭단자에 연결된 제1트랜지스터; 및
    상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제2트랜지스터;를 더 포함하는, 게이트구동부.
  4. 제3항에 있어서,
    상기 제1트랜지스터는 직렬 연결된 제1-1트랜지스터와 제1-2트랜지스터를 포함하고,
    상기 제2트랜지스터는 직렬 연결된 제2-1트랜지스터와 제2-2트랜지스터를 포함하는, 게이트구동부.
  5. 제4항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드에 게이트가 연결되고, 일 단이 상기 제1전압입력단자에 연결되고, 타 단이 상기 제1-1트랜지스터와 상기 제1-2트랜지스터의 중간노드 및 상기 제2-1트랜지스터와 제2-2트랜지스터의 중간노드에 연결된 누설차단 트랜지스터;를 더 포함하는, 게이트구동부.
  6. 제3항에 있어서, 상기 제2노드제어부는,
    상기 제1노드가 오프 전압레벨 상태일 때 상기 제3노드를 온 전압레벨 상태로 제어하는 제어부;를 더 포함하고,
    상기 제2제어트랜지스터는 상기 제1노드가 온 전압레벨 상태일 때 상기 제3노드를 오프 전압레벨 상태로 제어하는, 게이트구동부.
  7. 제6항에 있어서, 상기 제어부는,
    제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 상기 제1노드에 연결된 제1게이트와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자에 연결된 제2게이트를 포함하는 제5트랜지스터;
    상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 상기 제1클럭단자에 연결된 제1게이트와 제2게이트를 포함하는 제6트랜지스터;
    상기 제4노드와 제5노드 사이에 연결되고, 상기 제1전압입력단자에 연결된 제1게이트와 상기 제3전압입력단자에 연결된 제2게이트를 포함하는 제7트랜지스터;
    상기 제5노드와 제6노드 사이에 연결된 커패시터;
    제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 상기 제5노드에 연결된 제1게이트와 상기 제3전압입력단자에 연결된 제2게이트를 포함하는 제8트랜지스터; 및
    상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 상기 제6노드에 연결된 제1게이트와 제2게이트를 포함하는 제9트랜지스터;를 포함하고,
    상기 제2전압이 상기 제3전압보다 작고,
    상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호인, 게이트구동부.
  8. 제7항에 있어서,
    상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 긴, 게이트구동부.
  9. 제6항에 있어서, 상기 제어부는,
    제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 게이트가 상기 제1노드에 연결된 제5트랜지스터;
    상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 게이트가 상기 제1클럭단자에 연결된 제6트랜지스터;
    상기 제4노드와 제5노드 사이에 연결되고, 게이트가 상기 제1전압입력단자에 연결된 제7트랜지스터;
    상기 제5노드와 제6노드 사이에 연결된 커패시터;
    제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 게이트가 상기 제5노드에 연결된 제8트랜지스터; 및
    상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 제6노드에 연결된 제9트랜지스터;를 포함하고,
    상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호인, 게이트구동부.
  10. 제9항에 있어서,
    상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 긴, 게이트구동부.
  11. 제6항에 있어서,
    상기 게이트신호의 오프 전압레벨이 시작되는 타이밍이 상기 시작신호의 오프 전압레벨이 시작되는 타이밍보다 소정 시간 지연된, 게이트구동부.
  12. 제1항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고,
    상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결되고,
    상기 제2전압이 상기 제3전압보다 작은, 게이트구동부.
  13. 제1항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고,
    상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결된, 게이트구동부.
  14. 복수의 스테이지들을 포함하는 게이트구동부에 있어서,
    상기 복수의 스테이지들 각각은,
    제1노드 및 제2노드의 전압레벨을 제어하는 제1노드제어부;
    제3노드의 전압레벨을 제어하는 제2노드제어부; 및
    상기 제2노드에 게이트가 연결되고, 온 전압레벨의 게이트신호를 출력하는 제1풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 게이트신호를 출력하는 제1풀다운트랜지스터를 포함하는 제1출력부;를 포함하고,
    상기 제1노드제어부가, 상기 제1노드와 상기 제2노드 사이에 연결된 제1제어트랜지스터를 포함하고, 상기 제1제어트랜지스터가 온 전압레벨의 제1전압을 인가하는 제1전압입력단자에 연결된 제1게이트와 제2게이트를 포함하고,
    상기 제2노드제어부가, 상기 제3노드와 오프 전압레벨의 제2전압을 인가하는 제2전압입력단자 사이에 연결된 제2제어트랜지스터를 포함하며, 상기 제2제어트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 제1게이트와 제2게이트가 상기 제1노드에 연결된, 게이트구동부.
  15. 제14항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제2노드에 게이트가 연결되고, 온 전압레벨의 캐리신호를 출력하는 제2풀업트랜지스터와, 상기 제3노드에 게이트가 연결되고, 오프 전압레벨의 캐리신호를 출력하는 제2풀다운트랜지스터를 포함하는 제2출력부;를 더 포함하는, 게이트구동부.
  16. 제14항에 있어서, 상기 제1노드제어부는,
    시작신호가 인가되는 입력단자와 상기 제1노드 사이에 연결되고, 게이트가 제1클럭신호를 인가받는 제1클럭단자에 연결된 제1트랜지스터; 및
    상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제2트랜지스터;를 더 포함하는, 게이트구동부.
  17. 제16항에 있어서,
    상기 제1트랜지스터는 직렬 연결된 제1-1트랜지스터와 제1-2트랜지스터를 포함하고,
    상기 제2트랜지스터는 직렬 연결된 제2-1트랜지스터와 제2-2트랜지스터를 포함하는, 게이트구동부.
  18. 제17항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드에 게이트가 연결되고, 일 단이 상기 제1전압입력단자에 연결되고, 타 단이 상기 제1-1트랜지스터와 상기 제1-2트랜지스터의 중간노드 및 상기 제2-1트랜지스터와 제2-2트랜지스터의 중간노드에 연결된 누설차단 트랜지스터;를 더 포함하는, 게이트구동부.
  19. 제16항에 있어서, 상기 제2노드제어부는,
    상기 제1노드가 오프 전압레벨 상태일 때 상기 제3노드를 온 전압레벨 상태로 제어하는 제어부;를 더 포함하고,
    상기 제2제어트랜지스터는 상기 제1노드가 온 전압레벨 상태일 때 상기 제3노드를 오프 전압레벨 상태로 제어하는, 게이트구동부.
  20. 제19항에 있어서, 상기 제어부는,
    제1클럭신호를 인가받는 제1클럭단자와 제4노드 사이에 연결되고, 게이트가 상기 제1노드에 연결된 제5트랜지스터;
    상기 제1전압입력단자와 상기 제4노드 사이에 연결되고, 게이트가 상기 제1클럭단자에 연결된 제6트랜지스터;
    상기 제4노드와 제5노드 사이에 연결되고, 게이트가 상기 제1전압입력단자에 연결된 제7트랜지스터;
    상기 제5노드와 제6노드 사이에 연결된 커패시터;
    제2클럭신호를 인가받는 제2클럭단자와 상기 제6노드 사이에 연결되고, 게이트가 상기 제5노드에 연결된 제8트랜지스터; 및
    상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 제6노드에 연결된 제9트랜지스터;를 포함하고,
    상기 제2클럭신호는 상기 제1클럭신호가 소정 시간만큼 위상이 쉬프트된 신호인, 게이트구동부.
  21. 제20항에 있어서,
    상기 시작신호의 오프 전압레벨의 길이가 상기 제1클럭신호 및 상기 제2클럭신호의 주기보다 긴, 게이트구동부.
  22. 제19항에 있어서,
    상기 게이트신호의 오프 전압레벨이 시작되는 타이밍이 상기 시작신호의 오프 전압레벨이 시작되는 타이밍보다 소정 시간 지연된, 게이트구동부.
  23. 제14항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드와 오프 전압레벨의 제3전압을 인가하는 제3전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고,
    상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결되고,
    상기 제2전압이 상기 제3전압보다 작은, 게이트구동부.
  24. 제14항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1노드와 상기 제2전압입력단자 사이에 연결되고, 상기 제1노드를 리셋하는 트랜지터;를 더 포함하고,
    상기 트랜지스터가 직렬 연결된 한 쌍의 서브트랜지스터들을 포함하고, 상기 서브트랜지스터들 각각의 게이트가 리셋신호를 인가하는 리셋단자에 연결된, 게이트구동부.
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