CN116895255A - 栅极驱动器 - Google Patents

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Abstract

本公开涉及一种栅极驱动器。栅极驱动器包括多个级，多个级中的每一个包括：第一节点控制器和第二节点控制器，第一节点控制器被配置为控制第一节点和第二节点的各电压电平，第二节点控制器被配置为控制第三节点的电压电平。第一节点控制器包括连接在第一节点和第二节点之间的第一控制晶体管，并且第一控制晶体管包括各自连接到被配置为接收导通电压电平的第一电压的第一电压输入端子的第一栅极和第二栅极。第二节点控制器包括连接在第三节点和被配置为接收截止电压电平的第二电压的第二电压输入端子之间的第二控制晶体管，并且第二控制晶体管包括连接到第一节点的第一栅极和连接到第二电压输入端子的第二栅极。

Description

栅极驱动器
相关申请的交叉引用
本申请要求于2022年4月11日在韩国知识产权局提交的第10-2022-0044640号韩国专利申请的优先权和权益，上述韩国专利申请的全部公开内容通过引用包含于此。
技术领域
一个或多个实施例的方面涉及栅极驱动器。
背景技术
显示设备包括包含多个像素的像素单元、栅极驱动器、数据驱动器和控制器。栅极驱动器包括连接到栅极线的级，并且级响应于来自控制器的信号而将栅极信号供应到连接到级的栅极线。
本背景技术部分中公开的上述信息仅用于增强对背景技术的理解，并且因此本背景技术部分中讨论的信息不一定构成现有技术。
发明内容
一个或多个实施例的各方面涉及栅极驱动器，并且例如，涉及用于输出栅极信号的栅极驱动器以及包括栅极驱动器的显示设备。
一个或多个实施例的各方面包括能够输出栅极信号的栅极驱动器以及包括栅极驱动器的显示设备。
附加方面将在以下描述中部分地阐述，并且部分地将根据描述而明显，或者可以通过所呈现的实施例的实践而获知。
根据一个或多个实施例，一种栅极驱动器包括多个级，所述多个级中的每一个包括：第一节点控制器，被配置为控制第一节点和第二节点的各电压电平；第二节点控制器，被配置为控制第三节点的电压电平；以及第一输出单元，包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的栅极信号，所述第一下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的栅极信号。根据一些实施例，所述第一节点控制器包括连接在所述第一节点和所述第二节点之间的第一控制晶体管，并且所述第一控制晶体管包括各自连接到被配置为接收导通电压电平的第一电压的第一电压输入端子的第一栅极和第二栅极。根据一些实施例，所述第二节点控制器包括连接在所述第三节点和被配置为接收截止电压电平的第二电压的第二电压输入端子之间的第二控制晶体管，并且所述第二控制晶体管包括连接到所述第一节点的第一栅极和连接到所述第二电压输入端子的第二栅极。
根据一些实施例，所述多个级中的每一个还可以包括第二输出单元，所述第二输出单元包括：第二上拉晶体管，具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的进位信号；以及第二下拉晶体管，具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的进位信号。
根据一些实施例，所述第一节点控制器还可以包括：第一晶体管，连接在被配置为接收开始信号的输入端子和所述第一节点之间，并且所述第一晶体管具有连接到被配置为接收第一时钟信号的第一时钟端子的栅极；以及第二晶体管，连接在所述第一节点和所述第二电压输入端子之间并且具有连接到所述第三节点的栅极。
根据一些实施例，所述第一晶体管可以包括彼此串联地连接的第1-1晶体管和第1-2晶体管，并且所述第二晶体管可以包括彼此串联地连接的第2-1晶体管和第2-2晶体管。
根据一些实施例，所述多个级中的每一个还可以包括：泄漏阻止晶体管，具有连接到所述第一节点的栅极、连接到所述第一电压输入端子的一端以及连接到所述第1-1晶体管与所述第1-2晶体管之间的中间节点和所述第2-1晶体管与所述第2-2晶体管之间的中间节点的另一端。
根据一些实施例，所述第二节点控制器还可以包括控制器，所述控制器被配置为响应于处于截止电压电平状态的所述第一节点将所述第三节点控制为导通电压电平状态，并且所述第二控制晶体管可以被配置为响应于处于导通电压电平状态的所述第一节点将所述第三节点控制为截止电压电平状态。
根据一些实施例，所述控制器可以包括：第五晶体管，连接在被配置为接收所述第一时钟信号的所述第一时钟端子和第四节点之间，并且所述第五晶体管包括连接到所述第一节点的第一栅极和连接到第三电压输入端子的第二栅极，截止电压电平的第三电压施加到所述第三电压输入端子；第六晶体管，连接在所述第一电压输入端子和所述第四节点之间，并且所述第六晶体管包括连接到所述第一时钟端子的第一栅极和第二栅极；第七晶体管，连接在所述第四节点和第五节点之间，并且所述第七晶体管包括连接到所述第一电压输入端子的第一栅极和连接到所述第三电压输入端子的第二栅极；电容器，连接在所述第五节点和第六节点之间；第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间，并且所述第八晶体管包括连接到所述第五节点的第一栅极和连接到所述第三电压输入端子的第二栅极；以及第九晶体管，连接在所述第一电压输入端子和所述第三节点之间，并且所述第九晶体管包括连接到所述第六节点的第一栅极和第二栅极。根据一些实施例，所述第二电压可以小于所述第三电压，并且所述第二时钟信号可以具有从所述第一时钟信号移位了预定时间的相位。
根据一些实施例，所述开始信号的截止电压电平的持续时间的长度可以大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
根据一些实施例，所述控制器可以包括：第五晶体管，连接在被配置为接收第一时钟信号的第一时钟端子和第四节点之间并且包括连接到所述第一节点的栅极；第六晶体管，连接在所述第一电压输入端子和所述第四节点之间并且包括连接到所述第一时钟端子的栅极；第七晶体管，连接在所述第四节点和第五节点之间并且包括连接到所述第一电压输入端子的栅极；电容器，连接在所述第五节点和第六节点之间；第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间并且包括连接到所述第五节点的栅极；以及第九晶体管，连接在所述第一电压输入端子和所述第三节点之间并且包括连接到所述第六节点的栅极。根据一些实施例，所述第二时钟信号可以具有从所述第一时钟信号移位了预定时间的相位。
根据一些实施例，所述开始信号的截止电压电平的持续时间的长度可以大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
根据一些实施例，所述栅极信号的所述截止电压电平开始处的时序可以相对于所述开始信号的截止电压电平开始处的时序延迟了预定时间。
根据一些实施例，所述多个级中的每一个还可以包括连接在所述第一节点和被配置为接收截止电压电平的第三电压的第三电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位。所述晶体管可以包括彼此串联地连接的一对子晶体管，所述一对子晶体管中的每一个的栅极可以连接到被配置为接收复位信号的复位端子，并且所述第二电压可以小于所述第三电压。
根据一些实施例，所述多个级中的每一个还可以包括连接在所述第一节点和所述第二电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位。所述晶体管可以包括彼此串联地连接的一对子晶体管，并且所述一对子晶体管中的每一个的栅极可以连接到被配置为接收复位信号的复位端子。
根据一个或多个实施例，栅极驱动器包括多个级，所述多个级中的每一个包括：第一节点控制器，被配置为控制第一节点和第二节点的各电压电平；第二节点控制器，被配置为控制第三节点的电压电平；以及第一输出单元，包括第一上拉晶体管和第一下拉晶体管，其中，所述第一上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的栅极信号，并且所述第一下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的栅极信号。根据一些实施例，所述第一节点控制器包括连接在所述第一节点和所述第二节点之间的第一控制晶体管，并且所述第一控制晶体管包括各自连接到被配置为接收导通电压电平的第一电压的第一电压输入端子的第一栅极和第二栅极。根据一些实施例，所述第二节点控制器包括连接在所述第三节点和被配置为接收截止电压电平的第二电压的第二电压输入端子之间的第二控制晶体管，所述第二控制晶体管包括彼此串联地连接的一对子晶体管，并且所述一对子晶体管中的每一个的第一栅极和第二栅极连接到所述第一节点。
根据一些实施例，所述多个级中的每一个还可以包括第二输出单元，所述第二输出单元包括第二上拉晶体管和第二下拉晶体管，其中，所述第二上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的进位信号，并且所述第二下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的进位信号。
根据一些实施例，所述第一节点控制器还可以包括：第一晶体管，连接在输入端子和所述第一节点之间，开始信号施加到所述输入端子，并且所述第一晶体管具有连接到第一时钟端子的栅极，第一时钟信号施加到所述第一时钟端子；以及第二晶体管，连接在所述第一节点和所述第二电压输入端子之间，并且所述第二晶体管具有连接到所述第三节点的栅极。
根据一些实施例，所述第一晶体管可以包括彼此串联地连接的第1-1晶体管和第1-2晶体管，并且所述第二晶体管可以包括彼此串联地连接的第2-1晶体管和第2-2晶体管。
根据一些实施例，所述多个级中的每一个还可以包括：泄漏阻止晶体管，具有连接到所述第一节点的栅极，具有连接到所述第一电压输入端子的一端，并且具有连接到所述第1-1晶体管与所述第1-2晶体管之间的中间节点以及所述第2-1晶体管与所述第2-2晶体管之间的中间节点的另一端。
根据一些实施例，所述第二节点控制器还可以包括控制器，所述控制器被配置为响应于处于截止电压电平状态的所述第一节点将所述第三节点控制为导通电压电平状态，并且所述第二控制晶体管可以被配置为响应于处于导通电压电平状态的所述第一节点将所述第三节点控制为截止电压电平状态。
根据一些实施例，所述控制器可以包括：第五晶体管，连接在被配置为接收所述第一时钟信号的所述第一时钟端子和第四节点之间，并且所述第五晶体管包括连接到所述第一节点的栅极；第六晶体管，连接在所述第一电压输入端子和所述第四节点之间，并且所述第六晶体管包括连接到所述第一时钟端子的栅极；第七晶体管，连接在所述第四节点和第五节点之间，并且所述第七晶体管包括连接到所述第一电压输入端子的栅极；电容器，连接在所述第五节点和第六节点之间；第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间，并且所述第八晶体管包括连接到所述第五节点的栅极；以及第九晶体管，连接在所述第一电压输入端子和所述第三节点之间，并且所述第九晶体管包括连接到所述第六节点的栅极。根据一些实施例，所述第二时钟信号可以具有从所述第一时钟信号移位了预定时间的相位。
根据一些实施例，所述开始信号的截止电压电平的持续时间的长度可以大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
根据一些实施例，所述栅极信号的所述截止电压电平开始处的时序可以相对于所述开始信号的截止电压电平开始处的时序延迟了预定时间。
根据一些实施例，所述多个级中的每一个还可以包括连接在所述第一节点和被配置为接收截止电压电平的第三电压的第三电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位。根据一些实施例，所述晶体管可以包括彼此串联地连接的一对子晶体管，所述一对子晶体管中的每一个的栅极可以连接到被配置为接收复位信号的复位端子，并且所述第二电压可以小于所述第三电压。
根据一些实施例，所述多个级中的每一个还可以包括连接在所述第一节点和所述第二电压输入端子之间的晶体管，所述晶体管被配置为使所述第一节点复位。所述晶体管可以包括彼此串联地连接的一对子晶体管，并且所述一对子晶体管中的每一个的栅极可以连接到被配置为接收复位信号的复位端子。
附图说明
根据以下结合附图进行的描述，本公开的具体实施例的上述和其它方面、特征和特性将更加明显，在附图中：
图1是根据一些实施例的显示设备的示意图；
图2是根据一些实施例的栅极驱动器的示意图；
图3是根据一些实施例的栅极驱动器的示意图；
图4是根据一些实施例的图3的栅极驱动器的输入/输出信号的时序图；
图5是根据一些实施例的包括在图3的栅极驱动器中的任意级的电路图；
图6是用于说明根据一些实施例的驱动图5的级的方法的时序图；
图7是用于说明晶体管的特性的变化的曲线图；
图8是用于说明根据一些实施例的晶体管的特性的变化的曲线图；以及
图9至图12是示出根据一些实施例的栅极驱动器的级的电路的各种修改的图。
具体实施方式
现在将更详细地参考一些实施例的方面，实施例的示例在附图中示出，在附图中，同样的附图标记始终指代同样的元件。在这方面，所呈现的实施例可以具有不同的形式，并且不应该被解释为局限于在本文中阐述的描述。因此，下面仅通过参考附图描述实施例以说明本描述的各方面。如本文中所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。在整个本公开中，表述“a、b和c中的至少一个”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或者其变型。
由于本公开允许各种改变和许多实施例，因此将在附图中示出特定实施例并且在书面描述中详细描述特定实施例。在下文中，将参考其中示出了本公开的实施例的附图更充分地描述本公开的效果和特征以及用于实现本公开的效果和特征的方法。然而，本公开可以以许多不同的形式实现，并且不应被解释为局限于在本文中阐述的实施例。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。
如本文中所使用的，除非上下文另外明确指出，否则单数形式“一个(者)”、“一种”和“所述(该)”也旨在包括复数形式。
还将理解的是，本文中使用的术语“包括”和/或“包含”说明存在所陈述的特征或元件，但是不排除存在或附加一个或多个其它特征或元件。
将理解的是，当层、区或元件被称为“形成在”另一层、区或元件“上”时，所述层、区或元件可以直接或间接形成在所述另一层、区或元件上。即，例如，可以存在居间层、居间区或居间元件。
为了便于说明，附图中的元件的尺寸可能被夸大。例如，由于为了便于说明而任意地示出了附图中的元件的尺寸和厚度，因此以下实施例不限于此。
在本说明书中，“A和/或B”表示A或B，或者A和B。表述“A和B中的至少一个”表示仅A、仅B、A和B两者或者其变型。
当提到X和Y连接时，其可以包括X和Y电连接的情况，X和Y功能上地连接的情况以及X和Y直接连接的情况。在此，X和Y可以是物体(例如，设备、装置、电路、布线、电极、端子、导电层和层)。因此，连接不限于预设的连接关系(例如，附图或详细描述中所示的连接关系)，并且可以包括附图或详细描述中未示出的其它连接关系。
X和Y电连接的表述可以指使X和Y的电连接成为可能的至少一个器件(例如，开关、晶体管、电容元件、电感器、电阻元件、二极管等)连接在X和Y之间。
与元件状态关联使用的“导通(ON或on)”可以被称为元件的激活(导通)状态，并且“截止(OFF或off)”可以被称为元件的禁用(截止)状态。与由元件所接收的信号关联使用的“导通(ON或on)”可以被称为用于使所述元件激活的信号，并且“截止(OFF或off)”可以被称为用于使所述元件禁用的信号。元件可以由高电平电压或低电平电压激活。例如，P型晶体管由低电平电压激活，并且N型晶体管由高电平电压激活。因此，应理解的是，用于P型晶体管的“导通”电压和用于N型晶体管的“导通”电压具有相反的(低与高)电压电平。在下文中，使晶体管激活的电压电平被称为导通电压电平，并且使晶体管禁用的电压电平被称为截止电压电平。
图1是根据一些实施例的显示设备的示意图。
根据实施例的显示设备10可以被实现为诸如智能电话、移动电话、智能手表、导航装置、游戏机、电视机、车辆头部单元(例如，车辆的仪表盘、仪表板或中央信息显示器)、笔记本计算机、膝上型计算机、平板计算机、个人媒体播放器(PMP)或个人数字助理(PDA)的电子设备。电子设备可以是柔性的。
参考图1，根据一些实施例的显示设备10可以包括显示单元110、栅极驱动器130、数据驱动器150和控制器170。
多个像素PX和能够将电信号施加到多个像素PX的信号线可以布置在显示单元110中。
多个像素PX可以在第一方向(即，行方向)和第二方向(即，列方向)上重复布置。多个像素PX可以以诸如条纹配置、配置和马赛克配置的各种配置中的任意一种布置以显示图像。多个像素PX中的每一个可以包括作为显示元件的有机发光二极管，并且有机发光二极管可以连接到像素电路。像素电路可以包括多个晶体管和至少一个电容器。
根据一些实施例，包括在显示单元110中的多个晶体管可以是N型氧化物薄膜晶体管。例如，N型氧化物薄膜晶体管可以是低温多晶氧化物(LTPO)薄膜晶体管。然而，它们仅是示例，并且N型氧化物薄膜晶体管不限于此。例如，包括在晶体管中的有源图案(半导体层)可以包括无机半导体(例如，非晶硅或多晶硅)或有机半导体。
能够将电信号施加到多个像素PX的信号线可以包括在第一方向上延伸的多条栅极线GL1、GL2……和GLn以及在第二方向上延伸的多条数据线DL1、DL2……和DLm。这里，n和m是大于0的自然数。多条栅极线GL1、GL2……和GLn可以在第二方向上彼此间隔开，并且被配置为将栅极信号传送到像素PX。多条数据线DL1、DL2……和DLm可以在第一方向上彼此间隔开，并且被配置为将数据信号传送到像素PX。多个像素PX中的每一个可以连接到多条栅极线GL1至GLn之中的至少一条对应的栅极线以及多条数据线DL1至DLm之中的对应的数据线。
栅极驱动器130可以连接到多条栅极线GL1至GLn，可以根据来自控制器170的栅极驱动控制信号GCS生成栅极信号，并且可以将栅极信号顺序地供应到多条栅极线GL1至GLn。多条栅极线GL1至GLn可以连接到包括在像素PX中的晶体管的栅极电极，并且栅极信号可以控制栅极线所连接到的晶体管的导通操作和截止操作。栅极信号可以是在其中用于使晶体管导通的导通电压和用于使晶体管截止的截止电压重复的方波信号。根据一些实施例，导通电压可以是高电平电压。其中保持栅极信号的导通电压的持续时间(在下文中被称为“导通电压持续时间”)和其中保持栅极信号的截止电压的持续时间(在下文中被称为“截止电压持续时间”)可以取决于像素PX内的接收栅极信号的晶体管的功能。栅极驱动器130可以包括顺序地生成并输出栅极信号的移位寄存器(或级)。
数据驱动器150可以连接到多条数据线DL1至DLm，并且可以根据来自控制器170的数据驱动控制信号DCS将数据信号供应到数据线DL1至DLm。供应到数据线DL1至DLm的数据信号可以被供应到栅极信号所供应到的像素PX。
当显示设备10是有机发光显示设备时，第一电源电压ELVDD和第二电源电压ELVSS可以被供应到显示单元110的像素PX。第一电源电压ELVDD可以是被提供到每个像素PX的有机发光二极管的第一电极(像素电极或阳极)的高电平电压。第二电源电压ELVSS可以是被提供到有机发光二极管的第二电极(相对电极或阴极)的低电平电压。第一电源电压ELVDD和第二电源电压ELVSS是用于使多个像素PX发射光的驱动电压。
控制器170可以基于从外部源接收的信号输入生成栅极驱动控制信号GCS和数据驱动控制信号DCS。控制器170可以将栅极驱动控制信号GCS供应到栅极驱动器130，并且可以将数据驱动控制信号DCS供应到数据驱动器150。
尽管在图1中每个像素PX连接到单条栅极线，但是这仅仅是示例，并且每个像素PX可以连接到一条或多条栅极线。例如，栅极驱动器130可以连接到多条第一栅极线和多条第二栅极线，并且可以在一帧时间的第一周期期间将导通电压(导通电压电平)的第一栅极信号顺序地输出到第一栅极线，并且在第一周期之后的第二周期期间将导通电压的第二栅极信号顺序地输出到第二栅极线。每个像素PX的连接到第一栅极线的晶体管可以在第一周期期间导通，并且所述每个像素PX可以响应于第一栅极信号将数据信号写入到所述每个像素PX和/或可以补偿所述每个像素PX中的驱动晶体管的阈值电压。每个像素PX的连接到第二栅极线的晶体管可以在第二周期期间导通，所述每个像素PX中的驱动晶体管可以输出与数据信号对应的驱动电流，并且所述每个像素PX可以发射具有与驱动电流对应的亮度的光。一帧(一帧时间)可以是其中显示一帧图像的区间。
根据一些实施例，一个栅极驱动器130可以在不同的时序处生成第一栅极信号和第二栅极信号。根据一些实施例，生成第一栅极信号的第一栅极驱动器和生成第二栅极信号的第二栅极驱动器可以彼此独立地配置。
图2是根据一些实施例的栅极驱动器的示意图。
参考图2，栅极驱动器130可以包括多个级(第一级ST1、第二级ST2、……、第i级STi、……和第n级STn)。多个级(第一级ST1、第二级ST2、……、第i级STi、……和第n级STn)可以将栅极信号GS1、GS2、……、GSi、……和GSn顺序地输出到栅极线。
第一级ST1至第n级STn中的每一个可以连接到对应的行中的栅极线。第一级ST1至第n级STn中的每一个可以接收至少一个时钟信号CK和至少一个电压信号VG，生成栅极信号GS1至GSn中的对应的栅极信号，并且将栅极信号GS1至GSn中的对应的栅极信号供应到连接到第一级ST1至第n级STn中的对应一个的栅极线GL。例如，第i级STi可以将栅极信号GSi供应到第i行中的栅极线GL。换言之，第一级ST1至第n级STn中的每一个可以将栅极信号GS1至GSn中的对应的栅极信号供应到被提供在对应的行中的栅极线GL。
第一级ST1至第n级STn中的每一个可以接收至少一个时钟信号CK和至少一个电压信号VG，并且接收来自先前级的进位信号CR(或者接收开始信号)并且将进位信号CR供应到随后级。先前级可以是之前的至少一个级，并且随后级可以是之后的至少一个级。
图3是根据一些实施例的栅极驱动器的示意图。图4是根据一些实施例的图3的栅极驱动器的输入/输出信号的时序图。
参考图3，栅极驱动器130可以包括多个级(第一级ST1、第二级ST2、第三级ST3、第四级ST4、……和第n级STn)。被提供到栅极驱动器130的级的数量可以取决于显示单元110中的像素行的数量。
多个级(第一级ST1至第n级STn)可以被配置为响应于开始信号而分别提供第一输出信号Out[1]、第二输出信号Out[2]、第三输出信号Out[3]、第四输出信号Out[4]、……和第n输出信号Out[n]。例如，第n级STn可以将第n输出信号Out[n]输出到第n栅极线。第一输出信号Out[1]至第n输出信号Out[n]可以是图2的栅极信号GS1至GSn。作为开始信号的外部信号STV可以被供应到第一级ST1。开始信号可以控制作为栅极信号的第一输出信号Out[1]的时序。在本公开的一些实施例中，导通电压可以表示高电平电压，并且截止电压可以表示低电平电压，然而本公开不限于此。
多个级(第一级ST1至第n级STn)中的每一个可以包括输入端子IN、第一时钟端子CK1、第二时钟端子CK2、第一电压输入端子V1、第二电压输入端子V2、第三电压输入端子V3、复位端子RS、第一输出端子OUT1、以及第二输出端子OUT2。
输入端子IN可以接收作为开始信号的外部信号STV或先前进位信号。根据一些实施例，外部信号STV可以被施加到第一级ST1的输入端子IN，并且从对应的先前级输出的先前进位信号可以被施加到第二级ST2至第n级STn中的每一个的输入端子IN。例如，第(n-1)进位信号Carry[n-1]可以从第(n-1)级STn-1输出并且可以被施加到第n级STn的输入端子IN。开始信号的截止电压持续时间可以是3H，其长于第一时钟信号CLK1的周期和第二时钟信号CLK2的周期中的每一者。
第一时钟端子CK1和第二时钟端子CK2可以接收第一时钟信号CLK1或第二时钟信号CLK2。第一时钟信号CLK1和第二时钟信号CLK2可以交替地被施加到第一级ST1至第n级STn的第一时钟端子CK1。第二时钟信号CLK2和第一时钟信号CLK1可以交替地被施加到第一级ST1至第n级STn的第二时钟端子CK2。例如，如图3中所示，第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第一级ST1的第一时钟端子CK1和第二时钟端子CK2。第二时钟信号CLK2和第一时钟信号CLK1可以分别被施加到第二级ST2的第一时钟端子CK1和第二时钟端子CK2。第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第三级ST3的第一时钟端子CK1和第二时钟端子CK2。第二时钟信号CLK2和第一时钟信号CLK1可以分别施加到第四级ST4的第一时钟端子CK1和第二时钟端子CK2。
如图4中所示，帧时间1和帧时间2中的每一者可以表示一帧时间。第一时钟信号CLK1和第二时钟信号CLK2可以是其中高电平的第一电压VGH和低电平的第三电压VGL2重复的方波信号。第一时钟信号CLK1和第二时钟信号CLK2中的每一者的周期可以是包括一个高电平的时间和一个低电平的时间的2H。第一时钟信号CLK1和第二时钟信号CLK2可以具有相同的波形并且可以具有相位差。例如，第二时钟信号CLK2可以被施加有与第一时钟信号CLK1的波形相同的波形并且被施加有以预设间隔(大约一个水平周期(1H))从第一时钟信号CLK1移位了预设相位移位/差(相位延迟)的相位。通过第一时钟信号线供应的第一时钟信号CLK1的导通电压持续时间和通过第二时钟信号线供应的第二时钟信号CLK2的导通电压持续时间可以彼此不重叠。第一时钟信号CLK1和第二时钟信号CLK2中的每一者的导通电压持续时间的长度可以等于1H或者可以是小于1H的预设长度。
复位端子RS可以接收复位信号ESR。复位信号ESR可以在预设时序处作为第一电压VGH的导通电压电平被供应，并且可以在其它时序处作为第三电压VGL2的截止电压电平被供应。例如，当电力被施加到显示设备时(即，当显示设备通电时)，复位信号ESR可以作为第一电压VGH被供应到第一级ST1至第n级STn长达预设时间，并且当预设时间过后，复位信号ESR可以作为第三电压VGL2被供应到第一级ST1至第n级STn。
第一电压输入端子V1可以接收第一电压VGH，第二电压输入端子V2可以接收第二电压VGL，并且第三电压输入端子V3可以接收第三电压VGL2。第三电压VGL2可以具有比第二电压VGL的电压电平低的电压电平。
作为全局信号的第一电压VGH、第二电压VGL和第三电压VGL2可以从图1中所示的控制器170和/或电源供应。
从第一输出端子OUT1输出的输出信号可以是栅极信号。从第一级ST1至第n级STn的第一输出端子OUT1输出的第一输出信号Out[1]、第二输出信号Out[2]、第三输出信号Out[3]、第四输出信号Out[4]、……和第n输出信号Out[n]中的两个连续的输出信号可以彼此移位1个水平周期1H。每个输出信号可以通过对应的输出线(例如，对应的栅极线)被供应到像素。第一输出信号Out[1]、第二输出信号Out[2]、第三输出信号Out[3]、第四输出信号Out[4]、……和第n输出信号Out[n]的各截止电压持续时间中的每一者的长度可以等于开始信号的截止电压持续时间的长度。
从第二输出端子OUT2输出的输出信号可以是进位信号。从第一级ST1至第n级STn的第二输出端子OUT2输出的进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……和Carry[n]中的两个连续的进位信号可以彼此移位1个水平周期1H。进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……和Carry[n]的各截止电压持续时间中的每一者的长度可以等于开始信号的截止电压持续时间的长度。
进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、直到Carry[n]以及输出信号Out[1]、Out[2]、Out[3]、Out[4]、直到Out[n]的截止电压的开始可以从开始信号的截止电压的开始依次移位1H。
由第一级ST1至第n级STn的第一输出端子OUT1中的每一个输出的输出信号的截止电压持续时间以及由第一级ST1至第n级STn的第二输出端子OUT2中的对应一个输出的进位信号的截止电压持续时间可以彼此重叠。
根据一些实施例，至少一个虚设级可以进一步被提供在多个级(第一级ST1至第n级STn)之中的最后一级(第n级STn)的后部处。由第n级STn的第二输出端子OUT2输出的进位信号可以被施加到虚设级的输入端子。虚设级可以不连接到图1的显示单元110的栅极线。在一些实施例中，虚设级可以连接到虚设栅极线。然而，虚设栅极线连接到不显示图像的虚设像素，并且虚设级不用于显示图像。在一些实施例中，可以省略虚设像素，并且可以在显示单元110周围仅提供虚设栅极线。
图5是包括在图3的栅极驱动器中的任意级(例如，第k级STk)的电路图。
第一级ST1至第n级STn中的每一个具有多个节点。在下文中，多个节点中的一些被称为第一输出节点N1和第二输出节点N2以及第一节点Q、第二节点QF和第三节点QB。
图5中所示的第k级STk(其中k是大于0且小于n的自然数)可以将作为栅极信号的输出信号Out[k]输出到图1的显示单元110的第k像素行，并且可以将进位信号Carry[k]输出到第k级STk之后的第(k+1)级。现在将描述第k级STk是奇数级的实施例。根据一些实施例，导通电压的电压电平(导通电压电平)是高电平，并且截止电压的电压电平(截止电压电平)是低电平。
第k级STk可以包括第一节点控制器210、第二节点控制器220、第一输出单元230、第二输出单元240、泄漏控制器250和复位单元260。第一节点控制器210、第二节点控制器220、第一输出单元230、第二输出单元240、泄漏控制器250和复位单元260中的每一者可以包括至少一个晶体管。至少一个晶体管可以是N型晶体管。至少一个晶体管可以是N型氧化物半导体晶体管。至少一个晶体管的栅极可以包括第一栅极和第二栅极。根据一些实施例，至少一个晶体管可以是包括用作位于半导体上方的顶栅极的第一栅极以及用作位于半导体下方的底栅极的第二栅极的双栅极晶体管。
先前进位信号Carry[k-1]可以作为开始信号被供应到输入端子IN，第一时钟信号CLK1可以被供应到第一时钟端子CK1，第二时钟信号CLK2可以被供应到第二时钟端子CK2。第一电压VGH可以被供应到第一电压输入端子V1，第二电压VGL可以被供应到第二电压输入端子V2，第三电压VGL2可以被供应到第三电压输入端子V3，并且复位信号ESR可以被供应到复位端子RS。当k＝1时，外部信号STV可以作为开始信号被供应到第一级的输入端子IN。
第一节点控制器210可以连接在输入端子IN和第二节点QF之间。第一节点控制器210可以被配置为基于先前进位信号Carry[k-1]、第一时钟信号CLK1和第二时钟信号CLK2来控制第一节点Q和第二节点QF的电压，先前进位信号Carry[k-1]是供应到输入端子IN的开始信号，第一时钟信号CLK1被供应到第一时钟端子CK1，并且第二时钟信号CLK2被供应到第二时钟端子CK2。第一节点控制器210可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一节点控制器210还可以包括第二电容器C2。
第一晶体管T1可以包括串联地连接在输入端子IN和第一节点Q之间的第1-1晶体管T1-1和第1-2晶体管T1-2。第1-1晶体管T1-1的第一栅极和第二栅极以及第1-2晶体管T1-2的第一栅极和第二栅极可以连接到第一时钟端子CK1。第一晶体管T1可以在第一时钟信号CLK1为高电平电压时导通，并且可以被配置为根据先前进位信号Carry[k-1]的电压来控制第一节点Q的电压电平。
第二晶体管T2可以包括串联地连接在第一节点Q和第三电压输入端子V3之间的第2-1晶体管T2-1和第2-2晶体管T2-2。第2-1晶体管T2-1的第一栅极和第二栅极以及第2-2晶体管T2-2的第一栅极和第二栅极可以连接到第三节点QB。当第三节点QB处于高电平状态时，第二晶体管T2可以是将第一节点Q控制为低电平状态的控制晶体管。第二晶体管T2可以在第三节点QB处于高电平状态时导通，并且可以将第一节点Q的电压电平控制为施加到第三电压输入端子V3的第三电压VGL2的电压电平。
第三晶体管T3可以连接在第一节点Q和第二节点QF之间。第三晶体管T3的第一栅极和第二栅极可以连接到第一电压输入端子V1。第三晶体管T3可以是通过将第一节点Q连接到第二节点QF来控制第二节点QF的电压电平的控制晶体管。第三晶体管T3可以始终由施加到第一电压输入端子V1的第一电压VGH导通，以防止第一节点Q和第二节点QF之间的线电压下降等。因此，输出信号Out[k]的导通电压可以稳定地输出。
第四晶体管T4可以连接在第二时钟端子CK2和第二电容器C2之间。第四晶体管T4的第一栅极可以连接到第二节点QF以由第二节点QF的电压电平控制。第四晶体管T4的第二栅极可以连接到第二电压输入端子V2以接收第二电压VGL。第四晶体管T4可以在第二节点QF处于高电平状态时导通，以将供应到第二时钟端子CK2的第二时钟信号CLK2传输到第二电容器C2的一端。
第二电容器C2可以连接在第二节点QF和第四晶体管T4之间。当第二时钟信号CLK2处于高电平状态时，第二节点QF可以通过导通的第四晶体管T4和第二电容器C2升压为比第一电压VGH大的电压(例如，第一电压VGH的两倍)。
第二节点控制器220可以连接在第一节点Q和第三节点QB之间。第二节点控制器220可以通过使第一节点Q的电压反相并将反相的结果供应到第三节点QB来控制第三节点QB的电压。第二节点控制器220可以基于第一时钟信号CLK1和第二时钟信号CLK2来控制第三节点QB的电压，第一时钟信号CLK1被供应到第一时钟端子CK1，并且第二时钟信号CLK2被供应到第二时钟端子CK2。
第二节点控制器220可以包括当第一节点Q处于低电平状态时将第三节点QB控制为高电平状态的第2-1节点控制器以及当第一节点Q处于高电平状态时将第三节点QB控制为低电平状态的第2-2节点控制器。第2-1节点控制器可以包括第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第一电容器C1。第2-2节点控制器可以包括第十晶体管T10。
第五晶体管T5可以包括串联地连接在第一时钟端子CK1和第四节点SR_QB之间的第5-1晶体管T5-1和第5-2晶体管T5-2。第5-1晶体管T5-1的第一栅极和第5-2晶体管T5-2的第一栅极可以连接到第一节点Q，并且可以由第一节点Q的电压电平控制。第5-1晶体管T5-1的第二栅极和第5-2晶体管T5-2的第二栅极可以连接到第二电压输入端子V2以接收第二电压VGL。第五晶体管T5可以在第一节点Q处于高电平状态时导通，以将施加到第一时钟端子CK1的第一时钟信号CLK1传输到第四节点SR_QB。
第六晶体管T6可以连接在第一电压输入端子V1和第四节点SR_QB之间。第六晶体管T6的第一栅极和第二栅极可以连接到第一时钟端子CK1并且可以由第一时钟信号CLK1的电压电平控制。第六晶体管T6可以在第一时钟信号CLK1处于高电平状态时导通，以将施加到第一电压输入端子V1的第一电压VGH传输到第四节点SR_QB。
第七晶体管T7可以连接在第四节点SR_QB和第五节点SR_QBF之间。第七晶体管T7的第一栅极可以连接到第一电压输入端子V1以接收第一电压VGH。第七晶体管T7的第二栅极可以连接到第二电压输入端子V2以接收第二电压VGL。第七晶体管T7可以始终由第一电压VGH导通以将第四节点SR_QB的电压传输到第五节点SR_QBF。
第八晶体管T8可以连接在第二时钟端子CK2和第六节点QBE之间。第八晶体管T8的第一栅极可以连接到第五节点SR_QBF并且可以由第五节点SR_QBF的电压电平控制。第八晶体管T8的第二栅极可以连接到第二电压输入端子V2以接收第二电压VGL。第八晶体管T8可以在第五节点SR_QBF处于高电平状态时导通，以将施加到第二时钟端子CK2的第二时钟信号CLK2传输到第六节点QBE。
第九晶体管T9可以连接在第一电压输入端子V1和第三节点QB之间。第九晶体管T9的第一栅极和第二栅极可以连接到第六节点QBE并且可以由第六节点QBE的电压电平控制。第九晶体管T9可以在第六节点QBE处于高电平状态时导通，以将施加到第一电压输入端子V1的第一电压VGH传输到第三节点QB。
第十晶体管T10可以连接在第三节点QB和第三电压输入端子V3之间。第十晶体管T10的第一栅极可以连接到第一节点Q并且可以由第一节点Q的电压电平控制。第十晶体管T10的第二栅极可以连接到第三电压输入端子V3以接收第三电压VGL2。第十晶体管T10可以在第一节点Q处于高电平状态时导通，以将施加到第三电压输入端子V3的第三电压VGL2传输到第三节点QB。第十晶体管T10可以是控制第三节点QB的电压电平的控制晶体管。
第一电容器C1可以连接在第五节点SR_QBF和第六节点QBE之间。当第二时钟信号CLK2处于高电平状态时，第五节点SR_QBF可以通过导通的第八晶体管T8和第一电容器C1升压为比第一电压VGH大的电压(例如，第一电压VGH的两倍)。
第一输出单元230可以根据第二节点QF和第三节点QB的电压电平输出导通电压电平的输出信号或截止电压电平的输出信号。第一输出单元230可以根据第二节点QF和第三节点QB的电压电平将第一电压VGH或第二电压VGL传输到连接到第一输出节点N1的第一输出端子OUT1。第一电压VGH的高电平电压或第二电压VGL的低电平电压可以作为输出信号Out[k]从第一输出端子OUT1输出。第一输出单元230可以包括第十三晶体管T13和第十四晶体管T14。第一输出单元230还可以包括第三电容器C3和第四电容器C4。
第十三晶体管T13可以连接在第一电压输入端子V1和第一输出节点N1之间。第十三晶体管T13的第一栅极和第二栅极可以连接到第二节点QF。第十三晶体管T13可以与第二节点QF的电压电平对应地导通或截止。第十三晶体管T13可以是用于输出高电平电压的上拉晶体管。第十三晶体管T13可以在第二节点QF处于高电平状态时导通，以将从第一电压输入端子V1接收的第一电压VGH传输到第一输出端子OUT1。
第十四晶体管T14可以连接在第一输出节点N1和第二电压输入端子V2之间。第十四晶体管T14的第一栅极和第二栅极可以连接到第三节点QB。第十四晶体管T14可以与第三节点QB的电压电平对应地导通或截止。第十四晶体管T14可以是用于输出低电平电压的下拉晶体管。第十四晶体管T14可以在第三节点QB处于高电平状态时导通，以将从第二电压输入端子V2接收的第二电压VGL传输到第一输出端子OUT1。
第三电容器C3可以连接在第二节点QF和第一输出节点N1之间。第二节点QF的电压可以由第三电容器C3自举。第四电容器C4可以连接在第三节点QB和第一输出节点N1之间。
第二输出单元240可以根据第二节点QF和第三节点QB的电压电平输出导通电压电平的进位信号或截止电压电平的进位信号。第二输出单元240可以根据第二节点QF和第三节点QB的电压电平将作为进位信号Carry[k]的第一电压VGH或第三电压VGL2输出到连接到第二输出节点N2的第二输出端子OUT2。第二输出单元240可以包括第十一晶体管T11和第十二晶体管T12。
第十一晶体管T11可以连接在第一电压输入端子V1和第二输出节点N2之间。第十一晶体管T11的第一栅极和第二栅极可以连接到第二节点QF。第十一晶体管T11可以与第二节点QF的电压电平对应地导通或截止。第十一晶体管T11可以是用于输出高电平电压的上拉晶体管。第十一晶体管T11可以在第二节点QF处于高电平状态时导通，以将从第一电压输入端子V1接收的第一电压VGH传输到第二输出端子OUT2。
第十二晶体管T12可以连接在第二输出节点N2和第三电压输入端子V3之间。第十二晶体管T12的第一栅极和第二栅极可以连接到第三节点QB。第十二晶体管T12可以与第三节点QB的电压电平对应地导通或截止。第十二晶体管T12可以是用于输出低电平电压的下拉晶体管。第十二晶体管T12可以在第三节点QB处于高电平状态时导通，以将从第三电压输入端子V3接收的第三电压VGL2传输到第二输出端子OUT2。
当第一节点Q处于高电平状态时，泄漏控制器250可以阻止连接到第一节点Q的晶体管(例如，第一晶体管T1、第二晶体管T2和第十六晶体管T16)的漏电流。泄漏控制器250可以包括第十五晶体管T15(泄漏阻止晶体管)，并且第十五晶体管T15可以包括彼此串联地连接的第15-1晶体管T15-1和第15-2晶体管T15-2。第15-1晶体管T15-1的第一栅极和第二栅极以及第15-2晶体管T15-2的第一栅极和第二栅极可以连接到第一节点Q。第十五晶体管T15的一端可以连接到第一电压输入端子V1。第十五晶体管T15的另一端可以连接到第1-1晶体管T1-1和第1-2晶体管T1-2之间的中间节点(公共电极)、第2-1晶体管T2-1和第2-2晶体管T2-2之间的中间节点(公共电极)以及第16-1晶体管T16-1和第16-2晶体管T16-2之间的中间节点(公共电极)。第十五晶体管T15可以在第一节点Q处于高电平状态时导通，并且可以通过将第一晶体管T1、第二晶体管T2和第十六晶体管T16的中间节点保持在高电平状态而使第一节点Q的电流泄漏最小化。
复位单元260可以基于供应到复位端子RS的复位信号ESR使第一节点Q复位。复位单元260可以包括第十六晶体管T16(复位晶体管)，并且第十六晶体管T16可以包括在第一节点Q和第二电压输入端子V2之间彼此串联地连接的第16-1晶体管T16-1和第16-2晶体管T16-2。第16-1晶体管T16-1的第一栅极和第二栅极以及第16-2晶体管T16-2的第一栅极和第二栅极可以连接到复位端子RS。第十六晶体管T16可以在复位信号ESR作为高电平脉冲被施加到复位端子RS时导通，以将第一节点Q的电压复位(初始化)到第二电压VGL。
图6是用于说明根据一些实施例的驱动图5的级的方法的时序图。
第一区间P1至第九区间P9中的每一者的宽度可以是1个水平周期1H。图6示出了用作开始信号的先前进位信号Carry[k-1]、第一时钟信号CLK1、第二时钟信号CLK2、第一节点Q、第二节点QF、第三节点QB、第四节点SR_QB、第五节点SR_QBF和第六节点QBE的各节点电压(在图6中与各节点由相同的附图标记表示)、进位信号Carry[k]以及输出信号Out[k]。为了便于说明，第一电压VGH的电压电平现在将被表述为高电平，并且第二电压VGL和第三电压VGL2的电压电平现在将表述为低电平。高电平电压可以被限定为导通电压，并且低电平电压可以被限定为截止电压。
参考图5和图6，在第一区间P1中，从先前级接收的先前进位信号Carry[k-1]可以是高电平电压(例如，具有高电平电压)，输入到第一时钟端子CK1的第一时钟信号CLK1可以是高电平电压，并且输入到第二时钟端子CK2的第二时钟信号CLK2可以是低电平电压(例如，具有低电平电压)。
第一晶体管T1可以由第一时钟信号CLK1导通。先前进位信号Carry[k-1]可以通过导通的第一晶体管T1传输到第一节点Q，使得第一节点Q处于高电平状态，第一节点Q和第二节点QF可以通过导通的第三晶体管T3彼此连接，并且第二节点QF可以处于高电平状态。因为第一节点Q处于高电平状态，所以第五晶体管T5和第十晶体管T10可以导通。第三电压VGL2可以通过导通的第十晶体管T10传输到第三节点QB，使得第三节点QB处于低电平状态。因此，其各栅极连接到第二节点QF的第十三晶体管T13和第十一晶体管T11可以导通，并且第二输出端子OUT2和第一输出端子OUT1可以各自处于高电平状态，并且可以分别输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]。
第一电压VGH可以通过处于高电平状态的第一节点Q和由高电平电压的第一时钟信号CLK1导通的第五晶体管T5和第六晶体管T6传输到第四节点SR_QB，并且因此第四节点SR_QB可以处于高电平状态。第五节点SR_QBF可以通过由第一电压VGH导通的第七晶体管T7而处于高电平状态。因为第五节点SR_QBF处于高电平状态，所以第八晶体管T8可以导通，并且第二时钟信号CLK2可以传输到第六节点QBE，使得第六节点QBE可以处于低电平状态。
在第二区间P2中，先前进位信号Carry[k-1]可以是高电平电压，输入到第一时钟端子CK1的第一时钟信号CLK1可以是低电平电压，并且输入到第二时钟端子CK2的第二时钟信号CLK2可以是高电平电压。
第一晶体管T1可以由第一时钟信号CLK1截止，使得第一节点Q和第二节点QF各自处于浮置状态，并且第二节点QF可以由作为升压电容器的第二电容器C2和第三电容器C3保持在高电平状态。在这种情况下，第二节点QF可以由第二电容器C2和第三电容器C3保持在比在第一区间P1中的高电平电压大的高电平电压。因此，第十三晶体管T13和第十一晶体管T11可以保持导通状态，并且可以分别输出高电平的输出信号Out[k]和高电平的进位信号Carry[k]。第三节点QB可以由导通的第十晶体管T10保持在低电平状态。
第六晶体管T6可以由第一时钟信号CLK1截止，并且低电平的第一时钟信号CLK1可以通过导通的第五晶体管T5传输到第四节点SR_QB，使得第四节点SR_QB可以处于低电平状态。因此，第五节点SR_QBF可以通过导通的第七晶体管T7而处于低电平状态，使得第八晶体管T8截止，并且第六节点QBE可以保持在低电平状态。
在第三区间P3中，先前进位信号Carry[k-1]可以转变为低电平电压，第一时钟信号CLK1可以是高电平电压，并且第二时钟信号CLK2可以是低电平电压。
第一晶体管T1和第六晶体管T6可以由第一时钟信号CLK1导通。先前进位信号Carry[k-1]可以通过导通的第一晶体管T1传输到第一节点Q，使得第一节点Q处于低电平状态，并且第二节点QF可以通过导通的第三晶体管T3而处于低电平状态。因为第一节点Q处于低电平状态，所以第五晶体管T5和第十晶体管T10可以截止。因为第二节点QF处于低电平状态，所以第十三晶体管T13和第十一晶体管T11可以截止。第一电压VGH可以通过导通的第六晶体管T6传输到第四节点SR_QB，使得第四节点SR_QB处于高电平状态，并且第五节点SR_QBF可以通过导通的第七晶体管T7而处于高电平状态。因为第五节点SR_QBF处于高电平状态，所以第八晶体管T8可以导通，并且第二时钟信号CLK2可以传输到第六节点QBE，使得第六节点QBE可以处于低电平状态。第九晶体管T9可以截止，使得第三节点QB处于浮置状态并且保持低电平状态。
如在第二区间P2中一样，第一输出端子OUT1和第二输出端子OUT2可以各自保持高电平状态，并且可以分别输出高电平的输出信号Out[k]和高电平的进位信号Carry[k]。
在第四区间P4中，先前进位信号Carry[k-1]可以是低电平电压，第一时钟信号CLK1可以是低电平电压，并且第二时钟信号CLK2可以是高电平电压。
第一晶体管T1可以由第一时钟信号CLK1截止，第一节点Q和第二节点QF可以各自保持低电平状态，并且第十三晶体管T13和第十一晶体管T11可以截止。第六晶体管T6可以由第一时钟信号CLK1截止，并且因为第一节点Q处于低电平状态，所以第五晶体管T5可以截止，并且第四节点SR_QB可以保持高电平状态。因此，第五节点SR_QBF可以通过导通的第七晶体管T7而处于高电平状态，并且因此，第八晶体管T8可以导通，并且第六节点QBE可以通过第二时钟信号CLK2而处于高电平状态。此时，第五节点SR_QBF可以通过第一电容器C1而保持在比在第三区间P3中的高电平电压大的高电平电压。第九晶体管T9可以导通，并且第三节点QB可以通过第一电压VGH而处于高电平状态。因此，第十四晶体管T14可以导通，使得低电平的第二电压VGL传输到第一输出节点N1，并且因此，低电平的输出信号Out[k]可以从第一输出端子OUT1输出。第十二晶体管T12可以导通，使得低电平的第三电压VGL2传输到第二输出节点N2，并且因此，低电平的进位信号Carry[k]可以从第二输出端子OUT2输出。
在第五区间P5中，先前进位信号Carry[k-1]可以是低电平电压，第一时钟信号CLK1可以是高电平电压，并且第二时钟信号CLK2可以是低电平电压。
第一晶体管T1可以由第一时钟信号CLK1导通，并且第一节点Q和第二节点QF可以各自保持低电平状态。第四节点SR_QB和第五节点SR_QBF中的每一者可以通过第一时钟信号CLK1而处于高电平状态，并且第六节点QBE可以通过第二时钟信号CLK2而处于低电平状态。第三节点QB可以通过第九晶体管T9而保持在高电平状态，并且第一输出端子OUT1和第二输出端子OUT2可以分别连续地输出低电平电压的输出信号Out[k]和低电平电压的进位信号Carry[k]。
在第六区间P6中，先前进位信号Carry[k-1]可以转变为高电平电压，第一时钟信号CLK1可以是低电平电压，并且第二时钟信号CLK2可以是高电平电压。
第一晶体管T1可以由第一时钟信号CLK1截止，并且第一节点Q和第二节点QF可以各自保持低电平状态。第四节点SR_QB和第五节点SR_QBF中的每一者可以通过第一时钟信号CLK1而处于高电平状态，并且第六节点QBE可以通过第二时钟信号CLK2而处于高电平状态。此时，第五节点SR_QBF可以通过第一电容器C1而具有比在第五区间P5中的高电平电压大的高电平电压。第三节点QB可以通过第九晶体管T9而处于高电平状态。因此，第一输出节点N1可以通过导通的第十四晶体管T14而处于低电平状态，第二输出节点N2可以通过导通的第十二晶体管T12而处于低电平状态，并且因此，第一输出端子OUT1和第二输出端子OUT2可以分别连续地输出低电平电压的输出信号Out[k]和低电平电压的进位信号Carry[k]。
当第三节点QB在第四区间P4至第六区间P6中处于高电平状态时，第二晶体管T2可以导通以使第一节点Q保持在第三电压VGL2的低电平状态。
在第七区间P7中，先前进位信号Carry[k-1]可以是高电平电压，第一时钟信号CLK1可以是高电平电压，并且第二时钟信号CLK2可以是低电平电压。
第一晶体管T1可以由第一时钟信号CLK1导通，并且先前进位信号Carry[k-1]可以传输到第一节点Q，使得第一节点Q和第二节点QF各自处于高电平状态。因此，第四节点SR_QB和第五节点SR_QBF中的每一者可以处于高电平状态，并且第六节点QBE可以通过第二时钟信号CLK2而处于低电平状态。第三节点QB可以通过第十晶体管T10而处于低电平状态。第十三晶体管T13和第十一晶体管T11可以导通，并且第一输出端子OUT1和第二输出端子OUT2可以分别输出高电平电压的输出信号Out[k]和高电平电压的进位信号Carry[k]。
第k级STk的在第八区间P8中的操作可以与第k级STk的在第二区间P2中的操作基本上相同，并且第k级STk的在第九区间P9中的操作可以与第k级STk的在第七区间P7中的操作基本上相同。因此，将省略对其的重复描述。
图7是用于说明晶体管的特性的变化的曲线图。
参考图7，由于长时间的导通偏置施加，氧化物半导体晶体管的初始阈值电压Vth被改变为阈值电压Vth'，并且因此，基于相同的栅极-源极电压Vgs，由氧化物半导体晶体管输出的电流的值从Id,ref下降到Id,st'，并且氧化物半导体晶体管的导通电阻增加。因此，由于根据氧化物半导体晶体管的长时间使用而导致的电阻增加，驱动电路可能无法生成输出信号。
图8是用于说明根据一些实施例的晶体管的特性的变化的曲线图。
参考图8，当高电平电压被施加到N型氧化物半导体晶体管的顶栅极和底栅极两者时，如在曲线11中，晶体管的阈值电压随时间变化。在图8中，ΔVth表示阈值电压的变化。另一方面，当高电平电压被施加到晶体管的顶栅极并且低电平电压被施加到晶体管的底栅极时，如在曲线12中，晶体管的阈值电压不随时间变化。
根据一些实施例的驱动电路可以由N型氧化物半导体晶体管组成，并且与具有单栅极结构的晶体管相比，每个晶体管可以具有具备改善的电气性能的双栅极结构。在根据一些实施例的驱动电路中，一些晶体管可以通过其第一栅极和第二栅极接收相同极性的电压，并且一些晶体管可以通过其第一栅极和第二栅极接收不同极性的电压。例如，图3的栅极驱动器130包括多个N型晶体管，并且将低电平电压施加到节点控制器的晶体管之中的具有长时间被施加有高电平电压的顶栅极的晶体管(例如，图5的第四晶体管T4、第五晶体管T5、第七晶体管T7、第八晶体管T8和第十晶体管T10中的至少一者)的底栅极，从而使由于高电平电压被施加到顶栅极的重复驱动而导致的晶体管的阈值电压的变化最小化。多个晶体管之中的其它晶体管可以接收施加到其顶栅极和底栅极的相同极性的电压(例如，高电平电压或低电平电压)。因此，可以增强其中输出高电平电压的时间长于输出低电平电压的时间的驱动电路的长时间可靠性。
图9至图12是示出根据一些实施例的栅极驱动器的级的电路的各种修改的图。
图9的级与图5的第k级STk不同。在图5中，第四晶体管T4、第五晶体管T5、第七晶体管T7、第八晶体管T8和第十晶体管T10中的每一者具有栅极-源极同步结构。在图9中，仅第十晶体管T10具有其中第十晶体管T10的第二栅极连接到第三电压输入端子V3的栅极-源极同步结构。在图9的级中，第四晶体管T4的第一栅极和第二栅极可以连接到第二节点QF，第五晶体管T5的第一栅极和第二栅极(即，第5-1晶体管T5-1的第一栅极和第二栅极以及第5-2晶体管T5-2的第一栅极和第二栅极)可以连接到第一节点Q，第七晶体管T7的第一栅极和第二栅极可以连接到第一电压输入端子V1，并且第八晶体管T8的第一栅极和第二栅极可以连接到第五节点SR_QBF。图9中所示的级的其它配置和操作与图5中所示的第k级STk的配置和操作相同。
图10的级与图9的级的不同之处在于，第十晶体管T10包括一对子晶体管并且所述一对子晶体管的各栅极连接到第一节点Q。例如，第十晶体管T10可以包括第10-1晶体管T10-1和第10-2晶体管T10-2，并且第10-1晶体管T10-1和第10-2晶体管T10-2的各第一栅极和各第二栅极可以连接到第一节点Q。图10中所示的级的其它配置和操作与图9中所示的级的配置和操作相同。与图9的不同极性的电压被施加到第十晶体管T10的第一栅极和第二栅极的实施例相反，图10的第十晶体管T10可以通过使第10-1晶体管T10-1和第10-2晶体管T10-2的各沟道长度短于图9的单个第十晶体管T10的沟道长度来使阈值电压的变化最小化。
图11的级与图5的第k级STk的不同之处在于，第十六晶体管T16连接到第三电压输入端子V3。图11中所示的级的其它配置和操作与图5中所示的第k级STk的配置和操作相同。第十六晶体管T16可以包括串联地连接在第一节点Q和第三电压输入端子V3之间的第16-1晶体管T16-1和第16-2晶体管T16-2。第16-1晶体管T16-1的第一栅极和第二栅极以及第16-2晶体管T16-2的第一栅极和第二栅极可以连接到复位端子RS。第十六晶体管T16可以在复位信号ESR作为高电平脉冲被施加到复位端子RS时导通，以将第一节点Q的电压复位(初始化)到第三电压VGL2。
图12的级与图10的级的不同之处在于，第十六晶体管T16连接到第三电压输入端子V3。图12中所示的级的其它配置和操作与图10中所示的级的配置和操作相同。第十六晶体管T16可以包括串联地连接在第一节点Q和第三电压输入端子V3之间的第16-1晶体管T16-1和第16-2晶体管T16-2。第16-1晶体管T16-1的第一栅极和第二栅极以及第16-2晶体管T16-2的第一栅极和第二栅极可以连接到复位端子RS。第十六晶体管T16可以在复位信号ESR作为高电平脉冲被施加到复位端子RS时导通，以将第一节点Q的电压复位(初始化)到第三电压VGL2。
根据实施例的栅极驱动器可以包括N型晶体管，可以补偿由于偏置应力或根据温度的漏电流的增加而导致的晶体管的特性的劣化，并且可以生成具有高电平导通电压的栅极信号。
根据一些实施例的显示设备可以是例如有机发光显示设备、无机发光显示设备或量子点发光显示设备。
根据实施例，提供了能够稳定地输出栅极信号的栅极驱动器以及包括该栅极驱动器的显示设备。本公开的效果不限于上述效果，而是可以在不脱离本公开的范围的情况下进行各种扩展。
应理解的是，本文中所描述的实施例应仅在描述性意义上考虑，并且不是出于限制的目的。每个实施例中的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或方面。虽然已经参考附图描述了一个或多个实施例，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求及其等同物限定的精神和范围的情况下，可以在实施例中做出形式和细节上的各种改变。

Claims (24)

1.一种栅极驱动器，其中，所述栅极驱动器包括多个级，
其中，所述多个级中的每一个包括：
第一节点控制器，被配置为控制第一节点和第二节点的各电压电平；
第二节点控制器，被配置为控制第三节点的电压电平；以及
第一输出单元，包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的栅极信号，所述第一下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的栅极信号，
所述第一节点控制器包括连接在所述第一节点和所述第二节点之间的第一控制晶体管，并且所述第一控制晶体管包括各自连接到被配置为接收导通电压电平的第一电压的第一电压输入端子的第一栅极和第二栅极，并且
所述第二节点控制器包括连接在所述第三节点和被配置为接收截止电压电平的第二电压的第二电压输入端子之间的第二控制晶体管，并且所述第二控制晶体管包括连接到所述第一节点的第一栅极和连接到所述第二电压输入端子的第二栅极。
2.根据权利要求1所述的栅极驱动器，其中，所述多个级中的每一个还包括第二输出单元，所述第二输出单元包括：
第二上拉晶体管，具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的进位信号；以及
第二下拉晶体管，具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的进位信号。
3.根据权利要求1所述的栅极驱动器，其中，所述第一节点控制器还包括：
第一晶体管，连接在被配置为接收开始信号的输入端子和所述第一节点之间，并且所述第一晶体管具有连接到被配置为接收第一时钟信号的第一时钟端子的栅极；以及
第二晶体管，连接在所述第一节点和所述第二电压输入端子之间，并且所述第二晶体管具有连接到所述第三节点的栅极。
4.根据权利要求3所述的栅极驱动器，其中，
所述第一晶体管包括彼此串联地连接的第1-1晶体管和第1-2晶体管，并且
所述第二晶体管包括彼此串联地连接的第2-1晶体管和第2-2晶体管。
5.根据权利要求4所述的栅极驱动器，其中，所述多个级中的每一个还包括：泄漏阻止晶体管，具有连接到所述第一节点的栅极、连接到所述第一电压输入端子的一端以及连接到所述第1-1晶体管与所述第1-2晶体管之间的中间节点和所述第2-1晶体管与所述第2-2晶体管之间的中间节点的另一端。
6.根据权利要求3所述的栅极驱动器，其中，
所述第二节点控制器还包括控制器，所述控制器被配置为响应于所述第一节点处于截止电压电平状态将所述第三节点控制为导通电压电平状态，并且
所述第二控制晶体管被配置为响应于所述第一节点处于导通电压电平状态将所述第三节点控制为截止电压电平状态。
7.根据权利要求6所述的栅极驱动器，其中，
所述控制器包括：
第五晶体管，连接在被配置为接收所述第一时钟信号的所述第一时钟端子和第四节点之间，并且所述第五晶体管包括连接到所述第一节点的第一栅极和连接到第三电压输入端子的第二栅极，截止电压电平的第三电压施加到所述第三电压输入端子；
第六晶体管，连接在所述第一电压输入端子和所述第四节点之间，并且所述第六晶体管包括连接到所述第一时钟端子的第一栅极和第二栅极；
第七晶体管，连接在所述第四节点和第五节点之间，并且所述第七晶体管包括连接到所述第一电压输入端子的第一栅极和连接到所述第三电压输入端子的第二栅极；
电容器，连接在所述第五节点和第六节点之间；
第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间，并且所述第八晶体管包括连接到所述第五节点的第一栅极和连接到所述第三电压输入端子的第二栅极；以及
第九晶体管，连接在所述第一电压输入端子和所述第三节点之间，并且所述第九晶体管包括连接到所述第六节点的第一栅极和第二栅极，
所述第二电压小于所述第三电压，并且
所述第二时钟信号具有从所述第一时钟信号移位了预定时间的相位。
8.根据权利要求7所述的栅极驱动器，其中，所述开始信号的截止电压电平的持续时间的长度大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
9.根据权利要求6所述的栅极驱动器，其中，
所述控制器包括：
第五晶体管，连接在被配置为接收所述第一时钟信号的所述第一时钟端子和第四节点之间，并且所述第五晶体管包括连接到所述第一节点的栅极；
第六晶体管，连接在所述第一电压输入端子和所述第四节点之间，并且所述第六晶体管包括连接到所述第一时钟端子的栅极；
第七晶体管，连接在所述第四节点和第五节点之间，并且所述第七晶体管包括连接到所述第一电压输入端子的栅极；
电容器，连接在所述第五节点和第六节点之间；
第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间，并且所述第八晶体管包括连接到所述第五节点的栅极；以及
第九晶体管，连接在所述第一电压输入端子和所述第三节点之间并且包括连接到所述第六节点的栅极，并且
所述第二时钟信号具有从所述第一时钟信号移位了预定时间的相位。
10.根据权利要求9所述的栅极驱动器，其中，所述开始信号的截止电压电平的持续时间的长度大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
11.根据权利要求6所述的栅极驱动器，其中，所述栅极信号的所述截止电压电平开始处的时序相对于所述开始信号的截止电压电平开始处的时序延迟了预定时间。
12.根据权利要求1所述的栅极驱动器，其中，
所述多个级中的每一个还包括连接在所述第一节点和被配置为接收截止电压电平的第三电压的第三电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位，
所述晶体管包括彼此串联地连接的一对子晶体管，其中，所述一对子晶体管中的每一个的栅极连接到被配置为接收复位信号的复位端子，并且
所述第二电压小于所述第三电压。
13.根据权利要求1所述的栅极驱动器，其中，
所述多个级中的每一个还包括连接在所述第一节点和所述第二电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位，并且
所述晶体管包括彼此串联地连接的一对子晶体管，其中，所述一对子晶体管中的每一个的栅极连接到被配置为接收复位信号的复位端子。
14.一种栅极驱动器，其中，所述栅极驱动器包括多个级，
其中，所述多个级中的每一个包括：
第一节点控制器，被配置为控制第一节点和第二节点的各电压电平；
第二节点控制器，被配置为控制第三节点的电压电平；以及
第一输出单元，包括第一上拉晶体管和第一下拉晶体管，其中，所述第一上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的栅极信号，并且所述第一下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的栅极信号，
所述第一节点控制器包括连接在所述第一节点和所述第二节点之间的第一控制晶体管，并且所述第一控制晶体管包括各自连接到被配置为接收导通电压电平的第一电压的第一电压输入端子的第一栅极和第二栅极，并且
所述第二节点控制器包括连接在所述第三节点和被配置为接收截止电压电平的第二电压的第二电压输入端子之间的第二控制晶体管，所述第二控制晶体管包括彼此串联地连接的一对子晶体管，并且所述一对子晶体管中的每一个的第一栅极和第二栅极连接到所述第一节点。
15.根据权利要求14所述的栅极驱动器，其中，所述多个级中的每一个还包括第二输出单元，所述第二输出单元包括第二上拉晶体管和第二下拉晶体管，其中，所述第二上拉晶体管具有连接到所述第二节点的栅极并且被配置为输出导通电压电平的进位信号，并且所述第二下拉晶体管具有连接到所述第三节点的栅极并且被配置为输出截止电压电平的进位信号。
16.根据权利要求14所述的栅极驱动器，其中，所述第一节点控制器还包括：
第一晶体管，连接在输入端子和所述第一节点之间，开始信号施加到所述输入端子，并且所述第一晶体管具有连接到第一时钟端子的栅极，第一时钟信号施加到所述第一时钟端子；以及
第二晶体管，连接在所述第一节点和所述第二电压输入端子之间，并且所述第二晶体管具有连接到所述第三节点的栅极。
17.根据权利要求16所述的栅极驱动器，其中，
所述第一晶体管包括彼此串联地连接的第1-1晶体管和第1-2晶体管，并且
所述第二晶体管包括彼此串联地连接的第2-1晶体管和第2-2晶体管。
18.根据权利要求17所述的栅极驱动器，其中，所述多个级中的每一个还包括：泄漏阻止晶体管，具有连接到所述第一节点的栅极，具有连接到所述第一电压输入端子的一端，并且具有连接到所述第1-1晶体管与所述第1-2晶体管之间的中间节点以及所述第2-1晶体管与所述第2-2晶体管之间的中间节点的另一端。
19.根据权利要求16所述的栅极驱动器，其中，
所述第二节点控制器还包括控制器，所述控制器被配置为响应于所述第一节点处于截止电压电平状态将所述第三节点控制为导通电压电平状态，并且
所述第二控制晶体管被配置为响应于所述第一节点处于导通电压电平状态将所述第三节点控制为截止电压电平状态。
20.根据权利要求19所述的栅极驱动器，其中，所述控制器包括：
第五晶体管，连接在被配置为接收所述第一时钟信号的所述第一时钟端子和第四节点之间，并且所述第五晶体管包括连接到所述第一节点的栅极；
第六晶体管，连接在所述第一电压输入端子和所述第四节点之间，并且所述第六晶体管包括连接到所述第一时钟端子的栅极；
第七晶体管，连接在所述第四节点和第五节点之间，并且所述第七晶体管包括连接到所述第一电压输入端子的栅极；
电容器，连接在所述第五节点和第六节点之间；
第八晶体管，连接在被配置为接收第二时钟信号的第二时钟端子和所述第六节点之间，并且所述第八晶体管包括连接到所述第五节点的栅极；以及
第九晶体管，连接在所述第一电压输入端子和所述第三节点之间，并且所述第九晶体管包括连接到所述第六节点的栅极，并且
所述第二时钟信号具有从所述第一时钟信号移位了预定时间的相位。
21.根据权利要求20所述的栅极驱动器，其中，所述开始信号的截止电压电平的持续时间的长度大于所述第一时钟信号和所述第二时钟信号中的每一者的周期。
22.根据权利要求19所述的栅极驱动器，其中，所述栅极信号的所述截止电压电平开始处的时序相对于所述开始信号的截止电压电平开始处的时序延迟了预定时间。
23.根据权利要求14所述的栅极驱动器，其中，
所述多个级中的每一个还包括连接在所述第一节点和被配置为接收截止电压电平的第三电压的第三电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位，
所述晶体管包括彼此串联地连接的一对子晶体管，其中，所述一对子晶体管中的每一个的栅极连接到被配置为接收复位信号的复位端子，并且
所述第二电压小于所述第三电压。
24.根据权利要求14所述的栅极驱动器，其中，
所述多个级中的每一个还包括连接在所述第一节点和所述第二电压输入端子之间的晶体管，所述晶体管被配置为将所述第一节点复位，并且
所述晶体管包括彼此串联地连接的一对子晶体管，其中，所述一对子晶体管中的每一个的栅极连接到被配置为接收复位信号的复位端子。
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