KR20230143225A - 표시 장치 - Google Patents

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KR20230143225A
KR20230143225A KR1020220041108A KR20220041108A KR20230143225A KR 20230143225 A KR20230143225 A KR 20230143225A KR 1020220041108 A KR1020220041108 A KR 1020220041108A KR 20220041108 A KR20220041108 A KR 20220041108A KR 20230143225 A KR20230143225 A KR 20230143225A
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electrode
substrate
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KR1020220041108A
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왕정국
강기녕
베이더스 바슈르
손옥수
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 위치하고 패드 영역을 포함하는 비표시 영역을 포함하는 제1 기판부; 및 상기 제1 기판부와 대향하는 제2 기판부를 포함하고, 상기 제1 기판부는 상기 제2 기판부와 중첩하는 중첩부, 및 상기 제2 기판부보다 일측에서 돌출된 돌출부를 포함하고, 상기 제1 기판부는, 제1 서브 기판부, 상기 제1 서브 기판부의 상기 돌출부 상의 상기 패드 영역에 배치된 정렬 패드를 포함하는 제1 도전층, 및 상기 제1 도전층 상의 상기 정렬 패드와 연결된 제1 정렬 신호 라인을 포함하는 제2 도전층을 포함하고, 상기 돌출부는 오픈부를 포함하고, 평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 제1 기판부의 돌출부 상의 제1 정렬 신호 라인을 통한 투습을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 위치하고 패드 영역을 포함하는 비표시 영역을 포함하는 제1 기판부; 및 상기 제1 기판부와 대향하는 제2 기판부를 포함하고, 상기 제1 기판부는 상기 제2 기판부와 중첩하는 중첩부, 및 상기 제2 기판부보다 일측에서 돌출된 돌출부를 포함하고, 상기 제1 기판부는, 제1 서브 기판부, 상기 제1 서브 기판부의 상기 돌출부 상의 상기 패드 영역에 배치된 정렬 패드를 포함하는 제1 도전층, 및 상기 제1 도전층 상의 상기 정렬 패드와 연결된 제1 정렬 신호 라인을 포함하는 제2 도전층을 포함하고, 상기 돌출부는 오픈부를 포함하고, 평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 위치하고 패드 영역을 포함하는 비표시 영역이 정의되고 제1 서브 기판부, 상기 제1 서브 기판부 상의 복수의 트랜지스터를 포함하는 박막 트랜지스터층, 및 상기 제1 서브 기판부 상의 상기 표시 영역에 배치되고 상기 박막 트랜지스터와 연결된 복수의 발광 소자들을 포함하는 트랜지스터 기판부; 및 상기 제1 기판부와 대향하고 컬러 필터들을 포함하는 컬러필터 기판부를 포함하고, 상기 제1 기판부는 상기 제2 기판부와 중첩하는 중첩부, 및 상기 제2 기판부보다 일측에서 돌출된 돌출부를 포함하고, 상기 제1 기판부의 상기 박막 트랜지스터층은, 상기 제1 서브 기판부의 상의 상기 돌출부 상의 상기 패드 영역에 배치된 정렬 패드를 포함하는 제1 도전층, 및 상기 제1 도전층 상의 상기 정렬 패드와 연결된 제1 정렬 신호 라인을 포함하는 제2 도전층을 포함하고, 상기 돌출부는 오픈부를 포함하고, 평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 제1-1 정렬 신호 라인 및 제1-2 정렬 신호 라인을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 제1 기판부의 돌출부 상의 제1 정렬 신호 라인을 통한 투습을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 라인들의 배치를 나타내는 평면도이다.
도 5 및 도 6은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 7은 도 1의 A 영역을 확대한 평면도이다.
도 8은 도 7의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 10은 도 9의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 12는 도 1의 패드 영역을 포함하는 돌출부를 확대한 평면도이다.
도 13은 도 12의 B 영역을 확대한 평면도이다.
도 14는 도 13의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 라인들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
한편, 표시 장치(10)는 도 1에 도시된 바와 같이, 제1 기판부(SUB1) 및 제1 기판부(SUB1) 상의 제2 기판부(SUB2)를 포함할 수 있다. 제2 기판부(SUB2)는 제1 기판부(SUB1)와 대향할 수 있다. 제1 기판부(SUB1)는 제2 기판부(SUB2)와 중첩하는 중첩부(OVA), 및 제2 기판부(SUB2)보다 일측에서 돌출된 돌출부(PTA)를 포함할 수 있다. 예를 들어, 돌출부(PTA)는 평면상 제2 기판부(SUB2)의 제1 방향(DR1) 타측에 위치한 장변 엣지로부터 제1 방향(DR1) 타측으로 돌출될 수 있다. 중첩부(OVA)는 표시 영역(DPA)의 전부를 포함할 수 있다. 돌출부(PTA)는 비표시 영역(NDA)의 패드 영역(PDA)을 포함할 수 있다. 패드 영역(PDA)은 예를 들어, 표시 영역(DPA)의 제1 방향(DR1) 타측에 위치한 장변 엣지에 배치된 비표시 영역(NDA) 내에 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 도 3은 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 표시 장치(10)는 실링 부재(SM) 및 충진 부재(FM)를 더 포함할 수 있다. 충진 부재(FM)는 중첩부(OVA)의 표시 영역(DPA)에 배치될 수 있다. 충진 부재(FM)는 제1 기판부(SUB1)와 제2 기판부(SUB2) 사이에 배치될 수 있다. 몇몇 실시예에서 충진 부재(FM)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 몇몇 실시예에서 충진 부재(FM)는 유기 물질로 이루어질 수 있다. 예시적으로 충진 부재(FM)는 Si계 유기 물질, 에폭시계 유기 물질 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에서 충진 부재(FM)는 생략될 수도 있다.
예를 들어, 제1 기판부(SUB1)는 표시 기판 또는 트랜지스터 기판일 수 있고, 제2 기판부(SUB2)는 컬러 필터 기판일 수 있다.
비표시 영역(NDA)에서 제1 기판부(SUB1)와 제2 기판부(SUB2) 사이에는 실링 부재(SM)가 위치할 수 있다. 실링 부재(SM)는 비표시 영역(NDA)에서 제1 기판부(SUB1)와 제2 기판부(SUB2)의 가장자리를 따라 배치되어 평면 상에서 표시 영역(DPA)을 둘러쌀 수 있다. 제1 기판부(SUB1)와 제2 기판부(SUB2) 실링 부재(SM)를 매개로 상호 결합될 수 있다.
몇몇 실시예에서 실링 부재(SM)는 유기 물질로 이루어질 수 있다. 예시적으로 실링 부재(SM)는 에폭시계 레진으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 4는 일 실시예에 따른 표시 장치의 복수의 라인들을 나타내는 개략적인 배치도이다.
도 4를 참조하면, 표시 장치(10)는 복수의 라인들을 포함할 수 있다. 상기 복수의 라인들은 표시 장치(10)의 제1 기판부(SUB1)에 포함될 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 라인(VIL), 복수의 전압 라인(VL; VL1, VL2, VL3, VL4), 및 정렬 신호 라인(ASL)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 라인들이 더 배치될 수 있다. 다만, 각 라인들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 및 정렬 신호 라인(ASL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 라인 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
정렬 신호 라인(ASL)은 제2 방향(DR2)으로 연장된 부분을 더 포함하고, 정렬 신호 라인(ASL)의 제2 방향(DR2)으로 연장된 부분은 비표시 영역(NDA)의 패드 영역(PDA) 상에서 패드(WPD_AS)와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL: DTLk, DTKk+1 포함)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 라인(VL1)과 제2 전압 라인(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 라인(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 라인(VIL)은 데이터 라인(DTL)들과 제1 전압 라인(VL1) 사이에 배치될 수 있다. 초기화 전압 라인(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 라인(VL3)과 제4 전압 라인(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 라인(VL3)과 제4 전압 라인(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 라인(VL3)과 제4 전압 라인(VL4)은 각각 일부의 라인들은 표시 영역(DPA)에 배치되고 다른 라인들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제2 전압 라인(VL2)은 적어도 하나의 제4 전압 라인(VL4)과 복수의 전압 라인(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 적어도 하나의 라인 패드(WPD)와 전기적으로 연결될 수 있다. 각 라인 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 라인 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 라인 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 라인 패드(WPD_DT)와 연결된다. 초기화 전압 라인(VIL)의 초기화 라인 패드(WPD_Vint)에 연결되며, 제1 전압 라인(VL1)은 제1 전압 라인 패드(WPD_VL1), 및 제2 전압 라인(VL2)은 제2 전압 라인 패드(WPD_VL2)와 연결된다. 라인 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 라인 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 라인 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 라인 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 라인들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 5 및 도 6은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 정렬 신호 라인(ASL)의 신호에 의해 턴-온되어 데이터 라인(DTL; DTLk, DTLk+1)에 인가된 전압을 발광 다이오드(EL)의 제2 전극에 전달할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 정렬 신호 라인(ASL)에 연결되고, 소스 전극은 발광 다이오드(EL)의 제2 전극에 연결되며, 드레인 전극은 해당 서브 화소(PXn)와 다른 타이밍(Timing)의 제k+1 데이터 라인(DTLk+1, k는 1 이상의 정수)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 라인(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3, T4)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3, T4)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 5에서는 각 트랜지스터(T1, T2, T3, T4)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3, T4)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 5의 실시예에서, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL2)에 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 다른 스캔 라인으로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다. 다만, 이에 제한되지 않는다.
도 6을 참조하면, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 7은 도 1의 A 영역을 확대한 평면도이다. 도 8은 도 7의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 표시 장치(10)의 화소(PX)는 복수의 화소 각각은 화소 정의막에 의해 정의되는 발광 영역(LA1, LA2, LA3)을 포함할 수 있고, 발광 영역(LA1, LA2, LA3)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 예를 들어, 표시 장치(10)의 표시 영역(DPA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(LA1, LA2, LA3)은 소정의 피크 파장을 갖는 광을 표시 장치(10)의 외부로 방출할 수 있다. 제1 발광 영역(LA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(LA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(LA3)은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
표시 장치(10)의 표시 영역(DPA)은 인접한 발광 영역(LA1, LA2, LA3)의 사이에 위치하는 발광 영역 간 차광 영역(BA)을 포함할 수 있다. 예를 들어, 발광 영역 간 차광 영역(BA)은 제1 발광 영역(LA1) 내지 제3 발광 영역(LA3)을 둘러쌀 수 있다.
도 8을 참조하면, 표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)에 걸쳐 배치된 기판부(SUB1, SUB2), 및 충진 부재(FM)를 포함할 ㅅ 있다. 제1 기판부(SUB1)는 제1 서브 기판부(SUB11), 및 제1 서브 기판부(SUB11) 상의 표시 소자층을 포함하고, 제2 기판부(SUB2)는 제2 서브 기판부(SUB21), 및 제2 서브 기판부(SUB21) 상의 컬러 필터층을 포함할 수 있다.
서브 기판부(SUB11, SUB21)는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 절연 물질은 예를 들어, 폴리 이미드(PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 서브 기판부(SUB11) 및 제2 서브 기판부(SUB21)는 서로 동일한 물질을 포함할 수 있다.
상기 표시 소자층은 버퍼층(BF), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 제1 차광 부재(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 및 제2 캡핑층(CAP2)을 포함할 수 있다.
버퍼층(BF)은 제1 서브 기판부(SUB11) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다.
박막 트랜지스터층(TFTL)은 박막 트랜지스터(TFT), 게이트 절연막(GI), 층간 절연막(ILD), 제1 보호층(PAS1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다.
반도체층(ACT)은 버퍼층(BF) 상에 마련될 수 있다. 반도체층(ACT)은 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉될 수 있고, 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)과 마주할 수 있다.
도시하지 않았지만, 버퍼층(BF)과 제1 서브 기판부(SUB11) 사이에 배치된 제1 도전층을 더 포함할 수 있다. 상기 제1 도전층은 반도체층(ACT)과 중첩하는 차광 도전 패턴을 포함할 수 있다. 상기 제1 도전층은 후술할 정렬 패드(WPD_AS)를 더 포함할 수 있다.
제2 도전층은 게이트 절연막(GI)의 상부에 배치될 수 있다. 상기 제2 도전층은 게이트 전극(GE)을 포함하고, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다. 제2 도전층 상에는 층간 절연막(ILD)이 배치될 수 있다. 상기 제2 도전층은 후술할 제1 정렬 신호 라인(ASLL1)을 더 포함할 수 있다.
제3 도전층은 층간 절연막(ILD) 상에 배치될 수 있다. 상기 제3 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(ILD) 상에서 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 게이트 절연막(GI) 및 층간 절연막(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 일단과 접촉될 수 있다. 드레인 전극(DE)은 게이트 절연막(GI) 및 층간 절연막(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 타단과 접촉될 수 있다. 드레인 전극(DE)은 제1 보호층(PAS1) 및 제1 평탄화층(OC1)에 마련된 컨택홀을 통해 발광 부재(EL)의 제1 전극(AE)과 접속될 수 있다.
게이트 절연막(GI)은 반도체층(ACT)의 상부에 마련될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체층(ACT) 및 버퍼층(BF)의 상부에 배치될 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
층간 절연막(ILD)은 게이트 전극(GE)의 상부에 배치될 수 있다. 예를 들어, 층간 절연막(ILD)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
제1 보호층(PAS1)은 박막 트랜지스터(TFT)의 상부에 마련되어, 박막 트랜지스터(TFT)를 보호할 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
제1 평탄화층(OC1)은 제1 보호층(PAS1)의 상부에 마련되어, 박막 트랜지스터(TFT)의 상단을 평탄화시킬 수 있다. 예를 들어, 제1 평탄화층(OC1)은 발광 부재(EL)의 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자층(EML)은 발광 부재(EL), 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 소자 절연층(QPAS1) 및 제2 보호층(PAS2)을 포함할 수 있다.
발광 부재(EL)는 박막 트랜지스터(TFT) 상에 마련될 수 있다. 발광 부재(EL)는 제1 전극(AE), 제2 전극(CE), 및 발광 소자(ED)를 포함할 수 있다.
제4 도전층은 제1 전극(AE), 및 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE)은 제1 평탄화층(OC1)의 상부에 마련될 수 있다. 예를 들어, 제1 전극(AE)은 제1 평탄화층(OC1) 상에 배치된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제1 전극(AE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 그리고, 제1 전극(AE)은 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다.
제2 전극(CE)은 제1 평탄화층(OC1)의 상부에 마련될 수 있다. 예를 들어, 제2 전극(CE)은 제1 평탄화층(OC1) 상에 배치된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제2 전극(CE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 예를 들어, 제2 전극(CE)은 전체 화소에 공급되는 공통 전압을 수신할 수 있다. 상기 제4 도전층은 후술할 제2 정렬 신호 라인(ASLL2)을 더 포함할 수 있다.
제1 소자 절연층(QPAS1)은 서로 인접한 제1 전극(AE)의 일부와 제2 전극(CE)의 일부를 덮을 수 있고, 제1 전극(AE)과 제2 전극(CE)을 절연시킬 수 있다.
발광 소자(ED)는 제1 평탄화층(OC1)의 상부에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 소자 절연층(QPAS1) 상에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에서 방출되는 광은 동일 색을 가질 수 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있다.
제2 뱅크(BNK2)는 제1 평탄화층(OC1) 상에 배치되어 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 정의할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각을 둘러쌀 수 있으나, 이에 한정되지 않는다. 제2 뱅크(BNK2)는 차광 영역(BA)에 배치될 수 있다.
제2 보호층(PAS2)은 복수의 발광 부재(EL) 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 제2 보호층(PAS2)은 복수의 발광 부재(EL)를 덮을 수 있고, 복수의 발광 부재(EL)를 보호할 수 있다.
제2 평탄화층(OC2)은 발광 소자층(EML)의 상부에 마련되어, 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 제2 평탄화층(OC2)은 유기 물질을 포함할 수 있다.
제1 캡핑층(CAP1)은 제2 평탄화층(OC2) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 하면을 밀봉할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상의 차광 영역(BA)에 배치될 수 있다. 제1 차광 부재(BK1)는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제1 차광 부재(BK1)는 광의 투과를 차단할 수 있다.
제1 차광 부재(BK1)는 유기 차광 물질과 발액 성분을 포함할 수 있다.
제1 차광 부재(BK1)는 발액 성분을 포함함으로써, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 대응되는 발광 영역(LA)으로 분리시킬 수 있다.
제1 파장 변환부(WLC1)는 제1 캡핑층(CAP1) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 파장 변환부(WLC1)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환부(WLC1)는 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 시프터(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다.
제1 파장 시프터(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 시프터(WLS1)는 표시 장치에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 시프터(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
제1 파장 시프터(WLS1)가 방출하는 광은 45nm 이하, 또는 40nm 이하, 또는 30nm 이하의 발광 파장 스펙트럼 반치폭(Full Width of Half Maximum, FWHM)을 가질 수 있고, 표시 장치가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다.
발광 소자층(EML)에서 제공된 청색 광의 일부는 제1 파장 시프터(WLS1)에 의해 적색 광으로 변환되지 않고 제1 파장 변환부(WLC1)를 투과할 수 있다. 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환되지 않고 제1 컬러 필터(CF1)에 입사한 광은 제1 컬러 필터(CF1)에 의해 차단될 수 있다. 그리고, 표시 장치에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환된 적색 광은 제1 컬러 필터(CF1)를 투과하여 외부로 출사될 수 있다. 따라서, 제1 발광 영역(LA1)은 적색 광을 방출할 수 있다.
제2 파장 변환부(WLC2)는 제1 캡핑층(CAP1) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 파장 변환부(WLC2)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환부(WLC2)는 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 시프터(WLS2)를 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제2 파장 시프터(WLS2)는 입사광의 피크 파장을 제1 파장 시프터(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 시프터(WLS2)는 표시 장치에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 시프터(WLS2)는 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 시프터(WLS2)는 제1 파장 시프터(WLS1)에서 예시된 물질과 동일 취지의 물질을 포함할 수 있다.
광 투과부(LTU)는 제1 캡핑층(CAP1) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 광 투과부(LTU)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 광 투과부(LTU)는 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과부(LTU)는 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 제2 평탄화층(OC2) 및 제1 캡핑층(CAP1)을 통해 발광 소자층(EML) 상에 배치됨으로써, 표시 장치는 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 위한 별도의 기판을 필요로 하지 않을 수 있다.
제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2), 광 투과부(LTU), 및 제1 차광 부재(BK1)를 덮을 수 있다.
제2 기판부(SUB2)의 제2 차광 부재(BK2)는 제2 서브 기판부(SUB21)의 차광 영역(BA)에 배치될 수 있다. 제2 차광 부재(BK2)는 제1 차광 부재(BK1) 또는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제2 차광 부재(BK2)는 광의 투과를 차단할 수 있다.
제1 컬러 필터(CF1)는 제2 서브 기판부(SUB21) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환부(WLC1)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제2 컬러 필터(CF2)는 제2 서브 기판부(SUB21) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환부(WLC2)와 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제3 컬러 필터(CF3)는 제2 서브 기판부(SUB21) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과부(LTU)와 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
제3 보호층(PAS3)과 제2 캡핑층(CAP2) 사이에는 상술한 충진 부재(FM)가 배치될 수 있다.
도 9는 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 10은 도 9의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.
도 8과 함께 도 9 및 도 10을 참조하면, 복수의 화소 각각은 제1 내지 제3 서브 화소를 포함할 수 있다. 제1 내지 제3 서브 화소 각각은 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 대응될 수 있다. 제1 내지 제3 서브 화소 각각의 발광 소자(ED)는 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 통해 광을 방출할 수 있다.
제1 내지 제3 서브 화소 각각은 동일 색의 광을 방출할 수 있다. 예를 들어, 제1 내지 제3 서브 화소 각각은 동일 종류의 발광 소자(ED)를 포함할 수 있고, 제3 색의 광 또는 청색 광을 방출할 수 있다. 다른 예를 들어, 제1 서브 화소는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 서브 화소는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 서브 화소는 제3 색의 광 또는 청색 광을 방출할 수 있다.
제1 내지 제3 서브 화소 각각은 제1 및 제2 전극(AE, CE), 발광 소자(ED), 복수의 접촉 전극(CTE), 및 복수의 제2 뱅크(BNK2)를 포함할 수 있다.
제1 및 제2 전극(AE, CE)은 발광 소자(ED)와 전기적으로 연결되어 소정의 전압을 인가받을 수 있고, 발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 제1 및 제2 전극(AE, CE)의 적어도 일부는 화소 내에 전기장을 형성할 수 있고, 발광 소자(ED)는 전기장에 의해 정렬될 수 있다.
예를 들어, 제1 전극(AE)은 제1 내지 제3 서브 화소 마다 분리된 화소 전극일 수 있고, 제2 전극(CE)은 제1 내지 제3 서브 화소에 공통으로 연결된 공통 전극일 수 있다. 제1 전극(AE)과 제2 전극(CE) 중 어느 하나는 발광 소자(ED)의 애노드(Anode) 전극일 수 있고, 다른 하나는 발광 소자(ED)의 캐소드(Cathode) 전극일 수 있다.
제1 전극(AE)은 제1 방향(DR1)으로 연장되는 제1 전극 줄기부(AE1), 및 제1 전극 줄기부(AE1)로부터 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(AE2)를 포함할 수 있다.
제1 내지 제3 서브 화소 각각의 제1 전극 줄기부(AE1)는 인접한 서브 화소의 제1 전극 줄기부(AE1)와 이격될 수 있고, 제1 전극 줄기부(AE1)는 제1 방향(DR1)으로 인접한 서브 화소의 제1 전극 줄기부(AE1)와 가상의 연장 선 상에 배치될 수 있다. 제1 내지 제3 서브 화소 각각의 제1 전극 줄기부(AE1)는 서로 다른 신호를 인가받을 수 있고, 독립적으로 구동될 수 있다.
제1 전극 가지부(AE2)는 제1 전극 줄기부(AE1)로부터 분지되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극 가지부(AE2)의 일단은 제1 전극 줄기부(AE1)에 연결될 수 있고, 제1 전극 가지부(AE2)의 타단은 제1 전극 줄기부(AE1)와 대향하는 제2 전극 줄기부(CE1)와 이격될 수 있다.
제2 전극(CE)은 제1 방향(DR1)으로 연장되는 제2 전극 줄기부(CE1), 및 제2 전극 줄기부(CE1)로부터 분지되어 제2 방향(DR2)으로 연장된 제2 전극 가지부(CE2)를 포함할 수 있다. 제1 내지 제3 서브 화소 각각의 제2 전극 줄기부(CE1)는 인접한 서브 화소의 제2 전극 줄기부(CE1)와 접속될 수 있다. 제2 전극 줄기부(CE1)는 제1 방향(DR1)으로 연장되어 복수의 화소를 가로지를 수 있다. 제2 전극 줄기부(CE1)는 표시 영역(DA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(CE2)는 제1 전극 가지부(AE2)와 이격되어 대향할 수 있다. 제2 전극 가지부(CE2)의 일단은 제2 전극 줄기부(CE1)에 연결될 수 있고, 제2 전극 가지부(CE2)의 타단은 제1 전극 줄기부(AE1)와 이격될 수 있다.
제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 표시 장치의 박막 트랜지스터층(TFTL)과 전기적으로 연결될 수 있고, 제2 전극(CE)은 제2 컨택홀(CNT2)을 통해 표시 장치의 박막 트랜지스터층(TFTL)과 전기적으로 연결될 수 있다. 예를 들어, 제1 컨택홀(CNT1)은 복수의 제1 전극 줄기부(AE1) 각각에 배치될 수 있고, 제2 컨택홀(CNT2)은 제2 전극 줄기부(CE1)에 배치될 수 있으나, 이에 한정되지 않는다. 몇몇 실시예에서, 제1 전극(AE) 또는 제2 전극(CE)은 발광 소자(ED)를 배치 및 정렬시키는 경우, 상술한 정렬 패드(WPD_AS)와 전기적으로 연결될 수 있다. 제1 전극(AE) 또는 제2 전극(CE)은 발광 소자(ED)를 배치 및 정렬시키는 경우, 정렬 패드(WPD_AS)와 연결된 정렬 신호 라인(ASL)과 전기적으로 연결될 수 있다.
제2 뱅크(BNK2)는 복수의 화소 간의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(AE1)는 제2 뱅크(BNK2)를 기준으로 서로 이격될 수 있다. 제2 뱅크(BNK2)는 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 배열된 화소들(SP)의 경계에 배치될 수 있다. 추가적으로, 제2 뱅크(BNK2)는 제2 방향(DR2)으로 배열된 화소들(SP)의 경계에도 배치될 수 있다. 제2 뱅크(BNK2)는 복수의 화소의 경계를 정의할 수 있다.
제2 뱅크(BNK2)는 표시 장치의 제조 시, 발광 소자(ED)가 분산된 잉크를 분사할 때 잉크가 화소들(SP)의 경계를 넘는 것을 방지할 수 있다. 제2 뱅크(BNK2)는 서로 다른 발광 소자들(ED)이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.
발광 소자(ED)는 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다.
복수의 발광 소자(ED)는 서로 이격되게 배치될 수 있고, 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(ED)이 이격되는 간격은 특별히 제한되지 않는다.
복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 서브 화소는 동일 색의 광을 방출할 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있다.
접촉 전극(CTE)은 제1 및 제2 접촉 전극(CTE1, CTE2)을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2)와 발광 소자(ED)의 일부를 덮을 수 있고, 제1 전극 가지부(AE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2)와 발광 소자(ED)의 다른 일부를 덮을 수 있고, 제2 전극 가지부(CE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다. 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단과 접촉될 수 있다. 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.
표시 장치의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있고, 제1 내지 제3 소자 절연층(QPAS1, QPAS2, QPAS3)을 포함할 수 있다.
복수의 제1 뱅크(BNK1)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 배치될 수 있다. 복수의 제1 뱅크(BNK1) 각각은 제1 전극(AE) 또는 제2 전극(CE)에 대응될 수 있다. 제1 및 제2 전극(AE, CE) 각각은 대응되는 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 복수의 제1 뱅크(BNK1)는 제1 평탄화층(OC1) 상에 배치될 수 있고, 복수의 제1 뱅크(BNK1) 각각의 측면은 제1 평탄화층(OC1)으로부터 경사질 수 있다. 제1 뱅크(BNK1)의 경사면은 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극 줄기부(AE1)는 제1 평탄화층(OC1)을 관통하는 제1 컨택홀(CNT1)을 포함할 수 있다. 제1 전극 줄기부(AE1)는 제1 컨택홀(CNT1)을 통해 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
제2 전극 줄기부(CE1)는 제1 방향(DR1)으로 연장될 수 있고, 발광 소자(ED)가 배치되지 않는 비발광 영역에도 배치될 수 있다. 제2 전극 줄기부(CE1)는 제1 평탄화층(OC1)을 관통하는 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 전극 줄기부(CE1)는 제2 컨택홀(CNT2)을 통해 전원 전극과 전기적으로 연결될 수 있다. 제2 전극(CE)은 전원 전극으로부터 소정의 전기 신호를 수신할 수 있다.
제1 및 제2 전극(AE, CE)은 투명 전도성 물질을 포함할 수 있다. 제1 및 제2 전극(AE, CE)은 반사율이 높은 전도성 물질을 포함할 수 있다. 제1 및 제2 전극(AE, CE)은 투명 전도성 물질과 반사율이 높은 금속 각각이 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수 있다.
제1 소자 절연층(QPAS1)은 제1 평탄화층(OC1), 제1 전극(AE), 및 제2 전극(CE) 상에 배치될 수 있다. 제1 소자 절연층(QPAS1)은 제1 및 제2 전극(AE, CE) 각각의 일부를 덮을 수 있다.
제1 소자 절연층(QPAS1)은 제1 및 제2 전극(AE, CE)을 보호할 수 있고, 제1 및 제2 전극(AE, CE)을 상호 절연시킬 수 있다. 제1 소자 절연층(QPAS1)은 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수 있다.
발광 소자(ED)는 제1 소자 절연층(QPAS1) 상에서, 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다.
제2 소자 절연층(QPAS2)은 제1 및 제2 전극(AE, CE) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 소자 절연층(QPAS2)은 발광 소자(ED)의 상면의 중앙부에 배치될 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)의 외면을 부분적으로 감쌀 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)를 보호할 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)의 외면을 감쌀 수 있다.
접촉 전극(CTE)은 제1 및 제2 접촉 전극(CTE1, CTE2)을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2)와 발광 소자(ED)의 일부를 덮을 수 있고, 제1 전극 가지부(AE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2)와 발광 소자(ED)의 다른 일부를 덮을 수 있고, 제2 전극 가지부(CE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다. 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CTE1)은 제2 소자 절연층(QPAS2)의 일단부측 상면에 직접 접할 수 있다.
제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단과 접촉될 수 있다. 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CTE2)은 제2 소자 절연층(QPAS2)의 타단부측 상면에 직접 접할 수 있다.
제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 동일층에 배치될 수 있다. 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 각각 제2 소자 절연층(QPAS2)의 중앙부 상면을 노출할 수 있다.
제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2)은 각각 전도성 물질을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 물질을 포함하고, 제2 접촉 전극(CTE2)은 제2 물질을 포함할 수 있다. 다만, 상기 제1 물질과 상기 제2 물질은 서로 물성이 상이할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 11은 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 11을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 예를 들어, 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가질 수 있고, 무기물을 포함하는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 형성된 전계에 따라 두 전극 사이에서 정렬될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 발광 소자(ED)는 제1 반도체층(111), 제2 반도체층(113), 활성층(115), 전극층(117), 및 절연막(118)을 포함할 수 있다.
제1 반도체층(111)은 n형 반도체일 수 있다. 제2 반도체층(113)은 활성층(115) 상에 배치될 수 있다. 제1 및 제2 반도체층(111, 113) 각각은 하나의 층으로 구성될 수 있으나, 이에 한정되지 않는다.
활성층(115)은 제1 및 제2 반도체층(111, 113) 사이에 배치될 수 있다. 활성층(115)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(115)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층될 수 있다.
활성층(115)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로 방출될 수 있고, 양 측면으로도 방출될 수 있다. 활성층(115)에서 방출되는 광은 방향성이 제한되지 않을 수 있다.
전극층(117)은 오믹(Ohmic) 접촉 전극일 수 있다. 다른 예를 들어, 전극층(117)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(117)을 포함할 수 있다.
절연막(118)은 복수의 반도체층 및 전극층들의 외면을 둘러쌀 수 있다. 절연막(118)은 활성층(115)의 외면을 둘러쌀 수 있고, 발광 소자(ED)가 연장된 방향으로 연장될 수 있다. 절연막(118)은 발광 소자(ED)를 보호할 수 있다.
절연막(118)은 절연 특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다.
절연막(118)의 외면은 표면 처리될 수 있다. 발광 소자(ED)는 표시 장치의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다.
도 12는 도 1의 패드 영역을 포함하는 돌출부를 확대한 평면도이다. 도 13은 도 12의 B 영역을 확대한 평면도이다. 도 14는 도 13의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다.
도 12 내지 도 14를 참조하면, 정렬 신호 라인(ASL)은 제1 정렬 신호 라인(ASLL1) 및 제1 정렬 신호 라인(ASLL1)과 중첩하는 제2 정렬 신호 라인(ASLL2)을 포함할 수 있다. 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2)은 각각 오픈부(OP)에 의해 단절된 상태일 수 있다. 오픈부(OP)는 돌출부(PTA) 내에 정의될 수 있다. 오픈부(OP)를 기점으로, 제1 정렬 신호 라인(ASLL1)은 제1-1 정렬 신호 라인(ASLL11) 및 제1-2 정렬 신호 라인(ASLL12)이 물리적으로 분리되고, 오픈부(OP)를 기점으로, 제2 정렬 신호 라인(ASLL2)은 제2-1 정렬 신호 라인(ASLL21) 및 제2-2 정렬 신호 라인(ASLL22)이 물리적으로 분리될 수 있다. 제1-1 정렬 신호 라인(ASLL11)과 제2-1 정렬 신호 라인(ASLL21)은 두께 방향에서 중첩하고, 제2-1 정렬 신호 라인(ASLL21)과 제2-2 정렬 신호 라인(ASLL22)은 두께 방향에서 중첩할 수 있다.
제1-1 정렬 신호 라인(ASLL11)은 정렬 패드(WPD_AS)와 제1 컨택홀(CNT1)을 통해 연결될 수 있다. 제1 컨택홀(CNT1)은 게이트 절연막(GI) 및 버퍼층(BF)을 관통할 수 있다. 제2-2 정렬 신호 라인(ASLL22)은 제1-2 정렬 신호 라인(ASLL12)과 제2 컨택홀(CNT2)을 통해 연결될 수 있다. 제2 컨택홀(CNT2)은 제1 평탄화층(OC1), 제1 보호층(PAS1), 및 층간 절연막(ILD)을 관통할 수 있다.
일 실시예에 의하면, 돌출부(PTA) 내에 정의된 오픈부(OP)에 의해 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각이 단절된 라인 구조를 가짐으로써, 특히 제1 정렬 신호 라인(ASLL1)을 통해 습기가 표시 영역(DPA)으로 이동하는 현상을 미연에 방지할 수 있다.
더 나아가, 일 실시예에 의한, 표시 장치(10)의 경우, 돌출부(PTA) 내에 정의된 오픈부(OP)에 의해 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각이 단절된 라인 구조를 가지는 것뿐만 아니라, 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각의 노출된 측면을 별도의 캡핑층으로 커버함으로써, 제1-1 정렬 신호 라인(ASLL11)으로부터 타고온 외부 습기가 상기 캡핑층에 막혀 아예 오픈부(OP)로의 진입을 막을 수 있어, 상술한 표시 영역(DPA)으로의 투습을 더욱 용이하게 방지할 수 있다는 이점이 있다.
이에 대해 더욱 상세히 설명하면, 오픈부(OP)는 게이트 절연막(GI) 상부에 정의되어, 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2)뿐만 아니라, 층간 절연막(ILD), 제1 평탄화층(OC1), 소자 절연층(QPAS1, QPAS2, QPAS3), 제2 뱅크(BNK2), 제1 보호층(PAS1), 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 및 제1 차광 부재(BK1)도 함께 두께 방향으로 관통할 수 있다. 이로 인해, 상술한 층간 절연막(ILD), 제1 평탄화층(OC1), 소자 절연층(QPAS1, QPAS2, QPAS3), 제2 뱅크(BNK2), 제1 보호층(PAS1), 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 및 제1 차광 부재(BK1)의 측면도 오픈부(OP)에서 노출될 수 있다.
제2 캡핑층(CAP2)은 각각 노출된 층간 절연막(ILD), 제1 평탄화층(OC1), 소자 절연층(QPAS1, QPAS2, QPAS3), 제2 뱅크(BNK2), 제1 보호층(PAS1), 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 및 제1 차광 부재(BK1)의 측면들 및 제1-1 정렬 신호 라인(ASLL11)의 측면, 제1-2 정렬 신호 라인(ASLL2)의 측면, 제2-1 정렬 신호 라인(ASLL21)의 측면, 및 제2-2 정렬 신호 라인(ASLL22)의 측면과 직접 접할 수 있다.
제2 캡핑층(CAP2) 상의 충진 부재(FM)는 오픈부(OP)를 채울 수 있다.
한편, 상기 제2 도전층의 제1 정렬 신호 라인층의 제1-1 정렬 신호 라인(ASLL11)과 제1-2 정렬 신호 라인(ASLL12)은 제1 차광 부재층에서 제1 차광 부재(BK1)를 형성하는 과정에서 형성될 수 있다. 즉, 제1 차광 부재(BK1)는 상기 제1 차광 부재층에서 발광 영역(LA1, LA2, LA3)에 해당하는 영역과 해당 오픈부(OP)에 해당하는 영역이 제거되어 형성될 수 있다. 상기 제1 차광 부재층에서 발광 영역(LA1, LA2, LA3)에 해당하는 영역과 해당 오픈부(OP)에 해당하는 영역을 제거하는 공정은 습식 식각 공정을 통해 이루어질 수 있ㄷ. 상기 습식 식각 공정에 이용되는 식각액은 KOH일 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 차광 부재층에서 발광 영역(LA1, LA2, LA3)에 해당하는 영역과 해당 오픈부(OP)에 해당하는 영역을 제거하는 과정에서, 오픈부(OP)에 배치된 제1 정렬 신호 라인층의 일부를 함께 제거함으로써, 상호 오픈부(OP)에서 분리된 제1-1 정렬 신호 라인(ASLL11)과 제1-2 정렬 신호 라인(ASLL12)을 형성할 수 있다.
상술한 바와 같이, 일 실시예에 의하면, 돌출부(PTA) 내에 정의된 오픈부(OP)에 의해 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각이 단절된 라인 구조를 가짐으로써, 특히 제1 정렬 신호 라인(ASLL1)을 통해 습기가 표시 영역(DPA)으로 이동하는 현상을 미연에 방지할 수 있다.
더 나아가, 돌출부(PTA) 내에 정의된 오픈부(OP)에 의해 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각이 단절된 라인 구조를 가지는 것뿐만 아니라, 제1 정렬 신호 라인(ASLL1) 및 제2 정렬 신호 라인(ASLL2) 각각의 노출된 측면을 이미 파장 변환부(WCL1, WCL2) 및 광 투과부(LTU)의 투습 방지를 위해 이용되는 제2 캡핑층(CAP2)으로 함께 커버함으로써, 제1-1 정렬 신호 라인(ASLL11)으로부터 타고온 외부 습기가 제2 캡핑층(CAP2)에 막혀 아예 오픈부(OP)로의 진입을 막을 수 있어, 상술한 표시 영역(DPA)으로의 투습을 더욱 용이하게 방지할 수 있다는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB1: 제1 기판부
SUB2: 제2 기판부

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 주변에 위치하고 패드 영역을 포함하는 비표시 영역을 포함하는 제1 기판부; 및
    상기 제1 기판부와 대향하는 제2 기판부를 포함하고,
    상기 제1 기판부는 상기 제2 기판부와 중첩하는 중첩부, 및 상기 제2 기판부보다 일측에서 돌출된 돌출부를 포함하고,
    상기 제1 기판부는,
    제1 서브 기판부,
    상기 제1 서브 기판부의 상기 돌출부 상의 상기 패드 영역에 배치된 정렬 패드를 포함하는 제1 도전층, 및
    상기 제1 도전층 상의 상기 정렬 패드와 연결된 제1 정렬 신호 라인을 포함하는 제2 도전층을 포함하고,
    상기 돌출부는 오픈부를 포함하고,
    평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 기판부는 상기 제1 서브 기판부와 상기 제1 도전층 사이에 배치되고 상기 표시 영역에 배치된 반도체층을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 기판부는 상기 반도체층과 상기 제1 도전층 사이의 게이트 절연막, 및 상기 제1 기판부의 상기 제1 도전층은 상기 반도체층과 중첩하는 게이트 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 제1-1 정렬 신호 라인 및 제1-2 정렬 신호 라인을 포함하고, 상기 제1-1 정렬 신호 라인은 상기 정렬 패드와 직접 연결되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1-1 정렬 신호 라인은 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 정렬 패드와 직접 연결된 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 도전층 상의 상기 제1 정렬 신호 라인과 중첩하고 상기 제1 정렬 신호 라인과 연결된 제2 정렬 신호 라인을 포함하는 제3 도전층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 기판부는 상기 층간 절연막과 상기 제3 도전층 사이에 배치된 제1 보호층, 및 상기 제1 보호층과 상기 제3 도전층 사이에 배치된 제1 평탄화층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    평면상 상기 제2 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 제2-1 정렬 신호 라인 및 제2-2 정렬 신호 라인을 포함하고, 상기 제2-2 정렬 신호 라인은 상기 비표시 영역으로부터 상기 표시 영역에까지 연장된 표시 장치.
  9. 제8 항에 있어서,
    상기 제2-2 정렬 신호 라인은 상기 제1 평탄화층, 상기 제1 보호층, 및 상기 층간 절연막을 관통하는 컨택홀을 통해 상기 제1-2 정렬 신호 라인과 직접 연결된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1-1 정렬 신호 라인은 상기 제2-1 정렬 신호 라인과 중첩하고, 상기 제1-2 정렬 신호 라인은 상기 제2-2 정렬 신호 라인과 중첩하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제3 도전층은 상기 표시 영역의 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극과 제2 전극을 더 포함하고, 상기 제1 기판부는 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 오픈부에서, 상기 제1-1 정렬 신호 라인의 측면, 상기 제1-2 정렬 신호 라인의 측면, 상기 층간 절연막의 측면, 상기 제1 보호층의 측면, 상기 제1 평탄화층의 측면, 상기 제2-1 정렬 신호 라인의 측면 및 상기 제2-2 정렬 신호 라인의 측면은 각각 노출되는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 영역은 발광 영역, 및 상기 발광 영역을 둘러싸는 비발광 영역을 포함하고, 상기 제1 기판부는 상기 발광 소자 상의 상기 발광 영역에 배치된 파장 변환부, 상기 비발광 영역과 상기 비표시 영역에 배치된 제1 차광 부재, 및 상기 파장 변환부와 상기 제1 차광 부재 상에 배치된 제1 캡핑층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 오픈부에서, 상기 제1 차광 부재의 측면은 노출되고, 상기 제1 캡핑층은 상기 오픈부에서 노출된 상기 제1-1 정렬 신호 라인의 측면, 상기 제1-2 정렬 신호 라인의 측면, 상기 층간 절연막의 측면, 상기 제1 보호층의 측면, 상기 제1 평탄화층의 측면, 상기 제2-1 정렬 신호 라인의 측면 및 상기 제2-2 정렬 신호 라인의 측면과 상기 제1 차광 부재의 측면과 직접 접하는 표시 장치.
  15. 표시 영역 및 상기 표시 영역의 주변에 위치하고 패드 영역을 포함하는 비표시 영역이 정의되고 제1 서브 기판부, 상기 제1 서브 기판부 상의 복수의 트랜지스터를 포함하는 박막 트랜지스터층, 및 상기 제1 서브 기판부 상의 상기 표시 영역에 배치되고 상기 박막 트랜지스터와 연결된 복수의 발광 소자들을 포함하는 트랜지스터 기판부; 및
    상기 제1 기판부와 대향하고 컬러 필터들을 포함하는 컬러필터 기판부를 포함하고,
    상기 제1 기판부는 상기 제2 기판부와 중첩하는 중첩부, 및 상기 제2 기판부보다 일측에서 돌출된 돌출부를 포함하고,
    상기 제1 기판부의 상기 박막 트랜지스터층은,
    상기 제1 서브 기판부의 상의 상기 돌출부 상의 상기 패드 영역에 배치된 정렬 패드를 포함하는 제1 도전층, 및
    상기 제1 도전층 상의 상기 정렬 패드와 연결된 제1 정렬 신호 라인을 포함하는 제2 도전층을 포함하고,
    상기 돌출부는 오픈부를 포함하고,
    평면상 상기 제1 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 제1-1 정렬 신호 라인 및 제1-2 정렬 신호 라인을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 박막 트랜지스터층은 상기 제1 서브 기판부와 상기 제1 도전층 사이에 배치되고 상기 표시 영역에 배치된 반도체층, 및 상기 반도체층과 상기 제1 도전층 사이의 게이트 절연막, 및 상기 제1 기판부의 상기 제1 도전층은 상기 반도체층과 중첩하는 게이트 전극을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1-1 정렬 신호 라인은 상기 정렬 패드와 직접 연결되고, 상기 제1-1 정렬 신호 라인은 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 정렬 패드와 직접 연결된 표시 장치.
  18. 제17 항에 있어서,
    상기 박막 트랜지스터층은 상기 제2 도전층 상의 상기 제1 정렬 신호 라인과 중첩하고 상기 제1 정렬 신호 라인과 연결된 제2 정렬 신호 라인을 포함하는 제3 도전층을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 박막 트랜지스터층은 상기 층간 절연막과 상기 제3 도전층 사이에 배치된 제1 보호층, 및 상기 제1 보호층과 상기 제3 도전층 사이에 배치된 제1 평탄화층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    평면상 상기 제2 정렬 신호 라인은 상기 오픈부를 기준으로 물리적으로 분리된 제2-1 정렬 신호 라인 및 제2-2 정렬 신호 라인을 포함하고, 상기 제2-2 정렬 신호 라인은 상기 비표시 영역으로부터 상기 표시 영역에까지 연장된 표시 장치.
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