KR20230135843A - 이미지 센서 및 그의 동작방법 - Google Patents

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라종현
서진호
임경묵
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일실시예는, 제1 방향으로 연장된 복수의 제1 리드아웃라인에 각각 접속하고 상기 제1 방향과 교차하는 제2 방향으로 이웃하는 복수의 제1 픽셀그룹을 포함하는 제1 서브픽셀어레이; 및 복수의 제1 제어신호에 기초하여 상기 복수의 제1 픽셀그룹에 포함된 복수의 제1 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제1 스위치를 포함하는 이미지 센서를 제공한다.

Description

이미지 센서 및 그의 동작방법{IMAGE SENSOR AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센서 및 그의 동작방법에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센서는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센서로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센서가 많이 이용되고 있다.
본 발명의 실시예는 픽셀그룹에 포함된 픽셀들의 배열 패턴과 픽셀어레이의 컬러필터의 배열 패턴이 서로 다르더라도 합성모드를 지원할 수 있는 이미지 센서 및 그의 동작방법을 제공한다.
본 발명의 일 측면에 따르면, 이미지 센서는, 제1 방향으로 연장된 복수의 제1 리드아웃라인에 각각 접속하고 상기 제1 방향과 교차하는 제2 방향으로 이웃하는 복수의 제1 픽셀그룹을 포함하는 제1 서브픽셀어레이; 및 복수의 제1 제어신호에 기초하여 상기 복수의 제1 픽셀그룹에 포함된 복수의 제1 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제1 스위치를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센서는, 수직방향으로 연장된 복수의 제1 리드아웃라인에 각각 접속하고 수평방향으로 이웃하는 복수의 제1 픽셀그룹을 포함하는 제1 서브픽셀어레이; 복수의 제1 제어신호에 기초하여 상기 복수의 제1 픽셀그룹에 포함된 복수의 제1 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제1 스위치; 수직방향으로 연장된 복수의 제2 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제2 픽셀그룹을 포함하는 제2 서브픽셀어레이; 복수의 제2 제어신호에 기초하여 상기 복수의 제2 픽셀그룹에 포함된 복수의 제2 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제2 스위치; 상기 복수의 제2 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제3 픽셀그룹을 포함하는 제3 서브픽셀어레이; 복수의 제3 제어신호에 기초하여 상기 복수의 제3 픽셀그룹에 포함된 복수의 제3 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제3 스위치; 상기 복수의 제1 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제4 픽셀그룹을 포함하는 제4 서브픽셀어레이; 및 복수의 제4 제어신호에 기초하여 상기 복수의 제4 픽셀그룹에 포함된 복수의 제4 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제4 스위치를 포함할 수 있고, 상기 제1 내지 제4 서브픽셀어레이는 상기 수직방향으로 이웃할 수 있다.
본 발명의 또다른 측면에 따르면, 이미지 센서의 동작방법은, 합성모드에 진입(entry)하는 단계; 제1 시간 동안, 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 제1 플로팅확산노드와 제2 플로팅확산노드를 접속하고 상기 제1 내지 제3 픽셀그룹을 포함하는 제1 서브픽셀어레이에서 제1 컬러필터를 가지는 제1 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제1 픽셀신호를 리드아웃하는 단계; 제2 시간 동안, 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 제3 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제2 컬러필터를 가지는 제2 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제2 픽셀신호를 리드아웃하는 단계; 제3 시간 동안, 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 상기 제1 플로팅확산노드와 상기 제2 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제3 컬러필터를 가지는 제3 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제3 픽셀신호를 리드아웃하는 단계; 및 제4 시간 동안, 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 상기 제3 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제4 컬러필터를 가지는 제4 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제4 픽셀신호를 리드아웃하는 단계를 포함할 수 있다.
본 발명의 실시예는 픽셀그룹에 포함된 픽셀들의 배열 패턴과 픽셀어레이의 컬러필터의 배열 패턴이 서로 다르더라도 합성모드를 지원할 수 있으므로 이미지 센서의 성능을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 블록 구성도이다.
도 2는 도 1에 도시된 픽셀어레이에 포함된 복수의 서브픽셀어레이 중 어느 하나의 서브픽셀어레이의 일예를 보인 도면이다.
도 3은 도 2에 도시된 복수의 픽셀그룹 중 어느 하나의 픽셀그룹의 일예를 보인 회로도이다.
도 4는 도 1에 도시된 픽셀어레이와 이득조절기의 일예를 보인 블록 구성도이다.
도 5는 도 1에 도시된 픽셀어레이와 신호변환기의 일예를 보인 블록 구성도이다.
도 6은 도 1에 도시된 본 발명의 실시예에 따른 이미지 센서의 동작을 설명하기 위한 픽셀어레이와 전달제어신호들 간의 매칭 예시를 보인 도면이다.
도 7은 도 1에 도시된 이미지 센서의 동작 중 노말 모드에 따른 동작을 설명하기 위한 타이밍도이다.
도 8은 도 7을 부연 설명하기 위한 도면이다.
도 9는 도 1에 도시된 이미지 센서의 동작 중 제1 합성 모드(즉, 3sum 모드)에 따른 동작을 설명하기 위한 타이밍도이다.
도 10은 도 9을 부연 설명하기 위한 도면이다.
도 11은 도 1에 도시된 이미지 센서의 동작 중 제2 합성 모드(즉, 9sum 모드)에 따른 동작을 설명하기 위한 타이밍도이다.
도 12는 도 11을 부연 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 이미지 센서의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 이미지 센서(100)는 로우(row)제어기(110), 픽셀어레이(120), 이득조절기(130), 램프신호 생성기(140), 및 신호변환기(150)를 포함할 수 있다.
로우제어기(110)는 픽셀어레이(120)를 로우 별로 제어하기 위한 로우제어신호들(RCTRLs)을 생성할 수 있다. 예컨대, 로우제어기(110)는 픽셀어레이(120)의 제1 로우에 배열된 픽셀들을 제어하기 위한 제1 로우제어신호들을 생성할 수 있고, 픽셀어레이(120)의 제y 로우에 배열된 픽셀들을 제어하기 위한 제y 로우제어신호들을 생성할 수 있다(단, 'y'은 2보다 큰 자연수임). 로우제어신호들(RCTRLs)은 상기 제1 내지 제y 로우제어신호들을 포함할 수 있다.
픽셀어레이(120)는 복수의 로우와 복수의 컬럼의 교차점에 배열된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 로우제어신호들(RCTRLs)에 기초하여 적어도 하나의 로우에 대응하는 픽셀신호들(PXOUTs)을 출력할 수 있다. 픽셀어레이(120)는 복수의 서브픽셀어레이를 포함할 수 있다(도 2 참조).
이득조절기(130)는 픽셀어레이(120)에 접속될 수 있다. 이득조절기(130)는 상기 복수의 픽셀의 변환이득(conversion gain)을 조절할 수 있다(도 4 참조).
램프신호 생성기(140)는 램프신호(VRAMP)를 생성할 수 있다. 램프신호(VRAMP)는 예정된 패턴으로 램핑하고 반복적으로 생성될 수 있다.
신호변환기(150)는 램프신호(VRAMP)와 복수의 픽셀신호들(PXOUTs)에 기초하여 복수의 코드신호(DOUTs)를 생성할 수 있다(도 5 참조).
도 2에는 도 1에 도시된 픽셀어레이(120)에 포함된 상기 복수의 서브픽셀어레이 중 어느 하나의 서브픽셀어레이의 도면이 도시되어 있다.
도 2를 참조하면, 상기 서브픽셀어레이는 노나(nona) 단위의 컬러필터들(즉, 제1 내지 제4 컬러필터그룹들)을 가지며 베이어(bayer) 패턴으로 배열된 6x6의 픽셀들을 포함할 수 있다. 예컨대, 상기 서브픽셀어레이는 좌상에 배치된 제1 어레이, 우상에 배치된 제2 어레이, 우하에 배치된 제3 어레이, 및 좌하에 배치된 제4 어레이를 포함할 수 있다. 상기 제1 어레이는 3x3의 제1 픽셀들을 포함할 수 있고, 상기 제1 픽셀들은 홀수개(즉, 3x3)의 그린필터(Gb)들(즉, 상기 제1 컬러필터그룹)을 가질 수 있다. 상기 제2 어레이는 3x3의 제2 픽셀들을 포함할 수 있고, 상기 제2 픽셀들은 홀수개(즉, 3x3)의 블루필터(B)들(즉, 상기 제2 컬러필터그룹)을 가질 수 있다. 상기 제3 어레이는 3x3의 제3 픽셀들을 포함할 수 있고, 상기 제3 픽셀들은 홀수개(즉, 3x3)의 그린필터(Gr)들(즉, 상기 제3 컬러필터그룹)을 가질 수 있다. 상기 제4 어레이는 3x3의 제4 픽셀들을 포함할 수 있고, 상기 제4 픽셀들은 홀수개(즉, 3x3)의 레드필터(R)들(즉, 제4 컬러필터그룹)을 가질 수 있다. 상기 그린필터(Gb), 블루필터(B), 그린필터(Gr), 및 레드필터(R)는 상기 베이어 패턴에 따라 다양하게 배열될 수 있다.
상기 서브픽셀어레이는 홀수개의 픽셀그룹들을 포함할 수 있다. 예컨대, 상기 서브픽셀어레이는 제1 내지 제3 픽셀그룹(PG0, PG1, PG2)을 포함할 수 있다. 제1 픽셀그룹(PG0)은 상기 6x6의 픽셀들 중 일측에 배열된 2x6의 픽셀들을 포함할 수 있다. 예컨대, 제1 픽셀그룹(PG0)은 그린필터(Gb)를 가지는 2x3의 픽셀들, 및 레드필터(R)를 가지는 2x3의 픽셀들을 포함할 수 있다. 제2 픽셀그룹(PG1)은 상기 6x6의 픽셀들 중 중앙에 배열된 2x6의 픽셀들을 포함할 수 있다. 예컨대, 제2 픽셀그룹(PG1)은 그린필터(Gb)를 가지는 1x3의 픽셀들, 블루필터(B)를 가지는 1x3의 픽셀들, 그린필터(Gr)를 가지는 1x3의 픽셀들, 및 레드필터(R)를 가지는 1x3의 픽셀들을 포함할 수 있다. 제3 픽셀그룹(PG2)은 상기 6x6의 픽셀들 중 타측에 배열된 2x6의 픽셀들을 포함할 수 있다. 예컨대, 제3 픽셀그룹(PG2)은 블루필터(B)를 가지는 2x3의 픽셀들, 및 그린필터(Gr)를 가지는 2x3의 픽셀들을 포함할 수 있다. 제1 내지 제3 픽셀그룹(PG0, PG1, PG2)에 각각 포함된 픽셀들의 배열 패턴과 상기 제1 서브픽셀어레이의 컬러필터의 배열 패턴은 서로 다름을 알 수 있다. 제1 내지 제3 픽셀그룹(PG0, PG1, PG2) 각각의 배열 패턴은 짝수개(즉, 2x6=12개)의 픽셀들이 가지는 짝수개의 컬러필터들의 제1 배열 패턴에 대응할 수 있다. 이와는 달리, 상기 제1 서브픽셀어레이의 컬러필터의 배열 패턴은 홀수개(즉, 3x3=9개)의 픽셀들이 가지는 홀수개의 컬러필터들의 그룹들(즉, 상기 제1 내지 제4 컬러필터그룹들)의 제2 배열 패턴에 대응할 수 있다.
상기 서브픽셀어레이에 포함된 상기 6x6의 픽셀들은 각각 액티브(active) 픽셀일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 상기 6x6의 픽셀들 중 적어도 하나는 위상검출(phase detection) 픽셀일 수 있다.
도 3에는 도 2에 도시된 제1 내지 제3 픽셀그룹(PG0, PG1, PG2) 중 어느 하나의 픽셀그룹의 회로도가 도시되어 있다.
도 3을 참조하면, 상기 픽셀그룹은 2x6의 픽셀들이 일부 회로를 공유하는 구조를 가질 수 있다. 예컨대, 상기 픽셀그룹은 12개의 포토다이오드(PD#0 ~ PD#11), 12개의 전달소자(TT#0 ~ TT#11), 하나의 리셋소자(RT), 하나의 플로팅확산노드(FD), 하나의 부스트소자(C), 하나의 구동소자(DT), 및 하나의 선택소자(ST)를 포함할 수 있다. 12개의 포토다이오드(PD#0 ~ PD#11)와 12개의 전달소자(TT#0 ~ TT#11)는 리셋소자(RT), 플로팅확산노드(FD), 부스트소자(C), 구동소자(DT), 및 선택소자(ST)를 공유할 수 있다.
12개의 포토다이오드(PD#0 ~ PD#11)는 저전압의 공급단과 12개의 전달소자(TT#0 ~ TT#11) 사이에 각각 접속될 수 있다.
12개의 전달소자(TT#0 ~ TT#11)는 12개의 포토다이오드(PD#0 ~ PD#11)와 플로팅확산노드(FD) 사이에 각각 접속될 수 있다. 12개의 전달소자(TT#0 ~ TT#11)는 12개의 전달제어신호(TX#0 ~ TX#11)에 기초하여 12개의 포토다이오드(PD#0 ~ PD#11)와 플로팅확산노드(FD)를 선택적으로 접속할 수 있다.
리셋소자(RT)는 고전압의 공급단과 플로팅확산노드(FD) 사이에 접속할 수 있다. 리셋소자(RT)는 리셋제어신호(RX)에 기초하여 상기 고전압의 공급단과 플로팅확산노드(FD)를 선택적으로 접속할 수 있다.
플로팅확산노드(FD)는 12개의 포토다이오드(PD#0 ~ PD#11) 중 적어도 하나로부터 전달된 전하들을 저장할 수 있다. 예컨대, 플로팅확산노드(FD)에는 상기 전하들을 저장할 수 있는 기생커패시터(도면에 미도시)가 접속될 수 있다. 플로팅확산노드(FD)는 이득조절기(130)에 접속될 수 있다.
부스트소자(C)는 부스트전압(BT)에 따라 플로팅확산노드(FD)를 부스트할 수 있다. 부스트소자(C)와 부스트전압(BT)는 반드시 구성될 필요는 없다.
구동소자(DT)는 플로팅확산노드(FD), 상기 고전압의 공급단, 및 선택소자(ST) 사이에 접속될 수 있다. 구동소자(DT)는 플로팅확산노드(FD)에 걸린 전압에 기초하여 상기 고전압으로 픽셀신호를 구동할 수 있다.
선택소자(DT)는 구동소자(DT)와 리드아웃라인(V) 사이에 접속될 수 있다. 선택소자(DT)는 선택제어신호(SX)에 기초하여 상기 픽셀신호를 리드아웃라인(V)으로 출력할 수 있다.
도 4에는 도 1에 도시된 픽셀어레이(120)와 이득조절기(130)가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 픽셀어레이(120)는 제1 및 제2 서브픽셀어레이가 도시되어 있다. 상기 제1 및 제2 서브픽셀어레이는 각각 도 2에 도시된 상기 서브픽셀어레이와 대응할 수 있다. 이하에서는 상기 제1 서브픽셀어레이는 '홀수 번째 서브픽셀어레이'라 칭하여 설명하고, 상기 제2 서브픽셀어레이는 '짝수 번째 서브픽셀어레이'라 칭하여 설명한다.
상기 홀수 번째 서브픽셀어레이는 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 도 2에 도시된 제1 내지 제3 픽셀그룹(PG0, PG1, PG2)와 대응할 수 있다. 상기 제1 내지 제3 픽셀그룹은 각각 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)를 포함할 수 있다. 상기 홀수 번째 서브픽셀어레이는 리셋제어신호(RXO), 부스트전압(BTO), 제1 내지 제24 전달제어신호(TXO0 ~ TXO23), 및 제1 내지 제3 선택제어신호(SXO0 ~ SXO2)에 기초하여 픽셀신호들을 생성할 수 있다.
상기 짝수 번째 서브픽셀어레이는 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 도 2에 도시된 제1 내지 제3 픽셀그룹(PG0, PG1, PG2)와 대응할 수 있다. 상기 제1 내지 제3 픽셀그룹은 각각 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)를 포함할 수 있다. 상기 홀수 번째 서브픽셀어레이는 리셋제어신호(RXE), 부스트전압(BTE), 제1 내지 제24 전달제어신호(TXE0 ~ TXE23), 및 제1 내지 제3 선택제어신호(SXE0 ~ SXE2)에 기초하여 픽셀신호들을 생성할 수 있다.
이득조절기(130)는 제1 스위치회로(131), 및 제2 스위치회로(133)를 포함할 수 있다.
제1 스위치회로(131)는 상기 홀수 번째 서브픽셀어레이에 접속될 수 있다. 예컨대, 제1 스위치회로(131)는 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)에 접속될 수 있다. 제1 스위치회로(131)는 제1 내지 제3 스위치(SWO0, SWO1, SWO2)를 포함할 수 있다. 제1 스위치(SWO0)는 제1 플로팅확산노드(FDO0)와 제1 공통노드(CN0) 사이에 접속될 수 있다. 제1 스위치(SWO0)는 제1 제어신호(DCG_O<0>)에 기초하여 제1 플로팅확산노드(FDO0)와 제1 공통노드(CN0)를 선택적으로 접속할 수 있다. 제2 스위치(SWO1)는 제2 플로팅확산노드(FDO1)와 제1 공통노드(CN0) 사이에 접속될 수 있다. 제2 스위치(SWO1)는 제2 제어신호(DCG_O<1>)에 기초하여 제2 플로팅확산노드(FDO1)와 제1 공통노드(CN0)를 선택적으로 접속할 수 있다. 제3 스위치(SWO2)는 제3 플로팅확산노드(FDO2)와 제1 공통노드(CN0) 사이에 접속될 수 있다. 제3 스위치(SWO2)는 제3 제어신호(DCG_O<2>)에 기초하여 제3 플로팅확산노드(FDO2)와 제1 공통노드(CN0)를 선택적으로 접속할 수 있다.
제1 스위치회로(131)는 제1 내지 제3 제어신호(DCG_O<2:0>)에 기초하여 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)를 선택적으로 연결함으로써 상기 전하들을 저장하기 위한 정전용량을 증감시킬 수 있다. 예컨대, 제1 스위치회로(131)는 모드에 따라 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)를 전기적으로 분리하거나 또는 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2) 중 일부 또는 전부를 전기적으로 접속할 수 있다. 상기 모드는 노말모드, 제1 합성모드, 및 제2 합성모드 중 어느 하나일 수 있다. 상기 노말모드, 상기 제1 합성모드, 및 상기 제2 합성모드는 아래에서 설명한다.
제2 스위치회로(133)는 상기 짝수 번째 서브픽셀어레이에 접속될 수 있다. 예컨대, 제2 스위치회로(133)는 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)에 접속될 수 있다. 제2 스위치회로(133)는 제1 내지 제3 스위치(SWE0, SWE1, SWE2)를 포함할 수 있다. 제1 스위치(SWE0)는 제1 플로팅확산노드(FDE0)와 제2 공통노드(CN1) 사이에 접속될 수 있다. 제1 스위치(SWE0)는 제1 제어신호(DCG_E<0>)에 기초하여 제1 플로팅확산노드(FDE0)와 제2 공통노드(CN1)를 선택적으로 접속할 수 있다. 제2 스위치(SWE1)는 제2 플로팅확산노드(FDE1)와 제2 공통노드(CN1) 사이에 접속될 수 있다. 제2 스위치(SWE1)는 제2 제어신호(DCG_E<1>)에 기초하여 제2 플로팅확산노드(FDE1)와 제2 공통노드(CN1)를 선택적으로 접속할 수 있다. 제3 스위치(SWE2)는 제3 플로팅확산노드(FDE2)와 제2 공통노드(CN1) 사이에 접속될 수 있다. 제3 스위치(SWE2)는 제3 제어신호(DCG_E<2>)에 기초하여 제3 플로팅확산노드(FDE2)와 제2 공통노드(CN1)를 선택적으로 접속할 수 있다.
제2 스위치회로(133)는 제1 내지 제3 제어신호(DCG_E<2:0>)에 기초하여 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)를 선택적으로 연결함으로써 상기 전하들을 저장하기 위한 정전용량을 증감시킬 수 있다. 예컨대, 제2 스위치회로(133)는 모드에 따라 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)를 전기적으로 분리하거나 또는 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2) 중 일부 또는 전부를 전기적으로 접속할 수 있다. 상기 모드는 상기 노말모드, 상기 제1 합성모드, 및 상기 제2 합성모드 중 어느 하나일 수 있다.
도 5에는 도 1에 도시된 픽셀어레이(120)와 신호변환기(150)가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 픽셀어레이(120)는 제1 내지 제4 서브픽셀어레이를 포함할 수 있다. 상기 제1 내지 제4 서브픽셀어레이는 각각 도 2에 도시된 서브픽셀어레이에 대응할 수 있다. 상기 제1 내지 제4 서브픽셀어레이는 제1 방향(즉, 수직방향)으로 이웃할 수 있다. 상기 제1 및 제3 서브픽셀어레이는 각각 홀수 번째 서브픽셀어레이일 수 있고, 상기 제2 및 제4 서브픽셀어레이는 각각 짝수 번째 서브픽셀어레이일 수 있다.
상기 제1 서브픽셀어레이는 도 4의 설명과 동일하게 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제1 방향으로 연장된 제1 내지 제3 리드아웃라인(V0, V1, V2)에 각각 접속될 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제1 방향과 교차하는 제2 방향(즉, 수평방향)으로 이웃할 수 있다.
상기 제2 서브픽셀어레이는 도 4의 설명과 동일하게 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제1 방향으로 연장된 제4 내지 제6 리드아웃라인(V3, V4, V5)에 각각 접속될 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제2 방향으로 이웃할 수 있다.
상기 제3 서브픽셀어레이는 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 제4 내지 제6 리드아웃라인(V3, V4, V5)에 각각 접속될 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제2 방향으로 이웃할 수 있다.
상기 제4 서브픽셀어레이는 제1 내지 제3 픽셀그룹을 포함할 수 있다. 상기 제1 내지 제3 픽셀그룹은 제1 내지 제3 리드아웃라인(V0, V1, V2)에 각각 접속될 수 있다. 상기 제1 내지 제3 픽셀그룹은 상기 제2 방향으로 이웃할 수 있다.
신호변환기(150)는 스위치회로(151), 및 신호변환회로(153)를 포함할 수 있다.
스위치회로(151)는 제1 내지 제6 리드아웃라인(V0, V1, V2, V3, V4, V5)과 제1 내지 제4 라인(VV0 ~ VV3)을 선택적으로 접속할 수 있다. 예컨대, 스위치회로(151)는 상기 모드에 따라 예정된 시퀀스로 제1 내지 제6 리드아웃라인(V0, V1, V2, V3, V4, V5) 중 4개의 리드아웃라인을 선택하고 그 선택된 리드아웃라인들과 제1 내지 제4 라인(VV0 ~ VV3)을 접속할 수 있다.
신호변환회로(153)는 제1 내지 제4 아날로그/디지털컨버터(ADC0 ~ ADC3)를 포함할 수 있다. 제1 아날로그/디지털컨버터(ADC0)는 제1 라인(VV0)에 접속될 수 있다. 제1 아날로그/디지털컨버터(ADC0)는 제1 라인(VV0)을 통해 리드아웃되는 제1 픽셀신호를 제1 픽셀코드로 변환할 수 있다. 제2 아날로그/디지털컨버터(ADC1)는 제2 라인(VV1)에 접속될 수 있다. 제2 아날로그/디지털컨버터(ADC1)는 제2 라인(VV1)을 통해 리드아웃되는 제2 픽셀신호를 제2 픽셀코드로 변환할 수 있다. 제3 아날로그/디지털컨버터(ADC2)는 제3 라인(VV2)에 접속될 수 있다. 제3 아날로그/디지털컨버터(ADC2)는 제3 라인(VV2)을 통해 리드아웃되는 제3 픽셀신호를 제3 픽셀코드로 변환할 수 있다. 제4 아날로그/디지털컨버터(ADC3)는 제4 라인(VV3)에 접속될 수 있다. 제4 아날로그/디지털컨버터(ADC3)는 제4 라인(VV3)을 통해 리드아웃되는 제4 픽셀신호를 제4 픽셀코드로 변환할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 센서(100)의 동작을 도 6 및 도 12를 참조하여 설명한다.
도 6에는 도 1에 도시된 본 발명의 실시예에 따른 이미지 센서(100)의 동작을 설명하기 위한 픽셀어레이(120)와 전달제어신호들(TX0 ~ TX03) 간의 매칭(matching) 예시를 보인 도면이 도시되어 있다.
도 6에 도시된 바와 같이, 제1 서브픽셀어레이는 6x6의 픽셀들을 포함하지만 제1 내지 제24 전달제어신호(TXO0 ~ TXO23)에 의해 제어될 수 있다. 이는 상기 제1 서브픽셀어레이에 포함된 복수의 픽셀들 중 일부가 동일한 전달제어신호(예:TXO0, TXO1 등)에 의해 제어될 수 있기 때문이다.
제2 서브픽셀어레이 또한 6x6의 픽셀들을 포함하지만 제1 내지 제24 전달제어신호(TXE0 ~ TXE23)에 의해 제어될 수 있다. 이는 상기 제2 서브픽셀어레이에 포함된 복수의 픽셀들 중 일부는 동일한 전달제어신호(예:TXE0, TXE1 등)에 의해 제어될 수 있기 때문이다.
이하에서는 도 6에서 설명한 바와 같이 픽셀어레이(120)와 전달제어신호들(TXO0 ~ TXO23, TXE0 ~ TXE23)이 매칭된다는 전제하에 이미지 센서(100)의 동작을 모드별로 설명한다.
먼저, 노말모드에 따른 이미지 센서(100)의 동작을 도 7 및 도 8을 참조하여 설명한다.
도 7에는 상기 노말모드에 따른 이미지 센서(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 8에는 도 7을 부연설명하기 위한 도면이 도시되어 있다.
도 7 및 도 8을 함께 참조하면, 상기 노말모드는 픽셀어레이(120)에 포함된 복수의 픽셀로부터 픽셀신호들(PXOUTs)을 개별적으로 리드아웃할 수 있다.
이미지 센서(100)는 리셋구간(RS) 동안 상기 복수의 픽셀을 순차적으로 리셋할 수 있다. 예컨대, 상기 제1 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)에 잔류하는 전하들을 방출 또는 제거할 수 있고, 상기 제2 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)에 잔류하는 전하들을 방출 또는 제거할 수 있다.
이미지 센서(100)는 리드아웃구간(RD) 동안 상기 복수의 픽셀로부터 픽셀신호들(PXOUTs)을 리드아웃할 수 있다.
예컨대, 제2 서브픽셀어레이는 제1 전달제어신호(TXE0)에 기초하여 제1 및 제3 픽셀신호(0, 2)를 출력할 수 있고, 제1 서브픽셀어레이는 제1 전달제어신호(TXO0)에 기초하여 제2 및 제4 픽셀신호(1, 3)를 출력할 수 있다. 상기 제1 내지 제4 픽셀신호들(0 ~ 3)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 제1 및 제3 픽셀신호(0, 2)는 제4 및 제5 리드아웃라인(V3, V4)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 제2 및 제4 픽셀신호(1, 3)는 제1 및 제2 리드아웃라인(V0, V1)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다.
이어서, 제2 서브픽셀어레이는 제2 전달제어신호(TXE1)에 기초하여 제5 및 제7 픽셀신호(4, 6)를 출력할 수 있고, 제1 서브픽셀어레이는 제2 전달제어신호(TXO1)에 기초하여 제6 및 제8 픽셀신호(5, 7)를 출력할 수 있다. 상기 제5 내지 제8 픽셀신호들(4 ~ 7)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 제5 및 제7 픽셀신호(4, 6)는 제5 및 제6 리드아웃라인(V4, V5)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 제6 및 제8 픽셀신호(5, 7)는 제2 및 제3 리드아웃라인(V1, V2)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다.
계속해서, 제2 서브픽셀어레이는 제3 및 제4 전달제어신호(TXE2, TXE3)에 기초하여 제9 및 제11 픽셀신호(8, 10)를 출력할 수 있고, 제1 서브픽셀어레이는 제3 및 제4 전달제어신호(TXO2, TXO3)에 기초하여 제10 및 제12 픽셀신호(9, 11)를 출력할 수 있다. 상기 제9 내지 제12 픽셀신호들(8 ~ 11)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 제9 및 제11 픽셀신호(8, 10)는 제4 및 제6 리드아웃라인(V3, V5)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 제10 및 제12 픽셀신호(9, 11)는 제1 및 제3 리드아웃라인(V0, V2)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다. 나머지 픽셀신호들은 로우(row) 별로 반복적으로 리드아웃되되 상기 제1 내지 제12 픽셀신호(0 ~ 11)의 리드아웃 순서와 동일하게 리드아웃될 수 있다.
한편, 상기 노말모드 시 제1 내지 제3 제어신호(DCGO<0:2>)는 비활성화됨에 따라 제1 내지 제3 스위치(SWO0, SWO1, SWO2)는 지속적으로 개방(open)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)는 서로 전기적으로 분리될 수 있다. 상기 노말모드 시 제1 내지 제3 제어신호(DCGE<0:2>)는 비활성화됨에 따라 제1 내지 제3 스위치(SWE0, SWE1, SWE2)는 지속적으로 개방(open)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)는 서로 전기적으로 분리될 수 있다.
한편, 상기 제1 및 제2 서브픽셀어레이에 적어도 하나의 상기 위상검출 픽셀이 포함되는 경우에는, 상기 노말모드 시 상기 위상검출 픽셀로부터 픽셀신호를 리드아웃하는 과정을 생략하거나 또는 실시할 수 있다.
다음, 제1 합성모드(즉, 3sum 모드)에 따른 이미지 센서(100)의 동작을 도 9 및 도 10을 참조하여 설명한다.
도 9에는 상기 제1 합성모드에 따른 이미지 센서(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 10에는 도 9를 부연설명하기 위한 도면이 도시되어 있다.
도 9 및 도 10을 함께 참조하면, 상기 제1 합성모드는 픽셀어레이(120)에 포함된 복수의 픽셀로부터 합성된 픽셀신호들(PXOUTs)을 리드아웃할 수 있다.
이미지 센서(100)는 리셋구간(RS) 동안 상기 복수의 픽셀을 예정된 제1 순서에 따라 리셋할 수 있다. 예컨대, 상기 제1 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)에 잔류하는 전하들을 방출 또는 제거할 수 있고, 상기 제2 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)에 잔류하는 전하들을 방출 또는 제거할 수 있다.
이미지 센서(100)는 리드아웃구간(RD) 동안 상기 복수의 픽셀로부터 합성된 픽셀신호들(PXOUTs)을 리드아웃할 수 있다.
예컨대, 제2 서브픽셀어레이는 제1 시간 동안 동시에 활성화된 제1, 제5, 및 제9 전달제어신호(TXE0, TXE4, TXE8)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 3개의 픽셀들)로부터 합성된 제1 및 제3 픽셀신호(0, 2)를 출력할 수 있고, 제1 서브픽셀어레이는 상기 제1 시간 동안 동시에 활성화된 제1, 제5, 및 제9 전달제어신호(TXO0, TXO4, TXO8)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 3개의 픽셀들)로부터 합성된 제2 및 제4 픽셀신호(1, 3)를 출력할 수 있다. 합성된 제1 내지 제4 픽셀신호들(0 ~ 3)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제1 및 제3 픽셀신호(0, 2)는 제4 및 제5 리드아웃라인(V3, V4)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 합성된 제2 및 제4 픽셀신호(1, 3)는 제1 및 제2 리드아웃라인(V0, V1)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다.
이어서, 제2 서브픽셀어레이는 제2 시간 동안 동시에 활성화된 제2, 제6, 및 제10 전달제어신호(TXE1, TXE5, TXE9)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 3개의 픽셀들)로부터 합성된 제5 및 제7 픽셀신호(4, 6)를 출력할 수 있고, 제1 서브픽셀어레이는 상기 제2 시간 동안 동시에 활성화된 제2, 제6, 및 제10 전달제어신호(TXO1, TXO5, TXO9)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 3개의 픽셀들)로부터 합성된 제6 및 제8 픽셀신호(5, 7)를 출력할 수 있다. 합성된 제5 내지 제8 픽셀신호들(4 ~ 7)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제5 및 제7 픽셀신호(4, 6)는 제5 및 제6 리드아웃라인(V4, V5)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 합성된 제6 및 제8 픽셀신호(5, 7)는 제2 및 제3 리드아웃라인(V1, V2)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다.
계속해서, 제2 서브픽셀어레이는 제3 시간 동안 동시에 활성화된 제3, 제7, 및 제11 전달제어신호(TXE2, TXE6, TXE10)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 나머지 3개의 픽셀들)로부터 합성된 제9 픽셀신호(8)를 출력할 수 있고, 상기 제3 시간 동안 동시에 활성화된 제4, 제8, 및 제12 전달제어신호(TXE3, TXE7, TXE11)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 나머지 3개의 픽셀들)로부터 합성된 제11 픽셀신호(10)를 출력할 수 있다. 제1 서브픽셀어레이는 상기 제3 시간 동안 동시에 활성화된 제3, 제7, 및 제11 전달제어신호(TXO2, TXO6, TXO10)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 나머지 3개의 픽셀들)로부터 합성된 제10 픽셀신호(9)를 출력할 수 있고, 상기 제3 시간 동안 동시에 활성화된 제4, 제8, 및 제12 전달제어신호(TXO3, TXO7, TXO11)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 일부의 픽셀들(즉, 나머지 3개의 픽셀들)로부터 합성된 제12 픽셀신호(11)를 출력할 수 있다. 합성된 제9 내지 제12 픽셀신호들(8 ~ 11)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제9 및 제11 픽셀신호(8, 10)는 제4 및 제6 리드아웃라인(V3, V5)과 제1 및 제3 라인(VV0, VV2)을 통해 제1 및 제3 아날로그/디지털컨버터(ADC0, ADC2)로 각각 출력될 수 있고, 상기 합성된 제10 및 제12 픽셀신호(9, 11)는 제1 및 제3 리드아웃라인(V0, V2)과 제2 및 제4 라인(VV1, VV3)을 통해 제2 및 제4 아날로그/디지털컨버터(ADC1, ADC3)로 각각 출력될 수 있다.
나머지 픽셀신호들은 상기 합성된 제1 내지 제12 픽셀신호(0 ~ 11)의 리드아웃 순서와 동일하게 리드아웃될 수 있다.
한편, 상기 제1 합성모드 시 제1 내지 제3 제어신호(DCGO<0:2>)는 비활성화됨에 따라 제1 내지 제3 스위치(SWO0, SWO1, SWO2)는 지속적으로 개방(open)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)는 서로 전기적으로 분리될 수 있다. 상기 제1 합성모드 시 제1 내지 제3 제어신호(DCGE<0:2>)는 비활성화됨에 따라 제1 내지 제3 스위치(SWE0, SWE1, SWE2)는 지속적으로 개방(open)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)는 서로 전기적으로 분리될 수 있다. 본 발명의 실시예는 상기 제1 합성모드 시 리드아웃구간(RS) 동안 비활성화된 제어신호들(DCGO<0:2>, DCGE<0:2>)을 생성하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 적어도 상기 제1 내지 제3 시간 동안 제어신호들(DCGO<0:2>, DCGE<0:2>) 중 적어도 하나의 신호를 선택적으로 활성화할 수 있다.
한편, 상기 제1 및 제2 서브픽셀어레이에 적어도 하나의 상기 위상검출 픽셀이 포함되는 경우는, 상기 제1 합성모드 시 상기 위상검출 픽셀로부터 픽셀신호를 리드아웃하는 과정을 생략하거나 또는 상기 액티브 픽셀로부터 픽셀신호를 리드아웃하는 과정과 다른 시간에 실시할 수 있다.
다음, 제2 합성모드(즉, 9sum 모드)에 따른 이미지 센서(100)의 동작을 도 11 및 도 12를 참조하여 설명한다.
도 11에는 상기 제2 합성모드에 따른 이미지 센서(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 12에는 도 11을 부연설명하기 위한 도면이 도시되어 있다.
도 11 및 도 12를 함께 참조하면, 상기 제2 합성모드는 픽셀어레이(120)에 포함된 복수의 픽셀로부터 합성된 픽셀신호들(PXOUTs)을 리드아웃할 수 있다.
이미지 센서(100)는 리셋구간(RS) 동안 상기 복수의 픽셀을 예정된 제2 순서에 따라 리셋할 수 있다. 예컨대, 상기 제1 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2)에 잔류하는 전하들을 방출 또는 제거할 수 있고, 상기 제2 서브픽셀어레이에 포함된 제1 내지 제36 포토다이오드와 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2)에 잔류하는 전하들을 방출 또는 제거할 수 있다.
이미지 센서(100)는 리드아웃구간(RD) 동안 상기 복수의 픽셀로부터 합성된 픽셀신호들(PXOUTs)을 리드아웃할 수 있다.
예컨대, 제1 서브픽셀어레이는 제1 시간 동안 동시에 활성화된 제1, 제3, 제5, 제7, 제9 및 제11 전달제어신호(TXO0, TXO2, TXO4, TXO6, TXO8, TXO10)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제1 픽셀신호(0)를 출력할 수 있다. 제3 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제1 시간 동안 동시에 활성화된 제1, 제3, 제5, 제7, 제9 및 제11 전달제어신호에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제2 픽셀신호(1)를 출력할 수 있다. 제2 서브픽셀어레이는 상기 제1 시간 동안 동시에 활성화된 제14, 제16, 제18, 제20, 제22 및 제24 전달제어신호(TXE13, TXE15, TXE17, TXE19, TXE21, TXE23)에 기초하여 블루필터(B)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제3 픽셀신호(2)를 출력할 수 있다. 제4 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제1 시간 동안 동시에 활성화된 제14, 제16, 제18, 제20, 제22 및 제24 전달제어신호에 기초하여 블루필터(B)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제4 픽셀신호(3)를 출력할 수 있다. 합성된 제1 내지 제4 픽셀신호들(0 ~ 3)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제1 및 제2 픽셀신호(0, 1)는 제1 및 제4 리드아웃라인(V0, V3)과 제1 및 제2 라인(VV0, VV1)을 통해 제1 및 제2 아날로그/디지털컨버터(ADC0, ADC1)로 각각 출력될 수 있고, 상기 합성된 제3 및 제4 픽셀신호(2, 3)는 제3 및 제6 리드아웃라인(V2, V5)과 제3 및 제4 라인(VV2, VV3)을 통해 제3 및 제4 아날로그/디지털컨버터(ADC2, ADC3)로 각각 출력될 수 있다.
이어서, 제1 서브픽셀어레이는 제2 시간 동안 동시에 활성화된 제2, 제4, 제6, 제8, 제10 및 제12 전달제어신호(TXO1, TXO3, TXO5, TXO7, TXO9, TXO11)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제5 픽셀신호(4)를 출력할 수 있다. 제3 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제2 시간 동안 동시에 활성화된 제2, 제4, 제6, 제8, 제10 및 제12 전달제어신호에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제6 픽셀신호(5)를 출력할 수 있다. 제2 서브픽셀어레이는 상기 제2 시간 동안 동시에 활성화된 제13, 제15, 제17, 제19, 제21 및 제23 전달제어신호(TXE12, TXE14, TXE16, TXE18, TXE20, TXE22)에 기초하여 그린필터(Gb)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제7 픽셀신호(6)를 출력할 수 있다. 제4 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제2 시간 동안 동시에 활성화된 제13, 제15, 제17, 제19, 제21 및 제23 전달제어신호에 기초하여 그린필터(Gb)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제8 픽셀신호(7)를 출력할 수 있다. 합성된 제5 내지 제8 픽셀신호들(4 ~ 7)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제5 및 제6 픽셀신호(4, 5)는 제3 및 제6 리드아웃라인(V2, V5)과 제1 및 제2 라인(VV0, VV1)을 통해 제1 및 제2 아날로그/디지털컨버터(ADC0, ADC1)로 각각 출력될 수 있고, 상기 합성된 제7 및 제8 픽셀신호(6, 7)는 제1 및 제4 리드아웃라인(V0, V3)과 제3 및 제4 라인(VV2, VV3)을 통해 제3 및 제4 아날로그/디지털컨버터(ADC2, ADC3)로 각각 출력될 수 있다.
계속해서, 제1 서브픽셀어레이는 제3 시간 동안 동시에 활성화된 제13, 제15, 제17, 제19, 제21 및 제23 전달제어신호(TXO12, TXO14, TXO16, TXO18, TXO20, TXO22)에 기초하여 그린필터(Gb)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제9 픽셀신호(8)를 출력할 수 있다. 제3 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제3 시간 동안 동시에 활성화된 제13, 제15, 제17, 제19, 제21 및 제23 전달제어신호에 기초하여 그린필터(Gb)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제10 픽셀신호(9)를 출력할 수 있다. 제2 서브픽셀어레이는 상기 제3 시간 동안 동시에 활성화된 제2, 제4, 제6, 제8, 제10 및 제12 전달제어신호(TXE1, TXE3, TXE5, TXE7, TXE9, TXE11)에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제11 픽셀신호(10)를 출력할 수 있다. 제4 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제3 시간 동안 동시에 활성화된 제2, 제4, 제6, 제8, 제10 및 제12 전달제어신호에 기초하여 그린필터(Gr)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제12 픽셀신호(11)를 출력할 수 있다. 합성된 제9 내지 제12 픽셀신호들(8 ~ 11)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제9 및 제10 픽셀신호(8, 9)는 제1 및 제4 리드아웃라인(V0, V3)과 제1 및 제2 라인(VV0, VV1)을 통해 제1 및 제2 아날로그/디지털컨버터(ADC0, ADC1)로 각각 출력될 수 있고, 상기 합성된 제11 및 제12 픽셀신호(10, 11)는 제3 및 제6 리드아웃라인(V2, V5)과 제3 및 제4 라인(VV2, VV3)을 통해 제3 및 제4 아날로그/디지털컨버터(ADC2, ADC3)로 각각 출력될 수 있다.
계속해서, 제1 서브픽셀어레이는 제4 시간 동안 동시에 활성화된 제14, 제16, 제18, 제20, 제22 및 제24 전달제어신호(TXO13, TXO15, TXO17, TXO19, TXO21, TXO23)에 기초하여 블루필터(B)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제13 픽셀신호(12)를 출력할 수 있다. 제3 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제4 시간 동안 동시에 활성화된 제14, 제16, 제18, 제20, 제22 및 제24 전달제어신호에 기초하여 블루필터(B)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제14 픽셀신호(13)를 출력할 수 있다. 제2 서브픽셀어레이는 상기 제4 시간 동안 동시에 활성화된 제1, 제3, 제5, 제7, 제9 및 제11 전달제어신호(TXE0, TXE2, TXE4, TXE6, TXE8, TXE10)에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제15 픽셀신호(14)를 출력할 수 있다. 제4 서브픽셀어레이는 도 9에 도시되지 않았지만 상기 제4 시간 동안 동시에 활성화된 제1, 제3, 제5, 제7, 제9 및 제11 전달제어신호에 기초하여 레드필터(R)를 가지는 픽셀들(즉, 9개의 픽셀들) 중 전부로부터 합성된 제16 픽셀신호(15)를 출력할 수 있다. 합성된 제13 내지 제16 픽셀신호들(12 ~ 15)은 스위치회로(151)를 매개하여 제1 내지 제4 아날로그/디지털컨버터(ADC0, ADC1, ADC2, ADC3)로 입력될 수 있다. 예컨대, 상기 합성된 제13 및 제14 픽셀신호(12, 13)는 제3 및 제6 리드아웃라인(V2, V5)과 제1 및 제2 라인(VV0, VV1)을 통해 제1 및 제2 아날로그/디지털컨버터(ADC0, ADC1)로 각각 출력될 수 있고, 상기 합성된 제15 및 제16 픽셀신호(14, 15)는 제1 및 제4 리드아웃라인(V0, V3)과 제3 및 제4 라인(VV2, VV3)을 통해 제3 및 제4 아날로그/디지털컨버터(ADC2, ADC3)로 각각 출력될 수 있다.
한편, 상기 제2 합성모드 시 제1 내지 제3 제어신호(DCGO<0:2>)는 상기 제1 내지 제4 시간 동안 선택적으로 활성화됨에 따라 제1 내지 제3 스위치(SWO0, SWO1, SWO2)는 선택적으로 단락(short)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDO0, FDO1, FDO2) 중 적어도 2개의 플로팅확산노드는 전기적으로 접속될 수 있다. 예컨대, 적어도 상기 제1 시간 동안, 상기 제1 및 제3 서브픽셀어레이에 각각 포함된 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 제1 플로팅확산노드와 제2 플로팅확산노드를 접속할 수 있다. 적어도 상기 제2 시간 동안, 상기 제1 및 제3 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 제3 플로팅확산노드를 접속할 수 있다. 적어도 상기 제3 시간 동안, 상기 제1 및 제3 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 상기 제1 플로팅확산노드와 상기 제2 플로팅확산노드를 접속할 수 있다. 적어도 상기 제4 시간 동안, 상기 제1 및 제3 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 상기 제3 플로팅확산노드를 접속할 수 있다.
상기 제2 합성모드 시 제1 내지 제3 제어신호(DCGE<0:2>)는 상기 제1 내지 제4 시간 동안 선택적으로 활성화됨에 따라 제1 내지 제3 스위치(SWE0, SWE1, SWE2)는 선택적으로 단락(short)될 수 있다. 이에 따라, 제1 내지 제3 플로팅확산노드(FDE0, FDE1, FDE2) 중 적어도 2개의 플로팅확산노드는 전기적으로 접속될 수 있다. 예컨대, 적어도 상기 제1 시간 동안, 상기 제2 및 제4 서브픽셀어레이에 각각 포함된 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 제2 플로팅확산노드와 제3 플로팅확산노드를 접속할 수 있다. 적어도 상기 제2 시간 동안, 상기 제2 및 제4 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제1 픽셀그룹에 포함된 상기 제1 플로팅확산노드와 제2 플로팅확산노드를 접속할 수 있다. 적어도 상기 제3 시간 동안, 상기 제2 및 제4 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 상기 제3 플로팅확산노드를 접속할 수 있다. 적어도 상기 제4 시간 동안, 상기 제2 및 제4 서브픽셀어레이에 각각 포함된 상기 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 상기 제1 플로팅확산노드와 상기 제2 플로팅확산노드를 접속할 수 있다.
한편, 상기 제2 합성모드 시 상기 제1 내지 제4 서브픽셀어레이는 제1, 제3, 제4, 및 제6 리드아웃라인(V0, V2, V3, V5)을 통해 픽셀신호들을 리드아웃할 수 있고, 제2 및 제5 리드아웃라인(V1, V4)을 통해 픽셀신호들을 리드아웃하지 않을 수 있다. 이에 따라, 상기 제2 합성모드 시 상기 제1 내지 제4 서브픽셀어레이에 각각 포함된 제1 내지 제3 픽셀그룹 중 제2 리드아웃라인(V1) 또는 제5 리드아웃라인(V4)에 접속된 제2 픽셀그룹(즉, 제1 내지 제3 픽셀그룹 중 중앙에 배치된 픽셀그룹)에 입력되는 제2 선택제어신호(예: SXO1, SXE1)는 리드아웃구간(RS) 동안 지속적으로 비활성화될 수 있다.
한편, 상기 제1 내지 제4 서브픽셀어레이에 적어도 하나의 상기 위상검출 픽셀이 포함되는 경우는, 상기 제2 합성모드 시 상기 위상검출 픽셀로부터 픽셀신호를 리드아웃하는 과정을 생략하거나 또는 상기 액티브 픽셀로부터 픽셀신호를 리드아웃하는 과정과 다른 시간에 실시할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 픽셀그룹에 포함된 픽셀들의 배열 패턴과 픽셀어레이의 컬러필터의 배열 패턴이 서로 다르더라도 합성모드를 지원할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센서 110 : 로우제어기
120 : 픽셀어레이 130 : 이득조절기
140 : 램프신호생성기 150 : 신호변환기

Claims (20)

  1. 제1 방향으로 연장된 복수의 제1 리드아웃라인에 각각 접속하고 상기 제1 방향과 교차하는 제2 방향으로 이웃하는 복수의 제1 픽셀그룹을 포함하는 제1 서브픽셀어레이; 및
    복수의 제1 제어신호에 기초하여 상기 복수의 제1 픽셀그룹에 포함된 복수의 제1 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제1 스위치
    를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 복수의 제1 픽셀그룹은 홀수개의 픽셀그룹들이고,
    상기 복수의 제1 제어신호는 상기 홀수개의 픽셀그룹들에 대응하는 홀수개의 제어신호들인 이미지 센서.
  3. 제1항에 있어서,
    상기 복수의 제1 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 제1 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하는 이미지 센서.
  4. 제1항에 있어서,
    상기 복수의 제1 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제1 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하는 이미지 센서.
  5. 제1항에 있어서,
    상기 복수의 제1 스위치는 합성모드(sum mode) 시 상기 복수의 제1 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 노말모드(normal mode) 시 상기 복수의 제1 플로팅확산노드를 각각 전기적으로 분리하는 이미지 센서.
  6. 제1항에 있어서,
    상기 제1 방향으로 연장된 복수의 제2 리드아웃라인에 각각 접속하고 상기 제2 방향으로 이웃하는 복수의 제2 픽셀그룹을 포함하는 제2 서브픽셀어레이; 및
    복수의 제2 제어신호에 기초하여 상기 복수의 제2 픽셀그룹에 포함된 복수의 제2 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제2 스위치를 더 포함하는 이미지 센서.
  7. 제6항에 있어서,
    상기 제1 및 제2 서브픽셀어레이는 상기 제1 방향으로 이웃하는 이미지 센서.
  8. 제6항에 있어서,
    상기 복수의 제2 픽셀그룹은 홀수개의 픽셀그룹들이고,
    상기 복수의 제2 제어신호는 상기 홀수개의 픽셀그룹들에 대응하는 홀수개의 제어신호들인 이미지 센서.
  9. 제8항에 있어서,
    상기 복수의 제2 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 제2 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하는 이미지 센서.
  10. 제6항에 있어서,
    상기 복수의 제2 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제2 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하는 이미지 센서.
  11. 제6항에 있어서,
    상기 복수의 제2 스위치는 합성모드(sum mode) 시 상기 복수의 제2 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 노말모드(normal mode) 시 상기 복수의 제2 플로팅확산노드를 각각 전기적으로 분리하는 이미지 센서.
  12. 수직방향으로 연장된 복수의 제1 리드아웃라인에 각각 접속하고 수평방향으로 이웃하는 복수의 제1 픽셀그룹을 포함하는 제1 서브픽셀어레이;
    복수의 제1 제어신호에 기초하여 상기 복수의 제1 픽셀그룹에 포함된 복수의 제1 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제1 스위치;
    수직방향으로 연장된 복수의 제2 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제2 픽셀그룹을 포함하는 제2 서브픽셀어레이;
    복수의 제2 제어신호에 기초하여 상기 복수의 제2 픽셀그룹에 포함된 복수의 제2 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제2 스위치;
    상기 복수의 제2 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제3 픽셀그룹을 포함하는 제3 서브픽셀어레이;
    복수의 제3 제어신호에 기초하여 상기 복수의 제3 픽셀그룹에 포함된 복수의 제3 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제3 스위치;
    상기 복수의 제1 리드아웃라인에 각각 접속하고 상기 수평방향으로 이웃하는 복수의 제4 픽셀그룹을 포함하는 제4 서브픽셀어레이; 및
    복수의 제4 제어신호에 기초하여 상기 복수의 제4 픽셀그룹에 포함된 복수의 제4 플로팅확산노드를 선택적으로 연결하기 위한 복수의 제4 스위치를 포함하고,
    상기 제1 내지 제4 서브픽셀어레이는 상기 수직방향으로 이웃하는 이미지 센서.
  13. 제12항에 있어서,
    상기 복수의 제1 내지 제4 픽셀그룹은 각각 홀수개의 픽셀그룹들이고,
    상기 복수의 제1 내지 제4 제어신호는 각각 상기 홀수개의 픽셀그룹들에 대응하는 홀수개의 제어신호들인 이미지 센서.
  14. 제12항에 있어서,
    상기 복수의 제1 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 복수의 제2 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 복수의 제3 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 복수의 제4 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 제1 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하고,
    상기 제2 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하고,
    상기 제3 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하고,
    상기 제4 서브픽셀어레이에 포함된 복수의 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하는 이미지 센서.
  15. 제12항에 있어서,
    상기 복수의 제1 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제1 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하고,
    상기 복수의 제2 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제2 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하고,
    상기 복수의 제3 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제3 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하고,
    상기 복수의 제4 픽셀그룹에 각각 포함된 픽셀들의 포토다이오드들은 상기 복수의 제4 플로팅확산노드 중 대응하는 하나의 플로팅확산노드를 각각 공유하는 이미지 센서.
  16. 제12항에 있어서,
    상기 복수의 제1 스위치는 합성모드(sum mode) 시 상기 복수의 제1 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 노말모드(normal mode) 시 상기 복수의 제1 플로팅확산노드를 각각 전기적으로 분리하고,
    상기 복수의 제2 스위치는 상기 합성모드 시 상기 복수의 제2 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 상기 노말모드 시 상기 복수의 제2 플로팅확산노드를 각각 전기적으로 분리하고,
    상기 복수의 제3 스위치는 상기 합성모드 시 상기 복수의 제3 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 상기 노말모드 시 상기 복수의 제3 플로팅확산노드를 각각 전기적으로 분리하고,
    상기 복수의 제4 스위치는 상기 합성모드 시 상기 복수의 제4 플로팅확산노드 중 일부 또는 전부를 전기적으로 접속하고 상기 노말모드 시 상기 복수의 제4 플로팅확산노드를 각각 전기적으로 분리하는 이미지 센서.
  17. 합성모드에 진입(entry)하는 단계;
    제1 시간 동안, 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 제1 플로팅확산노드와 제2 플로팅확산노드를 접속하고 상기 제1 내지 제3 픽셀그룹을 포함하는 제1 서브픽셀어레이에서 제1 컬러필터그룹에 대응하는 제1 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제1 픽셀신호를 리드아웃하는 단계;
    제2 시간 동안, 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 제3 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제2 컬러필터그룹에 대응하는 제2 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제2 픽셀신호를 리드아웃하는 단계;
    제3 시간 동안, 제1 내지 제3 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹에 포함된 상기 제1 플로팅확산노드와 상기 제2 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제3 컬러필터그룹에 대응하는 제3 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제3 픽셀신호를 리드아웃하는 단계; 및
    제4 시간 동안, 상기 제1 내지 제3 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹에 포함된 상기 제2 플로팅확산노드와 상기 제3 플로팅확산노드를 접속하고 상기 제1 서브픽셀어레이에서 제4 컬러필터를 가지는 제4 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제4 픽셀신호를 리드아웃하는 단계
    를 포함하는 이미지 센서의 동작방법.
  18. 제17항에 있어서,
    상기 제1 내지 제3 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 제1 내지 제4 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하는 이미지 센서의 동작방법.
  19. 제17항에 있어서,
    상기 제1 시간 동안, 제4 내지 제6 픽셀그룹 중 상기 제2 픽셀그룹과 상기 제3 픽셀그룹의 배열 위치에 대응하는 상기 제5 픽셀그룹과 상기 제6 픽셀그룹에 포함된 제5 플로팅확산노드와 제6 플로팅확산노드를 접속하고 상기 제4 내지 제6 픽셀그룹을 포함하는 제2 서브픽셀어레이에서 제5 컬러필터그룹에 대응하는 제5 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제5 픽셀신호를 리드아웃하고,
    상기 제2 시간 동안, 상기 제4 내지 제6 픽셀그룹 중 상기 제1 픽셀그룹과 상기 제2 픽셀그룹의 배열 위치에 대응하는 상기 제4 픽셀그룹과 상기 제5 픽셀그룹에 포함된 제4 플로팅확산노드와 상기 제5 플로팅확산노드를 접속하고 상기 제2 서브픽셀어레이에서 제6 컬러필터그룹에 대응하는 제6 픽셀 중 일부 또는 전부로부터 적어도 하나의 합성된 제6 픽셀신호를 리드아웃하고,
    상기 제3 시간 동안, 상기 제4 내지 제6 픽셀그룹 중 상기 제5 픽셀그룹과 상기 제6 픽셀그룹에 포함된 상기 제5 플로팅확산노드와 상기 제6 플로팅확산노드를 접속하고 상기 제2 서브픽셀어레이에서 제7 컬러필터그룹에 대응하는 제7 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제7 픽셀신호를 리드아웃하고,
    상기 제4 시간 동안, 상기 제4 내지 제6 픽셀그룹 중 상기 제4 픽셀그룹과 상기 제5 픽셀그룹에 포함된 제4 플로팅확산노드와 상기 제5 플로팅확산노드를 접속하고 상기 제2 서브픽셀어레이에서 제8 컬러필터그룹에 대응하는 제8 픽셀들 중 일부 또는 전부로부터 적어도 하나의 합성된 제8 픽셀신호를 리드아웃하는 이미지 센서의 동작방법.
  20. 제19항에 있어서,
    상기 제4 내지 제6 픽셀그룹은 각각 짝수개의 픽셀들을 포함하고,
    상기 제5 내지 제8 컬러필터그룹은 각각 홀수개의 컬러필터들을 포함하고,
    상기 제1 컬러필터그룹과 상기 제8 컬러필터그룹은 같은 컬러필터를 가지고,
    상기 제2 컬러필터그룹과 상기 제7 컬러필터그룹은 같은 컬러필터를 가지고,
    상기 제3 컬러필터그룹과 상기 제6 컬러필터그룹은 같은 컬러필터를 가지고,
    상기 제4 컬러필터그룹과 상기 제5 컬러필터그룹은 같은 컬러필터를 가지는 이미지 센서의 동작방법.
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