KR20230118765A - 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기터널 접합 및 이의 제조 방법 - Google Patents

스핀궤도 토크(spin-orbit torque, SOT) 기반 자기터널 접합 및 이의 제조 방법 Download PDF

Info

Publication number
KR20230118765A
KR20230118765A KR1020230096031A KR20230096031A KR20230118765A KR 20230118765 A KR20230118765 A KR 20230118765A KR 1020230096031 A KR1020230096031 A KR 1020230096031A KR 20230096031 A KR20230096031 A KR 20230096031A KR 20230118765 A KR20230118765 A KR 20230118765A
Authority
KR
South Korea
Prior art keywords
spin
layer
torque
tunnel junction
orbit torque
Prior art date
Application number
KR1020230096031A
Other languages
English (en)
Inventor
김영근
김태현
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210104332A external-priority patent/KR102560822B1/ko
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Publication of KR20230118765A publication Critical patent/KR20230118765A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details

Abstract

본 발명은 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법을 개시한다. 본 발명은 기판 상에 형성되는 면내 방향으로 자화 용이 축을 갖는 자성층; 상기 자성층 상에 형성되는 스핀토크 활성층(spin-orbit active layer); 및 상기 스핀토크 활성층 상에 형성되는 자유층;을 포함하고, 상기 스핀토크 활성층은 W-X 합금을 포함(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)하는 것을 특징으로 한다.

Description

스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법{MAGNETIC TUNNELING JUNCTIONS BASED ON SPIN-ORBIT TORQUE AND METHOD MANUFACTURING THEREOF}
본 발명은 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 스핀 궤도 결합(spin-orbit coupling)이 큰 W-X 합금(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함) 박막을 스핀토크 활성층으로 사용하여 스핀궤도 토크(spin-orbit torque) 스위칭이 가능하고 낮은 비저항에서 높은 스핀궤도 토크 효율을 갖는 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법에 관한 것이다.
자기터널 접합은 기본적으로 강자성체/산화물/강자성체의 3중층 구조로 되어 있으며, 각각 자화 자유층(free layer, FL), 터널 베리어(tunnel barrier, TB) 및 자화 고정층(pinned layer, PL)을 포함하고, 자유층과 고정층의 위치는 서로 바뀔 수 있다. 터널 베리어를 사이에 두고 이웃한 자유층과 고정층의 스핀 방향이 평행(parallel) 또는 반평행(antiparallel)으로 배열된 상태에 따라서 터널베리어를 통과하는 터널링 전류의 값이 달라지는 성질을 이용하며, 이때의 저항차이를 터널자기저항비(TMR)이라고 한다. 고정층의 스핀 방향은 고정되어 있고, 자유층의 스핀방향을 자기장 또는 전류를 흘려주어 조작함으로써 정보를 입력할 수 있다.
스핀궤도 토크(spin-orbit torque, SOT) 스위칭 기반 MRAM(magnetic random access memory)의 핵심 소자인 자기터널접합(magnetic tunnel junction, MTJ)은 비자성 스핀토크 활성층/제1 자성층(자화 자유층, 이하 자유층)/터널배리어층/제2 자성층(자화 고정층, 이하 고정층)으로 구성되어 있으며, 자유층과 고정층의 상대적인 자화방향에 따라 절연층을 통과하는 터널링 전류의 전기저항 값이 달라지는 터널자기저항(tunneling magnetoresistance, TMR) 현상을 이용하여 정보를 읽는다(reading).
높은 터널 자기저항비, 높은 기록안정성, 낮은 기록 전류, 고집적화를 구현하기 위해서는 자기 터널 접합은 필수적으로 수직자기이방성(perpendicular magnetic anisotropy, PMA) 특성이 있어야 한다. 수직자기이방성이란 자성층의 자화 방향이 자성층 면에 수직인 것을 의미한다.
최근에는 자유층에 인접한 스핀토크 활성층의 면내 평행한 방향으로 전류가 흐를 때 발생하는 스핀 홀 효과(spin Hall effect) 또는 라쉬바 효과(Rashba effect)를 이용하여 자유층의 스위칭을 유도하는 스핀궤도 토크(spin-orbit torque, SOT) 현상이 발견되어, 기존 스핀 전달 토크(spin-transfer torque, STT) 기록(writing) 방식보다 고속, 저전류 소모로 정보 기록이 가능한 기술로 관심을 받고 있다.
따라서, 스핀토크 활성층으로 낮은 비저항과 높은 스핀궤도 토크의 효율을 나타내는 물리량인 스핀 홀 각도(spin Hall angle, SHA)가 큰 물질을 이용하고자 하는 연구가 요구되고 있다.
대한민국 공개특허 제10-2020-0030277호, "스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법" 대한민국 공개특허 제10-2020-0066848호, "스핀-궤도 토크 라인을 갖는 반도체 소자"
본 발명의 실시예는 스핀궤도결합(spin-orbit coupling)이 큰 W-X 합금 (여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함) 박막을 스핀토크 활성층으로 사용하여 스핀궤도 토크(spin-orbit torque) 스위칭이 가능하고 낮은 비저항에서 높은 스핀궤도 토크(spin-orbit torque) 효율을 나타내는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예는 W-X 합금의 X 조성을 조절하여 스위칭 전류를 제어할 수 있는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예는 스핀토크 활성층으로 텅스텐-실리콘 합금을 사용하여 다양한 열처리 온도 범위에서 수직자기이방성(perpendicular magnetic anisotropy, PMA)이 유지될 수 있는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합은 기판 상에 형성되는 면내 방향으로 자화 용이 축을 갖는 자성층; 상기 자성층 상에 형성되는 스핀토크 활성층(spin-orbit active layer); 및 상기 스핀토크 활성층 상에 형성되는 자유층;을 포함하고, 상기 스핀토크 활성층은 W-X 합금(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)을 포함한다.
상기 스핀토크 활성층은 상기 자유층과 접촉하여 면내 전류를 제공하는 전극일 수 있다.
상기 W-X 합금 내에 포함되는 X의 조성 함량이 증가함에 따라 스위칭 전류가 감소될 수 있다.
상기 텅스텐-실리콘 합금 내에 포함되는 실리콘의 조성 함량은 0.1at% 내지 10.6at%일 수 있다.
상기 스핀궤도 토크 기반 자기 터널 접합은 상기 수직 자기 이방성이 발현되는 열처리 온도가 증가함에 따라 스위칭 전류가 감소될 수 있다.
상기 수직 자기 이방성이 발현되는 열처리 온도는 300℃ 내지 500℃일 수 있다.
상기 수직 자기 이방성이 발현되는 열처리 온도에 따라 상기 W-X 합금 내에 포함되는 X의 조성 함량이 조절될 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 기판 상에 면내 방향으로 자화 용이 축을 가지는 자성층을 형성하는 단계; 상기 자성층 상에 스핀토크 활성층을 형성하는 단계; 및 상기 스핀토크 활성층 상에 자유층을 형성하는 단계;를 포함하고, 상기 기판 상에 스핀토크 활성층을 형성하는 단계는, 진공 챔버 내에서 W 타겟와 X 타겟을 동시에 스퍼터링하여 상기 진공 챔버 내에 배치된 상기 기판 상에 W-X 합금 박막(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)을 형성한다.
상기 텅스텐 타겟 및 상기 실리콘 타겟의 파워에 따라 상기 텅스텐-실리콘 합금 박막의 조성이 조절될 수 있다.
상기 W-X 합금 내에 포함되는 X의 조성 함량은 0.1at% 내지 10.6at%일 수 있다.
상기 열처리 온도가 증가함에 따라 스위칭 전류가 감소될 수 있다.
상기 열처리 온도는 300℃ 내지 500℃일 수 있다.
상기 열처리 온도에 따라 상기 W-X 합금 내에 포함되는 X의 조성 함량이 조절될 수 있다.
상기 기판 상에 스핀토크 활성층을 형성하는 단계는, 상기 텅스텐-실리콘 합금 박막을 십자 형태로 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 스핀궤도결합(spin-orbit coupling)이 큰 W-X 합금 박막을 스핀토크 활성층으로 사용하여 스핀궤도 토크(spin-orbit torque) 스위칭이 가능하고 낮은 비저항에서 높은 스핀궤도 토크(spin-orbit torque) 효율을 나타내는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예에 따르면, W-X 합금의 X 조성을 조절하여 스위칭 전류를 제어할 수 있는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공할 수 있다.
본 발명의 실시예에 따르면, 스핀토크 활성층으로 텅스텐-실리콘 합금을 사용하여 다양한 열처리 온도 범위에서 수직자기이방성(perpendicular magnetic anisotropy, PMA)이 유지될 수 있는 스핀궤도 토크 기반 자기 터널 접합 및 이의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합을 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조방법을 도시한 흐름도이다.
도 4는 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 스핀궤도 토크 효율을 측정하기 위한 구조를 도시한 단면도이다.
도 5는 300℃에서 1시간동안 열처리가 진행된 도 4에 도시된 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합(이하에서, 실시예 1에 따른 W-Si/CoFeB/MgO/Ta 구조체로 명명하기로 한다)에 박막 면 수직 방향(out-of-plane) 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 6은 박막 면 내(in-plane) 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 7은 400℃에서 1시간동안 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 박막 면 수직 방향 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 8은 박막 면 내 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 9는 500℃에서 1시간동안 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 박막 면 수직 방향 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 10은 박막 면 내 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 11a는 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 11b는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 도 11a에 도시된 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체에 텅스텐-실리콘 합금층의 조성범위에서 하모닉스(harmonics) 측정법을 이용하여 측정한 소자의 스핀 궤도 토크의 효율을 도시한 그래프이다.
도 12는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 도 11a에 도시된 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체에 텅스텐-실리콘 합금층의 조성범위에서 4침법(four-point probe)을 이용하여 측정한 합금의 전기 비저항 값을 도시한 그래프이다.
도 13은 300℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 +100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이고, 도 14는 -100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이다.
도 15는 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 +100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이고, 도 16은 -100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이다.
도 17a는 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 17b는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 ±100 Oe의 외부자기장이 가해질 때, 스핀토크 활성층인 텅스텐-실리콘 합금층의 조성에 따른 스위칭 전류밀도 변화를 도시한 그래프이다.
도 18은 실리콘 함량이 0 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이고, 도 19는 실리콘 함량이 7.4at% 인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이며, 도 20은 실리콘 함량이 9.1 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이다.
도 21은 실리콘 함량이 0 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이고, 도 22는 실리콘 함량이 7.4at% 인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이며, 도 23은 실리콘 함량이 9.1 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이다.
도 24는 텅스텐-실리콘 합금층의 실리콘 조성이 3.0 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이고, 도 25는 텅스텐-실리콘 합금층의 실리콘 조성이 4.0 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이며, 도 26은 텅스텐-실리콘 합금층의 실리콘 조성이 7.4 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이고, 도 27은 텅스텐-실리콘 합금층의 실리콘 조성이 9.1 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이다.
도 28은 수직 자기 이방성을 갖는 실시예 3에 따른 CoFeB/W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 29는 500℃에서 1시간동안 진공 열처리를 진행하여, 실시예 3에 따른 CoFeB/W-Si/CoFeB/MgO/Ta 구조체에, 박막 면 수직 방향(out-of-plane) 및 박막 면 내(in-plane) 방향으로 자기장을 인가하였을 때의 자기이력곡선을 도시한 그래프이며, 도 30 내지 도 32는 전류 인가 무자기장 자화 반전을 측정한 이력 곡선을 도시한 그래프이다.
도 33은 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 실리콘 조성(0.0, 4.0, 9.1 at%)에 따른 X선 회절분석(X-ray Diffraction, XRD) 결과를 도시한 그래프이다.
도 34는 300℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 실리콘의 조성(0.0, 4.0, 9.1 at%)에 따른 박막 면 내(in-plane) 투과전자현미경(Transmission Electron Microscope, TEM)을 이용하여 박막의 상을 도시한 이미지이고, 도 35는 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 실리콘 조성(0.0, 4.0, 9.1 at%)에 따른 박막 면 내(in-plane) 투과전자현미경(Transmission Electron Microscope, TEM)을 이용하여 박막의 상을 도시한 이미지이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계는 하나 이상의 다른 구성요소, 단계의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는'이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명의 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합을 도시한 단면도이다.
본 발명의 실시예에 따른 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합은 기판(110) 상에 형성되는 스핀토크 활성층(spin-orbit active layer; 120), 스핀토크 활성층(120) 상에 형성되는 자유층(130), 자유층(130) 상에 형성되는 터널 배리어층(140) 및 터널 배리어층(140) 상에 형성되는 고정층(150)을 포함하고, 스핀토크 활성층(120)은 W-X 합금(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)을 포함한다.
따라서, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀궤도결합이 큰 W-X 합금을 스핀토크 활성층(120)으로 사용하여 스핀궤도 토크 스위칭이 가능하고 낮은 비저항에서 높은 스핀궤도 토크 효율을 가질 수 있다.
본 발명의 실시예에 따른 스핀 궤도 기반 자기 터널 접합은 기판(110) 상에 형성되는 스핀토크 활성층(120)을 포함한다.
기판(110)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘(Si), 실리콘-온-인슐레이터(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다.
기판(110)은 스핀토크 활성층(120)과 맞닿는 표면에 자연 산화층을 포함할 수 있고, 기판(110) 표면에 형성된 자연 산화층은 비정질일 수 있다.
실시예에 따라, 기판(110) 상에 시드층(seed layer) 및 버퍼층(buffer layer) 중 적어도 어느 하나를 더 포함할 수 있다.
따라서, 시드층 및 버퍼층은 기판(110)과 활성층 사이에 형성될 수 있다.
시드층은 기판(110) 상에 형성될수도 있고, 스핀토크 활성층(120) 상에 형성될 수 있으며, 시드층은 결정 성장할 수 있도록 하는 물질로, 자성 물질이 원하는 결정 방향으로 성장할 수 있도록 할 수 있다.
시드층은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W) 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 시드층은 5 nm의 Ta일 수 있다.
버퍼층은 스핀토크 활성층(120)의 하단에 형성될 수 있고, 버퍼층이 스핀토크 활성층(120)의 하단에 형성되어 스핀토크 활성층(120)의 결정성을 향상시킬 수 있다.
또한, 버퍼층은 층들의 격자 상수 불일치를 해소하기 위해 형성될 수 있다.
또한, 시드층 및 버퍼층은 서로 구분되지 않고 단일층으로 형성될 수 있다. 예를 들어, 버퍼층이 시드층의 기능도 포함할 수 있다.
버퍼층은 Ta, W 및 Pd 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되지 않는다. 바람직하게는, 버퍼층은 10 nm의 Pd 또는 2 nm의 Ta 일 수 있다.
스핀토크 활성층(120)은 자유층(130)과 접촉하여 면내 전류를 제공하는 전극으로 사용될 수 있고, 면내 전류를 제공하여 스핀홀 효과 또는 라쉬바 효과를 유발할 수 있다.
스핀토크 활성층(120)은 스핀 분극 전류를 제공하고, 스핀토크 활성층(120)의 스핀홀 효과 또는 라쉬바 효과에 의하여 자유층(130)에 스핀궤도 토크를 인가하여 자유층(130)의 자화 역전을 유도할 수 있다. 또한, 스핀토크 활성층(120)는 자유층(130)에 스핀토크 활성층(120)의 자화 방향으로 정렬된 스핀 축적을 제공하고, 스핀 축적은 결정론적인 스위칭(deterministic switching) 효과 또는 추가적인 토크를 제공하는 효과를 제공할 수 있다.
또한, 스핀토크 활성층(120)을 통해 면내에서 구동되는 전류 및 수반되는 스핀 궤도 상호 작용은 스핀 궤도 자기장(H)을 초래할 수 있다. 이 스핀 궤도 자기장(H)은 자화 상의 스핀궤도 토크(T)와 동등하다. 따라서 토크와 자기장은 스핀 궤도 자기장과 스핀궤도 토크로 상호 교환적으로 지칭될 수 있다. 이는 스핀 궤도 상호 작용이 스핀궤도 토크 및 스핀 궤도 자기장의 근원이라는 사실을 반영한다. 스핀궤도 토크는 스핀토크 활성층(120)의 평면에서 구동되는 전류 및 스핀 궤도 상호 작용에 대해 발생할 수 있다.
스핀토크 활성층(120)은 강력한 스핀-궤도 상호작용을 가지고, 자유층(130)의 자기 모멘트 스위칭 시에 사용될 수 있는 전극일 수 있다.
또한, 스핀토크 활성층(120)은 자유층(130) 내의 자기장을 스위칭하는 것을 용이하게 할 수 있고, 스핀토크 활성층(120)은 자유층(130)에서의 자기장의 극성 방향을 변경함으로써 스핀 트랜스퍼 토크 메모리를 구현할 수 있다.
따라서, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 MRAM 메모리 셀을 동작시키기 위해 스핀 전류를 사용하여 자유층(130)을 스위칭하기 위한 스핀궤도 토크(spin orbit torque, SOT)를 사용할 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120)으로 W-X 합금(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)을 사용할 수 있고, 이에 따라, 다양한 열처리 온도 범위에서 수직자기이방성(perpendicular magnetic anisotropy, PMA)이 유지될 수 있다.
바람직하게는, 4족 반도체는 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 또는 이들의 합금 중 적어도 어느 하나를 포함할 수 있고, 3-5족 반도체는 GaAs, GaP, InP, InGaAlN 및 GaN 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
바람직하게는, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120)으로 텅스텐(W)-실리콘(Si) 합금(Alloy)이 사용될 수 있다.
보다 구체적으로, 스핀궤도 토크(SOT)는 스핀궤도 상호작용에 의한 스핀-홀 효과(Spin-Hall Effect) 및 라쉬바 효과(Rashba Effect)에 의해 나타나고, 이러한 현상은 원자 번호와 비례하여 강하게 나타날 수 있다. 이에, 종전에는 중금속 재료(W, Ta, Pt 등) 위주의 연구가 진행되고 있고, 중금속 단일 재료의 특성과 효율을 더욱 향상시키고자 다양한 재료의 합금 또는 삽입 등의 연구가 이루어지고 있다.
따라서, 스핀트로닉스 관점에서 텅스텐은 스핀-궤도 토크(SOT) 발현이 뛰어난 물질이기에, 스핀-궤도 상호작용에 의한 스핀-홀 효과가 강해 SOT-MRAM 소재로 사용하기 용이하고, X(Si과 Ge, Ga-As 등 4족, 3-5족) 반도체 물질은 스핀-궤도 토크의 원인으로 알려져 있는 스핀-홀 효과와 라쉬바 효과가 존재하므로, W-X 합금을 스핀토크 활성층(120)으로 사용하면 스핀궤도 토크 스위칭이 가능하고 낮은 비저항에서 높은 스핀궤도 토크 효율을 가질 수 있다.
바람직하게는, 텅스텐(W) 및 실리콘(Si)은 반도체 공정에 필수적인 물질이고, W-Si 합금 또한 고온에서 열처리를 진행하면 낮은 접촉 저항을 가져 반도체 공정에 매우 친화적인 물질이기에, 스핀토크 활성층(120)으로 W-Si 합금을 사용할 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 스핀토크 활성층(120)에 포함되는 X 원소는 반도체 물질로, X 원소는 외부(extrinsic) 스핀-홀 효과를 나타낼 수 있다.
따라서, 텅스텐 내부에 부분적으로 불순물(impurity)로 존재하는 X의 외부(extrinsic) 스핀-홀 효과에 의해 텅스텐에 X(예; 실리콘) 조성의 함량이 증가될수록 스핀궤도 토크 효율이라 불리는 스핀-홀 각도(spin hall angle)가 증가될 수 있다.
또한, 텅스텐 내부에 부분적으로 불순물(impurity)로 존재하는 X에 의해 전자 산란이 증가되어 텅스텐에 X의 조성 함량이 증가함에 따라 W-X 합금 박막의 비저항이 증가될 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 W-X 합금 내에 포함되는 X의 조성 함량이 증가함에 따라 스위칭 전류가 감소될 수 있다.
스핀궤도 토크(spin-orbit torque, SOT)에 의한 스위칭 전류는 하기 식 1로 표현될 수 있다.
[식 1]
식 1에서, 는 스핀궤도 토크에 의한 스위칭 전류, 는 스핀 홀 각도라 불리는 스핀 토크의 효율, 는 포화자화, 는 자성층의 두께, 는 전류가 인가되는 비자성층의 단면적, 는 일축 이방성 자기장의 크기, 는 스위칭 실험 시 필요한 외부 자기장의 크기를 의미한다.
W-X 합금 내에 X의 조성 함량이 증가됨에 따라 스핀 토크 효율인 가 증가되고, 일축 이방성 자기장의 크기인 가 감소되어 스위칭 전류가 감소될 수 있다.
또한, W-X 합금 내에 포함되는 X의 조성 함량은 0.1at% 내지 10.6 at%일 수 있다. 다만, W-X 합금에서 X의 조성 함량은 이에 제한되지 않고, X 물질에 따라 조절될 수 있다.
W-X 합금에서 X의 조성 함량이 증가함에 따라 수직자기이방성이 약해질 수 있고, 특정 조성 함량(예; 10.6at%) 범위를 벗어나면 수직자기이방성을 잃게되는 문제가 있다.
바람직하게는, W-X 합금에서 X의 조성은 후에 진행되는 열처리의 온도에 따라 조절될 수 있고, 열처리의 온도가 300 ℃또는 400℃인 경우, X의 조성이 0.1 at% 내지 9.6 at%일 때, 수직자기이방성이 발현되고, 500℃인 경우, 0.1 at% 내지 8.6 at%일 때, 수직자기이방성이 발현될 수 있다. 다만, 열처리 온도에 따른 W-X 합금에서 X의 조성 함량은 이에 제한되지 않고, X 물질에 따라 조절될 수 있다.
W-X 합금에서 X의 조성 함량이 0.1 at% 미만의 경우, 텅스텐의 100at% 조성과 다름없어 X를 포함하지 않는 종래의 텅스텐 기반 스핀궤도 토크 소재이기에 스핀궤도 토크 효율이 낮아질 수 있다.
열처리의 온도가 300℃ 또는 400℃인 경우, W-X 합금에서 X의 조성의 함량이 9.6at%를 초과하면, 수직자기이방성을 잃을 뿐만 아니라, W-X 합금 박막 상에 형성되는 자성층(자유층 및 고정층)이 자성 특성을 잃어 자기 터널 접합 소자로 사용할 수 없는 문제가 있다.
또한, 열처리의 온도가 500℃인 경우, W-X 합금에서 X의 조성의 함량이 8.6at%를 초과하면, 수직자기이방성을 잃을 뿐만 아니라, W-X 합금 박막 상에 형성되는 자성층(자유층 및 고정층)이 자성 특성을 잃어 자기 터널 접합 소자로 사용할 수 없는 문제가 있다.
예를 들어, 스핀토크 활성층(120)으로 텅스텐(W)-실리콘(Si) 합금이 사용되는 경우, 수직 자기 이방성이 발현되는 실리콘의 조성 비율은 열처리 온도가 300℃인 경우, 실리콘의 조성 비율(x, 여기서 x는 실수)이 0.1 at% ≤ x ≤ 9.6 at%일 수 있고, 열처리 온도가 400℃인 경우, 실리콘의 조성 비율(x)이 0.1 at% ≤ x ≤ 9.6 at%일 수 있으며, 열처리 온도가 500℃인 경우, 실리콘의 조성 비율(x)이 0.1 at% ≤ x ≤ 8.6 at%일 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 수직 자기 이방성이 발현되는 열처리 온도가 증가함에 따라 스위칭 전류가 감소될 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반의 자기 터널 접합은 열처리 온도가 증가함에 따라 스핀 토크 효율인 가 증가되고, 일축 이방성 자기장의 크기인 가 감소되므로 스위칭 전류가 감소될 수 있다.
또한, 열처리 온도가 증가되면 텅스텐 내부에 부분적으로 불순물(impurity)로 존재하던 X(예; 실리콘) 원자가 텅스텐 구조에 녹아들면서 금속간 화합물을 이루면서 구조적으로 안정화되어 비저항이 감소될 수 있다.
수직 자기 이방성이 발현되는 열처리 온도는 300℃ 내지 500℃일 수 있다.
반도체 소자 공정에 포함되어 있는 BEOL(Back End Of Line) 공정은 300℃ 내지 400℃ 의 열처리가 포함되기 때문에, 해당 온도에서도 자성 특성을 유지할 수 있는 소자 개발하는 것은 필수적이다.
따라서, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 CoFeB/MgO(자유층/터널 배리어층) 구조에서 수직자기이방성이 발현되기 위해서는 최소 250℃ 내지 300℃열처리를 진행하여 CoFeB(자유층)의 결정화가 진행되어야 하기 때문에 300℃이상으로 열처리를 진행하여야 되고, 열처리 온도가 500℃를 초과하는 경우, 자성층으로 활용된 CoFeB(자유층)이 견딜 수 있는 온도 범위를 벗어나 자성층의 특성을 잃는 문제가 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120)의 두께에 따라, 스핀토크 효율이 조절될 수 있고, 스핀토크 활성층(120)의 두께가 1 nm에서부터 증가함에 따라 스핀토크 효율이 증가되다가 포화되므로, 스핀토크 활성층(120)의 두께는 5 nm 내지 7 nm에서 최대의 스핀토크 효율을 가질 수 있다.
바람직하게는, W의 경우, 스핀토크 효율이 높은 베타(beta) 상을 유지하기 위해서는 5 nm에서 최적의 두께를 가질 수 있기 때문에, 스핀토크 활성층(120)의 두께는 5 nm일 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120) 상에 형성되는 자유층(130)을 포함한다.
자유층(130)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 자유층(130)은 고정층(150)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.
자기 터널 접합은 자유층(130)과 고정층(150)의 자화 배열에 따라 변하는 저항값에 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다.
예를 들어, 자유층(130)의 자화 방향이 고정층(150)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이 경우를 데이터 '0' 이라 규정할 수 있다. 또한, 자유층(130)의 자화 방향이 고정층(150)과 반평행일 때, 자기 터널 접합의 저항값은 커지고, 이 경우를 데이터 '1'이라 규정할 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 자유층(130)이 수직자기이방성(perpendicular magnetic anisotropy, PMA)를 가질 수 있다.
예를 들어, 자유층(130)의 자화 방향이 음의 z축 방향인 경우, 양의 z축 방향으로 자화 반전시키기 위하여, 전류의 회전 방향은 시계 방향일 수 있다. 면내 전류로부터 기인하여 자유층(130)의 자기 모멘트에 가해지는 토크는 스핀궤도 토크라 명명될 수 있다.
자유층(130)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성 층이 그에 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다.
자유층(130)은 코발트(Co), 철(Fe), 및 니켈(Ni) 중에서 적어도 하나를 포함할 수 있다. 또한, 자유층(130)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C), 및 질소(N)와 같은 비자성 물질들 중에서 적어도 하나를 더 포함할 수 있다.
예를 들어, 자유층(130)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 기준층(126) 및 자유층(122)는 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 자유층(130)은 L10결정 구조를 갖는 물질, 조밀육방격자(Hexagonal Close Packed lattice; HCP)를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중에서 적어도 하나를 포함할 수 있다.
자유층(130)의 두께는 수직자기이방이 발현되기 위해 0.9nm일 수 있으나, 이에 제한되지는 않는다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 자유층(130) 상에 형성되는 터널 배리어층(140)을 포함한다.
터널 배리어층(140)은 자유층(130)과 고정층(160)을 분리하고, 자유층(130)과 고정층(160) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.
터널 배리어층(140)은 자유층(130)과 고정층(150) 사이에 개재될 수 있다. 터널 배리어층(140)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al)의 산화물, 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물, 및 바나듐(V)의 질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어층(140)은 결정성 산화 마그네슘(MgO)을 포함할 수 있다.
터널 배리어층(140)의 두께는 수직자기이방이 발현되기 위해 1.0 nm 일 수 있으나, 이에 제한되지는 않는다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 터널 배리어층(140) 상에 형성되는 고정층(150)을 포함한다.
고정층(150)은 자기 메모리 소자의 쓰기 동작 시 고정된 자기 모멘트를 가질 수 있다. 예를 들어, 고정층(150)의 자기 모멘트는 스핀토크 활성층(120)을 흐르는 전류들에 의한 스핀궤도 토크에 의하여 스위치 되지 않을 수 있다.
고정층(150)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다.
계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성 층이 그에 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 고정층(150)은 코발트(Co), 철(Fe), 및 니켈(Ni) 중에서 적어도 하나를 포함할 수 있다.
또한, 고정층(150)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C), 및 질소(N)와 같은 비자성 물질들 중에서 적어도 하나를 더 포함할 수 있다.
예를 들어, 고정층(150)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 기준층(126) 및 자유층(122)는 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
고정층(150)은 단일 층 구조를 가질 수 있다. 실시예에 따라, 고정층(150)은 비자성 층(들)에 의해 분리된 강자성 층들을 갖는 합성 반강자성체를 포함할 수 있다.
실시예에 따라, 고정층(150)은 L10결정 구조를 갖는 물질, 조밀육방격자(Hexagonal Close Packed lattice; HCP)를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중에서 적어도 하나를 포함할 수 있다.
고정층(150)은 자유층(130)보다 두껍게 형성되어 스위칭이 쉽게 일어나지 않게 형성될 수 있다.
스핀궤도 토크 기반 자기 터널 접합은 고정층(150) 상에 캐핑층(160)을 더 포함할 수 있고, 바람직하게는, 캐핑층(160)은 Ta이 사용될 수 있다.
캐핑층(160)은 산화방지막으로 사용될 수 있고, 자연 산화에 의해 자성층(자유층 및 고정층)의 특성이 저감되는 것을 막고자 2 nm로 증착될 수 있다.
캐핑층(160)의 두께가 2 nm보다 두껍게 형성되면, 산화 방지 효과는 증가될 수 있으나, 캐핑층(160) 증착 시, 터널 배리어층(140)에 영향을 미쳐 수직자기이방성 조건(자유층(130)과 터널 배리어층(140)의 두께)을 조절해야 된다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120), 자유층(130), 터널 배리어층(140) 및 고정층(150)은 평면에서 볼 때 십자(cross) 형태일 수 있다.
또한, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 스핀토크 활성층(120)은 평면에서 볼 때 십자(cross) 형태이고, 자유층(130), 터널 배리어층(140) 및 고정층(150)은 십자 형태의 스핀토크 활성층(120)의 중심부에 섬(island) 형태로 배치될 수 있다.
도 2를 참조하여, 스핀토크 활성층(120)은 평면에서 볼 때 십자(cross) 형태이고, 자유층(130), 터널 배리어층(140) 및 고정층(150)은 십자 형태의 스핀토크 활성층(120)의 중심부에 섬(island) 형태로 배치되는 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합에 대해 상세히 설명하기로 한다.
스핀궤도 토크 기반 자기 터널 접합은 자성층의 자화 방향에 따른 저항의 변화를 전기적으로 계측하게 되는데, 모든 층이 십자 형태(스핀토크 활성층(120), 자유층(130), 터널 배리어층(140) 및 고정층(150)은 평면에서 볼 때 십자(cross) 형태)인 경우, 자성층의 부피가 커져 신호(시그널)이 잘 나와 특성 분석에 용이할 수 있다.
반면, 스핀토크 활성층(120)은 평면에서 볼 때 십자(cross) 형태이고, 자유층(130), 터널 배리어층(140) 및 고정층(150)은 십자 형태의 스핀토크 활성층(120)의 중심부에 섬(island) 형태로 배치하는 경우, 스핀-궤도 토크를 이용한 스위칭 시에만 활용하는 것으로 자유층의 자화 방향이 스핀-궤도 토크가 아닌 자구벽 확산(domain wall propagation)에 의해 바뀌는 것을 막고 온전히 스핀-궤도 토크에 의한 자화 반전을 관측할 수 있다.
또한, 자유층(130), 터널 배리어층(140) 및 고정층(150)를 섬 형태로 배치하는 경우, 모든 층을 십자 형태로 제조한 후, 식각 단계를 한번 더 진행해야 하며, 식각을 진행하다가 스핀토크 활성층이 노출되기 시작하면 그 즉시 식각을 멈춰야 하기 때문에 소자 제작에 노하우가 필요하다.
도 2는 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합을 도시한 평면도이다.
십자 형태의 스핀토크 활성층(120)은 제1 도전 라인(121) 및 제2 도전 라인(122)를 포함할 수 있고, 제1 도전 라인(121) 및 제2 도전 라인(122)은 서로 교차되도록 형성될 수 있다.
따라서, 자화 스위칭 방법은, 제1 주파수를 가지는 교류형태의 제1 전류(jx)를 제1 도전 라인(121)에 인가하고, 제1 주파수를 가지고 교류 형태의 제2 전류(jy)를 제2 도전 라인(122)에 인가하여 자유층(130)은 자화반전을 수행할 수 있다.
제1 도전 라인(121)에 제1 각주파수(ω)를 가진 제1 전류를 주입하고, 제2 도전 라인(122)에 제1 각주파수(ω)를 가진 제2 전류를 주입하는 경우, 자유층(130), 터널 배리어층(140) 및 고정층(150)이 배치된 위치에서 총 전류 벡터는 시간에 따라 회전할 수 있다.
총 전류 벡터의 위상과 같이 회전하는 좌표계 입장에서 문제를 바라보면, 교류전류는 직류전류의 문제로 바뀐다. 한편, 회전하는 좌표계 입장에서는, 회전 각속도에 대응하는 수직방향의 유효자기장이 나타난다. 즉, 교류전류의 효과는 수직방향의 유효자기장이 있는 시스템에서의 직류전류의 문제로 변환된다. 이 경우, 수직방향의 유효자기장의 효과 때문에 자유층의 자화는 매우 쉽게 반전될 수 있다.
제1 도전 라인(121) 및 제2 도전 라인(122)은 스핀홀 효과 또는 라쉬바 효과를 유발하는 물질일 수 있다. 제1 도전 라인(112)에 제1 전류가 흐르는 경우, 제1 도전 라인(121)의 진행하는 방향에 수직한 스핀 분극이 발생하고, 스핀 전류는 상기 자유층 방향(z축방향)으로 진행한다.
제1 도전 라인(121)은 x 방향을 따라 연장되는 라인 형태를 가질 수 있다. 제2 도전 라인(122)은 제1 도전 라인(121)에 교차하는 라인 형태를 가질 수 있다. 예를 들어, 제2 도전 라인(122)은 y 방향을 따라 연장되는 라인 형태를 가질 수 있다.
제1 도전 라인(121)과 제2 도전 라인(122)은 일 지점에서 서로 교차할 수 있으며, 서로 연결될 수 있다. 예를 들어, 제1 도전 라인(121) 및 제2 도전 라인(122)은 동일한 평면(즉, x-y 평면) 상에 위치할 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합은 스핀토크 활성층(120)을 십자 형태로 패터닝함으로써, 스핀홀 효과에 의한 특성을 전기적으로 측정할 수 있고, 스핀 토크에 의한 자화의 움직임을 전류 주입 방향과 수직한 방향으로 전압을 측정할 수 있다.
도 3은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조방법을 도시한 흐름도이다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조방법은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합과 동일한 구성요소를 포함하고 있으므로, 동일한 구성 요소에 대해서는 생략하기로 한다.
먼저, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 기판 상에 스핀토크 활성층을 형성하는 단계(S110)를 진행한다.
기판은 실리콘 기판일 수 있고, 실리콘 기판의 표면에는 자연 산화층이 형성될 수 있고, 실시예에 따라, 자연 산화층은 CVD, PVD 또는 열 산화함으로써 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 기판 상에 스핀토크 활성층을 형성하기 전에, 기판 상에 시드층을 형성하는 단계 및 기판 상에 버퍼층을 형성하는 단계 중 적어도 어느 하나의 단계를 진행할 수 있다.
시드층 및 버퍼층은 스퍼터링을 포함하는 물리적 기상 증착(PVD, physical vapor deposition), 분자 빔 에피택시(MBE, molecular beam epitaxy), 펄스 레이저 퇴적(PLD, pulsed laser deposition), 원자층 퇴적(ALD, atomic layer deposition), 전자 빔(e-beam) 에피택시, 화학적 기상 증착(CVD, chemical vapor deposition), 또는 저압 CVD(LPCVD, low pressure CVD), 초고진공 CVD(UHVCVD, ultrahigh vacuum CVD) 또는 감압 CVD(RPCVD, reduced pressure CVD)를 포함하는 파생 CVD 공정, 전기 도금, 코팅 또는 이들의 임의의 조합을 포함하는 방법에 의해 형성될 수 있다.
기판 상에 스핀토크 활성층을 형성하는 단계(S110)는, 진공 챔버 내에서 W 타겟와 X 타겟을 동시에 스퍼터링하여 진공 챔버 내에 배치된 기판 상에 W-X 합금(여기서, W는 텅스텐이고, X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함) 박막을 형성한다.
바람직하게는, 진공 챔버 내에서 W 타겟와 X 타겟 동시에 스퍼터링하는 동시 증착법(Co-deposition)으로 진공 챔버 내에 배치된 기판 상에 텅스텐-실리콘 합금 박막을 형성할 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조방법은 W 타겟 및 X 타겟의 파워 및 두께에 따라 W-X 합금 박막의 조성이 조절될 수 있다.
먼저, W 타겟 및 X 타겟의 파워에 따라 W-X 합금 박막의 조성이 조절될 수 있다.
W 타겟의 파워는 0.1 W 내지 85 W(0 W/cm2 내지 4.19 W/cm2)일 수 있고, 0.1 W 미만이면 W 이 증착되지 않는 문제가 있고, W 타겟 파워가 85 W를 초과하면 W 타겟에 너무 큰 에너지가 가해져 균열이 생기는 문제가 있다.
X 타겟의 파워는 0.1W 내지 86.2 W (0.1 W/cm2 내지 4.25 W/cm2)일 수 있고, 0.1 W 미만이면 X 가 증착되지 않는 문제가 있고, X 타겟 파워가 86.2 W를 초과하면 X 타겟에 너무 큰 에너지가 가해져 균열이 생기는 문제가 있다.
예를 들어, 각 물질(W 및 X)의 물성치(밀도, 원자량)를 이용하여 몰(mole) 당 부피(mol/cm3)를 계산하고, 이를 두께와 나누어 특정 두께를 증착 할 때, 증착되는 몰(mole)의 값을 계산한 다음, 전체 W-X 합금 박막의 두께를 고정시키고 각 물질(W 및 X)의 두께를 조절하면 각 물질(W 및 X)의 몰 값이 계산되고, 이를 이용하여 W-X 합금 박막의 조성(at%)을 결정할 수 있다.
W 타겟와 X 타겟 파워는 각 타겟의 증착 파워와 증착 속도가 정 비례한다는 가정하에, 50 W (2.47 W/cm2)로 증착 할 때의 증착 속도를 이용하여 두 물질의 증착 시간이 동일하게 되는 파워로 증착할 수 있다.
예를 들어, X로 실리콘을 사용하여, W-Si 합금 박막을 형성할 때, 스퍼터링 장비의 경우, 50 W의 파워에서 텅스텐(W)과 실리콘(Si)의 증착 속도는 각각 0.045778 nm/s 및 0.013678 nm/s이므로, 텅스텐과 실리콘의 원자 비를 50:50으로 맞추기 위해 W-Si 합금 박막의 두께를 5 nm로 고정시켰을 때, 텅스텐과 실리콘의 두께가 각각 3.72 nm 및 1.28 nm가 될 수 있다.
증착 속도를 고려하여 두 물질 모두 50 W로 증착을 진행하면, 각 두께를 증착하는데 81.3 초와 93.6 초가 걸리는데, 이 경우 증착 시간이 달라 W-Si 합금 박막이 균일하게 형성되지 않기 때문에, 각 물질의 파워를 조절하여 텅스텐 3.72 nm와 실리콘 1.28 nm를 증착하는데 같은 시간이 걸리는 파워를 설정하여 증착을 진행할 수 있다.
이때, 텅스텐 타겟의 파워는 60 W(2.96 W/cm2)일 수 있고, 실리콘 타겟의 파워는 69.1 W (3.41 W/cm2)일 수 있다.
또한, W-Si 합금 박막의 두께가 5nm인 경우, 텅스텐의 두께는 1.2 nm 내지 4.9 nm일 수 있고, 실리콘의 두께는 0.1 nm 내지 3.8 nm일 수 있다.
또한, 텅스텐 타겟와 실리콘 타겟을 동시에 스퍼터링 하는 증착 시간은 59초 내지 231초일 수 있다.
스퍼터링 챔버의 초기 진공도는 5Х10-9 Torr일 수 있고, 39 sccm의 아르곤을 흘렸을 때, 작업 압력(working pressure)은 1.4 mTorr일 수 있다.
따라서, W-X 합금 내에 포함되는 X의 조성 함량은 0.1at% 내지 10.6at%일 수 있다.
예를 들어, W-X 합금으로 텅스텐(W)-실리콘(Si) 합금이 사용되는 경우, 수직 자기 이방성이 발현되는 실리콘의 조성 비율은 열처리 온도가 300℃인 경우, 실리콘의 조성 비율(x, 여기서 x는 실수)이 0.1 at% ≤ x ≤ 9.6 at%일 수 있고, 열처리 온도가 400℃인 경우, 실리콘의 조성 비율(x)이 0.1 at% ≤ x ≤ 9.6 at%일 수 있으며, 열처리 온도가 500℃인 경우, 실리콘의 조성 비율(x)이 0.1 at% ≤ x ≤ 8.6 at%일 수 있다.
기판 상에 스핀토크 활성층을 형성하는 단계는, W-X 합금 박막을 십자 형태로 패터닝하는 단계를 더 포함할 수 있다.
W-X 합금 박막은 포토리소그래피 및 식각을 진행하여 십자 형태로 패터닝될 수 있다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 스핀토크 활성층 상에 자유층을 형성하는 단계(S120), 자유층 상에 터널 배리어층을 형성하는 단계(S130) 및 터널 배리어층 상에 형성되는 고정층을 형성하는 단계(S140)를 진행한다.
자유층, 터널 배리어층 및 자유층은 각각 스퍼터링을 포함하는 물리적 기상 증착(PVD, physical vapor deposition), 분자 빔 에피택시(MBE, molecular beam epitaxy), 펄스 레이저 퇴적(PLD, pulsed laser deposition), 원자층 퇴적(ALD, atomic layer deposition), 전자 빔(e-beam) 에피택시, 화학적 기상 증착(CVD, chemical vapor deposition), 또는 저압 CVD(LPCVD, low pressure CVD), 초고진공 CVD(UHVCVD, ultrahigh vacuum CVD) 또는 감압 CVD(RPCVD, reduced pressure CVD)를 포함하는 파생 CVD 공정, 전기 도금 또는 이들의 임의의 조합을 포함하는 방법에 의해 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 터널 배리어층 상에 형성되는 고정층을 형성하는 단계(S140)를 진행한 다음, 고정층 상에 캐핑층을 형성하는 단계를 진행할 수 있다.
캐핑층은 스퍼터링을 포함하는 물리적 기상 증착(PVD, physical vapor deposition), 분자 빔 에피택시(MBE, molecular beam epitaxy), 펄스 레이저 퇴적(PLD, pulsed laser deposition), 원자층 퇴적(ALD, atomic layer deposition), 전자 빔(e-beam) 에피택시, 화학적 기상 증착(CVD, chemical vapor deposition), 또는 저압 CVD(LPCVD, low pressure CVD), 초고진공 CVD(UHVCVD, ultrahigh vacuum CVD) 또는 감압 CVD(RPCVD, reduced pressure CVD)를 포함하는 파생 CVD 공정, 전기 도금, 코팅 또는 이들의 임의의 조합을 포함하는 방법에 의해 형성될 수 있다.
자유층 및 고정층에 수직 자기 이방성을 발현시키기 위해 열처리를 진행하는 단계(S150)를 진행한다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 자유층 및 고정층에 수직 자기 이방성을 발현시키기 위해 열처리를 진행하는 단계(S150)를 진행한다.
본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 열처리 온도가 증가함에 따라 스핀 토크 효율인 가 증가되고, 일축 이방성 자기장의 크기인 가 감소되므로 스위칭 전류가 감소될 수 있다.
또한, 열처리 온도가 증가되면 텅스텐 내부에 부분적으로 불순물(impurity)로 존재하던 X(예; 실리콘) 원자가 텅스텐 구조에 녹아들면서 금속간 화합물을 이루면서 구조적으로 안정화되어 비저항이 감소될 수 있다.
수직 자기 이방성이 발현되는 열처리 온도는 300℃ 내지 500℃일 수 있다.
반도체 소자 공정에 포함되어 있는 BEOL(Back End Of Line) 공정은 300℃ 내지 400℃의 열처리가 포함되기 때문에, 해당 온도에서도 자성 특성을 유지할 수 있는 소자 개발하는 것은 필수적이다.
따라서, 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 제조 방법은 CoFeB/MgO(자유층/터널 배리어층) 구조에서 수직자기이방성이 발현되기 위해서는 최소 250℃ 내지 300℃ 열처리를 진행하여 CoFeB(자유층)의 결정화가 진행되어야 하기 때문에 300℃ 이상으로 열처리를 진행하여야 되고, 열처리 온도가 500℃를 초과하는 경우, 자성층으로 활용된 CoFeB(자유층)이 견딜 수 있는 온도 범위를 벗어나 자성층의 특성을 잃는 문제가 있다.
실험예 1: 소자 제조
[실시예 1-1]: Si/SiO2/W-Si/CoFeB/MgO/Ta(다층 박막 구조) 제조
표면에 비정질의 자연 산화층이 형성된 Si 기판(Si/SiO2) 상에 텅스텐(W) 타겟을 스퍼터링 함과 동시에 실리콘(Si) 타겟을 함께 스퍼터링 하여 5nm의 텅스텐-실리콘 합금층(W-Si, 스핀토크 활성층)을 형성하였고, 이때, 텅스텐 타겟과 실리콘 타겟은 각각 직류, 교류 마그네트론 스퍼터링을 이용하였으며, 아르곤 기체의 유량을 고정시킨 상태에서 동시 스퍼터링하는 원소 각각의 스퍼터링 파워를 조절하여 텅스텐계 합금 박막의 조성을 조절하였고, 텅스텐-실리콘 합금 층 제작에 사용한 타겟의 크기는 직경 2인치이다.
텅스텐-실리콘 합금 층 상에 Co40Fe40B20 (at%) 타겟을 사용하여 0.9nm의 CoFeB 자유층을 형성한 다음, 1nm의 MgO 절연층 및 2nm의 Ta 캐핑층 층을 형성하였다.
이에, 도 4에 도시한 바와 같은 Si/SiO2/W-Si/CoFeB/MgO/Ta(기판/자연 산화층/스핀토크 활성층/자유층/터널 배리어/캐핑층)을 형성하였다.
스핀궤도 토크 기반 자기 터널 접합 제조 시, 금속층을 적층할 때는 직류(dc) 마그네트론 스퍼터링(sputtering)을 사용하고, 절연체를 적층할 때는 교류(ac) 마그네트론 스퍼터링을 사용하였고, 초기 진공(base pressure)은 각각 5x10-9 Torr 이하이며, 아르곤(Ar) 분위기에서 증착 하였다. 각 층의 두께는 증착 시간과 스퍼터링 파워를 이용해 조절하였다.
도 4는 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합의 스핀궤도 토크 효율을 측정하기 위한 구조를 도시한 단면도이다.
[실시예 1-2]: Si/SiO2/W-Si/CoFeB/MgO/Ta(십자 패턴 구조) 제조
스핀토크 활성층, CoFeB 자유층 및 MgO 절연층을 포함한 다층 박막 구조는 모두 실시예 1-1과 동일하게 제조되었다. 도 11a와 같이 소자의 전체 구조를 십자 모양으로 패터닝하여 스핀 궤도 토크 효율과 비저항을 측정하였다.
[실시예 1-3]: Si/SiO2/W-Si/CoFeB/MgO/Ta(자유층 자기터널접합 구조) 제조
스핀토크 활성층, CoFeB 자유층 및 MgO 절연층을 포함한 다층 박막 구조는 모두 실시예 1-1과 동일하게 제조되었다. 도 17a와 같이 소자 전체 구조를 십자 모양으로 패터닝 한 후, 스핀토크 활성층을 제외한 모든 층을 스핀궤도 토크 활성층 상에 섬 형태로 형성하였다. 해당 시편을 이용하여 전류-인가 스핀 궤도 토크에 의한 자화 반전을 측정하였다.
[실시예 2]
25nm의 텅스텐-실리콘 합금층(W-Si, 스핀토크 활성층) 단일막을 형성하였으며 패터닝 공정을 제외하면 실시예 1-1과 동일하게 제조되었다.
[실시예 3]: CoFeB 4/W96Si4.0 1.5/CoFeB 0.9/MgO 1/Ta 2 (단위: nm)
표면에 비정질의 자연 산화층이 형성된 Si 기판(Si/SiO2) 상에 Co40Fe40B20 (at%) 타겟을 사용하여 4 nm의 면내 방향으로 자화 용이 축을 갖는 자성층을 직류 마그네트론 스퍼터링을 이용하여 증착한다. 이때 자성층의 두께는 자화 용이축이 면내 방향인 상태에서 바뀔 수 있다.
텅스텐(W) 타겟을 스퍼터링 함과 동시에 실리콘(Si) 타겟을 함께 스퍼터링 하여 1.5nm의 텅스텐-실리콘 합금층(W-Si, 스핀토크 활성층)을 형성하였고, 이때, 텅스텐 타겟과 실리콘 타겟은 각각 직류, 교류 마그네트론 스퍼터링을 이용하였으며, 아르곤 기체의 유량을 고정시킨 상태에서 동시 스퍼터링하는 원소 각각의 스퍼터링 파워를 조절하여 텅스텐계 합금 박막의 조성을 조절하였고, 텅스텐-실리콘 합금 층 제작에 사용한 타겟의 크기는 직경 2인치이다. 텅스텐-실리콘 합금층의 두께 역시 변화될 수 있다(1nm, 1.5nm, 2nm, 3 nm의 두께).
텅스텐-실리콘 합금 층 상에 Co40Fe40B20 (at%) 타겟을 사용하여 0.9nm의 CoFeB 자유층을 형성한 다음, 1nm의 MgO 절연층 및 2nm의 Ta 캐핑층 층을 형성하였다.
이에, 도 4에 도시한 바와 비슷하나 SiO2와 W-Si 사이에 CoFeB이 추가된 Si/SiO2/CoFeB/W-Si/CoFeB/MgO/Ta(기판/면내 방향으로 자화 용이축을 갖는 자성층/자연 산화층/스핀토크 활성층/자유층/터널 배리어/캐핑층)을 형성하였다.
스핀궤도 토크 기반 자기 터널 접합 제조 시, 금속층을 적층할 때는 직류(dc) 마그네트론 스퍼터링(sputtering)을 사용하고, 절연체를 적층할 때는 교류(ac) 마그네트론 스퍼터링을 사용하였고, 초기 진공(base pressure)은 각각 5x10-9 Torr 이하이며, 아르곤(Ar) 분위기에서 증착 하였다. 각 층의 두께는 증착 시간과 스퍼터링 파워를 이용해 조절하였다.
본 발명의 실시예 1-2와 같이 스핀궤도 토크 기반 자기 터널 접합은 스핀궤도 토크 효율을 측정하기 위해서 전체 박막 구조를 십자 패턴 모양으로 패터닝하였다.
이 후, 전류-인가 스핀궤도토크에 의한 자화 반전을 측정하기 위해 실시예 1-3과 같이 스핀토크 활성층을 제외한 모든 층을 스핀토크 활성층 상에 섬 형태로 형성하였다.
[실험예 4]: 열처리
도 4에 도시한 바와 같은 Si/SiO2/W-Si/CoFeB/MgO/Ta을 모두 형성한 다음, 300℃, 400℃ 및 500℃의 온도로 1시간동안 열처리를 진행하였고, 열처리 시 초기 진공은 10-6 Torr 대역이며, 열처리 중 6 kOe의 외부자기장이 Si/SiO2/W-Si/CoFeB/MgO/Ta(스핀궤도 토크 기반 자기 터널 접합)에 수직인 방향으로 가해졌다.
300℃, 400℃ 및 500℃에서 열처리를 진행한 후 수직자기이방성이 유지되는 시편에 대해서 스핀 궤도 토크의 효율을 확인하기 위해 포토리소그래피(photolithography) 공정으로 5 x 35 ㎛2 크기의 십자가 모양의 홀 바(Hall bar)를 제작하였다. 동일한 시편을 이용하여 십자가 모양의 홀 바를 제작한 후, CoFeB/MgO/Ta 층은 직경 4 ㎛의 섬(island) 형태로 제작하여 스핀-궤도 토크에 의한 자화 반전을 측정하였다.
도 5 내지 도 10은 진동시편자력계(vibrating sample magnetometer, VSM)로 측정한 열처리 온도에 따른 자기이력(magnetic hysteresis) 곡선이다.
도 5는 300℃에서 1시간동안 열처리가 진행된 도 4에 도시된 바와 같은 본 발명의 실시예에 따른 스핀궤도 토크 기반 자기 터널 접합(이하에서, 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체로 명명하기로 한다)에 박막 면 수직 방향(out-of-plane) 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 6은 박막 면 내(in-plane) 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 5 및 도 6은 진동시편자력계(vibrating sample magnetometer, VSM)를 이용하여 박막 면 수직 방향(out-of-plane), 박막 면 내(in-plane) 방향으로 자기장을 인가하여 측정한 자기이력곡선이다.
도 5 및 도 6을 참조하면, 300℃에서 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에서 텅스텐-실리콘 합금의 두께를 5 nm로 고정시켰을 경우, 실리콘의 조성이 0 at%에서부터 10.6 at%까지 수직 자기 이방성이 발현되는 것을 알 수 있다.
도 7은 400℃에서 1시간동안 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 박막 면 수직 방향 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 8은 박막 면 내 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 7 및 도 8을 참조하면, 400℃에서 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에서 텅스텐-실리콘 합금의 두께를 5 nm로 고정시켰을 경우, 실리콘의 조성이 0 at%에서부터 10.6 at%까지 수직 자기 이방성이 유지되며 그 이상부터는 수직자기이방성이 사라지는 것을 알 수 있다.
또한, 실리콘의 조성이 10.6 at% 이상인 조성 범위에서는 실리콘의 조성 범위가 늘어날수록 이방성을 갖지 않고 자성 특성이 감소될 수 있다.
도 9는 500℃에서 1시간동안 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 박막 면 수직 방향 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이고, 도 10은 박막 면 내 방향으로 자기장을 인가하였을 때, 스핀토크 활성층의 실리콘 함량(0at% 내지 10.6 at%)에 따른 자기이력곡선을 도시한 그래프이다.
도 9 및 도 10을 참조하면, 500℃에서 열처리가 진행된 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에서 텅스텐-실리콘 합금의 두께를 5 nm로 고정시켰을 경우, 실리콘의 조성이 0 at%에서부터 10.6 at%까지 수직 자기 이방성이 유지되며 그 이상부터는 수직자기이방성이 사라지는 것을 알 수 있다.
도 11a는 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 11b는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 도 11a에 도시된 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체에 텅스텐-실리콘 합금층의 조성범위에서 하모닉스(harmonics) 측정법을 이용하여 측정한 소자의 스핀 궤도 토크의 효율을 도시한 그래프이다. 이때, DLWS3, FL WS3, DLWS5 및 FL WS5 는 각각 300℃ 열처리한 시편의 damping-like 토크, 300℃ 열처리한 시편의 field-like 토크, 500
Figure pat00015
열처리한 시편의 damping-like 토크, 500℃ 열처리한 시편의 field-like 토크의 효율이다.
도 11a를 참조하면, 실시예 1-2에 따른 W-Si/CoFeB/MgO 층을 십자 형태로 패터닝을 진행한 후에 하모닉스 측정법을 이용하여 측정하였다.
실시예 1-2에 따른 W-Si/CoFeB/MgO 층을 십자 형태로 패터닝하여 제조된 다층 박막 구조는 전류를 x 방향으로 흘릴 때, x, y 방향으로 전압을 측정할 수 있고, x 방향 전압은 소재의 비저항을 측정할 수 있으며, y 방향 전압은 소재의 스핀 궤도 토크 효율을 측정할 수 있다.
도 11b를 참조하면, 텅스텐-실리콘 합금층에서 500℃에서 열처리를 진행하였을 때, 모든 실리콘의 조성에서 텅스텐 단일층을 사용한 경우(30%)보다 증가한 것을 알 수 있다.
특히, Si의 조성이 4.0 at% 일 경우, 텅스텐 단일층보다 약 100% 증가한 0.58의 스핀 궤도 토크의 효율을 나타내는 것을 알 수 있다.
도 12는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 도 11a에 도시된 수직 자기 이방성을 갖는 실시예 1-2에 따른 W-Si/CoFeB/MgO/Ta 구조체에 텅스텐-실리콘 합금층의 조성범위에서 4침법(four-point probe)을 이용하여 측정한 합금의 전기 비저항 값을 도시한 그래프이다.
도 12는 W-Si층을 십자 형태로 패터닝을 진행한 후에 하모닉스 측정법을 이용하여 측정하였다.
전류를 W-Si/CoFeB/MgO/Ta 구조체에 흘려주었을 때, 절연층(MgO)과 캐핑층(Ta)에는 전류가 흐르지 않는다는 가정을 바탕으로, 스핀토크 활성층(전극) W-Si층과 자유층 CoFeB(ρ = 170 μΩ·cm)을 병렬 저항 계산을 진행하여 텅스텐-실리콘 합금층의 비저항을 계산한 결과이다.
도 12를 참조하면, 300℃ 및 500℃의 열처리 조건에 대해 실리콘의 조성이 늘어남에 따라 비저항이 증가하나, 500℃에서 열처리를 진행한 경우, 실리콘의 조성 7.6 at%까지 300℃에서 열처리를 진행한 텅스텐 단일층의 비저항보다 낮은 값을 나타내는 것을 알 수 있다.
도 13 내지 도 22은 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체의 스위칭 특성을 측정한 것으로, 스핀 토크 활성층을 제외한 층(자유층, 터널배리어 등)이 십자 형태의 스핀토크 활성층의 중심부에 섬(island) 형태로 패터닝 된 후 측정이 진행되었다.
도 13은 300℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체에 +100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이고, 도 14는 -100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이다.
도 13 및 도 14를 참조하면, 텅스텐-실리콘 합금층의 조성에 따른 스핀궤도 토크 스위칭 특성으로 모든 실리콘의 조성에 대하여 텅스텐 단일층보다 작은 전류에서 스위칭이 일어나는 것을 알 수 있다.
도 15는 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체에 +100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이고, 도 16은 -100 Oe의 외부자기장이 가해질 때, 텅스텐-실리콘 합금층의 조성(단위: at%)에 따른 스위칭 특성을 도시한 그래프이다.
도 15 및 도 16을 참조하면, 텅스텐-실리콘 합금층의 조성에 따른 스핀궤도 토크 스위칭 특성은 모든 실리콘의 조성에 대하여 텅스텐 단일층보다 작은 전류에서 스위칭이 일어나는 것을 알 수 있다.
도 17a는 수직 자기 이방성을 갖는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 17b는 300℃ 및 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체에 ±100 Oe의 외부자기장이 가해질 때, 스핀토크 활성층인 텅스텐-실리콘 합금층의 조성에 따른 스위칭 전류밀도 변화를 도시한 그래프이다.
스위칭 전류 밀도는 실리콘의 조성 증가에 따른 비저항 변화를 고려하였으며, 병렬 저항 계산을 하여 텅스텐-실리콘 합금층에 실제로 흐르는 전류의 크기를 이용하여 계산하였다.
도 17a를 참조하면, W-Si 층을 십자 형태로 패터닝을 진행한 후, CoFeB/MgO는 W-Si 층의 십자 형태의 교차부에만 형성되었다.
W-Si 층을 십자 형태로 패터닝을 진행한 후, CoFeB/MgO는 W-Si 층의 십자 형태의 교차부에만 형성하여 제조된 다층 박막 구조는 전류를 x 방향으로, 전압을 y 방향으로 측정하면 전류 주입에 따른 스핀 궤도 토크에 의한 자화 반전을 관측할 수 있고, 동일한 구조에서 자기장을 x 방향으로 걸어주면 유자기장 자화 반전, 자기장을 가하지 않으면 무자기장 자화 반전을 측정할 수 있다.
도 17b를 참조하면, 실리콘의 조성이 증가할수록 스위칭 전류가 감소되는 것을 알 수 있다.
보다 구체적으로, 300℃에서 열처리가 진행된 경우, 실리콘이 포함되지 않을 때, 스위칭 전류 밀도가 43.5 MA/cm2이었으나, 실리콘(Si)의 조성이 9.6 at% 일 때, 14.0 MA/cm2까지 감소되었다.
500℃에서 열처리가 진행된 경우, 실리콘이 포함되지 않을 때, 스위칭 전류 밀도가 33.2 MA/cm2이었으나, 실리콘(Si)의 조성이 7.4 at% 일 때, 10.8 MA/cm2까지 감소되었다.
따라서, 500℃에서 열처리가 진행된 경우, 300℃에서 열처리가 진행되었을 때보다 스위칭 전류 밀도보다 모든 조성에 대하여 낮은 값을 갖는 것을 알 수 있다.
도 18은 실리콘 함량이 0 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이고, 도 19는 실리콘 함량이 7.4at% 인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이며, 도 20은 실리콘 함량이 9.1 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 300℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이다.
도 18 내지 도 20을 참조하면, 10 Oe에서부터 150 Oe까지 크기를 증가하면서 인가한 외부자기장에 따라 자화 반전에 필요한 스위칭 전류 또는 전류밀도의 값이 감소되고, 인가된 모든 외부자기장 하에서 스핀궤도 토크 스위칭현상이 나타나는 것을 알 수 있다.
도 21은 실리콘 함량이 0 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이고, 도 22는 실리콘 함량이 7.4at% 인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이며, 도 23은 실리콘 함량이 9.1 at%인 스핀토크 활성층을 포함하는 실시예 1-3에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 열처리한 후, 외부 자기장의 변화에 따른 스위칭 전류(전류밀도)를 측정한 그래프이다.
도 21 내지 23를 참조하면, 10 Oe에서부터 150 Oe까지 크기를 증가하면서 인가한 외부자기장에 따라 자화 반전에 필요한 스위칭 전류 또는 전류밀도의 값이 감소되는 것을 알 수 있다.
또한, 인가된 모든 외부자기장 하에서 스핀궤도 토크 스위칭 현상이 나타나고, 도 18 내지 도 23과 비교하였을 때, 열처리 온도가 증가하면 스위칭 전류 값이 감소되는 것을 알 수 있다.
도 24는 텅스텐-실리콘 합금층의 실리콘 조성이 3.0 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이고, 도 25는 텅스텐-실리콘 합금층의 실리콘 조성이 4.0 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500
Figure pat00016
에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이며, 도 26은 텅스텐-실리콘 합금층의 실리콘 조성이 7.4 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이고, 도 27은 텅스텐-실리콘 합금층의 실리콘 조성이 9.1 at%인 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체를 500℃에서 1시간동안 진공 열처리를 진행한 뒤, 리더포드 후방산란(Rutherford Backscattering)을 이용한 W 내의 Si 함량을 도시한 그래프이다.
도 24 내지 도 27을 참조하면, 텅스텐-실리콘 합금층의 실리콘 조성이 3.0 at%, 4.0 at%, 7.4 at% 및 9.1 at%인 것을 알 수 있다.
도 28은 수직 자기 이방성을 갖는 실시예 3에 따른 CoFeB/W-Si/CoFeB/MgO/Ta 구조체를 도시한 개략도이고, 도 29는 500℃에서 1시간동안 진공 열처리를 진행하여, 실시예 3에 따른 CoFeB/W-Si/CoFeB/MgO/Ta 구조체에, 박막 면 수직 방향(out-of-plane) 및 박막 면 내(in-plane) 방향으로 자기장을 인가하였을 때의 자기이력곡선을 도시한 그래프이며, 도 30 내지 도 32는 전류 인가 무자기장 자화 반전을 측정한 이력 곡선을 도시한 그래프이다.
도 28을 참조하면, 박막 면 수직 방향과 박막 면 내 방향 모두 자기장을 인가했을 때 잔류 자화가 남아있다는 점에서 두 방향(예; x 방향 및 y 방향) 모두에 대해 자화 용이 방향이 존재한다는 것을 알 수 있다.
또한, 실시예 3에 따른 CoFeB/W-Si/CoFeB/MgO/Ta 구조체는 스핀 토크 활성화 층 하부에 면내 방향으로 자화 용이 축을 갖는 자성층을 증착하여 무자기장 자화 반전이 가능하고, 하부 자성층과 스핀 토크 활성화 층의 두께에 따라 특성이 조절될 수 있다. 따라서, 디자인에 따라 W-Si 합금층 하부의 자성층이 면내 방향으로 자화 용이 축을 갖고 W-Si 합금층 위의 자성층 이면에 수직 방향으로 자화 용이 축을 갖는 것을 알 수 있다.
도 30 및 도 31은 각각 W-Si 합금층의 하부에 존재하는 자성층의 초기 자화 방향이 - x 또는 + x 방향으로 존재할 때 외부자기장을 인가하지 않은 상태에서 스핀궤도 토크에 의해 자화 반전이 일어나는 상황으로, 도 30 및 도 31을 참조하면, 하부의 자성층의 초기 자화가 스위칭 방향을 결정한다는 것을 알 수 있다.
도 32를 참조하면, 외부 자기장을 -200 Oe 에서부터 +200 Oe 까지 변화시켰을 때의 스핀 궤도 토크에 의한 자화 반전으로 0 Oe에서도 자화 반전이 일어나는 것을 알 수 있다. 또한, +30 Oe에서 스위칭의 방향이 바뀌는 것은 하부 자성층의 자화의 방향이 30 Oe 부근에서 바뀌기 때문이다. 이때, 30 Oe는 하부 자성층의 보자력을 의미한다.
도 33은 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 1-1에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 실리콘 조성(0.0 at%, 3.0 at%, 4.0 at%, 7.4 at%, 9.1 at%, 100 at%)에 따른 X선 회절분석(X-ray Diffraction, XRD) 결과를 도시한 그래프이다.
도 33의 하부에 바 그래프로 표기되어 있는 데이터는 표준 데이터로 각각의 표준 데이터 코드는 그래프 내에 명시되어 있다.
도 33을 참조하면, 엑스선 회절 분석법을 이용하여 텅스텐-실리콘 합금층의 상을 확인한 결과, 실리콘(Si)의 함량이 늘어남에 따라 7.4 at%까지는 베타-W(beta-W) 상이 유지가 되나 (40도 부근의 삼지창 피크) 9.1 at% 부터는 알파-W(alpha-W) 상으로 변화하며 이는 실리콘(Si) 이 초기에는 베타(beta) 상을 안정화 시키지만 실리콘(Si)의 함량이 많아질수록 베타-W(beta-W) 상 형성을 방해하는 것을 알 수 있다.
도 34는 300℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 텅스텐-실리콘 합금층의 조성(0.0, 4.0, 9.1 at%)에 따른 박막 면 내(in-plane) 투과전자현미경(Transmission Electron Microscope, TEM)을 이용하여 박막의 상을 도시한 이미지이고, 도 35는 500℃에서 1시간동안 진공 열처리를 진행하여, 수직 자기 이방성을 갖는 실시예 2에 따른 W-Si/CoFeB/MgO/Ta 구조체의 텅스텐-실리콘 합금층의 텅스텐-실리콘 합금층의 조성(0.0, 4.0, 9.1 at%)에 따른 박막 면 내(in-plane) 투과전자현미경(Transmission Electron Microscope, TEM)을 이용하여 박막의 상을 도시한 이미지이다.
도 34 및 도 35에서 W-Si의 두께는 25nm이다.
도 34 및 도 35를 참조하면, 두께가 25 nm로 두껍거나 열처리 온도가 300도 이상인 경우, 텅스텐(W)은 알파(alpha) 상을 선호하는 것을 알 수 있다.
또한, 도 34와 및 도 35의 첫번째 이미지인 실리콘(Si)의 함량이 0 at%인 경우에는 텅스텐(W)이 알파(alpha) 상으로 존재하는 것을 알 수 있고, 실리콘(Si)의 함량이 4.0 at%로 늘어남에 따라 25 nm의 두꺼운 박막임에도 불구하고 베타-W(beta-W) 상이 나타나는 것을 알 수 있으며, 9.1 at%로 실리콘(Si)의 함량이 늘어나자 다시 알파-W(alpha-W) 상으로 변화하는 것으로 보아 상 분리가 일어나는 것을 알 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 기판 120: 스핀토크 활성층
121: 제1 방향 122: 제2 방향
130: 자유층 140: 터널 배리어
150: 고정층 160: 고정층

Claims (14)

  1. 기판 상에 형성되는 면내 방향으로 자화 용이 축을 갖는 자성층;
    상기 자성층 상에 형성되는 스핀토크 활성층(spin-orbit active layer); 및
    상기 스핀토크 활성층 상에 형성되는 자유층;
    을 포함하고,
    상기 스핀토크 활성층은 W-X 합금을 포함(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)하는 것을 특징으로 하는 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합.
  2. 제1항에 있어서,
    상기 스핀토크 활성층은 상기 자유층과 접촉하여 면내 전류를 제공하는 전극인 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  3. 제1항에 있어서,
    상기 W-X 합금 내에 포함되는 X의 조성 함량이 증가함에 따라 스위칭 전류가 감소되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  4. 제1항에 있어서,
    상기 W-X 합금 내에 포함되는 X의 조성 함량은 0.1 at% 내지 10.6 at%인 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  5. 제1항에 있어서,
    상기 스핀궤도 토크 기반 자기 터널 접합은 상기 수직 자기 이방성이 발현되는 열처리 온도가 증가함에 따라 스위칭 전류가 감소되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  6. 제5항에 있어서,
    상기 수직 자기 이방성이 발현되는 열처리 온도는 300℃ 내지 500℃인 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  7. 제6항에 있어서,
    상기 수직 자기 이방성이 발현되는 열처리 온도에 따라 상기 W-X 합금 내에 포함되는 X의 조성 함량이 조절되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합.
  8. 기판 상에 면내 방향으로 자화 용이 축을 가지는 자성층을 형성하는 단계;
    상기 자성층 상에 스핀토크 활성층을 형성하는 단계; 및
    상기 스핀토크 활성층 상에 자유층을 형성하는 단계;
    를 포함하고,
    상기 기판 상에 스핀토크 활성층을 형성하는 단계는,
    진공 챔버 내에서 W 타겟와 X 타겟을 동시에 스퍼터링하여 상기 진공 챔버 내에 배치된 상기 기판 상에 W-X 합금 박막(여기서, W는 텅스텐이고, 상기 X는 4족 반도체 및 3-5족 반도체 중 적어도 하나를 포함함)을 형성하는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조방법.
  9. 제8항에 있어서,
    상기 W 타겟 및 상기 X 타겟의 파워에 따라 상기 W-X 합금 박막의 조성이 조절되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
  10. 제8항에 있어서,
    상기 W-X 합금 박막 내에 포함되는 X의 조성 함량은 0.1 at% 내지 10.6 at%인 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
  11. 제8항에 있어서,
    상기 열처리 온도가 증가함에 따라 스위칭 전류가 감소되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
  12. 제8항에 있어서,
    상기 열처리 온도는 300℃ 내지 500℃인 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
  13. 제8항에 있어서,
    상기 열처리 온도에 따라 상기 W-X 합금 내에 포함되는 X의 조성 함량이 조절되는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
  14. 제8항에 있어서,
    상기 기판 상에 스핀토크 활성층을 형성하는 단계는,
    상기 W-X 합금 박막을 십자 형태로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 스핀궤도 토크 기반 자기 터널 접합의 제조 방법.
KR1020230096031A 2020-11-20 2023-07-24 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기터널 접합 및 이의 제조 방법 KR20230118765A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020200156790 2020-11-20
KR20200156790 2020-11-20
KR1020210104332A KR102560822B1 (ko) 2020-11-20 2021-08-09 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210104332A Division KR102560822B1 (ko) 2020-11-20 2021-08-09 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230118765A true KR20230118765A (ko) 2023-08-14

Family

ID=78414252

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230096031A KR20230118765A (ko) 2020-11-20 2023-07-24 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기터널 접합 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US20220165943A1 (ko)
EP (1) EP4006999A1 (ko)
JP (1) JP7350363B2 (ko)
KR (1) KR20230118765A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230039108A1 (en) * 2021-08-03 2023-02-09 Yimin Guo Perpendicular mtj element having a soft-magnetic adjacent layer and methods of making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200030277A (ko) 2018-09-12 2020-03-20 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법
KR20200066848A (ko) 2018-12-03 2020-06-11 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3171677B2 (ja) * 1992-07-24 2001-05-28 シャープ株式会社 オーミック電極
US8593862B2 (en) * 2007-02-12 2013-11-26 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory having magnetic tunnel junction with perpendicular magnetic anisotropy
KR100990143B1 (ko) * 2008-07-03 2010-10-29 주식회사 하이닉스반도체 자기터널접합 장치, 이를 구비하는 메모리 셀 및 그제조방법
WO2013025994A2 (en) * 2011-08-18 2013-02-21 Cornell University Spin hall effect magnetic apparatus, method and applications
CN104704564B (zh) * 2012-08-06 2017-05-31 康奈尔大学 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置
US9530822B2 (en) * 2013-04-28 2016-12-27 Alexander Mikhailovich Shukh High density nonvolatile memory
US9601544B2 (en) * 2013-07-16 2017-03-21 Imec Three-dimensional magnetic memory element
JP6238495B2 (ja) * 2014-05-12 2017-11-29 国立研究開発法人産業技術総合研究所 結晶配向層積層構造体、電子メモリ及び結晶配向層積層構造体の製造方法
WO2016069547A2 (en) * 2014-10-27 2016-05-06 Brown University Beta tungsten thin films with giant spin hall effect for use in compositions and structures with perpendicular magnetic anisotropy
US10396276B2 (en) 2016-10-27 2019-08-27 Tdk Corporation Electric-current-generated magnetic field assist type spin-current-induced magnetization reversal element, magnetoresistance effect element, magnetic memory and high-frequency filter
JP2018074139A (ja) 2016-10-27 2018-05-10 Tdk株式会社 電流磁場アシスト型スピン流磁化反転素子、磁気抵抗効果素子、磁気メモリおよび高周波フィルタ
KR101738828B1 (ko) 2016-12-14 2017-05-22 고려대학교 산학협력단 수직자기이방성을 갖는 합금 박막
US10283700B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
CN108336222A (zh) 2018-01-19 2018-07-27 华中科技大学 一种基于铁磁材料的忆阻器件
US11575083B2 (en) * 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US10916426B2 (en) * 2018-05-25 2021-02-09 Applied Materials, Inc. Formation of crystalline, layered transition metal dichalcogenides
US11508903B2 (en) * 2018-06-28 2022-11-22 Intel Corporation Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11195991B2 (en) * 2018-09-27 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory assisted devices and methods of making
US11476408B2 (en) * 2018-09-27 2022-10-18 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced magnetic anisotropy and methods of fabrication
KR102604071B1 (ko) * 2018-11-23 2023-11-20 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
US11062752B2 (en) * 2019-01-11 2021-07-13 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US10937479B1 (en) * 2019-08-29 2021-03-02 Spin Memory, Inc. Integration of epitaxially grown channel selector with MRAM device
EP3809413B1 (en) * 2019-10-16 2023-09-06 Korea University Research and Business Foundation Method of fabricating a spin-orbit torque-based switching device
WO2021124517A1 (ja) * 2019-12-19 2021-06-24 Tdk株式会社 磁気抵抗効果素子および強磁性層の結晶化方法
KR102302616B1 (ko) 2020-02-17 2021-09-14 주식회사 케이티 배터리 절감 기술 동적 적용 방법, 이를 구현한 단말 및 네트워크 장치
KR102298837B1 (ko) * 2020-03-19 2021-09-06 고려대학교 산학협력단 텅스텐 질화물을 가지는 스핀궤도토크 스위칭 소자
CN111952438A (zh) * 2020-08-21 2020-11-17 中国科学院微电子研究所 一种磁性随机存储器及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200030277A (ko) 2018-09-12 2020-03-20 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법
KR20200066848A (ko) 2018-12-03 2020-06-11 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자

Also Published As

Publication number Publication date
JP7350363B2 (ja) 2023-09-26
JP2022082452A (ja) 2022-06-01
US20220165943A1 (en) 2022-05-26
EP4006999A1 (en) 2022-06-01

Similar Documents

Publication Publication Date Title
US10878985B2 (en) Spin orbit torque generating materials
US9048411B2 (en) Multilayers having reduced perpendicular demagnetizing field using moment dilution for spintronic applications
US9006704B2 (en) Magnetic element with improved out-of-plane anisotropy for spintronic applications
US7672088B2 (en) Heusler alloy with insertion layer to reduce the ordering temperature for CPP, TMR, MRAM, and other spintronics applications
JP5586028B2 (ja) 強磁性トンネル接合体とそれを用いた磁気抵抗効果素子並びにスピントロニクスデバイス
US7357995B2 (en) Magnetic tunnel barriers and associated magnetic tunnel junctions with high tunneling magnetoresistance
CN105826462B (zh) 用于霍斯勒化合物的织构化膜的底层
US20140017820A1 (en) Co/Ni Multilayers with Improved Out-of-Plane Anisotropy for Magnetic Device Applications
TW556233B (en) Magnetoresistive element
JP6857421B2 (ja) 強磁性トンネル接合体、それを用いたスピントロニクスデバイス、及び強磁性トンネル接合体の製造方法
JPWO2010134435A1 (ja) 強磁性トンネル接合体およびそれを用いた磁気抵抗効果素子
KR101897916B1 (ko) 이지-콘 상태의 자성층을 구비한 자기터널 접합 소자
US10586919B2 (en) Memory device
KR101549625B1 (ko) 메모리 소자
KR20230118765A (ko) 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기터널 접합 및 이의 제조 방법
KR102560822B1 (ko) 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법
US11050014B2 (en) Memory device
JP2022132288A (ja) 磁気抵抗効果素子
JP3891507B2 (ja) 積層膜及び磁気素子
JP2008218640A (ja) トンネル磁気抵抗効果素子

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E902 Notification of reason for refusal