KR20200030277A - 스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법 - Google Patents

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Abstract

반도체 소자는 적어도 하나의 제1 자성 층을 갖는 스토리지 층(storage layer)을 포함한다. 상기 스토리지 층과 대향하고 적어도 하나의 제2 자성 층을 갖는 기준 층(Reference layer)이 제공된다. 상기 스토리지 층 및 상기 기준 층 사이에 터널 배리어 층(Tunnel barrier layer)이 배치된다. 상기 스토리지 층의 측면에 적어도 하나의 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)이 배치된다.

Description

스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법{SEMICONDUCTOR DEVICE INCLUDING SPIN-ORBIT TORQUE LINE AND METHOD OF OPERATING THE SAME}
스핀-궤도 토크 라인을 갖는 반도체 소자, 그 동작 방법, 및 그 형성 방법에 관한 것이다.
고집적화 및 고속 동작에 유리한 반도체 메모리 소자가 연구되고 있다. 이러한 요구에 따라 자성체의 극성 변화에 따른 저항 변화를 이용하는 자기 저항 메모리(magnetoresistive random access memory; MRAM)가 제시된바 있다. 상기 자성체의 극성을 스위칭하는 기술은 다양한 난관에 봉착하고 있다.
본 개시의 실시예들에 따른 과제는 고집적화에 유리하고 전기적 특성을 개선할 수 있는 반도체 소자, 그 동작 방법, 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 적어도 하나의 제1 자성 층을 갖는 스토리지 층(storage layer)을 포함한다. 상기 스토리지 층과 대향하고 적어도 하나의 제2 자성 층을 갖는 기준 층(Reference layer)이 제공된다. 상기 스토리지 층 및 상기 기준 층 사이에 터널 배리어 층(Tunnel barrier layer)이 배치된다. 상기 스토리지 층의 측면에 적어도 하나의 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)이 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 스위칭 소자를 포함한다. 상기 기판 상에 배치되고 상기 스위칭 소자에 접속된 제1 전극이 제공된다. 상기 제1 전극 상에 버퍼 층이 배치된다. 상기 버퍼 층 상에 배치되고, 스토리지 층, 상기 스토리지 층에 대향하는 기준 층, 및 상기 스토리지 층 및 상기 기준 층 사이의 터널 배리어 층을 갖는 자기 터널 접합(MTJ)이 제공된다. 상기 자기 터널 접합 상에 캐핑 층이 배치된다. 상기 캐핑 층 상에 제2 전극이 배치된다. 상기 스토리지 층의 측면에 적어도 하나의 스핀-궤도 토크 라인(SOT line)이 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 전극을 포함한다. 상기 제1 전극 상에 배치되고, 스토리지 층, 상기 스토리지 층에 대향하는 기준 층, 및 상기 스토리지 층 및 상기 기준 층 사이의 터널 배리어 층을 갖는 자기 터널 접합(MTJ)이 제공된다. 상기 자기 터널 접합 상에 제2 전극이 배치된다. 상기 스토리지 층의 측면에 적어도 하나의 스핀-궤도 토크 라인(SOT line)이 배치된다.
본 개시의 실시예들에 따르면, 스토리지 층의 측면에 배치된 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)이 제공될 수 있다. 상기 스핀-궤도 토크 라인의 스핀 홀 효과를 이용하여 상기 스토리지 층의 자기 분극을 바꿀 수 있다. 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다.
도 2 내지 도 4는 본 개시에 따른 실시예로서, 반도체 소자의 동작 방법을 설명하기 위한 개략도들이다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 9 내지 도 13은 본 개시에 따른 실시예로서, 반도체 소자의 주요 구성을 보여주는 레이아웃(layout)이다.
도 14 내지 도 17은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다. 본 개시의 실시예에 따른 반도체 소자는 MRAM(magnetoresistive random access memory), 또는 크로스포인트 메모리(X-point memory)와 같은 비-휘발성 메모리 소자를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 eMRAM(embedded MRAM)을 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 pMTJ-MRAM(perpendicular Magnetic Tunnel Junction - MRAM)을 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 69) 및 스핀-궤도 토크 라인(spin-orbit torque line; SOT line; 85)을 포함할 수 있다. 상기 자기 터널 접합(69)은 스토리지 층(storage layer; 65), 터널 배리어 층(tunnel barrier layer; 67), 및 기준 층(reference layer; 68)을 포함할 수 있다. 상기 스토리지 층(65)은 자유 층(free layer)을 포함할 수 있다. 상기 스토리지 층(65)은 CoFeB 와 같은 적어도 하나의 제1 자성 층을 포함할 수 있다. 상기 기준 층(68)은 핀드 층(pinned layer), 고정 층(fixed layer), 또는 이들의 조합을 포함할 수 있다. 상기 기준 층(68)은 CoFeB 와 같은 적어도 하나의 제2 자성 층을 포함할 수 있다. 상기 스토리지 층(65) 및 상기 기준 층(68)은 서로 대향할 수 있다. 상기 터널 배리어 층(67)은 상기 기준 층(68) 및 상기 스토리지 층(65) 사이에 개재될 수 있다.
상기 스핀-궤도 토크 라인(85)은 상기 자기 터널 접합(69)의 측면에 배치될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 적어도 일 측면에 인접하게 배치될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 적어도 일 측면을 가로지를 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 적어도 일 측면에 직접적으로 접촉될 수 있다. 상기 스핀-궤도 토크 라인(85)은 스핀 - 궤도 커플링(spin-orbit coupling)이 큰 비자성 금속(normal metal)을 포함할 수 있다. 상기 스핀-궤도 토크 라인(85)은 Pt, W, Ta, Ir, Hf, Hf/W, Ti/CoFeB, Bi2Se3, 또는 이들의 조합을 포함할 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)보다 전기 저항이 낮은 물질을 포함할 수 있다.
상기 자기 터널 접합(69) 및 상기 스핀-궤도 토크 라인(85)은 다양한 배치 형태를 보일 수 있다. 일 실시예에서, 상기 스토리지 층(65) 상에 상기 터널 배리어 층(67)이 적층될 수 있다. 상기 상기 터널 배리어 층(67) 상에 상기 기준 층(68)이 적층될 수 있다. 상기 스토리지 층(65), 상기 터널 배리어 층(67), 및 상기 상기 터널 배리어 층(67)의 측면들은 수직 정렬될 수 있다. 상기 스토리지 층(65), 상기 터널 배리어 층(67), 및 상기 상기 터널 배리어 층(67)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 기준 층(68) 및 상기 스토리지 층(65)의 각각은 수직 자화 층을 포함할 수 있다. 상기 기준 층(68)의 자기 분극(magnetic polarization)은 제1 수직 방향으로 고정될 수 있다. 상기 제1 수직 방향은 상기 스토리지 층(65)에서 상기 기준 층(68)을 향하는 방향 또는 상기 기준 층(68)에서 상기 스토리지 층(65)을 향하는 방향에 해당될 수 있다. 상기 스토리지 층(65)의 자기 분극은 상기 스핀-궤도 토크 라인(85)을 통하여 흐르는 스위칭 전류에 의하여 상기 제1 수직 방향 또는 상기 제1 수직 방향과 반대되는 제2 수직 방향으로 바뀔 수 있다.
상기 기준 층(68) 및 상기 스토리지 층(65)이 평행 자기 분극(parallel magnetic polarization)을 갖는 경우에 상기 자기 터널 접합(69)은 저-저항 상태를 보일 수 있다. 상기 저-저항 상태는 데이터 "0"에 해당될 수 있다. 상기 기준 층(68) 및 상기 스토리지 층(65)이 반-평행 자기 분극(anti-parallel magnetic polarization)을 갖는 경우에 상기 자기 터널 접합(69)은 고-저항 상태를 보일 수 있다. 상기 고-저항 상태는 데이터 "1"에 해당될 수 있다. 상기 자기 터널 접합(69)의 스핀 분극 전류(spin polarized current)를 이용하여 비-휘발성 메모리 소자(non-volatile memory device)를 구현할 수 있다.
상기 스핀-궤도 토크 라인(85)은 상기 기준 층(68) 및 상기 터널 배리어 층(67)과 이격될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 기준 층(68) 및 상기 터널 배리어 층(67)과 다른 레벨에 배치될 수 있다. 상기 스핀-궤도 토크 라인(85)의 상면은 상기 스토리지 층(65)의 상단보다 낮은 레벨에 배치될 수 있다. 상기 스핀-궤도 토크 라인(85)의 상면은 상기 스토리지 층(65) 및 상기 터널 배리어 층(67)의 계면보다 낮은 레벨에 배치될 수 있다.
상기 스핀-궤도 토크 라인(85)에 전류가 흐르면 스핀 홀 효과(spin hall effect; SHE)에 의하여 격자(lattice)의 스핀과 상호작용하여 전류 방향에 수직하게 스핀 분극 현상이 나타날 수 있다. 상기 스토리지 층(65)의 자기 분극은 상기 스핀-궤도 토크 라인(85)의 스핀 홀 효과(spin hall effect)에 의하여 바뀔 수 있다. 상기 스토리지 층(65)의 측면에 배치된 상기 스핀-궤도 토크 라인(85)에 제1 수평 방향으로 전류가 흐르면, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향의 스핀 토크(spin torque)를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향으로 바뀔 수 있다. 상기 제1 수평 방향은 상기 제1 수직 방향과 교차하는 방향에 해당될 수 있다. 상기 제1 수평 방향은 상기 제1 수직 방향과 직교하는 방향에 해당될 수 있다. 상기 스핀-궤도 토크 라인(85)에 상기 제1 수평 방향과 반대되는 제2 수평 방향으로 전류가 흐르면, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향의 스핀 토크를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향으로 바뀔 수 있다.
본 개시의 실시예에 따른 반도체 소자는, 스핀 터널링 토오크(spin tunneling torque; STT)에 의한 스위칭을 이용하지 않는 반면, 상기 스핀-궤도 토크 라인(85)의 스핀 홀 효과를 이용하여 상기 스토리지 층(65)의 자기 분극을 바꿀 수 있다. 상기 터널 배리어 층(67)의 두께에 대한 공정 여유는 현저히 증가할 수 있다. 상기 자기 터널 접합(69) 및 상기 스핀-궤도 토크 라인(85)을 갖는 반도체 소자는 터널자기저항(Tunnel Magneto Resistance; TMR) 증가, 내구성(endurance) 향상, 및 고집적화에 유리할 수 있다.
도 2 내지 도 4는 본 개시에 따른 실시예로서, 반도체 소자의 동작 방법을 설명하기 위한 개략도들이다.
도 2를 참조하면, 기준 층(68)은 비트라인(BL)에 접속될 수 있다. 스토리지 층(65)은 제1 스위칭 소자(TR1)를 경유하여 소스 라인(SL)에 접속될 수 있다. 상기 스핀-궤도 토크 라인(85)은 제1 단(T1) 및 상기 제1 단(T1)과 대향하는 제2 단(T2)을 포함할 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2)은 실질적으로 동일한 수평 레벨에 배치될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2)의 사이에 있어서 상기 스핀-궤도 토크 라인(85)의 측면의 적어도 일부분은 상기 스토리지 층(65)의 측면의 일부분에 접촉될 수 있다. 상기 스핀-궤도 토크 라인(85)의 상기 제1 단(T1)은 제2 스위칭 소자(TR2)를 경유하여 상기 비트라인(BL)에 접속될 수 있다. 상기 스핀-궤도 토크 라인(85)의 상기 제2 단(T2)은 제3 스위칭 소자(TR3)를 경유하여 상기 소스 라인(SL)에 접속될 수 있다.
상기 제1 스위칭 소자(TR1), 상기 제2 스위칭 소자(TR2), 및 상기 제3 스위칭 소자(TR3)의 각각은 트랜지스터를 포함할 수 있다. 상기 제1 스위칭 소자(TR1)의 제1 게이트 전극은 읽기 워드 라인(RWL)에 접속될 수 있다. 상기 제1 스위칭 소자(TR1)는 상기 읽기 워드 라인(RWL)에 의하여 on/off 될 수 있다. 상기 제2 스위칭 소자(TR2)의 제2 게이트 전극은 쓰기 워드 라인(WWL)에 접속될 수 있다. 상기 제3 스위칭 소자(TR3)의 제3 게이트 전극은 상기 쓰기 워드 라인(WWL)에 접속될 수 있다. 상기 제2 스위칭 소자(TR2) 및 상기 제3 스위칭 소자(TR3)의 각각은 상기 쓰기 워드 라인(WWL)에 의하여 on/off 될 수 있다.
반도체 소자의 동작 방법
WWL RWL BL SL
Write 0 VDD GND VDD GND
Write 1 VDD GND GND VDD
Read GND VDD Vread GND
표 1을 참조하면, 쓰기 "0" 동작에 있어서, 상기 쓰기 워드 라인(WWL)에는 드레인 전압(VDD)이 인가되고, 상기 읽기 워드 라인(RWL)은 접지(GND)에 접속되고, 상기 비트라인(BL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 소스 라인(SL)은 상기 접지(GND)에 접속될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2) 사이에 상기 제1 수평 방향으로 전류가 흐를 수 있으며, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향의 스핀 토크(spin torque)를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향으로 바뀔 수 있다.쓰기 "1" 동작에 있어서, 상기 쓰기 워드 라인(WWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 읽기 워드 라인(RWL)은 상기 접지(GND)에 접속되고, 상기 비트라인(BL)은 상기 접지(GND)에 접속되고, 상기 소스 라인(SL)에는 상기 드레인 전압(VDD)이 인가될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2) 사이에 상기 제1 수평 방향과 반대되는 상기 제2 수평 방향으로 전류가 흐를 수 있으며, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향의 스핀 토크(spin torque)를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향으로 바뀔 수 있다.
읽기 동작에 있어서, 상기 쓰기 워드 라인(WWL)은 상기 접지(GND)에 접속되고, 상기 읽기 워드 라인(RWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 비트라인(BL)에는 읽기 전압(Vread)이 인가되고, 상기 소스 라인(SL)은 상기 접지(GND)에 접속될 수 있다. 상기 스토리지 층(65)이 상기 제1 수직 방향의 자기 분극 또는 상기 제2 수직 방향의 자기 분극을 갖느냐에 따라 자기 터널 접합(69)은 저-저항 상태 또는 고-저항 상태를 보일 수 있다. 상기 자기 터널 접합(69)의 저-저항 상태 또는 고-저항 상태에 의존하여 데이터 “0"또는 "1"이 판독될 수 있다.
도 3을 참조하면, 상기 스핀-궤도 토크 라인(85)의 상기 제1 단(T1)은 상기 제2 스위칭 소자(TR2)를 경유하여 상기 비트라인(BL)에 접속될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2)의 사이에 있어서 상기 스핀-궤도 토크 라인(85)의 측면의 적어도 일부분은 상기 스토리지 층(65)의 측면의 일부분에 접촉될 수 있다.
반도체 소자의 동작 방법
WWL RWL BL SL
Write 0 VDD VDD VDD GND
Write 1 VDD VDD GND VDD
Read GND VDD Vread GND
표 2를 참조하면, 쓰기 "0" 동작에 있어서, 상기 쓰기 워드 라인(WWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 읽기 워드 라인(RWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 비트 라인(BL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 소스 라인(SL)은 상기 접지(GND)에 접속될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2) 사이에 상기 제1 수평 방향으로 전류가 흐를 수 있으며, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향의 스핀 토크(spin torque)를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향으로 바뀔 수 있다.쓰기 "1" 동작에 있어서, 상기 쓰기 워드 라인(WWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 읽기 워드 라인(RWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 비트라인(BL)은 상기 접지(GND)에 접속되고, 상기 소스 라인(SL)에는 상기 드레인 전압(VDD)이 인가될 수 있다. 상기 제1 단(T1) 및 상기 제2 단(T2) 사이에 상기 제1 수평 방향과 반대되는 상기 제2 수평 방향으로 전류가 흐를 수 있으며, 상기 스토리지 층(65)은 스핀 홀 효과에 의하여 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향의 스핀 토크(spin torque)를 받게 되며, 상기 스토리지 층(65)의 자기 분극은 상기 제1 수직 방향과 반대되는 상기 제2 수직 방향으로 바뀔 수 있다.
읽기 동작에 있어서, 상기 쓰기 워드 라인(WWL)은 상기 접지(GND)에 접속되고, 상기 읽기 워드 라인(RWL)에는 상기 드레인 전압(VDD)이 인가되고, 상기 비트라인(BL)에는 상기 읽기 전압(Vread)이 인가되고, 상기 소스 라인(SL)은 상기 접지(GND)에 접속될 수 있다. 상기 자기 터널 접합(69)의 저-저항 상태 또는 고-저항 상태에 의존하여 데이터 “0"또는 "1"이 판독될 수 있다.
도 4를 참조하면, 상기 스핀-궤도 토크 라인(85)의 상기 제2 단(T2)은 상기 스토리지 층(65) 및 상기 제1 스위칭 소자(TR1) 사이에 접속될 수 있다. 상기 제2 단(T2) 및 상기 스토리지 층(65)은 상기 제1 스위칭 소자(TR1)를 경유하여 소스 라인(SL)에 접속될 수 있다. 도 3 및 표 2를 참조하여 설명한 것과 유사한 방법으로, 상기 자기 터널 접합(69)에 데이터 “0"또는 "1"을 쓰는 동작과 판독하는 동작이 수행될 수 있다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 5를 참조하면, 버퍼 층(63) 상에 자기 터널 접합(69)이 배치될 수 있다. 상기 자기 터널 접합(69) 상에 캐핑 층(71)이 배치될 수 있다. 상기 자기 터널 접합(69)은 스토리지 층(65), 터널 배리어 층(67), 및 기준 층(68)을 포함할 수 있다. 상기 스토리지 층(65)의 측면에 스핀-궤도 토크 라인(85)이 배치될 수 있다. 상기 스토리지 층(65)의 하면은 상기 버퍼 층(63)의 상면에 접촉될 수 있다. 상기 기준 층(68)의 상면은 상기 캐핑 층(71)의 하면에 접촉될 수 있다.
상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 측면에 직접적으로 접촉될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 터널 배리어 층(67) 및 상기 기준 층(68)과 이격될 수 있다. 상기 스핀-궤도 토크 라인(85)의 상면은 상기 터널 배리어 층(67)의 하면보다 낮은 레벨에 배치될 수 있다. 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)의 계면의 연장선은 상기 스토리지 층(65) 및 상기 터널 배리어 층(67)의 계면과 교차할 수 있다. 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)의 계면의 연장선은 상기 스토리지 층(65) 및 상기 터널 배리어 층(67)의 계면과 직교할 수 있다.
상기 스핀-궤도 토크 라인(85)은 상기 버퍼 층(63)과 이격될 수 있다. 상기 스핀-궤도 토크 라인(85)의 하면은 상기 버퍼 층(63)의 상면보다 높은 레벨에 배치될 수 있다.
도 6을 참조하면, 스핀-궤도 토크 라인(85)의 상면은 스토리지 층(65)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)의 계면은 상기 스토리지 층(65) 및 상기 터널 배리어 층(67)의 계면과 직교할 수 있다. 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)의 계면의 연장선은 상기 스토리지 층(65) 및 상기 터널 배리어 층(67)의 계면과 교차할 수 있다.
도 7을 참조하면, 스핀-궤도 토크 라인(85) 및 스토리지 층(65) 사이에 스페이서(83)가 개재될 수 있다. 상기 스페이서(83)는 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)과 다른 물질을 포함할 수 있다. 상기 스페이서(83)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 8을 참조하면, 자기 터널 접합(69)은 차례로 적층된 기준 층(68), 터널 배리어 층(67), 및 스토리지 층(65)을 포함할 수 있다. 상기 기준 층(68)의 하면은 버퍼 층(63)의 상면에 접촉될 수 있다. 상기 스토리지 층(65)의 상면은 캐핑 층(71)의 하면에 접촉될 수 있다. 상기 스토리지 층(65)의 측면에 스핀-궤도 토크 라인(85)이 배치될 수 있다. 상기 스토리지 층(65)의 하면은 상기 터널 배리어 층(67)의 상면보다 높은 레벨에 배치될 수 있다.
도 9 내지 도 13은 본 개시에 따른 실시예로서, 반도체 소자의 주요 구성을 보여주는 레이아웃(layout)이다.
도 9를 참조하면, 스핀-궤도 토크 라인(85)은 스토리지 층(65)의 측면에 인접하게 배치될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 측면에 직접적으로 접촉될 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 측면을 가로지를 수 있다. 상기 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)보다 큰 수평 폭을 보일 수 있다.
도 10을 참조하면, 스토리지 층(65)은 4개의 측면을 포함할 수 있다. 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 상기 4개의 측면 중 3개 측면을 둘러쌀 수 있다.
도 11을 참조하면, 스핀-궤도 토크 라인(85)은 스토리지 층(65)의 4개의 측면 중 3개 측면을 둘러싸고 네 번째 측면 상에 부분적으로 연장될 수 있다.
도 12를 참조하면, 스토리지 층(65)은 상면도(top view) 상에서 보여질 때 둥근 모양을 보일 수 있다. 스핀-궤도 토크 라인(85)은 상기 스토리지 층(65)의 측면을 부분적으로 둘러쌀 수 있다. 상기 스핀-궤도 토크 라인(85)의 양단들은 서로 이격될 수 있다.
도 13을 참조하면, 서로 대향하는 제1 스핀-궤도 토크 라인(85A) 및 제2 스핀-궤도 토크 라인(85B) 사이에 스토리지 층(65)이 배치될 수 있다. 상기 제1 스핀-궤도 토크 라인(85A) 및 상기 제2 스핀-궤도 토크 라인(85B)은 서로 이격될 수 있다. 상기 제1 스핀-궤도 토크 라인(85A)에는 제1 수평 방향 전류가 인가될 수 있으며, 상기 제2 스핀-궤도 토크 라인(85B)에는 제2 수평 방향 전류가 인가될 수 있다. 상기 제1 수평 방향 전류 및 상기 제2 수평 방향 전류는 서로 반대 방향으로 흐를 수 있다.
도 14 내지 도 17은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 기판(21) 상에 스위칭 소자(31), 하부 절연층(37), 층간 절연층(38), 소스 플러그(41), 및 소스 라인(43)이 형성될 수 있다. 상기 스위칭 소자(31)는 활성 영역(23), 소스/드레인 영역들(25), 게이트 유전층(26), 및 게이트 전극(29)을 포함할 수 있다. 상기 게이트 전극(29)은 워크펑션 도전층(27) 및 게이트 도전층(28)을 포함할 수 있다. 상기 게이트 전극(29)의 측면에 게이트 스페이서(33)가 형성될 수 있다. 상기 게이트 전극(29) 상에 게이트 캐핑 패턴(35)이 형성될 수 있다.
일 실시예에서, 상기 활성 영역(23)은 핀 활성 영역(fin active region)을 포함할 수 있다. 상기 스위칭 소자(31)는 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)에 해당될 수 있다. 일 실시예에서, 상기 스위칭 소자(31)는 플라나(planar) 트랜지스터, 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT), 수직 트랜지스터, 나노와이어 트랜지스터, 멀티 브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 3차원 트랜지스터, 다이오드, 또는 이들의 조합을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 활성 영역(23)은 상기 기판(21)의 일면에 한정될 수 있다. 일 실시예에서, 상기 활성 영역(23)은 P형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다. 상기 소스/드레인 영역들(25)은 상기 게이트 전극(29) 양측에 인접하게 형성될 수 있다. 상기 소스/드레인 영역들(25)은 상기 활성 영역(23)과 다른 도전형일 수 있다. 예를들면, 상기 소스/드레인 영역들(25)은 에스이지(selective epitaxial growth; SEG) 방법에 의하여 형성된 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 소스/드레인 영역들(25)의 상단들은 상기 게이트 전극(29)의 하면보다 높은 레벨에 돌출될 수 있다.
상기 게이트 전극(29)은 워드 라인에 해당될 수 있다. 상기 게이트 전극(29)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 게이트 전극(29)은 리플레이스먼트 게이트(replacement gate)에 해당될 수 있다. 상기 게이트 전극(29)은 상기 활성 영역(23)의 상면 및 측면을 덮을 수 있다. 상기 게이트 유전층(26)은 상기 게이트 전극(29) 및 상기 활성 영역(23)사이에 개재될 수 있다. 상기 게이트 유전층(26)은 상기 게이트 전극(29)의 바닥 및 측면을 덮을 수 있다. 상기 게이트 유전층(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 게이트 스페이서(33)는 상기 게이트 전극(29) 및 상기 게이트 캐핑 패턴(35)의 측면을 덮을 수 있다. 상기 게이트 스페이서(33)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캐핑 패턴(35)은 상기 게이트 전극(29) 상에 정렬될 수 있다. 상기 게이트 캐핑 패턴(35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 게이트 스페이서(33) 및 상기 게이트 캐핑 패턴(35)은 실리콘 질화물을 포함할 수 있다.
상기 하부 절연층(37)은 상기 소스/드레인 영역들(25) 상을 덮을 수 있다. 상기 하부 절연층(37), 상기 게이트 캐핑 패턴(35), 및 상기 게이트 스페이서(33)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 층간 절연층(38)은 상기 하부 절연층(37), 상기 게이트 캐핑 패턴(35), 및 상기 게이트 스페이서(33) 상을 덮을 수 있다. 상기 하부 절연층(37) 및 상기 층간 절연층(38)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다.
상기 소스 플러그(41)는 상기 하부 절연층(37)을 관통하여 상기 소스/드레인 영역들(25) 중 대응하는 하나에 접속될 수 있다. 상기 소스 라인(43)은 상기 층간 절연층(38) 내에 배치되고 상기 소스 플러그(41)에 접속될 수 있다. 상기 소스 플러그(41) 및 상기 소스 라인(43)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 상기 층간 절연층(38) 및 상기 하부 절연층(37)을 관통하여 상기 소스/드레인 영역들(25) 중 대응하는 하나에 접속된 하부 플러그(51)가 형성될 수 있다. 상기 하부 플러그(51)는 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연층(38) 및 상기 하부 플러그(51)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 16을 참조하면, 상기 층간 절연층(38) 및 상기 하부 플러그(51) 상에 상부 절연층(75)이 형성될 수 있다. 상기 상부 절연층(75) 내에 제1 전극(61), 버퍼 층(63), 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 69), 캐핑 층(71), 제2 전극(73), 및 스핀-궤도 토크 라인(spin-orbit torque line; SOT line; 85)이 형성될 수 있다.
상기 제1 전극(61)은 상기 하부 플러그(51)에 직접적으로 접촉될 수 있다. 상기 제1 전극(61)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 전극(61)은 TiN 층을 포함할 수 있다. 상기 버퍼 층(63)은 상기 제1 전극(61) 상에 형성될 수 있다. 상기 버퍼 층(63)은 다층 구조를 포함할 수 있다. 상기 버퍼 층(63)은 씨드 층(seed layer)을 포함할 수 있다. 상기 버퍼 층(63)의 적어도 일부는 다수의 층 사이의 결정 구조를 매칭하는 역할을 할 수 있다. 상기 버퍼 층(63)은 Ta, Ru, Pt, Pd, 또는 이들의 조합을 포함할 수 있다.
상기 자기 터널 접합(69)은 차례로 적층된 스토리지 층(storage layer; 65), 터널 배리어 층(tunnel barrier layer; 67), 및 기준 층(reference layer; 68)을 포함할 수 있다. 상기 스토리지 층(65)은 CoFeB 와 같은 적어도 하나의 제1 자성 층을 포함할 수 있다. 상기 스토리지 층(65)은 자유 층(free layer)을 포함할 수 있다. 상기 스토리지 층(65)은 하나 또는 다수의 에스에이에프(synthetic antiferromagnetic; SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다. 예를들면, 상기 에스에이에프(SAF)구조는 차례로 적층된 CoFeB 층, Ru 층, 및 CoFe 층을 포함할 수 있다.
상기 터널 배리어 층(67)은 상기 스토리지 층(65) 및 상기 기준 층(68) 사이에 형성될 수 있다. 상기 터널 배리어 층(67)은 MgO, RuO, VO, WO, VdO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 터널 배리어 층(67)은 MgO 층 일 수 있다. 상기 기준 층(68)은 CoFeB 와 같은 적어도 하나의 제2 자성 층을 포함할 수 있다. 상기 기준 층(68)은 핀드 층(pinned layer), 고정 층(fixed layer), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 기준 층(68)은 하나 또는 다수의 에스에이에프(synthetic antiferromagnetic; SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다.
상기 캐핑 층(71)은 RuO, MgO, VO, WO, VdO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 캐핑 층(71)은 RuO 층 일 수 있다. 상기 제2 전극(73)은 상부전극에 해당될 수 있다. 상기 제2 전극(73)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 전극(73)은 TiN 층을 포함할 수 있다.
상기 스핀-궤도 토크 라인(85)은 상기 상부 절연층(75) 내에 상기 스토리지 층(65)의 측면에 인접하게 형성될 수 있다. 상기 스핀-궤도 토크 라인(85) 및 상기 스토리지 층(65)의 구성은 도 1 내지 도 13을 통하여 설명된 것과 유사하게 다양한 모양을 갖도록 형성될 수 있다. 상기 상부 절연층(75) 및 상기 제2 전극(73)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 상부 절연층(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
도 17을 참조하면, 상기 상부 절연층(75) 및 상기 제2 전극(73) 상에 상부 배선(77)이 형성될 수 있다. 상기 상부 배선(77)은 상기 상부 절연층(75) 및 상기 제2 전극(73) 상에 형성될 수 있다. 상기 상부 배선(77)은 금속, 금속 질화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 상부 배선(77)은 상기 제2 전극(73)에 접촉될 수 있다. 상기 상부 배선(77)은 비트 라인에 해당될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 활성 영역
25: 소스/드레인 영역 26: 게이트 유전층
27: 워크펑션 도전층 28: 게이트 도전층
29: 게이트 전극 31: 스위칭 소자
33: 게이트 스페이서 35: 게이트 캐핑 패턴
37, 38, 75: 절연층 41: 소스 플러그
43: 소스 라인 51: 하부 플러그
61: 제1 전극 63: 버퍼 층
65: 스토리지 층(storage layer)
67: 터널 배리어 층(tunnel barrier layer)
68: 기준 층(reference layer)
69: 자기 터널 접합(Magnetic Tunnel Junction; MTJ)
71: 캐핑 층 73: 제2 전극
77: 상부 배선 83: 스페이서
85: 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)
SL: 소스 라인 BL: 비트 라인
WWL: 쓰기 워드 라인 RWL: 읽기 워드 라인
TR1, TR2, TR3: 스위칭 소자

Claims (20)

  1. 적어도 하나의 제1 자성 층을 갖는 스토리지 층(storage layer);
    상기 스토리지 층과 대향하고 적어도 하나의 제2 자성 층을 갖는 기준 층(Reference layer);
    상기 스토리지 층 및 상기 기준 층 사이의 터널 배리어 층(Tunnel barrier layer); 및
    상기 스토리지 층의 측면에 배치된 적어도 하나의 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 상기 스토리지 층의 측면에 직접적으로 접촉된 반도체 소자.
  3. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 상기 스토리지 층보다 큰 폭을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 상기 기준 층과 이격된 반도체 소자.
  5. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 상기 터널 배리어 층과 다른 레벨에 배치된 반도체 소자.
  6. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은
    제1 스핀-궤도 토크 라인; 및
    상기 제1 스핀-궤도 토크 라인과 대향하는 제2 스핀-궤도 토크 라인을 포함하되,
    상기 스토리지 층은 상기 제1 스핀-궤도 토크 라인 및 상기 제2 스핀-궤도 토크 라인 사이에 배치된 반도체 소자.
  7. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 비자성 금속(normal metal)을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인은 Pt, W, Ta, Ir, Hf, Hf/W, Ti/CoFeB, Bi2Se3, 또는 이들의 조합을 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인 및 상기 스토리지 층 사이의 스페이서를 더 포함하되,
    상기 스페이서는 상기 적어도 하나의 스핀-궤도 토크 라인 및 상기 스토리지 층과 다른 물질을 포함하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 스토리지 층의 자기 분극은 제1 수직 방향 또는 상기 제1 수직 방향과 반대되는 제2 수직 방향을 띄고,
    상기 적어도 하나의 스핀-궤도 토크 라인을 흐르는 전류는 제1 수평 방향 또는 상기 제1 수평 방향과 반대되는 제2 수평 방향으로 흐르는 것을 포함하되,
    상기 제1 수직 방향은 상기 스토리지 층에서 상기 기준 층을 향하는 방향 또는 상기 기준 층에서 상기 스토리지 층을 향하는 방향이고,
    상기 제1 수평 방향은 상기 제1 수직 방향과 교차하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 제1 수평 방향은 상기 제1 수직 방향과 직교하는 반도체 소자.
  12. 제1 항에 있어서,
    소스 라인;
    상기 소스 라인 및 상기 스토리지 층 사이에 접속된 제1 스위칭 소자;
    상기 제1 스위칭 소자의 제1 게이트 전극에 접속된 읽기 워드 라인;
    상기 기준 층에 접속된 비트 라인;
    상기 적어도 하나의 스핀-궤도 토크 라인의 제1 단과 상기 비트 라인 사이에 접속된 제2 스위칭 소자; 및
    상기 제2 스위칭 소자의 제2 게이트 전극에 접속된 쓰기 워드 라인을 더 포함하는 반도체 소자.
  13. 제12 항의 반도체 소자의 쓰기 동작에 있어서,
    상기 쓰기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 읽기 워드 라인에 상기 드레인 전압(VDD)을 인가하고,
    상기 비트 라인에 상기 드레인 전압(VDD)을 인가하고, 그리고
    상기 소스 라인을 접지(GND)에 접속하는 것을 포함하는 반도체 소자의 동작 방법.
  14. 제12 항의 반도체 소자의 쓰기 동작에 있어서,
    상기 쓰기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 읽기 워드 라인에 상기 드레인 전압(VDD)을 인가하고,
    상기 비트 라인을 접지(GND)에 접속하고, 그리고
    상기 소스 라인에 상기 드레인 전압(VDD)을 인가하는 것을 포함하는 반도체 소자의 동작 방법.
  15. 제12 항의 반도체 소자의 읽기 동작에 있어서,
    상기 쓰기 워드 라인을 접지(GND)에 접속하고,
    상기 읽기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 비트 라인에 읽기 전압(Vread)을 인가하고, 그리고
    상기 소스 라인을 상기 접지(GND)에 접속하는 것을 포함하는 반도체 소자의 동작 방법.
  16. 제12 항에 있어서,
    상기 적어도 하나의 스핀-궤도 토크 라인의 상기 제1 단과 대향하는 제2 단과 상기 소스 라인 사이에 접속된 제3 스위칭 소자를 더 포함하되,
    상기 제3 스위칭 소자의 제3 게이트 전극은 상기 쓰기 워드 라인에 접속된 반도체 소자.
  17. 제16 항의 반도체 소자의 쓰기 동작에 있어서,
    상기 쓰기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 읽기 워드 라인을 접지(GND)에 접속하고,
    상기 비트 라인에 상기 드레인 전압(VDD)을 인가하고, 그리고
    상기 소스 라인을 상기 접지(GND)에 접속하는 것을 포함하는 반도체 소자의 동작 방법.
  18. 제16 항의 반도체 소자의 쓰기 동작에 있어서,
    상기 쓰기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 읽기 워드 라인을 접지(GND)에 접속하고,
    상기 비트 라인을 상기 접지(GND)에 접속하고, 그리고
    상기 소스 라인에 상기 드레인 전압(VDD)을 인가하는 것을 포함하는 반도체 소자의 동작 방법.
  19. 제16 항의 반도체 소자의 읽기 동작에 있어서,
    상기 쓰기 워드 라인을 접지(GND)에 접속하고,
    상기 읽기 워드 라인에 드레인 전압(VDD)을 인가하고,
    상기 비트 라인에 읽기 전압(Vread)을 인가하고, 그리고
    상기 소스 라인을 상기 접지(GND)에 접속하는 것을 포함하는 반도체 소자의 동작 방법.
  20. 기판 상의 제1 전극;
    상기 제1 전극 상에 배치되고, 스토리지 층, 상기 스토리지 층에 대향하는 기준 층, 및 상기 스토리지 층 및 상기 기준 층 사이의 터널 배리어 층을 갖는 자기 터널 접합(MTJ);
    상기 자기 터널 접합 상의 제2 전극; 및
    상기 스토리지 층의 측면에 배치된 적어도 하나의 스핀-궤도 토크 라인(SOT line)을 포함하는 반도체 소자.
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