KR20230112145A - 반도체 기판, 반도체 디바이스, 전자 기기 - Google Patents

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KR20230112145A
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semiconductor
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semiconductor layer
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타케시 카미카와
카츠아키 마사키
토시히로 코바야시
유이치로 하야시
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교세라 가부시키가이샤
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Abstract

이종 기판(1)과, 개구부(KS) 및 마스크부(5)를 갖는 마스크층(6)과, 개구부와 겹치는 시드부(3S)와, 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층(8)을 구비하고, 반도체층의 유효부(YS)의 상면은 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖는 적어도 1개의 저결함 영역(AL)을 포함하고, 저결함 영역(AL)에서는 CL법에 의한 선 형상 결함이 측정되지 않는다.

Description

반도체 기판, 반도체 디바이스, 전자 기기
본 발명은 반도체 기판, 반도체 디바이스, 전자 기기에 관한 것이다.
GaN(질화갈륨)을 사용한 반도체 장치는 일반적으로 Si(실리콘)로 이루어지는 반도체 장치보다 전력 변환 효율이 높다. 이에 의해, GaN을 사용한 반도체 장치는 Si로 이루어지는 반도체 장치보다 전력 손실이 작기 때문에, 에너지 절약 효과가 기대된다. 종래, GaN을 사용한 반도체 장치를 제조하기 위해서, GaN계 반도체 소자를 형성하는 기술에 관한 연구가 행해지고 있다. 예를 들면, 특허문헌 1에는 ELO(Epitaxial Lateral Overgrowth)법을 사용하여, GaN계 반도체층을 GaN계 기판 또는 이종 기판(예를 들면, 사파이어 기판) 상에 형성하는 방법이 개시되어 있다.
일본 특허공개 2013-251304호 공보
본 개시에 관한 반도체 기판은 GaN계 반도체와 격자 정수가 상이한 주기판과, 상기 주기판보다 상층에 위치하고, 개구부 및 마스크부를 갖는 마스크층과, 평면시에서 상기 개구부와 겹치는 시드부와, 상기 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층을 구비하고, 상기 반도체층은 평면시에 있어서 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는 유효부를 포함하고, 상기 유효부의 상면은 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖는 적어도 1개의 저결함 영역을 포함하고, 상기 저결함 영역에서는 CL법에 의한 선 형상 결함이 측정되지 않는다.
도 1은 본 실시형태에 관한 반도체 기판의 구성을 나타내는 평면도 및 단면도이다.
도 2는 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 3은 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 4는 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 평면도 및 단면도이다.
도 5는 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 평면도 및 단면도이다.
도 6은 본 실시형태에 관한 소자 분리 공정을 나타내는 단면도이다.
도 7은 본 실시형태에 관한 소자 분리 공정을 나타내는 평면도이다.
도 8은 소자 분리 공정의 다른 예를 나타내는 단면도이다.
도 9는 소자 분리 공정의 다른 예를 나타내는 단면도이다.
도 10은 소자 박리 공정을 나타내는 단면도이다.
도 11은 소자 박리 공정의 다른 예를 나타내는 단면도이다.
도 12는 본 실시형태에 관한 전자 기기의 구성을 나타내는 모식도이다.
도 13은 본 실시형태에 관한 전자 기기의 다른 구성을 나타내는 모식도이다.
도 14는 반도체층의 횡성장의 일례를 나타내는 단면도이다.
도 15는 본 반도체 기판(ELO 반도체층이 마스크 상에서 엣지면을 가지는 구성)의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 16은 본 반도체 기판(ELO 반도체층이 마스크 상에서 엣지면을 가지는 구성)의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 17은 본 반도체 기판(ELO 반도체층이 마스크 상에서 엣지면을 가지는 구성)의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 18은 본 반도체 기판(ELO 반도체층이 마스크 상에서 엣지면을 가지는 구성)의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 19는 ELO 반도체층이 마스크 상에서 엣지면을 가지지 않는 일체형의 반도체 기판의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 20은 ELO 반도체층이 마스크 상에서 엣지면을 가지지 않는 일체형의 반도체 기판의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 21은 ELO 반도체층이 마스크 상에서 엣지면을 가지지 않는 일체형의 반도체 기판의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 22는 ELO 반도체층이 마스크 상에서 엣지면을 가지지 않는 일체형의 반도체 기판의 평가에 대해서 나타내는 평면도 및 모식도이다.
도 23은 반도체 기판(10)(주기판은 실리콘 기판)의 ELO 반도체층(8)을 대상으로 한 CL상이다.
도 24는 반도체 기판(10)(주기판은 사파이어 기판)의 ELO 반도체층(8)을 대상으로 한 CL상이다.
도 25는 반도체 기판(10)의 ELO 반도체층 이면(박리면)을 대상으로 한 CL상이다.
도 26은 참고예의 GaN층 표면의 CL상이다.
도 27은 참고예의 GaN층 표면의 CL상이다.
도 28은 참고예의 GaN층 표면의 CL상이다.
도 29는 참고예의 ELO법 성막의 GaN층 이면(박리면)을 대상으로 한 CL상이다.
도 30은 참고예의 ELO법 성막의 GaN층 이면(박리면)을 대상으로 한 CL상이다.
도 31은 실시예 1의 반도체 기판의 구성을 나타내는 단면도이다.
도 32는 실시예 1에서의 반도체층 박리의 일례를 나타내는 단면도이다.
도 33은 실시예 2의 반도체 기판의 구성을 나타내는 단면도이다.
도 34는 실시예 3의 반도체 기판의 구성을 나타내는 단면도이다.
도 35는 실시예 4의 반도체 기판의 구성을 나타내는 단면도이다.
도 36은 실시예 4의 적용 예를 나타내는 단면도이다.
도 37은 실시예 5의 구성을 나타내는 단면도이다.
도 38은 실시예 6의 구성을 나타내는 단면도이다.
도 39는 실시예 6의 다른 구성을 나타내는 단면도이다.
도 40은 반도체 기판의 제조 장치의 구성예를 나타내는 블록도이다.
(반도체 기판)
도 1은 본 실시형태에 관한 반도체 기판의 구성을 나타내는 평면도 및 단면도이다. 본 실시형태에 관한 반도체 기판(10)(반도체 웨이퍼)은 도 1에 나타낸 바와 같이, 주기판(1)과, 주기판(1) 상에 형성되고, 시드부(3S)를 포함하는 하지층(4)과, 하지층(4) 상에 형성되고, 평면시에서 시드부(3S)와 겹치는 개구부(KS) 및 마스크부(5)를 갖는 마스크층(6)과, 시드부(3S) 상 및 마스크부(5) 상에 배치된 질화물 반도체(예를 들면 GaN계 반도체)를 포함하는 반도체층(8)을 포함한다. 하지층(4)이 하지부(4), 마스크층(6)이 마스크(6)(마스크 패턴)여도 되고, 반도체층(8)이 반도체부(8)여도 된다.
마스크층(4)의 개구부(KS)는 테이퍼 형상(하지층(4)측을 향해서 폭이 좁아지는 형상)이어도 된다. 이 경우, 개구부(KS)의 폭, 마스크부(5)의 폭은 마스크층 상면을 대상으로 하여 표기할 수 있다. 단, 이것에 한정되지 않는다.
질화물 반도체는, 예를 들면, AlxGayInzN(0≤x≤1; 0≤y≤1; 0≤z≤1; x+y+z=1)으로 나타낼 수 있고, 구체예로서, GaN계 반도체, AlN(질화알루미늄), InAlN(질화인듐알루미늄), InN(질화인듐)을 들 수 있다. GaN계 반도체란, 갈륨 원자(Ga) 및 질소 원자(N)를 포함하는 반도체이며, 전형적인 예로서, GaN, AlGaN, AlGaInN, InGaN을 들 수 있다. 반도체층(8)은 도프형(예를 들면, 도너를 포함하는 n형)이어도 되고 논도프형이어도 된다. 반도체 기판이란, 질화물 반도체(예를 들면 GaN계 반도체)를 포함하는 기판이라는 의미이며, 주기판(1)의 소재는 반도체여도 되고, 비반도체여도 된다. 주기판(1) 및 하지층(4)을 포함하여 베이스 기판이라고 부르는 경우가 있고, 주기판(1), 하지층(4) 및 마스크층(6)을 포함하여 템플레이트 기판(7)이라고 부르는 경우가 있다.
반도체층(8)은 개구부(KS)로부터 노출되는 시드부(3S)를 기점으로 하여, ELO(Epitaxial Lateral Overgrowth)법에 의해 형성된다. 이 때문에, 반도체층(8)을 ELO 반도체층(8)이라고 기재하는 경우가 있다. 반도체층(8)의 두께 방향은 Z방향(GaN계 결정의 <0001> 방향)이다. 개구부(KS)는 긴 형상이며, 그 폭 방향은 X 방향(GaN계 결정의 <11-20> 방향)이다.
도 2는 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 단면도이다. 도 2에 나타낸 바와 같이, 반도체 기판(10)은 주기판(1), 하지층(4), 마스크층(6), 반도체층(8), 및 기능층(9)을 이 순서로 형성한 구성이어도 된다.
반도체 기판(10)에서는, 주기판 상에 복수의 층이 적층되어 있는데, 그 적층 방향을 「상방향」이라고 할 수 있다. 또한, 반도체 기판(10)의 법선 방향과 평행한 시선에서 반도체 기판(10)을 보는 것을 「평면시」라고 부를 수 있다.
(주기판)
주기판(1)에는 GaN계 반도체와 상이한 격자 정수를 갖는 이종 기판을 사용할 수 있다. 이종 기판으로서는, 실리콘(Si) 기판, 사파이어(Al2O3) 기판, 실리콘 카바이드(SiC) 기판, ScAlMgO4 기판 등을 들 수 있다. 주기판(1)의 면 방위는 예를 들면, 실리콘 기판의 (111)면, 사파이어 기판의 (0001)면, SiC 기판의 6H-SiC (0001)면이다. 이것들은 예시이며, 반도체층(8)을 ELO법으로 성장시킬 수 있는 기판 및 면 방위이면 어느 것이어도 된다. 주기판이 자립 기판(예를 들면, 벌크 결정체로부터 잘려진 웨이퍼)이어도 된다.
(하지층)
하지층(4)으로서, 주기판측으로부터 순서대로, 버퍼층(2)(예를 들면, AlN층) 및 시드층(3)(예를 들면, GaN계 반도체)을 형성할 수 있다. 버퍼층(2)은 주기판(1)과 시드층(3)이 다이렉트로 접촉하여 서로 용융하는 것을 저감시킬 수 있는 용융 억제층이다. 또한, 시드층(3)의 결정성을 높이는 효과도 있다. AlN층은 예를 들면 MOCVD법을 사용하여, 두께 10nm 정도∼5㎛ 정도로 형성한다. 예를 들면, GaN계 반도체인 시드층(3)과 서로 용융하지 않는 주기판(1)을 사용했을 경우에는 버퍼층(2)을 형성하지 않는 구성도 가능하다. 주기판(1)에 실리콘 기판 등을 사용했을 경우, 시드층인 GaN계 반도체와 서로 용융하기 때문에, 예를 들면, AlN층 등의 버퍼층(2)을 형성함으로써, 용융이 저감된다.
시드층(3)에는 예를 들면, AlGaN층을 사용할 수 있다. 시드층(3)은 마스크층(6)의 개구부(KS)와 겹치는 시드부(3S)를 포함한다. 시드층(3)으로서, Al 조성이 그레이디드하게 GaN에 가까워지는 그레이디드층을 사용할 수 있다. 그레이디드층은, 예를 들면, AlN층측부터 순서대로, 제 1 층인 Al0.7Ga0.3N층 및 제 2 층인 Al0.3Ga0.7N층을 형성한 적층체이다. 이 경우, 제 2 층(Al:Ga:N=0.3:0.7:1)에 있어서의 Ga의 조성비(0.7/2=0.35)는 제 1 층(Al:Ga:N=0.7:0.3:1)에 있어서의 Ga의 조성비(0.3/2=0.15)보다 크다. 그레이디드층은, MOCVD법으로 용이하게 형성할 수 있고, 3층 이상으로 구성해도 된다. 시드층(3)에 그레이디드층을 사용함으로써, 이종 기판인 주기판(1)으로부터의 응력을 완화할 수 있다. 시드층(3)을, GaN층을 포함하는 구성으로 할 수 있다. 이 경우, 시드층(3)을 GaN 단층으로 해도 되고, 시드층(3)인 그레이디드층의 최상층을 GaN층으로 해도 된다. 하지층(4)은 버퍼층(2) 및 시드층(3)의 일방으로만 구성되어도 된다. 또한, 주기판(1)에 자립형(예를 들면, 벌크 결정으로부터 잘라낸 단결정 웨이퍼)의 SiC 기판을 사용하고, 하지층을 형성하지 않고, SiC 기판 상에 마스크층(6)을 형성함으로써 템플레이트 기판으로 할 수도 있다.
(마스크층)
마스크층(6)에는 마스크부(5) 및 개구부(KS)가 형성된다. 개구부(KS)는 시드층(3)을 노출시켜, 반도체층(8)의 성장을 개시시키는 성장 개시 개구의 기능을 갖고, 마스크부(5)는 반도체층(8)을 횡방향 성장시키는 선택 성장 마스크의 기능을 갖고 있어도 된다. 개구부(KS)는 마스크층(6)(마스크 패턴(6))에 있어서의 마스크부(5)가 없는 부분(비형성부)이며, 마스크부(5)로 둘러싸여 있지 않아도 된다.
마스크층(6)으로서, 산화실리콘(SiOx)막, 질화실리콘(SiNx)막, 산질화실리콘막(SiON), 질화티탄(TiNx)막 등의 무기 절연막을 사용할 수 있다. 예를 들면, 하지층(4) 상에, 스퍼터법을 사용하여 두께 50nm 정도∼4㎛ 정도(예를 들면, 100nm 정도∼2㎛ 정도)의 산화실리콘막을 전체면 형성하고, 산화실리콘막의 전체면에 레지스트를 도포한다. 그 후, 포토리소그래피법을 사용하여 레지스트를 패터닝하여, 스트라이프 형상의 개구부를 가진 레지스트를 형성한다. 그 후, 불산(HF), 버퍼드 불산(BHF) 등의 웨트 에천트에 의해 산화실리콘막의 일부를 제거하여 개구부(KS)로 하고, 레지스트를 유기 세정으로 제거함으로써, 개구부(KS) 및 마스크부(5)를 갖는 마스크층(6)이 형성된다. 포토리소그래피법을 사용하여, 마스크부를 기판 전체면에 형성한 후에, 레지스트를 도포하여 패터닝하여, 개구부(KS)가 되는 영역의 레지스트를 제거하고, 드라이 에칭법을 사용하여 개구부(KS)를 형성하는 것도 가능하다.
개구부(KS)는 긴 형상이며, 복수의 개구부(KS)가 ELO 반도체층(8)의 a축 방향(제 1 방향(X))으로 제 1 주기를 갖고 주기적으로 배열된다.
개구부(KS)의 폭은 0.1㎛∼20㎛ 정도로 한다. 개구부(KS)의 폭이 작을수록, 개구부(KS)로부터 ELO 반도체층(8)으로 전파되는 관통 전위의 수는 감소한다. 또한, 후공정에 있어서 ELO 반도체층(8)의 박리도 용이해진다. 또한, 표면 결함이 적은 유효부의 면적을 크게 할 수 있다.
마스크층(6)에는 상기 재료를 포함하는 적층막, 예를 들면 산화실리콘막과 질화실리콘막을 포함하는 적층막을 사용할 수도 있다.
(ELO 반도체층의 성막)
반도체층(8)(ELO 반도체층(8))으로서, GaN계 반도체층을 ELO법으로 형성한다. ELO 반도체층(8)이 GaN으로 구성되고, 시드부(3S)가 GaN을 포함하고 있어도 된다. 예를 들면, 주기판(1), 하지층(4) 및 마스크층(6)을 포함하는 템플레이트 기판(7)을 MOCVD 장치에 도입하고, 템플레이트 기판(7) 상에 GaN층을 성막한다. ELO 성막 조건의 일례로서, 기판 온도: 1120℃, 성장 압력: 50kPa, TMG(트리메틸갈륨): 22sccm, NH3: 15slm, V/III=6000(III족 원료의 공급량에 대한 V족 원료의 공급량의 비)을 채용할 수 있다.
반도체층(8)의 성막에서는 반도체층(8)과 마스크부(5)의 상호 반응을 저감하여, 반도체층(8)과 마스크부(5)가 반데르발스력으로 접촉하는 상태를 유지하는 것이 바람직하다. 즉, 반도체층(8)과 마스크부(5)는 주로 반데르발스력으로 접촉하고 있다.
서로 이웃하는 개구부(KS)로부터 성장한, 서로 이웃하는 ELO 반도체층(8)끼리는 서로 회합시켜도 되고, 서로 회합시키지 않음으로써 마스크부(5)의 중앙 부근에 간극(갭)을 형성하고 있어도 된다. 회합시켰을 경우에는 기판의 전체면이 평탄한 표면을 형성할 수 있다. 회합시키지 않을 경우에는 질화물 반도체와 상이한 재료를 주성분으로 하는 주기판(1)을 사용했을 경우에 생기는 응력(압축 응력 또는 인장 응력)을 보다 효과적으로 간극(갭)에서 완화할 수 있어, 결함의 발생이나 크랙의 발생을 효과적으로 억제할 수 있다.
(ELO 반도체층의 형상)
반도체층(8)은 평면시에 있어서 개구부(KS)와 마스크부의 중앙(5C) 사이에 위치하는 유효부(YS)(후공정에서 소자부를 구성하는 부분)를 갖는다. 반도체층(8) 중, 시드부(3S) 상에 위치하는 부분(관통 전위가 많은 부분)은 비유효부(NS)가 된다. 즉, 반도체층(8)은 상대적으로 관통 전위가 적은 유효부(YS)와, 상대적으로 관통 전위가 많은 비유효부(NS)를 포함한다. 비유효부(NS)는 전위 계승부이며 유효부(YS)(전위 비계승부)보다 관통 전위가 많지만, 디바이스의 일부로서 사용해도 된다. 예를 들면 기능층(9)이 활성층을 포함할 경우, 활성층 중, 전자와 정공이 결합하는 부분(발광부)을 평면시에서 유효부(YS)와 겹치도록 형성할 수 있다. N형 전극(캐소드) 등은 평면시에서 비유효부(NS)와 겹치도록 형성해도 된다.
관통 전위는 ELO 반도체층(8)의 두께 방향(<0001> 방향, Z방향)을 따라, 반도체층(8)의 하면 또는 내부로부터 그 표면 또는 표층으로 연장되는 전위(결함)이다. 관통 전위는 반도체층(8)의 표면(c면에 평행)에 대해서 CL(Cathode luminescence) 측정을 행함으로써 관찰 가능하다.
도 1의 반도체층(8)은 마스크부(5)의 중앙 근방에 엣지면(측면)(8E)을 갖고, 인접하는 시드부(3S)로부터 성장한 반도체층(8)과 회합하지 않는다. 한편, c면의 ELO 반도체층(8)을 섬 형상으로 형성할 경우, 전형적으로는 ELO 반도체층(8)의 측면은 <1-10α>면(α는 임의의 정수), <11-2β>면(β는 임의의 정수) 또는 이것들과 결정학적으로 등가인 면에 의해 형성된다. 즉, 반도체층(8)의 엣지면(8E)이 경사면(패싯)을 갖고 있어도 된다.
이와 같이, 서로 이웃하는 2개의 시드부(3S)로부터 역방향으로 횡방향 성장한 반도체층(8)끼리가 마스크부(5) 상에서 접촉(회합)하지 않고, 갭(간극)(GP)을 가짐으로써, 반도체층(8)의 내부 응력을 저감시킬 수 있다. 이에 의해, 반도체층(8)에 생기는 크랙, 결함을 저감시킬 수 있다. 이 효과는 주기판(1)이 이종 기판인 본 실시형태에서 특히 효과적이 된다. 갭(GP)의 폭은 4㎛ 이하가 바람직하고, 보다 바람직하게는 3㎛ 이하이다.
반도체층(8)은 n형의 GaN계 반도체여도 된다(도너로서는, 예를 들면 실리콘). 반도체층(8)보다 상층에 예를 들면 p형 반도체층을 포함하는 기능층(9)을 형성하는 경우(도 2 참조), 반도체층(8)이 n형 도펀트로서 실리콘이나 산소를 가질 경우, p형 도펀트(마그네슘 등)가 보상될 수 있기 때문에, 갭(GP)의 폭을 상기 범위로 억제함으로써 이 현상을 대폭 저감시킬 수 있다.
도 3은 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 단면도이다. 기능층(9)을 형성할 경우, 도 3과 같이 엣지 그로스(9G)(코너부)가 생기는 경우가 있다. 예를 들면, 기능층(9)이 AlGaN층을 포함하는 경우이다. 엣지 그로스는 10㎛ 이상의 폭, 높이 200∼300nm 정도의 사이즈가 되는 경우도 있어, 후공정의 장해가 되지만, 갭(GP)의 폭을 상기 범위로 억제함으로써 엣지 그로스(9G)를 대폭 저감(예를 들면, 100nm 이하)시킬 수 있다.
도 4 및 도 5는 본 실시형태에 관한 반도체 기판의 다른 구성을 나타내는 평면도 및 단면도이다. 도 4의 반도체층(8)은 서로 이웃하는 2개의 시드부(3S)로부터 역방향으로 횡방향 성장한 반도체층끼리가 마스크부의 중앙(5C) 근방에서 회합하여, 일체화한 구성을 갖는다. 이 구성에 있어서는, ELO 반도체층(8)의 성막 조건, 마스크부(5)의 폭 등을 적절히 설정함으로써, 도 5에 나타낸 바와 같이, 회합점인 마스크부의 중앙(5C)의 근방에 중공부(8C)를 형성시켜도 된다. 중공부(8C)의 형상은 마스크부(5)측이 폭이 넓어지는 형상(예를 들면, 단면시에서 추형, 물방울형)이다. 이 경우의 반도체층(8)은 평면시에서 중공부(8C)와 겹치는 부분(비유효부(NS))을 갖고 있다. 즉, 반도체층(8)은 유효부(YS)와, 유효부(YS)에 인접한 비유효부(NS)를 갖고 있게 된다.
마스크층(6)의 재료로서 사용되는 산화실리콘, 질화실리콘 및 산질화실리콘막은, GaN계 반도체와 비교하여 열팽창 계수가 작기 때문에, 1000℃ 정도에서 회합시킨 ELO 반도체층(8)을 실온으로 강온할 때, 열팽창 계수의 차이에서 기인하여 ELO 반도체층(8)에 크랙이 생길 수 있다. 중공부(8C)는 반도체층(8)의 내부 응력을 대폭 저감하는 효과가 있기 때문에, 이러한 크랙의 발생을 효과적으로 저감시킬 수 있다. 또한, 반도체층(8)의 표면은 중공부(8C)의 상부에 해당하는 부분에 패임(8D)을 갖고 있어도 된다. 이 패임(8D)도 반도체층(8)의 내부 응력을 완화하는 효과가 있다.
(기능층)
도 2의 반도체 기판(10)은 반도체층(8) 상에 기능층(9)을 포함한다. 기능층(9)은 예를 들면, GaN계의 n형 반도체층, GaN계의 논도프 반도체층, GaN계의 p형 반도체층, 도전층, 및 절연층 중 적어도 1개를 포함한다. 기능층(9)의 GaN계 반도체층에 대해서는, 어떠한 성막 방법이어도 된다. 기능층(9)이 화합물 반도체층(화합물 반도체부)이어도 된다. 화합물 반도체층은 질화물 반도체층(질화물 반도체부)이어도 되고, 이 경우, 질화물 반도체층이 p형층 및 활성층(예를 들면, 발광층)을 포함해도 되고, 질화물 반도체층이 n형층, 활성층 및 p형층을 포함해도 된다.
기능층(9)은 반도체층(8)과 함께 반도체 디바이스(예를 들면, LED, 레이저)를 구성하는 것이어도 되지만, 이것에 한정되지 않는다. 예를 들면 GaN계의 n형 반도체층만을 형성해도 된다.
(반도체 기판 상에서의 소자 분리)
도 6은 본 실시형태에 관한 소자 분리 공정을 나타내는 단면도이다. 도 7은 본 실시형태에 관한 소자 분리 공정을 나타내는 평면도이다. 도 6에 나타낸 바와 같이, 반도체 기판(10)에 있어서 평면시에서 개구부(KS)와 겹치는 영역(AK)을, 기상 에칭을 사용하여 하지층(4)에 이를 때까지 제거한다.
여기에서는, 하지층(4), 마스크층(6), 반도체층(8) 및 기능층(9) 각각의 일부가 제거 대상이 되고, 제거 후에 형성되는 트렌치(TR)(소자 분리 홈) 내에는 하지층(4) 및 마스크부(5)가 노출된다. 트렌치(TR)의 개구 폭은 마스크층의 개구부(KS)의 폭보다 크게 하는 것이 바람직하다. 소자 분리 공정에 의해, 반도체 기판(10)에 있어서, 소자부(DS)를 분리할 수 있다. 이 단계에서는, 소자부(DS)는 템플레이트 기판의 마스크부(5)와 반데르발스 결합하고 있고, 반도체 기판(10)의 일부이다.
도 7에 나타낸 바와 같이, 트렌치(TR)는 평면시에 있어서 격자 형상(래티스 패턴)으로 형성할 수 있다. 이 경우, 서로 이웃하는 횡트렌치(X 방향으로 연신)와 서로 이웃하는 종트렌치(Y 방향으로 연신)로 둘러싸이는 영역에 소자부(DS)가 1개 포함되는 구성으로 해도 된다.
기상 에칭은 일반적인 포토리소그래피법으로 실현된다. 에칭 종료 후에, 기상 에칭의 마스크가 된 포토레지스트를 제거할 필요가 있는데, 약초음파를 사용한 유기 세정을 행하면, 소자부(DS)가 마스크부(5)로부터 박리되어 떨어질 우려가 적다.
도 8은 소자 분리 공정의 다른 예를 나타내는 단면도이다. 도 8과 같이, 반도체 기판(10)에 있어서 평면시에서 개구부(KS)와 겹치는 영역 및 갭부(GP)와 겹치는 영역을, 기상 에칭을 사용하여 하지층(4)에 이를 때까지 제거해도 된다. 이렇게 하면, 반도체층(8)의 제 2 방향(개구부(KS)의 길이 방향, Y방향)의 사행(蛇行)이 해소되어, 형상이 정렬된 소자부(DS)를 얻을 수 있다.
도 9는 소자 분리 공정의 다른 예를 나타내는 단면도이다. 도 9와 같이, 반도체 기판(10)에 있어서 평면시에서 개구부(KS)와 겹치는 영역 및 마스크부(5) 중앙부(비유효부(NS))와 겹치는 영역을, 기상 에칭을 사용하여 하지층(4)에 이를 때까지 제거할 수 있다.
(템플레이트 기판으로부터의 소자 박리)
도 10은 소자 박리 공정을 나타내는 단면도이다. 반도체층(8)과 마스크부(5)는 반데르발스력(약한 힘)으로 결합하고 있기 때문에, 도 10에 나타낸 바와 같이, 스탬프 장치(ST) 등의 인력(점착력, 흡인력, 정전력 등)에 의해 기능층(9)을 인상함으로써, 소자부(DS)를 용이하게 템플레이트 기판으로부터 박리하여, 반도체 디바이스(20)로 할 수 있다. 점탄성 엘라스토머 스탬프, 정전 접착 스탬프 등을 사용하여 마스크부(5)로부터 직접 박리할 수 있는 것은, 비용, 스루풋 등의 면에서 큰 메리트가 된다. 단, 마스크부(5)와 반도체층(8)의 유착이 있으면 박리가 어려워지기 때문에, 이러한 유착을 저감시키는 것의 의의는 크다(후술). 점탄성 엘라스토머 스탬프, 정전 접착 스탬프 등을 반도체층(8)에 접촉시킨 후, 예를 들면 초음파에 의한 진동 등을 가해도 된다. 이 진동 등에 의해, 더욱 용이하게 마스크부(5)로부터 반도체층(8)을 박리할 수 있다.
도 11은 소자 박리 공정의 다른 예를 나타내는 단면도이다. 도 11에 나타낸 바와 같이, 마스크부(5)를 웨트 에칭하고, 반도체층(8)의 소자부(DS)가 시드층(3)과만 접속한 상태로 한 후에 테이프(TP) 등에 의해 기계적으로 소자부(DS)를 템플레이트 기판(7)으로부터 박리해도 된다. 이 경우, 개구부(KS) 상을 에칭할 필요가 없기 때문에, 대형의 반도체 디바이스(20)를 형성할 수 있다. 이 박리 방법은 반도체층(8)이 분리형인 경우(마스크부 상에 엣지면을 가질 경우)에 소자 분리 공정을 생략할 수 있는 메리트가 있다. 반도체층(8)이 일체형인 경우(마스크부 상에 엣지면을 가지지 않는 경우)는 에천트 유입용의 파낸 부분(하지층까지)을 형성하면 되고, 소자 박리가 용이하다고 하는 메리트가 있다.
(반도체 디바이스)
도 10 및 도 11에 나타낸 바와 같이, 템플레이트 기판(7)으로부터 박리된 소자부(DS)는 반도체 디바이스(20)로서 기능한다. 구체적인 반도체 디바이스(20)로서는, 예를 들면, 발광 다이오드(LED), 반도체 레이저, 쇼트키 다이오드, 포토다이오드, 트랜지스터(파워 트랜지스터, 고전자 이동도 트랜지스터를 포함한다) 등을 들 수 있다.
(전자 기기)
도 12는 본 실시형태에 관한 전자 기기의 구성을 나타내는 모식도이다. 도 12의 전자 기기(30)는 반도체층(8) 및 기능층(9)을 포함하는 반도체 디바이스(20)와, 반도체 디바이스(20)가 실장되는 구동 기판(23)과, 구동 기판(23)을 제어하는 제어 회로(25)를 포함한다. 도 13은 본 실시형태에 관한 전자 기기의 다른 구성을 나타내는 모식도이다. 도 13의 전자 기기(30)는 반도체층(8) 및 기능층(9)을 포함하는 반도체 기판(10)과, 반도체 기판(10)이 실장되는 구동 기판(23)과, 구동 기판(23)을 제어하는 제어 회로(25)를 포함한다. 이 경우, 주기판(1)이 광투과성을 갖는 기판(예를 들면, 사파이어 기판)이어도 된다.
전자 기기로서는, 표시 장치, 레이저 출사 장치(패브리 페로 타입, 면발광 타입을 포함한다), 측정 장치, 조명 장치, 통신 장치, 정보 처리 장치, 전력 제어 장치를 들 수 있다.
(ELO 반도체층 이면의 공극)
이하에서는, 반도체 기판(10)에 있어서의 ELO 반도체층(8)의 이면(마스크부(5)와의 경계면)에 대해서 설명한다.
이종 기판을 사용하고, 또한 마스크부(5)를 폭이 넓게 하는 경우에는, ELO 반도체층(8)의 이면에 공극이 생기는 경우가 있다. 이 공극은 ELO 반도체층(8)의 표면 결함의 원인(예를 들면, 반도체층(8)에 응력이 가해졌을 때에 결함의 기점)이 되고, ELO 반도체층(8) 상에 형성되는 디바이스의 특성 악화, 신뢰성의 저하를 초래하게 된다. 본 실시형태에서는, 횡방향 성막 레이트를 높이고, ELO 반도체층(8)과 마스크부(5)의 상호 반응을 저감시킴으로써, 마스크부(5)의 표면 모폴로지를 개선하고, 결과적으로, ELO 반도체층(8)의 이면의 공극 및 마스크부(5)와의 유착을 저감시키는 데에 성공하였다.
구체적으로는, 마스크부(5)의 열화를 저감시키기 위해서, 횡방향 성막 레이트를 높이고, 마스크부(5)를 횡방향 성장막(ELO 반도체층(8))에 의해 신속하게 덮었다. MOCVD 중에서, 횡방향 성막 레이트가 작을 경우, 마스크부(5)를 고온하에서 수소 및 질소에 장시간 노출시키게 되고, 마스크부(5)의 증발 및 분해가 진행되어, 표면 모폴로지의 악화, 핀 홀의 발생, 피트의 발생 등을 초래할 우려가 있기 때문이다.
횡방향 성막 레이트를 높이는 수법은 이하와 같다. 우선, 마스크층(6)의 개구부(KS)로부터 노출된 시드부 상에, c축 방향으로 성장하는 종성장층을 형성하고, 그 후, a축 방향으로 성장하는 횡성장층을 형성한다. 이 때, 종성장층의 두께를 10㎛ 이하, 바람직하게는 5㎛ 이하, 더욱 바람직하게는 3㎛ 이하로 함으로써, 횡성장층의 두께를 낮게 억제하여, 횡방향 성막 레이트를 높일 수 있다.
도 14는 반도체층의 횡성장의 일례를 나타내는 단면도이다. 도 14에 나타낸 바와 같이, 개구부(KS)와 겹치는 시드부(3S) 상에 이니셜 성장층(SL)을 형성하고, 그 후, 이니셜 성장층(SL)으로부터 반도체층(8)을 횡방향 성장시키는 것이 바람직하다. 이니셜 성장층(SL)은 반도체층(8)의 횡방향 성장의 기점이 된다. 반도체층(8)의 성막에 있어서는, 이니셜 성장층(SL)의 엣지가 마스크부(5)의 상면을 올라타기 직전(마스크부(5)의 측면 상단에 접하고 있는 단계), 또는 마스크부(5)의 상면을 올라탄 직후의 타이밍에서 이니셜 성장층(SL)의 성막을 멈추는(즉, 이 타이밍에서 ELO 성막 조건을 c축 방향 성막 조건으로부터 a축 방향 성막 조건으로 스위칭하는) 것이 바람직하다. 이렇게 하면, 이니셜 성장층(SL)이 마스크부(5)로부터 약간 돌출되어 있는 상태로부터 횡방향 성막을 행하기 때문에, 반도체층(8)의 두께 방향으로의 성장에 재료가 소비되는 것을 저감하고, 효과적으로 반도체층(8)을 고속으로 횡방향 성장시킬 수 있다. 이니셜 성장층(SL)은 50nm∼5.0㎛(예를 들면, 80nm∼2㎛)의 두께로 형성할 수 있다. 이니셜 성장층(SL)의 두께를 500nm 이하로 해도 된다.
도 14와 같이 이니셜 성장층(SL)을 성막한 후에 반도체층(8)을 횡방향 성장시킴으로써, 유효부(YS) 내부의 비관통 전위를 많게 할(유효부(YS) 표면에 있어서의 관통 전위 밀도를 저감시킬) 수 있다. 또한, 유효부(YS) 내부에 있어서의 불순물 농도(예를 들면, 실리콘, 산소)의 분포를 제어할 수 있다. 한편, 반도체층(8)의 성막 중의 조건을 적절히 제어함으로써, 반도체층(8)을 Z방향(c축 방향)으로 성장시키거나, X 방향(a축 방향)으로 성장시키거나 하는 제어가 가능하다.
도 14에 나타내는 반도체층(8)의 유효부(YS)에 대해서는, 두께(d1)에 대한 X 방향(제 1 방향)의 사이즈(W1)의 비(W1/d1)를 예를 들면 2.0 이상으로 할 수 있다. 도 14의 수법을 사용하면, W1/d1을 1.5 이상, 2.0 이상, 4.0 이상, 5.0 이상, 7.0 이상, 또는 10.0 이상으로 할 수 있다. W1/d1을 1.5 이상으로 함으로써, 도 7에 나타낸 것과 같은 분할 공정이 용이해지는 것을 알 수 있다. 또한, 반도체층(8)의 내부 응력이 저감하여, 기판 휨이 저감된다. 반도체층(8)의 애스펙트비(두께에 대한 X 방향의 사이즈의 비=WL/d1)는 3.5 이상, 5.0 이상, 6.0 이상, 8.0 이상, 10 이상, 15 이상, 20 이상, 30 이상, 또는 50 이상으로 할 수 있다. 또한, 도 14의 수법을 사용하면, 개구부(KS)의 폭(WK)에 대한 반도체층(8)의 X 방향의 사이즈(WL)의 비(WL/WK)를 3.5 이상, 5.0 이상, 6.0 이상, 8.0 이상, 10 이상, 15 이상, 20 이상, 30 이상, 또는 50 이상으로 할 수 있고, 유효부의 비율을 높일 수 있다. 도 14에 나타내는 반도체층(8)은 질화물 반도체 결정(예를 들면, GaN 결정, AlGaN 결정, InGaN 결정, 또는 InAlGaN 결정)으로 할 수 있다.
비관통 전위는 c축에 평행한 면(두께 방향에 평행한 면)에 의한 단면에 있어서 CL 관측되는 전위이며, 주로 기저면(c면) 전위이다. c축에 평행한 면은 (1-100)면에 평행한 면(법선이 Y방향인 면)이어도 되고, (11-20)면에 평행한 면(법선이 X 방향인 면)이어도 된다.
반도체층(8)의 유효부(YS)의 비관통 전위 밀도는 유효부(YS)의 관통 전위 밀도보다 크다. 다시 말하면, 반도체층(8)의 유효부(YS)는 비관통 전위 밀도가 관통 전위 밀도보다 큰 GaN계 결정체(GaN계 레이어)라고 표현할 수 있다. 이 경우의 비관통 전위 밀도는 관통 전위 밀도의 10배 이상, 예를 들면 20배 이상으로 할 수 있다. 관통 전위 밀도는 예를 들면, 5×106[개/cm2] 이하로 할 수 있다. 유효부(GaN계 결정체)의 폭(X 방향의 길이)은 예를 들면, 10㎛ 이상으로 할 수 있다. 또한, 유효부(GaN계 결정체)를 X 방향(a축 방향)의 사이즈보다 Y방향(m축 방향)의 사이즈가 큰 긴 형상으로 할 수 있다. 유효부(GaN계 결정체)에 대해서는, (11-20)면에 평행한 면에 의한 단면의 비관통 전위 밀도가 (1-100)면에 평행한 면에 의한 단면의 비관통 전위 밀도보다 커도 된다. 또한, 유효부(GaN계 결정체)는 횡방향(X 방향) 성장에 의해 형성되기 때문에, X 방향에 관해, 성장 초기에 해당하는 일방의 단부보다 성장 말기에 해당하는 타방의 단부가 불순물(마스크층(6)에 포함되는 원자, 예를 들면 실리콘, 산소)의 농도가 낮은 구성으로 할 수 있다.
마스크부(5)의 질(두께의 균일성, 막질 등)은 마스크부(5)가 형성되는 하지층의 표면 평탄성, 결정성, 재질의 영향을 받는다. 하지층에 결함부가 있으면, 그 결함부로부터 마스크부(5)와 하지층의 반응이 진행되어 마스크부(5)의 질이 저하한다. 이 결과, 마스크부(5)와 그 위에 성막되는 ELO 반도체층(8)의 반응이 촉진되어, ELO 반도체의 이면(마스크부(5)와의 경계면)에 공극이 발생하는 경우가 있다. ELO법에서는, 마스크부(5)의 양측으로부터 중앙을 향해 성막이 진행되기 때문에, 중앙에 가까운 부분(성막까지의 시간이 긴 부분)에 공극이 생기기 쉽다.
ELO 반도체층(8)의 성막 온도에 대해서는, 1200℃를 초과하는 고온보다 1150℃ 이하의 온도가 바람직하다. 1000℃를 하회하는 저온에 있어서도 ELO 반도체층(8)의 형성은 가능하고, 상호 반응 저감의 관점에서는 보다 바람직하다고 할 수 있다. 이러한 저온 성막에 있어서는, 갈륨 원료로서 트리메틸갈륨(TMG)을 사용하면, 원료가 충분히 분해되지 않아, 갈륨 원자와 탄소 원자가 동시에 ELO 반도체층(8)에 통상 보다 많이 들어가는 것을 알 수 있었다. ELO법에서는 a축 방향의 성막은 빠르고, c축 방향의 성막이 느리기 때문에, c면 성막시에 많이 들어가기 때문인 것으로 생각된다.
ELO 반도체막에 들어간 탄소(카본)는 마스크부(5)와의 반응을 저감하여, 마스크부(5)와의 상호 반응을 저감하고, 마스크부(5)와의 유착 등을 일으키지 않는 것을 알 수 있었다. 그 때문에, ELO 반도체층(8)의 저온 성막에서는, 암모니아의 공급량을 줄여, 저V/III (<1000) 정도로 성막함으로써, 원료 또는 챔버 분위기 내의 탄소 원소를 ELO 반도체층(8)이 받아들여, 마스크부(5)와의 반응을 저감시킬 수 있다. 이 경우, 반도체층(8)이 탄소(카본)를 포함하는 구성이 된다.
또한, 1000℃를 하회하는 저온 성막에서는, 갈륨 원료 가스로서 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다. TEG는 TMG에 비해, 저온에서 유기 원료가 효율적으로 분해되기 때문에 횡방향 성막 레이트를 높일 수 있다.
ELO 반도체층(8)으로서 InGaN층을 형성해도 된다. InGaN층의 횡방향 성막은 예를 들면 1000℃를 하회하는 저온에서 행한다. 고온에서는 인듐의 증기압이 높아져, 막 중에 유효하게 들어가지 않기 때문이다. 성막 온도가 저온이 됨으로써, 마스크부(5)와 InGaN층의 상호 반응이 저감되는 효과가 있다. 또한, InGaN층은 GaN층보다 마스크부(5)와의 반응성이 낮다고 하는 효과도 있다. InGaN층에 인듐이 In 조성 레벨 1% 이상으로 들어가게 되면, 마스크부(5)와의 반응성이 더욱 저하하기 때문에 바람직하다. 갈륨 원료 가스로서는 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다.
마스크부(5)와 ELO 반도체층(8)의 상호 반응은 여러 요인에 의해 복합적으로 야기되기 때문에, 상술한 방책을 조합해도 된다.
ELO 반도체층(8)의 이면에 있어서의 공극의 발생을 억제함으로써, ELO 반도체층(8) 표면(표층)의 선 형상 결함을 저감시킬 수 있다. ELO 반도체층(8)의 m면은 응력에 대하여 취약하여, 결함이 발생하기 쉽다. 이 선 형상 결함은 m면을 따른 결정의 미끄러짐에 의해 생긴 것으로 생각된다. c면에 평행한 특정 단면에 있어서, m축 방향으로 연장되는 전위(칼날형 전위와 나선 전위가 합쳐진 혼합 전위로 추정된다)가 선 형상 결함으로서 관찰될 수는 있지만, 이 특정 단면보다 표층에서 절단한 단면(c면 평행)에 있어서 선 형상 결함이 사라져 있으면(관찰되지 않으면) 된다.
(ELO 반도체층 이면의 유착)
이종 기판을 사용하고, 또한 마스크부(5)를 폭이 넓게 하는 경우는, ELO 반도체층(8)의 이면에 마스크부(5)와의 유착이 생기는 경우가 있다. 이 유착이 존재하면, ELO 반도체층(8)과 이종 기판의 열팽창 계수의 차이에 의해 발생하는 응력이 완화되기 어려워져, 표면 결함의 원인이 된다. 또한, ELO 반도체층(8)을 템플레이트 기판(7)으로부터 박리할 때에, 박리 수율을 악화시킨다.
본 실시형태에서는 ELO 반도체층(8)과 마스크부(5)의 상호 반응을 저감시킴으로써, ELO 반도체층(8)과 마스크부(5)의 유착을 저감시킨다. 구체적으로는 마스크부(5)의 재질 및 두께를 최적화함과 아울러, 마스크부(5)의 막 밀도를 높인다. 마스크부(5)의 막 밀도가 낮을 경우, MOCVD 장치 내의 고온, 수소 분위기의 성막에 대하여, 막의 증발이 빠르거나, 에칭 레이트가 높아지거나 한다. 이러한 마스크부(5)를 횡방향 성장하는 ELO 반도체층(8)이 덮어 가면, 마스크부(5)와 ELO 반도체층(8)이 유착된다. 이것은, 마스크부(5)와 ELO 반도체층(8)이 혼합된 반응층이 발생하여 ELO 반도체층(8)이 마스크부(5)에 고착되어 버리기 때문으로 생각된다.
ELO 반도체층(8)과 마스크부(5)가 고착되면, ELO 반도체층(8)의 이면에 중간층(마스크부(5)와 반도체층(8)이 반응하거나, 혼합되어 있는 층)이 형성된다. 이 중간층(유착층)은 불산 등의 에천트를 사용하여 마스크부(5)를 제거했을 경우라도 제거되지 않고, ELO 반도체층(8)의 이면에 남는다. 그 때문에, 중간층이 형성되면, 템플레이트 기판(7)으로부터 박리한 후의 ELO 반도체층(8)의 이면의 표면 모폴로지가 악화한다. 유착의 영향이 적은 것은 AFM(Atomic Force Microscope)에서 산술평균 표면 거칠기 Ra가 10nm 이하이며, 바람직한 것은 1nm 정도가 된다. 또한, 유착의 영향이 큰 것은, Ra가 13nm 정도였다. 후술하는 박리 방법(실시예 1 참조)을 사용하여, ELO 반도체층(8)의 이면의 표면 거칠기를 AFM으로 측정함으로써, 유착의 상태 등을 알 수 있다.
(마스크층의 바람직한 구성)
마스크층으로서는, 상술한 실리콘산화막(SiOx) 이외에, 질화티타늄막(TiN 등), 실리콘질화막(SiN 등), 실리콘산질화막(SiON), 및 고융점 금속막 중 어느 1개로 이루어지는 단층막 또는 2 이상으로 이루어지는 복층막을 들 수 있다.
마스크부(5)는 실리콘질화막, 실리콘산질화막이어도 된다. 실리콘산화막은 ELO 반도체층(8) 형성 중에 미량이지만 분해, 증발되어, ELO 반도체층(8)으로 들어가게 되는 경우가 있지만, 실리콘질화막, 실리콘산질화막은 고온에서 분해, 증발하기 어렵다고 하는 메리트가 있다. 한편, ELO법에 있어서 일반적인 산화실리콘막을 마스크층에 사용했을 경우에도, 마스크층의 성막 조건, ELO 반도체층(8)의 성막 조건의 최적화에 의해, 마스크부(5) 및 ELO 반도체층(8)간의 상호 반응을 효과적으로 저감시킬 수 있다.
이에, 마스크층을 실리콘질화막 또는 실리콘산질화막의 단층막으로 해도 되고, 하지층 상에 실리콘산화막 및 실리콘질화막을 이 순서로 형성한 복층막으로 해도 되고, 하지층 상에 실리콘질화막 및 실리콘산화막을 이 순서로 형성한 복층막으로 해도 되고, 하지층 상에 실리콘질화막, 실리콘산화막 및 실리콘질화막을 이 순서로 형성한 복층막으로 해도 된다.
마스크부(5)의 핀 홀 등의 이상 부분은, 성막 후에 유기 세정 등을 행하여, 다시 성막 장치에 도입하여 동일 막 종류를 형성함으로써, 이상 부분을 소멸시켜도 된다. 일반적인 실리콘산화막을 사용하여, 상기와 같은 재성막 방법을 사용하여 양질의 마스크층을 형성해도 된다.
(본 반도체 기판의 평가)
이하에서는, 반도체 기판(10)의 평가를 설명한다. 도 15∼도 18은 본 반도체 기판(ELO 반도체층이 마스크 상에서 엣지면을 가지는 구성)의 평가에 대해서 나타내는 평면도 및 모식도이다. 반도체층(8)의 이면(마스크부와의 경계면(8R))에 대해서는, 마스크부(5)와 접하는 경계면의 상태에서 평가할 수도 있고, 반도체층(8)을 마스크부(5)로부터 박리하여, 그 박리면을 평가할 수도 있다. 이 경우, 마스크부(5)를 웨트 에칭 등으로 제거하면 반도체층(8)을 박리할 수 있다(또한, 반도체층(8)이 일체형인 경우는 하지층(4)까지의 사전 파내기를 행해도 된다).
반도체 기판(10)에 대해서, ELO 반도체층(8)의 표면을 CL(캐소드 루미네선스)법으로 측정한 결과, 유효부(YS)의 상면(8F)은 개구부(KS)의 폭 방향을 따른 제 1 방향(X)(a축 방향)으로 10㎛, 제 1 방향과 직교하는 제 2 방향(Y)(m축 방향)으로 10㎛의 사이즈를 갖는 적어도 1개의 저결함 영역(AL)이 포함되고, 저결함 영역(AL)에서는, 선 형상 결함(m면 미끄러짐에서 기인하는 것으로 생각되는 제 1 방향(X)에 대하여 경사를 이루는 선 형상 결함)이 측정되지 않았다(도 15 참조, 평가 기준 1). 보다 구체적으로는, 유효부(YS)의 상면은 제 1 방향(X)으로 나열되는 복수의 저결함 영역(AL)과, 제 2 방향(Y)으로 나열되는 복수의 저결함 영역(AL)을 포함하고 있었다(도 15 참조, 평가 기준 2). 유효부(YS)의 제 1 방향의 사이즈는 개구부(KS)의 폭보다 컸다(도 15 참조, 평가 기준 3).
유효부(YS)는 마스크부(5)와의 경계면(8R)에 있어서, 제 1 방향(X)으로 10㎛, 제 2 방향(Y)으로 10㎛의 사이즈를 갖는 제 1 영역(A1)과, 상기 사이즈와 동사이즈이며, 제 1 영역(A1)보다 마스크부(5)의 중앙측에 위치하고, 또한 마스크부(5)의 중앙(5C)과의 간격(PT)이 마스크부(5)의 폭의 30% 이하인 제 2 영역(A2)을 갖고 있었다. 그리고, 유효부(YS)를 마스크부(5)로부터 박리하고, 제 1 영역(A1) 및 제 2 영역(A2)을 AFM으로 관찰한 결과, 제 1 영역(A1)에 있어서의 장경 0.1[㎛] 이상의 오목부의 수는 제 2 영역(A2)에 있어서의 장경 0.1[㎛] 이상의 오목부의 수 이하였다(도 16 참조, 평가 기준 4). 또한, 제 1 영역(A1)에 존재하는 오목부의 장경은 1㎛ 이하였다(이하, 평가 기준 5).
또한, 마스크부(5)로부터 박리하기 전의 유효부(YS)에 대해서, 제 1 영역(A1) 및 제 2 영역(A2)의 단면 관찰을 AFM으로 행한 결과, 제 1 영역(A1)에 있어서의 장경 0.1[㎛] 이상의 공극(보이드)의 수는 제 2 영역(A2)에 있어서의 장경 0.1[㎛] 이상의 공극의 수 이하였다(도 16 참조, 평가 기준 6).
유효부(YS)는 마스크부(5)와의 경계면(8R)에 있어서, 제 1 방향(X)으로 10㎛, 제 2 방향(Y)으로 10㎛의 사이즈를 갖는 제 3 영역(A3)과, 상기 사이즈와 동사이즈이며, 제 3 영역(A3)보다 마스크부(5)의 중앙측에 위치한 제 4 영역(A4)을 갖고 있었다. 그리고, 유효부(YS)를 마스크부(5)로부터 박리하고, 제 1 영역(A3) 및 제 2 영역(A4)을 AFM으로 관찰한 결과, 제 3 영역(A3)의 유착 면적은 제 4 영역(A4)의 유착 면적보다 작았다(도 17 참조, 평가 기준 7). 또한, 제 3 영역(A3)은 마스크부(5)와의 유착이 실질적으로 보이지 않는 비유착 영역이었다(이하, 평가 기준 8). 한편, 제 4 영역(A4)은 마스크부의 중앙(5C)과의 간격(PT)이 마스크부(5)의 폭의 30% 이하가 되는 위치였다.
유효부(YS)는 제 1 부분(P1)과, 제 1 부분(P1)보다 개구부(KS)로부터 멀고, 개구부(KS)와의 간격(KT)이 10㎛ 이상인 제 2 부분(P2)을 포함하고, 제 1 부분(P1)을 마스크부(5)로부터 박리했을 때의 박리면(F1)의 표면 거칠기(Ra)를 제 1 표면 거칠기, 제 2 부분(P2)을 마스크부(5)로부터 박리했을 때의 박리면(F2)의 표면 거칠기(Ra)를 제 2 표면 거칠기로 하여, 제 1 표면 거칠기는 제 2 표면 거칠기 이하였다(도 18 참조, 평가 기준 9). 여기서는, 각 박리면의 5㎛×5㎛의 범위에 관한 산술 평균 거칠기(Ra)를 AFM으로 측정한 거칠기 곡선의 일부를 기준 길이로 빼내어, 그 구간의 요철 상태를 평균값으로 나타낼 수 있다. 또한, 제 1 표면 거칠기에 대한 제 2 표면 거칠기의 비의 값이 1.0∼10이었다(평가 기준 10). 또한, 유효부(YS)를 마스크부(5)로부터 박리했을 때의 박리면(F1·F2를 포함한다)에 제 1 방향으로 10㎛, 제 2 방향으로 10㎛의 사이즈를 갖고, 장경 0.1[㎛] 이상의 오목부가 존재하지 않는 평탄 영역이 포함되어 있었다(평가 기준 11). 또한, 제 2 표면 거칠기가 10[nm] 미만이었다(평가 기준 12). 또한, 평면시에 있어서, 제 1 부분(P1)이 개구부(KS)에 인접함과 아울러, 제 2 부분(P2)과 마스크부의 중앙(5C)의 간격(PT)이 마스크부(5)의 폭의 30% 이하였다(평가 기준 13). 또한, 제 1 부분(P1)의 박리면(F1)에 포함되는 장경 0.1㎛ 이상의 오목부가 박리면에서 차지하는 면적 비율을 제 1 오목부 점유율, 제 2 부분의 박리면(F2)에 포함되는 장경 0.1㎛ 이상의 오목부가 박리면에서 차지하는 면적 비율을 제 2 오목부 점유율로 하여, 제 1 오목부 점유율은 제 2 오목부 점유율 이하였다(평가 기준 14). 여기서는, 각 박리면의 5㎛×5㎛의 범위에 대해서 AFM으로 오목부(공극 영역)를 측정하여, 그 장경, 점유율 등을 얻을 수 있다.
또한, 제 1 부분(P1)의 박리면(F1)에 있어서의 불순물 농도는 제 2 부분(P2)의 박리면(F2)에 있어서의 불순물 농도보다 컸다(평가 기준 15).
또한, 유효부(YS)의 상면(8R)에 있어서의 관통 전위 밀도가 5×106[개/cm2] 이하였다(평가 기준 16).
상술한 바와 같이, 반도체층(8)의 표면 결함을 저감시키기 위해서는, 마스크부(5)와의 유착을 저감시켜 응력의 완화를 행함과 아울러, 표면 결함(m면 미끄러짐)의 원인이 되는 공극의 발생을 저감시키는 것이 중요하다.
마스크(5)의 개구부(KS)로부터 마스크(5) 상에 횡방향 성장하는 ELO 반도체층(8)의 결정성은 극히 높다. 반도체 기판(10)에서는 마스크부(5)와 반도체층(8)의 상호 반응을 저감시킴으로써, 반도체층(8)의 이면에 발생하는 공극, 유착을 저감시켜, 주기판(1)으로부터의 응력을 효과적으로 완화할 수 있었다. 이에 의해, 유효부(YS)에 발생하는 결함은 반도체층(8)의 표면까지 관통하지 않고, 그 내부에 가둬져 있는 것을 알 수 있다.
도 19∼도 22는 다른 구성(ELO 반도체층이 마스크 상에서 엣지면을 가지지 않는 일체형)의 반도체 기판의 평가에 대해서 나타내는 평면도 및 모식도이다. 이 경우에도 상기 평가 기준 1∼16이 만족되고 있는 것을 알 수 있었다.
도 23은 반도체 기판(10)(주기판은 실리콘 기판)의 ELO 반도체층(8)을 대상으로 한 CL(캐소드 루미네선스)상이다. 유효부(YS)에는 암점도 암선도 관측되지 않는다. 비유효부(NS)에만 실리콘 기판과 GaN의 격자 정수차에서 유래된 관통 전위가 1019/cm2 정도 존재하고 있다.
도 24는 반도체 기판(10)(주기판은 사파이어 기판)의 ELO 반도체층(8)을 대상으로 한 CL(캐소드 루미네선스)상이다. ELO 반도체층(8)은 템플레이트 기판으로부터 메커니컬하게 박리되어 있기 때문에, 비유효부(NS)는 약간 데미지를 받고 있어, 박리면이 평탄하지 않기 때문에, CL상이 약간 흐트러져 있기는 하지만, 유효부(YS)에는 관통 전위인 암점, 암선 등은 보이지 않거나, 또는 낮은 전위 밀도를 실현할 수 있었다.
도 25는 반도체 기판(10)의 ELO 반도체층 이면(박리면)을 대상으로 한 CL상이다. 유효부(YS)에는 공극도 유착도 보이지 않는 것을 알 수 있다.
(ELO 성막의 참고예)
도 26은 참고예의 GaN층 표면의 CL상이다. 이 참고예에서는, 주기판으로서 사파이어를 사용하여, ELO법에 의한 GaN층을 성막하고 있다. 개구부 상에는 고밀도의 관통 전위(Dislocation)인 암점(1018∼1019/cm2)과 암선의 양방이 존재하고 있다. 또한, 마스크부 상에 있어서도, 개구부 상보다는 밀도는 저하하기는 하지만, 암점과 암선이 관측된다
도 27은 참고예의 GaN층 표면의 CL상이다. 이 참고예에서는, 주기판으로서 실리콘을 사용하여, ELO법에 의한 GaN층을 성막하고 있다. 개구부 상에는 1019/cm2 정도의 암점이 관측되고, 마스크부 상에 있어서도 암선이 관측되고 있다.
도 28은 참고예의 GaN층 이면의 CL상이다. 이 참고예에서는 주기판으로서 실리콘을 사용하여, ELO법에 의한 GaN층을 성막하고 있다. 마스크부 상의 단부에 다수의 공극이 확인된다.
도 29는 참고예의 ELO법 성막의 GaN층 이면(박리면)을 대상으로 한 광학 현미경상이다. 마스크부와 GaN층의 유착(NL)(반응층)을 볼 수 있다. 이러한 GaN층을 마스크부로부터 메커니컬하게(예를 들면, 다이아몬드 펜을 사용하여) 박리하면, 도 30의 박리 영역(NA)에 나타내어지는 바와 같이, 템플레이트 기판으로부터, GaN층과 마스크부가 함께 박리되어 버린다.
참고예로부터, ELO법을 사용한다고 해서 공극, 유착이 없어져, 마스크부 상의 표면 결함이 대폭 저감되는 것은 아닌 것을 알 수 있다. 암선(선 형상 결함)에 관해서는, 발생하면 광범위하게 영향을 미치기 때문에, 그 저감에는 큰 의의가 있다.
(실시예1)
도 31은 실시예 1의 반도체 기판의 구성을 나타내는 단면도이다. 주기판(1)에는 (111)면을 갖는 실리콘 기판을 사용하였다. 하지층(4)의 버퍼층(2)은 AlN층(예를 들면, 30nm)으로 하였다. 하지층(4)의 시드층(3)은 제 1 층인 Al0.6Ga0.4N층(예를 들면, 300nm)과, 제 2 층인 GaN층(예를 들면, 1∼2㎛)이 이 순서로 형성된 그레이디드층으로 하였다. 즉, 제 2 층(Ga:N=1:1)에 있어서의 Ga의 조성비(1/2=0.5)는 제 1 층(Al:Ga:N=0.6:0.4:1)에 있어서의 Ga의 조성비(0.6/2=0.3)보다 크다.
마스크층(6)에는 산화실리콘막(SiO2)과 질화실리콘막(SiN)을 이 순서로 형성한 적층체를 사용하였다. 산화실리콘막의 두께는 예를 들면 0.3㎛, 질화실리콘막의 두께는 예를 들면 70nm이다. 산화실리콘막 및 질화실리콘막 각각의 성막에는 플라즈마 화학 기상 성장(CVD)법을 사용하였다.
반도체층(8)은 GaN층으로 하고, MOCVD 장치를 사용하여 ELO 성막을 행하였다. 우선, 개구부(KS)에 노출된 시드층(3)(제 2 층의 GaN층)의 표면에 ELO 반도체층(8)이 선택 성장하고, 계속해서 마스크부(5) 상에 횡방향 성장한다. 이 때는, 마스크부(5) 상에 있어서 그 양측으로부터 횡방향 성장하는 반도체층끼리가 회합하기 전에 성장을 정지시켰다. 이 때의 갭(GP)의 폭은 2㎛였다.
마스크부(5)의 폭(WM)은 50㎛, 개구부(KS)의 폭은 5㎛, ELO 반도체층(8)의 횡폭(WL)은 53㎛, 유효부(YS)의 폭(X 방향의 사이즈)은 24㎛였다. 또한, ELO 반도체층(8)의 층 두께는 5㎛이고, ELO 반도체층(8)의 애스펙트비는 53㎛/5㎛=10.6이 되어, 매우 높은 애스펙트비가 실현되었다.
실시예 1에서 얻어진 반도체 기판(10)을 평가한 결과, 상술한 평가 기준 1∼16이 만족되어 있는 것을 알 수 있었다.
반도체층(8)의 이면 평가시의 반도체층(8)의 박리에 대해서는, 이하와 같이 행할 수 있다. 예를 들면, 마스크층(6)이 실리콘의 산화막, 질화막 또는 산질화막으로 형성되어 있는 경우, 소자 분리 공정(도 8·도 9 참조)을 행한 반도체 기판(10)을 불산의 에천트에 10∼60분 정도 담가 둠으로써, 마스크층(6)이 에천트에 용해되어, 반도체층(8)을 템플레이트 기판(7)으로부터 박리할 수 있다.
다른 박리 방법으로서, 도 32에 나타낸 바와 같이, 반도체 기판(10)을 불산의 에천트에 담가 마스크층(6)을 용해하고, 그 후, 반도체층(8)의 표면에 점착 테이프(예를 들면, 반도체 웨이퍼를 다이싱할 때에 사용하는 점착질의 다이싱 테이프)를 붙이고, 그 상태에서, 펠티에 소자를 사용하여, 점착 테이프가 붙은 상태의 반도체 기판(10)을 저온으로 낮춰도 된다. 이 때에, 일반적으로 반도체보다 열팽창 계수가 큰 점착 테이프는 크게 수축하여, 반도체층(8)에 응력을 인가한다. 반도체층(8)은 개구부(KS) 내에서만 템플레이트 기판(7)과 결합하고 있고, 또한 마스크부(5)가 제거되어 있기 때문에, 점착 테이프로부터의 응력이 템플레이트 기판(7)과의 결합부에 효과적으로 인가되어, 기계적으로 그 결합부를 벽개 또는 파괴할 수 있다. 즉, 결합부를 드라이 에칭으로 제거하지 않아도 된다.
(실시예 2)
도 33은 실시예 2의 반도체 기판의 구성을 나타내는 단면도이다. 실시예 2에서는, 마스크부(5) 상에서 ELO 반도체층(8)이 엣지면을 가지지 않는 일체형을 채용하였다. 마스크부(5)의 폭은 50㎛, 개구부(KS)의 폭은 5㎛이다. 막 응력의 완화의 관점에서, 중공부(8C)의 높이는 1㎛ 이상이 바람직하다. 중공부(8C)의 저면의 폭도 1㎛ 이상이 바람직하고, 보다 바람직하게는 2㎛ 이상이다.
실시예 2에서 얻어진 반도체 기판(10)을 평가한 결과, 상술한 평가 기준 1∼16이 만족되어 있는 것을 알 수 있었다.
(실시예 3)
도 34는 실시예 3의 반도체 기판의 구성을 나타내는 단면도이다. 실시예 3에서는 개구부(KS)의 폭이 1㎛ 이하인 700nm이며, 마스크부(5)의 폭이 100㎛로 하였다. 실시예 3에서는, 유효부(YS)의 폭을 넓게 취할 수 있기 때문에, 고출력 레이저 반도체 소자(리지 폭이 40㎛ 정도) 등에 바람직하게 된다. 도 34에는 반도체층(8)이 마스크부(5) 상에서 엣지면을 가지는 구조를 나타냈지만, 마스크부(5) 상에서 엣지를 가지지 않는 일체형이어도 된다.
실시예 3에서 얻어진 반도체 기판(10)을 평가한 결과, 상술한 평가 기준 1∼16이 만족되어 있는 것을 알 수 있었다.
(실시예 4)
도 35는 실시예 4의 구성을 나타내는 단면도이다. 실시예 4에서는 반도체층(8) 상에 LED를 구성하는 기능층(9)을 성막한다. 반도체층(8)은 예를 들면 실리콘 등이 도프된 n형이다. 기능층(9)은 하층측으로부터 순서대로, 활성층(34), 전자 블로킹층(35), 및 GaN계 p형 반도체층(36)을 포함한다. 활성층(34)은 MQW(Multi-Quantum Well)이며, InGaN층 및 GaN층을 포함한다. 전자 블로킹층(35)은 예를 들면 AlGaN층이다. GaN계 p형 반도체층(36)은 예를 들면 GaN층이다. 애노드(38)는 GaN계 p형 반도체층(36)과 접촉하도록 형성하고, 캐소드(39)는 반도체층(8)과 접촉하도록 형성된다.
반도체층 이면의 공극은 표면 결함(선 형상 결함)의 원인이 되고, 반도체 디바이스의 특성을 저하시킨다. 또한, 반도체 디바이스가 발광 소자일 경우, 반도체층 이면의 공극은 출사광의 면내 균일성을 저하시킨다. 실시예 6에서는 ELO 반도체층(8) 상에 소자부(발광 소자부)(DS)를 형성하고, 이것을 박리하여 발광 소자인 반도체 디바이스(20)를 얻을 수 있기 때문에, 이들 문제를 개선할 수 있다. 구체적으로는, 반도체 디바이스(20)의 발광 영역에 결함은 보이지 않았다.
도 36은 실시예 4의 적용예를 나타내는 단면도이다. 실시예 4에 의해, 적색 마이크로 LED(20R), 녹색 마이크로 LED(20G), 청색 마이크로 LED(20B)를 얻을 수 있고, 이것들을 구동 기판(TFT 기판)(23)에 실장함으로써, 마이크로 LED 디스플레이(30D)(전자 기기)를 구성할 수 있다. 일례로서, 구동 기판(23)의 복수의 화소 회로(27)에 적색 마이크로 LED(20R), 녹색 마이크로 LED(20G), 청색 마이크로 LED(20B)를, 도전 수지(24)(예를 들면, 이방성 도전 수지) 등을 개재하여 마운트하고, 그 후, 구동 기판(23)에 제어 회로(25) 및 드라이버 회로(29) 등을 실장한다. 드라이버 회로(29)의 일부가 구동 기판(23)에 포함되어 있어도 된다.
(실시예 5)
도 37은 실시예 5의 구성을 나타내는 단면도이다. 실시예 5에서는 반도체층(8) 상에 반도체 레이저를 구성하는 기능층(9)을 성막한다. 기능층(9)은 하층측부터 순서대로, n형 광 클래드층(41), n형 광 가이드층(42), 활성층(43), 전자 블로킹층(44), p형 광 가이드층(45), p형 광 클래드층(46), 및 GaN계 p형 반도체층(47)을 포함한다. 각 가이드층(42·45)에는 InGaN층을 사용할 수 있다. 각 클래드층(41·46)에는, GaN층 또는 AlGaN층을 사용할 수 있다. 애노드(48)는 GaN계 p형 반도체층(47)과 접촉하도록 형성한다.
실시예 5에서는 도 37에 나타낸 바와 같이, 소자부(DS)를 박리한 후에 캐소드(49)를 반도체층(8)의 이면에 형성한다. 따라서, 반도체층(8) 이면의 품질이 디바이스 특성에 영향을 준다.
(실시예 6)
도 38은 실시예 6의 구성을 나타내는 단면도이다. 도 39는 실시예 6의 다른 구성을 나타내는 단면도이다. 실시예 6에서는 주기판(1)에 표면 요철 가공된 사파이어 기판을 사용한다. 하지층(4)은 버퍼층(2)과 시드층(3)을 갖는다. 반도체층(8)은 마스크(5) 상에 엣지면을 갖는 형태(도 38)여도 되고, 마스크 상에 엣지면을 갖지 않는 일체형(도 39)이어도 된다. 실시예 6에서는 주기판(1) 상에 (20-21)면을 가지는 GaN층을 하지층(4)으로서 성막할 수 있다. 이 경우, ELO 반도체층(8)은 하지층(4)에 있어서 결정 주면인 (20-21)면이 되고, 반극성면의 ELO 반도체층(8)을 얻을 수 있다. 반극성면 상에 레이저, LED용의 기능층을 형성함으로써, 피에조 전계가 적고, 활성층에 있어서, 전자와 홀의 재결합 확률이 높아지는 등의 메리트가 있다. 한편, 표면 요철 가공된 사파이어 기판을 사용함으로써, 주기판(1) 상에 (11-22)면을 가지는 GaN층을 하지층(4)으로서 성막할 수도 있다.
(제조 장치)
반도체 기판(10)의 제조 방법에는, 적어도 템플레이트 기판(7) 상에 ELO법을 사용하여 반도체층(8)을 형성하는 공정이 포함된다. 주기판(1) 상에 하지층(4) 및 마스크층(6)을 형성하는 공정이 포함되어 있어도 된다.
반도체 기판(10)은 예를 들면 도 40에 기재된 반도체 기판의 제조 장치로 제작할 수 있다. 반도체 기판의 제조 장치(70)는 적어도, 템플레이트 기판(7) 상에 ELO법을 사용하여 반도체층(8)을 형성하는 공정을 행하는 반도체층 형성부(71)와, 반도체층 형성부(71)를 제어하는 제어부(72)를 포함한다. 반도체층 형성부(71)는 MOCVD 장치를 포함하고 있어도 되고, 제어부(72)가 프로세서 및 메모리를 포함하고 있어도 된다. 제어부(72)는 예를 들면, 내장 메모리, 통신 가능한 통신 장치, 또는 액세스 가능한 네트워크 상에 격납된 프로그램을 실행함으로써 반도체층 형성부(71)를 제어하는 구성이어도 되고, 이 프로그램 및 이 프로그램이 격납된 기록 매체 등도 본 실시형태에 포함된다. 반도체 기판의 제조 장치(70)는 주기판(1) 상에 하지층(4) 및 마스크층(6)을 형성하는 공정을 행하는 템플레이트 기판 형성부, 반도체층(8) 상에 기능층(9)을 형성하는 공정을 행하는 기능층 형성부 등을 포함하고 있어도 된다. 또한, 소자 박리 공정을 행하는 반도체 디바이스 제조 장치를 구성할 수도 있다. 반도체 디바이스 제조 장치는 소자 분리 공정을 행해도 된다. 반도체 디바이스 제조 장치가 반도체 기판의 제조 장치(70)를 포함하고 있어도 된다.
(부기 사항)
이상, 본 개시에 관한 발명에 대해서, 여러 도면 및 실시예에 근거해서 설명하였다. 그러나, 본 개시에 관한 발명은 상술한 각 실시형태에 한정되는 것은 아니다. 즉, 본 개시에 관한 발명은 본 개시에서 나타낸 범위에서 다양한 변경이 가능하고, 다른 실시형태에 각각 개시된 기술적 수단을 적절히 조합하여 얻어지는 실시형태에 대해서도 본 개시에 관한 발명의 기술적 범위에 포함된다. 즉, 당업자이면 본 개시에 근거하여 다양한 변형 또는 수정을 행하는 것이 용이한 것에 주의해야 한다. 또한, 이들 변형 또는 수정은 본 개시의 범위에 포함되는 것에 유의해야 한다.
1; 주기판
2; 버퍼층
3; 시드층
3S; 시드부
4; 하지층
5; 마스크부
6; 마스크층
8; 반도체층
9; 기능층
10; 반도체 기판
20; 반도체 디바이스
30; 전자 기기
70; 반도체 기판의 제조 장치
KS; 개구부
YS; 유효부

Claims (31)

  1. GaN계 반도체와 격자 정수가 상이한 주기판과,
    상기 주기판보다 상층에 위치하고, 개구부 및 마스크부를 갖는 마스크층과,
    평면시에서 상기 개구부와 겹치는 시드부와,
    상기 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은 평면시에 있어서 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는 유효부를 포함하고,
    상기 유효부의 상면은 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖는 적어도 1개의 저결함 영역을 포함하고, 상기 저결함 영역에서는 CL법에 의한 선 형상 결함이 측정되지 않는 반도체 기판.
  2. 제 1 항에 있어서,
    상기 유효부의 상면은 상기 제 1 방향으로 나열되는 복수의 저결함 영역을 포함하는 반도체 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유효부의 상면은 상기 제 2 방향으로 나열되는 복수의 저결함 영역을 포함하는 반도체 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유효부의 제 1 방향의 사이즈는 상기 개구부의 폭보다 큰 반도체 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유효부는 그 두께에 대한 상기 제 1 방향의 사이즈의 비가 2.0 이상인 반도체 기판.
  6. GaN계 반도체와 격자 정수가 상이한 주기판과,
    상기 주기판보다 상층에 위치하고, 개구부 및 마스크부를 갖는 마스크층과,
    평면시에서 상기 개구부와 겹치는 시드부와,
    상기 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은 평면시에 있어서 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는 유효부를 포함하고,
    상기 유효부는 상기 마스크부와의 경계면에 있어서, 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖는 제 1 영역과, 상기 사이즈와 동사이즈이며, 상기 제 1 영역보다 상기 마스크부의 중앙측에 위치하고, 또한 상기 마스크부의 중앙과의 간격이 상기 마스크부의 폭의 30% 이하인 제 2 영역을 갖고,
    상기 유효부를 상기 마스크부로부터 박리했을 때에, 제 1 영역에 있어서의 장경 0.1[㎛] 이상의 오목부의 수는 제 2 영역에 있어서의 장경 0.1[㎛] 이상의 오목부의 수보다 적은 반도체 기판.
  7. 제 6 항에 있어서,
    상기 제 1 영역에 존재하는 오목부의 장경이 1㎛ 이하인 반도체 기판.
  8. GaN계 반도체와 격자 정수가 상이한 주기판과,
    상기 주기판보다 상층에 위치하고, 개구부 및 마스크부를 갖는 마스크층과,
    평면시에서 상기 개구부와 겹치는 시드부와,
    상기 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은 평면시에 있어서 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는 유효부를 포함하고,
    상기 유효부는 상기 마스크부와의 경계면에 있어서, 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖는 제 1 영역과, 상기 사이즈와 동사이즈이며, 상기 제 1 영역보다 상기 마스크부의 중앙측에 위치하고, 또한 상기 마스크부의 중앙과의 간격이 상기 마스크부의 폭의 30% 이하인 제 2 영역을 갖고,
    상기 제 1 영역 내의 장경 0.1[㎛] 이상의 공극의 수는 상기 제 2 영역 내의 장경 0.1[㎛] 이상의 공극의 수보다 적은 반도체 기판.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 유효부는 상기 마스크부와의 경계면에 있어서, 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 2 방향으로 10㎛의 사이즈를 갖는 제 3 영역과, 상기 사이즈와 동사이즈이며, 상기 제 3 영역보다 상기 마스크부의 중앙측에 위치하고, 또한 상기 마스크부의 중앙과의 간격이 상기 마스크부의 폭의 30% 이하인 제 4 영역을 갖고,
    상기 유효부를 상기 마스크부로부터 박리했을 때에, 상기 제 3 영역의 유착 면적은 상기 제 4 영역의 유착 면적보다 작은 반도체 기판.
  10. 제 9 항에 있어서,
    상기 유효부를 상기 마스크부로부터 박리했을 때에, 상기 제 3 영역은 상기 마스크부와의 유착이 보이지 않는 비유착 영역인 반도체 기판.
  11. GaN계 반도체와 격자 정수가 상이한 주기판과,
    상기 주기판보다 상층에 위치하고, 개구부 및 마스크부를 갖는 마스크층과,
    평면시에서 상기 개구부와 겹치는 시드부와,
    상기 시드부 상 및 마스크부 상에 배치된 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은 평면시에 있어서 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는 유효부를 포함하고,
    상기 유효부는 제 1 부분과, 상기 제 1 부분보다 상기 개구부로부터 멀고, 상기 개구부와의 간격이 10㎛ 이상인 제 2 부분을 포함하고,
    상기 제 1 부분을 상기 마스크부로부터 박리했을 때의 박리면의 표면 거칠기를 제 1 표면 거칠기,
    상기 제 2 부분을 상기 마스크부로부터 박리했을 때의 박리면의 표면 거칠기를 제 2 표면 거칠기로 하여,
    상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기 이하인 반도체 기판.
  12. 제 11 항에 있어서,
    상기 제 1 표면 거칠기에 대한 상기 제 2 표면 거칠기의 비의 값이 1.0∼10인 반도체 기판.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 유효부를 상기 마스크부로부터 박리했을 때의 박리면에, 상기 개구부의 폭 방향을 따른 제 1 방향으로 10㎛, 상기 제 1 방향과 직교하는 제 2 방향으로 10㎛의 사이즈를 갖고, 장경 0.1[㎛] 이상의 오목부가 존재하지 않는 평탄 영역이 포함되는 반도체 기판.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 2 표면 거칠기가 10[nm] 미만인 반도체 기판.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    평면시에 있어서, 상기 제 1 부분이 상기 개구부에 인접함과 아울러, 상기 제 2 부분과 상기 마스크부의 중앙의 간격이 상기 마스크부의 폭의 30% 이하인 반도체 기판.
  16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 1 부분의 박리면에 포함되는 장경 0.1㎛ 이상의 오목부가 상기 박리면에서 차지하는 면적 비율을 제 1 오목부 점유율,
    상기 제 2 부분의 박리면에 포함되는 장경 0.1㎛ 이상의 오목부가 상기 박리면에서 차지하는 면적 비율을 제 2 오목부 점유율로 하여,
    제 1 오목부 점유율은 제 2 오목부 점유율 이하인 반도체 기판.
  17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 부분의 박리면에 있어서의 불순물 농도는 상기 제 2 부분의 박리면에 있어서의 불순물 농도보다 큰 반도체 기판.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 마스크부는 산화실리콘으로 구성되는 반도체 기판.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 유효부의 상면에 있어서의 관통 전위 밀도가 5×106[개/cm2] 이하인 반도체 기판.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 개구부의 폭 방향이 상기 반도체층의 <11-20> 방향인 반도체 기판.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 주기판보다 상층에 Ga 이외의 III족 원자, Ga, 및 질소 원자를 포함하는 시드층을 포함하고,
    상기 시드층은 주기판측의 제 1 층과, 상기 제 1 층보다 상층의 제 2 층을 포함하고,
    상기 제 2 층에 있어서의 Ga의 조성비는 상기 제 1 층에 있어서의 Ga의 조성비보다 큰 반도체 기판.
  22. 제 21 항에 있어서,
    상기 주기판과 상기 시드층 사이에, 상기 Ga 이외의 III족 원자를 포함하는 버퍼층을 포함하는 반도체 기판.
  23. 제 22 항에 있어서,
    상기 Ga 이외의 III족 원자는 Al인 반도체 기판.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 주기판이 실리콘 기판인 반도체 기판.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 마스크부의 폭이 20[㎛]∼200[㎛]인 반도체 기판.
  26. 제 1 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 마스크부 상에서 엣지면을 갖는 반도체 기판.
  27. 제 1 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 마스크부 상에서 엣지면을 갖지 않는 일체 형상인 반도체 기판.
  28. 제 1 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 반도체층 상에 기능층이 형성되어 있는 반도체 기판.
  29. 제 28 항에 기재된 반도체층 및 기능층을 포함하는 반도체 디바이스.
  30. 제 28 항에 기재된 반도체 기판을 포함하는 전자 기기.
  31. 제 29 항에 기재된 반도체 디바이스를 포함하는 전자 기기.
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