KR20230103399A

KR20230103399A - 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치

Info

Publication number: KR20230103399A
Application number: KR1020210194274A
Authority: KR
Inventors: 최재이; 윤성호; 최수홍
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-31
Filing date: 2021-12-31
Publication date: 2023-07-07
Also published as: US20230215378A1; CN116386546A

Abstract

본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 감소된 사이즈를 갖는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다. 본 명세서의 일 실시예에 따른 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QH 노드, QB 노드를 포함하는 다수의 더미 스테이지 회로와 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로에 포함되는 게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 제1 내지 제j 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력한다.

Description

게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING GATE DRIVING CIRCUIT}

본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 사이즈가 감소되고 게이트 신호들 간의 출력 편차가 감소되는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.

최근 액정 표시 장치, 유기 발광 표시 장치, 발광 다이오드 디스플레이 장치, 전기 영동 표시 장치 등 평판 표시 패널을 이용한 표시 장치가 널리 사용되고 있다.

표시 장치는 발광 소자와 발광 소자를 구동하기 위한 픽셀 회로를 갖는 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 게이트 신호에 따라 구동 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 적어도 하나의 스위칭 트랜지스터를 포함한다. 픽셀 회로의 스위칭 트랜지스터는 표시 패널의 기판에 배치되는 게이트 구동 회로에서 출력되는 게이트 신호에 의해 스위칭될 수 있다.

표시 장치는 영상이 표시되는 영역인 표시 영역 및 영상이 표시되지 않는 영역인 비표시 영역을 포함한다. 비표시 영역의 크기가 줄어들수록 표시 장치의 테두리 또는 베젤의 크기가 감소하고 표시 영역의 크기가 증가한다.

표시 장치에서 게이트 구동 회로는 비표시 영역에 배치되므로, 게이트 구동 회로의 크기가 감소할수록 표시 영역의 크기가 증가한다.

게이트 구동 회로는 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로는 게이트 신호를 생성하기 위한 다수의 트랜지스터를 포함한다. 각각의 스테이지 회로에 포함되는 트랜지스터의 수가 많을수록 스테이지 회로의 크기 및 게이트 구동 회로의 크기가 커진다. 따라서 게이트 구동 회로의 크기를 줄이고 표시 영역의 크기를 증가시키기 위해서는 각각의 스테이지 회로에 포함되는 트랜지스터의 수를 줄이는 것이 필요하다.

한편, 각각의 스테이지 회로에 포함되는 트랜지스터의 구동 횟수가 증가할수록 트랜지스터의 특성, 예컨대 문턱 전압의 크기가 변화한다. 문턱 전압의 크기가 변화함에 따라서 제어 노드의 전압 강하가 발생하면 트랜지스터가 완전한 턴 오프 상태로 유지되지 못한다. 이로 인해 게이트 구동 회로의 구동 과정에서 각각의 스테이지 회로에 누설 전류가 발생한다. 누설 전류의 발생에 의해서 게이트 신호가 정상적으로 출력되지 못하면 표시 장치의 영상 품질이 저하된다.

본 명세서는 전술한 기술적 문제를 해결하기 위한 실시예들을 제공한다.

본 명세서의 목적은 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수를 줄임으로써 크기가 감소되는 게이트 구동 회로 및 표시 영역의 크기가 증가되는 표시 장치를 제공하는 것이다.

또한 본 명세서의 목적은 스테이지 회로에 포함되는 트랜지스터의 전압 스트레스를 낮추어 트랜지스터의 수명을 연장시킴으로써 내구성 및 신뢰성이 향상되는 게이트 구동회로 및 표시 장치를 제공하는 것이다.

또한 본 명세서의 목적은 VRR 구동시 발생되는 가로선 문제를 해결 하기 위해, 스테이지 회로들의 캐리 신호 라인의 연결 구조를 변경함으로써 가로선 문제를 해소하는 것이다.

본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로와 안정적인 게이트 출력을 위하여 제1 스테이지 회로의 전단에 다수의 더미 스테이지 회로를 포함할 수 있다.

본 명세서의 일 실시예에서, 각각의 스테이지 회로는 라인 선택부, Q 노드 제어부, Q 노드 및 QH 노드 안정화부, 인버터부, QB 노드 안정화부, 캐리 신호 출력부, 게이트 신호 출력부를 포함한다.

라인 선택부는 라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 상기 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시킨다.

Q 노드 제어부는 스타트 신호 또는 전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

Q 노드 및 QH 노드 안정화부는 상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

인버터부는 상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경한다.

QB 노드 안정화부는 상기 전단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

캐리 신호 출력부는 상기 Q 노드의 전압 레벨에 따른 캐리 클럭 신호(CRCLK(k))의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 제3 저전위 전압(GVSS3) 레벨을 기초로 캐리 신호(C(k))를 출력한다.

게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따른 제1 내지 제j 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력한다.

또한 본 명세서의 일 실시예에 있어서, 더미 스테이지 회로들은 스타트 신호에 응답하여 동시에 셋되고, 게이트 쉬프트 클럭에 동기되어 순차적으로 위상이 지연되는 캐리 신호를 출력한다.

각각의 더미 스테이지 회로는 Q 노드 제어부, Q 노드 및 QH 노드 안정화부, 인버터부, 캐리 신호 출력부를 포함하고, 추가로 FB TFT부를 포함할 수 있다.

FB TFT부는 T3 TFT와 같은 Vgs가 인가되는 동일 회로 구조를 설계 한 것으로, T3 TFT가 PBTS(Positive Bias Temperature Stress, Vth가 (+) shift) 열화가 되면 FB TFT부의 Vth도 (+) shift 되고 흐르는 전류가 작아진다. 작아진 FB TFT부의 전류를 도시 되지 않은 PGVDD 전압 생성 Block 내에서 Sensing 하여 Vth만큼 PGVDD를 상승시킨다.

또한 본 명세서의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널, 각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로, 각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함한다.

본 명세서의 일 실시예에서, 상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로와 안정적인 게이트 출력을 위하여 제1 스테이지 회로의 전단에 다수의 더미 스테이지 회로를 포함한다.

또한 본 명세서의 일 실시예에 있어서, 더미 스테이지 회로들은 스타트 신호에 응답하여 동시에 셋되고, 게이트 쉬프트 클럭에 동기되어 순차적으로 위상이 지연되는 전단 캐리 신호를 출력한다.

FB TFT부는 T3 TFT와 같은 Vgs가 인가되는 동일 회로 구조를 설계 한 것으로, T3 TFT가 PBTS(Positive Bias Temperature Stress, Vth가 (+) shift) 열화가 되면 FB TFT부의 Vth도 (+) shift 되고 흐르는 전류가 작아진다. 작아진 FB TFT부의 전류를 도시되지 않은 PGVDD 전압 생성 Block 내에서 Sensing 하여 Vth만큼 PGVDD를 상승시킨다.

본 명세서의 일 실시예에 따르면 게이트 구동 회로의 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수가 감소하면서도 게이트 구동 회로의 안정적인 구동이 보장된다. 스테이지 회로를 구성하는 트랜지스터 수가 감소하면 게이트 구동 회로의 크기가 감소하며, 게이트 구동 회로의 크기 감소로 인하여 표시 장치의 표시 영역의 크기가 증가한다. 또한 스테이지 회로를 구성하는 트랜지스터의 수의 감소로 인하여 스테이지 회로 구성 및 설계가 보다 단순해지는 장점이 있다.

또한 본 명세서의 일 실시예에 따르면 스테이지 회로에 포함되는 트랜지스터에 입력되는 전압의 크기가 표시 장치의 구동 시간에 따라서 조절된다. 따라서 트랜지스터의 전압 스트레스가 감소하여 트랜지스터의 수명이 연장된다. 이에 따라서 게이트 구동 회로 및 표시 장치의 내구성이 향상되며, 게이트 구동 회로 및 표시 장치의 구동 신뢰성이 향상된다.

또한 본 명세세의 일 실시예에 따르면 VRR 구동시 발생되는 가로선 문제를 스테이지 회로들의 캐리 신호 라인의 연결 구조를 변경하여 해결 함으로써 표시 장치의 영상 표시 품질을 개선할 수 있다.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.
도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.
도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.
도 6은 본 명세서의 일 실시예에 따른 더미 스테이지 회로의 회로도이다.
도 7는 본 명세서의 일 실시예에 따른 더미 스테이지 회로의 다른 회로도이다.
도 8은 본 명세서의 스테이지 회로들의 캐리 신호 라인의 제1 연결도이다.
도 9는 본 명세서의 스테이지 회로들의 캐리 신호 라인의 제2 연결도이다.
도 10은 도 8의 제1 연결도에 따른 스테이지 회로들의 구동 타이밍도이다.
도 11은 도 9의 제2 연결도에 따른 스테이지 회로들의 구동 타이밍도이다.
도 12는 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 13은 본 명세서의 일 실시예에서 게이트 구동 회로의 구동 시간에 따른 제2 고전위 전압 크기의 변화를 나타내는 그래프이다.
도 14는 게이트 구동 회로의 구동 시간에 따른 트랜지스터의 문턱 전압 크기의 변화를 나타내는 그래프이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시될 수도 있고, 2 이상의 실시예들이 함께 실시될 수도 있다.

본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 트랜지스터로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서에서는 소스와 드레인 중 어느 하나가 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나가 제 2 소스/드레인 전극으로 지칭된다.

이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 비록 다른 도면상에 표시되더라도 동일한 구성 요소들은 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다. 또한 도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.

도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 데이터 구동회로(12), 게이트 구동회로(13), 타이밍 컨트롤러(11)를 포함한다.

표시 패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되어 배치된다. 또한 데이터 라인들(14)과 게이트 라인들(15)의 교차 영역마다 서브 픽셀들(SP)이 매트릭스 형태로 배치된다.

데이터 라인들(14)은 m(m은 양의 정수)개의 데이터 전압 공급라인들(14A_1 내지 14A_m), m개의 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 포함한다. 그리고, 게이트 라인들(15)은 n(n은 양의 정수)개의 제1 게이트 라인들(15A_1 내지 15A_n)과 n개의 제2 게이트 라인들(15B_1 내지 15B_n)을 포함한다.

각 서브 픽셀(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m) 중 어느 하나에, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m) 중 어느 하나에, 제1 게이트 라인들(15A_1 내지 15A_n) 중 어느 하나에, 그리고 제2 게이트 라인들(15B_1 내지 15B_n) 중 어느 하나에 접속된다. 각 서브 픽셀(SP)은 서로 다른 색상을 표시할 수 있고, 일정 개수의 서브 픽셀(SP)들이 모여 하나의 픽셀(P)을 구성할 수 있다.

각 서브 픽셀(SP)은 데이터 전압 공급라인을 통해 데이터 전압을 입력받고, 제1 게이트 라인을 통해 제1 게이트 신호를 입력받고, 제2 게이트 라인을 통해 제2 게이트 신호를 입력받으며, 센싱 전압 리드아웃 라인을 통해 센싱 전압을 출력한다.

즉, 도 2에 도시된 서브 픽셀 어레이에서, 서브 픽셀들(SP)은 제1 게이트 라인들(15A_1 내지 15A_n)로부터 수평라인 단위로 공급되는 제1 게이트 신호 및 제2 게이트 라인들(15B_1 내지 15B_n)로부터 수평라인 단위로 공급되는 제2 게이트 신호에 응답하여 1 수평라인씩(L#1~L#n) 동작한다. 센싱 동작이 활성화되는 동일 수평라인 상의 서브 픽셀들(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m)로부터 문턱 전압 센싱용 데이터 전압을 공급받고 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)에 센싱 전압을 출력한다. 제1 게이트 신호 및 제2 게이트 신호는 각각 문턱 전압 센싱용 게이트 신호 또는 영상 표시용 게이트 신호일 수 있으나, 이에 한정되는 것은 아니다.

각 서브 픽셀(SP)은 전원 관리 회로(16)로부터 고전위 전압(EVDD)과 저전위 전압(EVSS)을 공급받는다. 서브 픽셀(SP)은 OLED, 구동 트랜지스터, 제1 및 제2 스위칭 트랜지스터, 스토리지 커패시터를 포함할 수 있다. 실시예에 따라서는 OLED가 아닌 다른 광원이 서브 픽셀(SP)에 포함될 수도 있다.

서브 픽셀(SP)을 구성하는 트랜지스터들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 서브 픽셀(SP)을 구성하는 트랜지스터들의 반도체층은 아몰포스 실리콘 또는 폴리 실리콘 또는 산화물을 포함할 수 있다.

영상 표시 동작 시, 데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 컨트롤러(11)로부터 입력되는 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압으로 변환하여 데이터 전압 공급라인들(14A_1 내지 14A_m)에 공급한다.

구동 트랜지스터의 문턱 전압을 센싱하기 위한 센싱 동작 시, 데이터 구동회로(12)는 수평라인 단위로 공급되는 문턱 전압 센싱용 제1 게이트 신호에 따라 문턱 전압 센싱용 데이터 전압을 서브 픽셀들(SP)에 공급하고, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 통해 표시 패널(10)로부터 입력되는 센싱 전압들을 디지털 값으로 변환하여 생성되는 센싱값을 타이밍 컨트롤러(11)에 공급한다.

게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 게이트 신호를 생성한다. 게이트 신호는 문턱 전압 센싱용 제1 게이트 신호, 문턱 전압 센싱용 제2 게이트 신호, 영상 표시용 제1 게이트 신호, 영상 표시용 제2 게이트 신호를 포함할 수 있다.

게이트 구동회로(13)는 센싱 동작 시 문턱 전압 센싱용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급하고, 문턱 전압 센싱용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 게이트 구동회로(13)는 영상 표시를 위한 영상 표시 동작 시 영상 표시용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급함과 아울러, 영상 표시용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 본 명세서의 일 실시예에서 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(10) 상에 배치될 수 있다.

타이밍 컨트롤러(11)는 호스트 시스템(2)으로부터 전송되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK), 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성한다. 또한 타이밍 컨트롤러(11)는 데이터 구동회로(12)로부터 공급되는 센싱값을 이용하여 호스트 시스템(2)으로부터 전송되는 영상 데이터(DATA)를 보상함으로써 구동 트랜지스터의 문턱 전압 편차를 보상하기 위한 보상된 영상 데이터(MDATA)를 생성하고, 보상된 영상 데이터(MDATA)를 데이터 구동회로(12)에 공급한다.

전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 전력을 기초로 표시 장치(1)의 구동에 필요한 전압을 생성하여 공급한다. 본 명세서의 일 실시예에서, 전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 입력 전압(Vin)을 기초로 각 서브 픽셀(SP)의 구동에 필요한 구동 전압(EVDD) 및 기저 전압(EVSS)을 생성하고, 구동 전압(EVDD) 및 기저 전압(EVSS)을 표시 패널(10)로 공급한다. 또 다른 예로, 전원 관리 회로(16)는 게이트 구동 회로(13)의 구동에 필요한 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 생성하고, 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 게이트 구동 회로(13)에 공급할 수 있다.

도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.

도 3을 참조하면, 서브 픽셀(SP)은 OLED, 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 스위칭 트랜지스터(ST), 제2 스위칭 트랜지스터(ST2)를 포함한다.

OLED는 제2 노드(N2)에 접속된 애노드 전극과 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과 애노드 전극과 캐소드 전극 사이에 위치하는 유기화합물층을 포함한다.

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 도통되어 OLED에 흐르는 전류(Ioled)를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인 전극, 제2 노드(N2)에 접속된 소스 전극을 포함한다.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.

센싱 동작시 제1 스위칭 트랜지스터(ST1)는 문턱 전압 센싱용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 문턱 전압 센싱용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다.

영상 표시 동작시 제1 스위칭 트랜지스터(ST1)는 영상 표시용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 영상 표시용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위칭 트랜지스터(ST1)는 제1 게이트라인(15A)에 접속된 게이트 전극, 데이터 전압 공급라인(14A)에 접속된 드레인 전극, 제1 노드(N1)에 접속된 소스 전극을 포함한다.

센싱 동작시 제2 스위칭 트랜지스터(ST2)는 문턱 전압 센싱용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 제1 노드(N1)의 게이트전압을 추종하여 변하는 제2 노드(N2)의 소스전압을 센싱 전압 리드아웃라인(14B)의 센싱 커패시터(Cx)에 저장한다.

영상 표시 동작시 제2 스위칭 트랜지스터(ST2)는 영상 표시용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 구동 트랜지스터(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 게이트라인(15B)에 접속되고, 제2 스위칭 트랜지스터(ST2)의 드레인 전극은 제2 노드(N2)에 접속되며, 제2 스위칭 트랜지스터(ST2)의 소스 전극은 센싱 전압 리드아웃라인(14B)에 접속된다.

데이터 구동회로(12)는 데이터 전압 공급라인(14A) 및 센싱 전압 리드아웃 라인(14B)을 통해 서브 픽셀(SP)과 연결된다. 센싱 전압 리드아웃 라인(14B)에는 제2 노드(N2)의 소스 전압을 센싱 전압(Vsen)으로 저장하기 위한 센싱 커패시터(Cx)가 연결된다. 데이터 구동회로(12)는 디지털-아날로그 컨버터(DAC), 아날로그-디지털 컨버터(ADC), 초기화 스위치(SW1), 샘플링 스위치(SW2)를 포함한다.

DAC는 타이밍 컨트롤러(11)의 제어하에 센싱 구간의 제1 및 제2 구간에서 문턱 전압 센싱용 데이터 전압(Vdata)을 동일 레벨 또는 서로 다른 레벨로 생성하여 데이터 전압 공급라인(14A)에 출력할 수 있다. DAC는 타이밍 컨트롤러(11)의 제어하에 영상 디스플레이 구간에서 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압(Vdata)으로 변환하여 데이터 전압 공급라인(14A)에 출력할 수 있다.

초기화 스위치(SW1)는 초기화전압(Vpre) 입력단과 센싱 전압 리드아웃 라인(14B) 사이의 전류 흐름을 스위칭한다. 샘플링 스위치(SW2)는 센싱 전압 리드아웃 라인(14B)과 ADC 사이의 전류 흐름을 스위칭한다. ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.

타이밍 컨트롤러(11)의 제어 하에 수행되는 센싱 동작 과정은 아래와 같다. 센싱 동작을 위해 문턱 전압 센싱용 제1 및 제2 게이트 신호(SCAN, SEN)가 온 레벨(Lon)로 서브 픽셀(SP)에 인가되면, 제1 스위칭 트랜지스터(ST1) 및 제2 스위칭 트랜지스터(ST2)는 턴 온 된다. 이때, 데이터 구동회로(12) 내의 초기화 스위치(SW1)도 턴 온 된다.

제1 스위칭 트랜지스터(ST1)가 턴 온 되면 문턱 전압 센싱용 데이터 전압(Vdata)이 제1 노드(N1)에 공급된다. 초기화 스위치(SW1)와 제2 스위칭 트랜지스터(ST2)가 턴 온 되면 초기화전압(Vpre)이 제2 노드(N2)에 공급된다. 이때, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 문턱 전압(Vth)보다 크게 되어 구동 트랜지스터(DT)의 드레인-소스 사이에는 전류(Ioled)가 흐른다. 이러한 전류(Ioled)에 의해 제2 노드(N2)에 충전되는 구동 트랜지스터(DT)의 소스전압(VN2)은 점점 증가하게 되고, 그에 따라 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)이 문턱 전압(Vth)이 될 때까지 구동 트랜지스터(DT)의 소스전압(VN2)은 구동 트랜지스터(DT)의 게이트전압(VN1)을 추종한다.

제2 노드(N2)에서 증가되는 구동 트랜지스터(DT)의 소스전압(VN2)은 제2 스위칭 트랜지스터(ST2)를 경유하여 센싱 전압 리드아웃 라인(14B)에 형성된 센싱 커패시터(Cx)에 센싱 전압(Vsen)으로 저장된다. 센싱 전압(Vsen)은 문턱 전압 센싱용 제2 게이트 신호(SEN)가 온 레벨로 유지되는 센싱 구간 내에서 데이터 구동회로(12) 내의 샘플링 스위치(SW2)가 턴 온 될 때 검출되어 ADC로 공급된다.

ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.

본 명세서의 일 실시예에서, 타이밍 컨트롤러(11)는 영상 표시 동작에 의해서 영상 데이터의 1프레임이 표시되는 구간, 즉 영상 표시 구간과 다음 1프레임이 표시되는 영상 표시 구간 사이의 구간, 즉 블랭크(blank) 구간에 1개의 수평라인에 대한 센싱 동작이 수행되도록 데이터 구동 회로(12) 및 게이트 구동 회로(13)를 제어할 수 있다.

타이밍 컨트롤러(11)는 데이터 구동 회로(12)에 의해서 획득된 센싱값에 기초하여 영상 데이터(DATA)를 보상하여 보상된 영상 데이터(MDATA)를 생성한다. 보상된 영상 데이터(MDATA)가 데이터 구동 회로(12)에 공급됨으로써 표시 패널(10)에는 보상된 영상 데이터(MDATA)에 기초한 영상이 표시된다.

도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(13)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))(k는 양의 정수), 게이트 구동 전압 라인(131), 클럭 신호 라인(132), 라인 센싱 준비 신호 라인(133), 리셋 신호 라인(134)을 포함한다. 또한 게이트 구동 회로(13)는 제1 스테이지 회로(ST(1))의 전단에 배치되는 전단 더미 스테이지 회로(DST1, DST2) 및 제k 스테이지 회로(ST(k))의 후단에 배치되는 후단 더미 스테이지 회로(DST3)를 더 포함할 수 있다.

게이트 구동 전압 라인(131)은 전원 공급 회로(미도시)로부터 공급되는 고전위 전압(GVDD) 및 저전위 전압(GVSS)을 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1, DST2), 후단 더미 스테이지 회로(DST3)에 각각 공급한다.

본 명세서의 일 실시예에서 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 전압을 공급하는 다수의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 전압을 공급하는 다수의 저전위 전압 라인을 포함할 수 있다.

예를 들어 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 제1 고전위 전압(GVDD1), 제2 고전위 전압(GVDD2), 제3 고전위 전압(GVDD3)을 각각 공급하는 3개의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 제1 저전위 전압(GVSS1), 제2 저전위 전압(GVSS2), 제3 저전위 전압(GVSS3)을 각각 공급하는 3개의 저전위 전압 라인을 포함할 수 있다. 그러나 이는 단지 하나의 예시이며, 게이트 구동 전압 라인(131)에 포함되는 라인의 수는 실시예에 따라 달라질 수 있다.

클럭 신호 라인(132)은 타이밍 컨트롤러(11)로부터 공급되는 다수의 클럭 신호들(CLKs), 예컨대 캐리 클럭 신호(CRCLK) 또는 스캔 클럭 신호(SCCLK)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1, DST2), 후단 더미 스테이지 회로(DST3)에 각각 공급한다.

라인 센싱 준비 신호 라인(133)은 타이밍 컨트롤러(11)로부터 공급되는 라인 센싱 준비 신호(LSP)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))에 공급한다. 선택적으로, 라인 센싱 준비 신호 라인(133)은 전단 더미 스테이지 회로(DST1, DST2)에 연결될 수 있다.

리셋 신호 라인(134)은 타이밍 컨트롤러(11)로부터 공급되는 리셋 신호(RESET)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1, DST2), 후단 더미 스테이지 회로(DST3)에 각각 공급한다.

패널 온 신호 라인(135)은 타이밍 컨트롤러(11)로부터 공급되는 패널 온 신호(POS)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1, DST2), 후단 더미 스테이지 회로(DST3)에 각각 공급한다.

도시 되지는 않았으나, 도 4에 도시된 라인들(131, 132, 133, 134) 이외에 다른 신호들을 공급하기 위한 라인이 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1, DST2), 후단 더미 스테이지 회로(DST3)와 추가적으로 연결될 수 있다. 예컨대 전단 더미 스테이지 회로(DST1, DST2)에 스타트 신호(VST)를 공급하기 위한 라인이 전단 더미 스테이지 회로(DST1, DST2)와 추가적으로 연결될 수 있다.

전단 더미 스테이지 회로(DST1, DST2)는 타이밍 컨트롤러(124)로부터 공급되는 스타트 신호(VST)의 입력에 응답하여 전단 캐리 신호(C)를 출력한다. 전단 캐리 신호(C)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다. 또한, 전단 캐리 신호(C)는 다음 단의 전단 더미 스테이지 회로에 공급될 수 있다.

후단 더미 스테이지 회로(DST3)는 후단 캐리 신호(C)를 출력한다. 후단 캐리 신호(C)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있고, 더미 스테이지 회로(DST1~DST3)와도 서로 계단식으로 또는 종속적으로 연결될 수 있다.

본 명세서의 일 실시예에서, 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))는 각각 j개(j는 양의 정수)의 게이트 신호(SCOUT) 및 1개의 캐리 신호(C)를 출력한다. 즉, 임의의 스테이지 회로는 제1 내지 제j 게이트 신호 및 1개의 캐리 신호(C)를 출력한다.

예를 들어 도 4에 도시된 실시예에서, 각각의 스테이지 회로는 4개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(C)를 출력한다. 예컨대 제1 스테이지 회로(ST(1))는 제1 게이트 신호(SCOUT(1)), 제2 게이트 신호(SCOUT(2)), 제3 게이트 신호(SCOUT(3)), 제4 게이트 신호(SCOUT(4)) 및 제1 캐리 신호(C(1))를 출력하고, 제2 스테이지 회로(ST(2))는 제5 게이트 신호(SCOUT(5)), 제6 게이트 신호(SCOUT(6)), 제7 게이트 신호(SCOUT(7)), 제8 게이트 신호(SCOUT(8)) 및 제2 캐리 신호(C(2))를 출력한다. 따라서 도 4의 실시예에서 j는 4이다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 게이트 신호의 수는 표시 패널(10)에 배치되는 게이트 라인(15)의 수(n)와 일치한다. 전술한 바와 같이 각각의 스테이지 회로는 j개의 게이트 신호를 출력한다. 따라서 j×k=n의 관계식이 성립된다.

예를 들어 도 4에 도시된 실시예에서 j=4이므로, 스테이지 회로의 수(k)는 게이트 라인(15)의 수(n)의 1/4이다. 즉, 도 4의 실시예에서 k=n/4이다.

그러나 각각의 스테이지 회로가 출력하는 게이트 신호의 수는 이에 한정되지 않는다. 즉, 본 명세서의 일 실시예에서 각각의 스테이지 회로는 1개, 2개 또는 3개의 게이트 신호를 출력할 수도 있고, 5개 이상의 게이트 신호를 출력할 수도 있다. 각각의 스테이지 회로가 출력하는 게이트 신호의 수에 따라서 스테이지 회로의 수도 달라질 수 있다.

이하에서는 각각의 스테이지 회로가 4개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(C)를 출력하는 실시예가 기술되나, 본 명세서는 이러한 실시예에 한정되지 않는다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 게이트 신호(SCOUT)는 문턱 전압 센싱용 게이트 신호일 수도 있고, 영상 표시용 게이트 신호일 수도 있다. 또한 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 캐리 신호(C)는 각각 다른 스테이지 회로에 공급될 수 있다. 본 명세서에서 임의의 스테이지 회로가 전단 스테이지 회로로부터 공급받는 캐리 신호는 전단 캐리 신호로 지칭되고, 후단 스테이지 회로로부터 공급받는 캐리 신호는 후단 캐리 신호로 지칭된다.

도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.

도 5에 도시된 스테이지 회로는 도 4에 도시된 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 임의의 스테이지 회로이다.

도 5를 참조하면, 본 명세서의 일 실시예에 따른 스테이지 회로는 M 노드, Q 노드, QB 노드, QH 노드를 포함한다. 또한 본 명세서의 일 실시예에 따른 스테이지 회로는 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)를 포함한다.

라인 선택부(502)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 기초로 M 노드를 충전한다. 또한 라인 선택부(502)는 리셋 신호(RESET)의 입력에 응답하여 M 노드의 충전 전압을 기초로 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전한다. 또한 라인 선택부(502)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

라인 선택부(502)는 제1 내지 제7 트랜지스터(T11 내지 T17) 및 프리차징 커패시터(CA)를 포함한다.

제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 전단 캐리 신호(C(k-2))를 전달하는 전단 캐리 신호(C(k-2)) 라인과 M 노드 사이에 연결된다. 또한 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 서로 직렬로 연결된다.

제1 트랜지스터(T11)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 제1 연결 노드(NC1)로 출력한다. 제2 트랜지스터(T12)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 제1 연결 노드(NC1)를 M 노드에 전기적으로 연결한다. 예컨대 하이 전압의 라인 센싱 준비 신호(LSP)가 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)에 입력되면 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 동시에 턴 온되어 M 노드가 제1 고전위 전압(GVDD1) 레벨로 충전된다.

제3 트랜지스터(T13)는 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제1 연결 노드(NC1)에 공급한다. 제1 연결 노드(NC1)에 제1 고전위 전압(GVDD1)이 공급되면 제1 트랜지스터(T11)의 게이트 전압과 제1 연결 노드(NC1) 간의 전압 차가 증가한다. 따라서 제1 트랜지스터(T11)의 게이트에 로우 레벨의 라인 센싱 준비 신호(LSP)가 입력되어 제1 트랜지스터(T11)가 턴 오프될 때, 제1 트랜지스터(T11)의 게이트 전압과 제1 연결 노드(NC1) 간의 전압 차로 인하여 제1 트랜지스터(T11)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제1 트랜지스터(T11)의 전류 누설 및 그에 따른 M 노드의 전압 강하가 방지되어 M 노드의 전압이 안정적으로 유지될 수 있다.

프리차징 커패시터(CA)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 M 노드 사이에 연결되어 제1 고전위 전압(GVDD1)과 M 노드에 충전된 전압의 차 전압을 저장한다. 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제3 트랜지스터(T13)가 턴 온되면 프리차징 커패시터(CA)는 전단 캐리 신호(C(k-2))의 하이 전압을 저장한다. 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제3 트랜지스터(T13)가 턴 오프되면 프리차징 커패시터(CA)는 저장된 전압으로 M 노드의 전압을 일정 시간동안 유지시킨다.

제4 트랜지스터(T14) 및 제5 트랜지스터(T15)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이에 연결된다. 제4 트랜지스터(T14) 및 제5 트랜지스터(T15)는 서로 직렬로 연결된다.

제4 트랜지스터(T14) 및 제5 트랜지스터(T15)는 M 노드의 전압과 리셋 신호(RESET)의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1)으로 충전한다. 제4 트랜지스터(T14)는 M 노드의 전압이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제4 트랜지스터(T14) 및 제5 트랜지스터(T15)의 공유 노드에 전달한다. 제5 트랜지스터(T15)는 하이 레벨의 리셋 신호(RESET)에 의해서 턴 온되어 공유 노드의 전압을 Q 노드에 공급한다. 따라서 제4 트랜지스터(T14) 및 제5 트랜지스터(T15)가 동시에 턴 온되면 Q 노드는 제1 고전위 전압(GVDD1)으로 충전된다.

제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 서로 직렬로 연결된다.

제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3)으로 방전시킨다. Q 노드가 제3 저전위 전압(GVSS3)으로 방전되는 것은 Q 노드가 리셋되는 것으로도 표현될 수 있다. 제7 트랜지스터(T17)는 하이 레벨의 패널 온 신호(POS)의 입력에 의해서 턴 온되어 QH 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제6 트랜지스터(T16)는 하이 레벨의 패널 온 신호(POS)의 입력에 따라서 턴 온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제6 트랜지스터(T16) 및 제7 트랜지스터(T17)가 동시에 턴 온되면 Q 노드는 제3 저전위 전압(GVSS3)으로 방전 또는 리셋된다.

Q 노드 제어부(504)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전하고, 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다.

Q 노드 제어부(504)는 제1 내지 제8 트랜지스터(T21 내지 T28)를 포함한다.

제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이에 연결된다. 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 서로 직렬로 연결된다.

제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전한다. 제1 트랜지스터(T21)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온되어 제2 연결 노드(NC2)에 제1 고전위 전압(GVDD1)을 공급한다. 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온되어 제2 연결 노드(NC2)와 Q 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 동시에 턴 온 되면 제1 고전위 전압(GVDD1)이 Q 노드에 공급된다.

제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)을 전달하는 제3 고전위 전압 라인과 연결된다. 제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)에 응답하여 제2 연결 노드(NC2)에 제3 고전위 전압(GVDD3)을 공급한다.

제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)에 의해서 동시에 턴 온 되어 제2 연결 노드(NC2)에 제3 고전위 전압(GVDD3)을 상시적으로 공급함으로써 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차를 증가시킨다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프 될 때, 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차로 인하여 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제1 트랜지스터(T21)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

예를 들어 제1 트랜지스터(T21)의 문턱 전압이 부극성(-)일 때, 제1 트랜지스터(T21)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제3 고전위 전압(GVDD3)에 의해서 부극성(-)으로 유지된다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프 될 때, 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지되어 누설 전류의 발생이 방지된다.

본 명세서의 일 실시예에서, 제3 고전위 전압(GVDD3)은 제1 고전위 전압(GVDD1)보다 낮은 전압 레벨로 설정된다.

제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 서로 직렬로 연결된다.

제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴 온되어 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제3 트랜지스터(T23)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴 온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 동시에 턴 온되면 Q 노드 및 QH 노드가 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다.

제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이, 그리고 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 QH 노드 사이에 연결된다. 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 서로 직렬로 연결된다.

제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압에 응답하여 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다. 제7 트랜지스터(T27)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)의 공유 노드에 공급한다. 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 공유 노드와 QH 노드를 전기적으로 연결한다. 따라서 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 동시에 턴 온되어 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다.

QH 노드에 제1 고전위 전압(GVDD1)이 공급되면 제3 트랜지스터(T23)의 게이트와 QH 노드 간의 전압 차가 증가한다. 따라서 제3 트랜지스터(T23)의 게이트에 로우 레벨의 후단 캐리 신호(C(k+2))가 입력되어 제3 트랜지스터(T23)가 턴 오프될 때, 제3 트랜지스터(T23)의 게이트 전압과 QH 노드 간의 전압 차로 인하여 제3 트랜지스터(T23)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제3 트랜지스터(T23)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

Q 노드 및 QH 노드 안정화부(506)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다.

Q 노드 및 QH 노드 안정화부(506)는 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)를 포함한다. 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 서로 직렬로 연결된다.

제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제2 트랜지스터(T32)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제1 트랜지스터(T31)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴 온되면 Q 노드 및 QH 노드는 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다.

인버터부(508)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다.

인버터부(508)는 제1 내지 제5 트랜지스터(T41 내지 T45)를 포함한다.

제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)을 전달하는 제2 고전위 전압 라인과 제3 연결 노드(NC3) 사이에 연결된다. 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 서로 직렬로 연결된다.

제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 응답하여 제3 연결 노드(NC3)에 제2 고전위 전압(GVDD2)을 공급한다. 제2 트랜지스터(T42)는 제2 고전위 전압(GVDD2)에 의해서 턴 온되어 제2 고전위 전압(GVDD2)을 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드에 공급한다. 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 의해서 턴 온되어 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드와 제3 연결 노드(NC3)을 전기적으로 연결한다. 따라서 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)가 제2 고전위 전압(GVDD2)에 의해서 동시에 턴 온되면 제3 연결 노드(NC3)가 제2 고전위 전압(GVDD2) 레벨로 충전된다.

제4 트랜지스터(T44)는 제3 연결 노드(NC3)와 제2 저전위 전압(GVSS2)을 전달하는 제2 저전위 전압 라인 사이에 연결된다.

제4 트랜지스터(T44)는 Q 노드의 전압에 응답하여 제2 저전위 전압(GVSS2)을 제3 연결 노드(NC3)에 공급한다. 제4 트랜지스터(T44)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 제3 연결 노드(NC3)를 제2 저전위 전압(GVSS2)으로 방전 또는 리셋시킨다.

제1 트랜지스터(T41)는 제2 고전위 전압(GVDD2)을 전달하는 제2 고전위 전압 라인과 QB 노드 사이에 연결된다.

제1 트랜지스터(T41)는 제3 연결 노드(NC3)의 전압에 응답하여 QB 노드에 제2 고전위 전압(GVDD2)을 공급한다. 제1 트랜지스터(T41)는 제3 연결 노드(NC3)의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제2 고전위 전압(GVDD2) 레벨로 충전한다.

제5 트랜지스터(T45)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다.

제5 트랜지스터(T45)는 Q 노드의 전압에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제5 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋 시킨다.

QB 노드 안정화부(510)는 전단 캐리 신호(C(k-2))의 입력, 리셋 신호의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다.

QB 노드 안정화부(510)는 제1 내지 제3 트랜지스터(T51 내지 T53)를 포함한다.

제1 트랜지스터(T51)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다.

제1 트랜지스터(T51)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제1 트랜지스터(T51)는 게이트에 하이 레벨의 전단 캐리 신호(C(k-2))가 입력되면 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다.

제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 서로 직렬로 연결된다.

제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 리셋 신호의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제3 트랜지스터(T53)는 M 노드의 전압이 하이 레벨일 때 턴 온 되어 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제2 트랜지스터(T52)는 리셋 신호(RESET)의 입력에 의해서 턴 온 되어 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)의 공유 노드와 QB 노드를 전기적으로 연결한다. 따라서 M 노드의 전압이 하이 레벨인 상태에서 리셋 신호(RESET)가 입력되면 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)가 동시에 턴 온 되어 QB 노드가 제3 저전위 전압(GVSS2) 레벨로 방전 또는 리셋 된다.

캐리 신호 출력부(512)는 Q 노드의 전압 레벨에 따른 캐리 클럭 신호(CRCLK(k))의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 제3 저전위 전압(GVSS3) 레벨을 기초로 캐리 신호(C(k))를 출력한다.

캐리 신호 출력부(512)는 제1 트랜지스터(T61), 제2 트랜지스터(T62), 부스팅 커패시터(CC)를 포함한다.

제1 트랜지스터(T61)는 캐리 클럭 신호(CRCLK(k))를 전달하는 클럭 신호 라인과 제1 출력 노드(NO1) 사이에 연결된다. 제1 트랜지스터(T61)의 게이트와 소스 사이에는 부스팅 커패시터(CC)가 연결된다.

제1 트랜지스터(T61)는 Q 노드의 전압에 응답하여 캐리 클럭 신호(CRCLK(k))를 기초로 제1 출력 노드(NO1)를 통해 하이 전압의 캐리 신호(C(k))를 출력한다. 제1 트랜지스터(T61)는 Q 노드의 전압이 하이 레벨일 때 턴 온 되어 하이 전압의 캐리 클럭 신호(CRCLK(k))를 제1 출력 노드(NO1)로 공급한다. 이에 따라서 하이 전압의 캐리 신호(C(k))가 출력된다.

캐리 신호(C(k))가 출력될 때, 부스팅 커패시터(CC)는 하이 전압 레벨의 캐리 클럭 신호(CRCLK(k))에 동기하여 Q 노드의 전압을 제1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트 스트랩(Bootstrap)시킨다. Q 노드의 전압이 부트 스트래핑 되면 하이 전압 레벨의 캐리 클럭 신호(CRCLK(k))가 빠르게 그리고 왜곡없이 캐리 신호(C(k))로 출력될 수 있다.

제2 트랜지스터(T62)는 제1 출력 노드(NO1)와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다.

제2 트랜지스터(T62)는 QB 노드의 전압에 응답하여 제3 저전위 전압(GVSS3)을 기초로 제1 출력 노드(NO1)를 통해 로우 전압의 캐리 신호(C(k))를 출력한다. 제2 트랜지스터(T62)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 제3 저전위 전압(GVSS3)을 제1 출력 노드(NO1)로 공급한다. 이에 따라서 로우 전압의 캐리 신호(C(k))가 출력된다.

게이트 신호 출력부(514)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 다수의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))의 전압 레벨 또는 제1 저전위 전압(GVSS1) 레벨을 기초로 다수의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 출력한다. (i는 양의 정수)

게이트 신호 출력부(514)는 제1 내지 제8 트랜지스터(T71 내지 T78), 부스팅 커패시터(CS1, CS2, CS3, CS4)를 포함한다.

제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 각각 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 전달하는 클럭 신호 라인과 제2 내지 제5 출력 노드(NO2 내지 NO5) 사이에 연결된다. 제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)의 게이트와 소스 사이에는 각각 부스팅 커패시터(CS1, CS2, CS3, CS4)가 연결된다.

제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 각각 Q 노드의 전압에 응답하여 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 기초로 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)를 통해 하이 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 출력한다. 제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 하이 전압의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 하이 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 각각 출력된다.

게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 출력될 때, 부스팅 커패시터(CS1, CS2, CS3, CS4)는 하이 전압 레벨의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))에 동기하여 Q 노드의 전압을 제1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트 스트랩 또는 증가시킨다. Q 노드의 전압이 부트 스트래핑 되면 하이 전압 레벨의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))가 빠르게 그리고 왜곡없이 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))로 출력될 수 있다.

제2 트랜지스터(T72), 제4 트랜지스터(T74), 제6 트랜지스터(T76), 제8 트랜지스터(T78)는 QB 노드의 전압에 응답하여 제1 저전위 전압(GVSS1)을 기초로 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)를 통해서 로우 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 각각 출력한다. 제2 트랜지스터(T72), 제4 트랜지스터(T74), 제6 트랜지스터(T76), 제8 트랜지스터(T78)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 제1 저전위 전압(GVSS1)을 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 로우 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 출력된다.

도 5에 도시된 실시예에서, 각각의 스테이지 회로에는 서로 다른 레벨로 설정되는 3개의 고전위 전압(GVDD1, GVDD2, GVDD3) 및 서로 다른 레벨로 설정되는 3개의 저전위 전압(GVSS1, GVSS2, GVSS3)이 공급된다. 예를 들어 제1 고전위 전압(GVDD1)은 20V, 제2 고전위 전압(GVDD2)은 16V, 제3 고전위 전압(GVDD3)은 14V로 설정될 수 있고, 제1 저전위 전압(GVSS1)은 -6V, 제2 저전위 전압(GVSS2)은 -10V, 제3 저전위 전압(GVSS3)은 -12V로 설정될 수 있다. 이러한 수치는 단지 하나의 예시일 뿐이며 고전위 전압 및 저전위 전압의 레벨은 실시예에 따라 다르게 설정될 수 있다.

도 6은 본 명세서의 일 실시예에 따른 더미 스테이지 회로의 회로도이다.

도 6에 도시된 더미 스테이지 회로도는 도 4에 도시된 전단 더미 스테이지 회로(DST1)의 회로도이다.

도 6을 참조하면, 본 명세서의 일 실시예에 따른 전단 더미 스테이지 회로(DST1)는 Q 노드, QB 노드, QH 노드를 포함한다. 또한 본 명세서의 일 실시예에 따른 전단 더미 스테이지 회로(DST1)는 Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), 캐리 신호 출력부(512)를 포함한다.

Q 노드 제어부(504)는 RT 센싱 라인 초기화를 위해 스타트 신호(Vst)의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전하고, 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다..

제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전한다. 제1 트랜지스터(T21)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온 되어 제2 연결 노드(NC2)에 제1 고전위 전압(GVDD1)을 공급한다. 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온 되어 제2 연결 노드(NC2)와 Q 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 동시에 턴 온되면 제1 고전위 전압(GVDD1)이 Q 노드에 공급된다.

제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)에 의해서 동시에 턴 온되어 제2 연결 노드(NC2)에 제3 고전위 전압(GVDD3)을 상시적으로 공급함으로써 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차를 증가시킨다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프될 때, 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차로 인하여 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제1 트랜지스터(T21)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

예를 들어 제1 트랜지스터(T21)의 문턱 전압이 부극성(-)일 때, 제1 트랜지스터(T21)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제3 고전위 전압(GVDD3)에 의해서 부극성(-)으로 유지된다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프될 때, 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지되어 누설 전류의 발생이 방지된다.

제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴 온되어 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제3 트랜지스터(T23)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴 온 되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 동시에 턴 온 되면 Q 노드 및 QH 노드가 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다.

제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압에 응답하여 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다. 제7 트랜지스터(T27)는 Q 노드의 전압이 하이 레벨일 때 턴 온 되어 제1 고전위 전압(GVDD1)을 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)의 공유 노드에 공급한다. 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 턴 온 되어 공유 노드와 QH 노드를 전기적으로 연결한다. 따라서 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 동시에 턴 온 되어 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다.

QH 노드에 제1 고전위 전압(GVDD1)이 공급되면 제3 트랜지스터(T23)의 게이트와 QH 노드 간의 전압 차가 증가한다. 따라서 제3 트랜지스터(T23)의 게이트에 로우 레벨의 후단 캐리 신호(C(k+2))가 입력되어 제3 트랜지스터(T23)가 턴 오프 될 때, 제3 트랜지스터(T23)의 게이트 전압과 QH 노드 간의 전압 차로 인하여 제3 트랜지스터(T23)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제3 트랜지스터(T23)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

Q 노드 및 QH 노드 안정화부(506)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다..

제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제2 트랜지스터(T32)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제1 트랜지스터(T31)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴 온 되면 Q 노드 및 QH 노드는 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋 된다.

제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 응답하여 제3 연결 노드(NC3)에 제2 고전위 전압(GVDD2)을 공급한다. 제2 트랜지스터(T42)는 제2 고전위 전압(GVDD2)에 의해서 턴 온되어 제2 고전위 전압(GVDD2)을 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드에 공급한다. 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 의해서 턴 온 되어 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드와 제3 연결 노드(NC3)을 전기적으로 연결한다. 따라서 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)가 제2 고전위 전압(GVDD2)에 의해서 동시에 턴 온 되면 제3 연결 노드(NC3)가 제2 고전위 전압(GVDD2) 레벨로 충전된다.

제4 트랜지스터(T44)는 Q 노드의 전압에 응답하여 제2 저전위 전압(GVSS2)을 제3 연결 노드(NC3)에 공급한다. 제4 트랜지스터(T44)는 Q 노드의 전압이 하이 레벨일 때 턴 온 되어 제3 연결 노드(NC3)를 제2 저전위 전압(GVSS2)으로 방전 또는 리셋시킨다.

제5 트랜지스터(T45)는 Q 노드의 전압에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제5 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

도 7은 본 명세서의 일 실시예에 따른 더미 스테이지 회로의 다른 회로도이다.

도 7에 도시된 더미 스테이지 회로도는 도 4에 도시된 전단 더미 스테이지 회로(DST2)의 회로도이다.

도 7을 참조하면, 본 명세서의 일 실시예에 따른 전단 더미 스테이지 회로(DST2)는 Q 노드, QB 노드, QH 노드를 포함한다. 또한 본 명세서의 일 실시예에 따른 전단 더미 스테이지 회로(DST2)는 Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), 캐리 신호 출력부(512), FB TFT(516)부를 포함한다.

Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), 캐리 신호 출력부(512)는 도 6의 회로도의 Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), 캐리 신호 출력부(512)와 동일하므로 설명은 이들을 참조한다.

본 명세서의 일 실시예에 따른 전단 더미 스테이지 회로(DST2)의 FB TFT(516)부는 T3 TFT와 같은 Vgs가 인가되는 동일 회로 구조를 설계 한 것으로, T3 TFT가 PBTS(Positive Bias Temperature Stress, Vth가 (+) shift) 열화가 되면 FB TFT부(516)의 Vth도 (+) shift 되고 흐르는 전류가 작아진다. 작아진 FB TFT부(516)의 전류를 도시되지 않은 PGVDD 전압 생성 Block 내에서 Sensing 하여 Vth만큼 PGVDD를 상승시켜 열화를 방지 할 수 있다.

FB TFT부(516)는 제1 내지 제6 트랜지스터(T81~T86)를 포함한다. 제1 트랜지스터(T81) 및 제2 트랜지스터(T82)는 피드백 전압(GVDD_FB)을 전달하는 피드백 전압 라인과 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제1 트랜지스터(T81) 및 제2 트랜지스터(T82)는 QB 노드의 전압에 응답하여 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제2 트랜지스터(T82)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 제1 트랜지스터(T81) 및 제2 트랜지스터(T82)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제1 트랜지스터(T81)는 QB 노드의 전압이 하이 레벨일 때 턴 온 되어 QH 노드에 피드백 전압 GVDD_FB을 공급한다. 따라서 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴 온되면 Q 노드 및 QH 노드는 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다. 제3 트랜지스터(T83) 및 제4 트랜시스터(T84)와, 제5 트랜지스터(T85) 및 제6 트랜시스터(T86)는 제1 트랜지스터(T81) 및 제2 트랜시스터(T82)와 동일한 기능 및 동작을 수행하므로 설명은 생략하기로 한다.

도 8은 본 명세서의 스테이지 회로들의 캐리 신호 라인의 제1 연결도 이고, 도 9는 본 명세서의 스테이지 회로들의 캐리 신호 라인의 제2 연결도 이다.

도 8을 참조하면, 본 명세서의 일 실시예에 따른 스테이지 회로들의 캐리 신호 라인은, 제1 전단 더미 스테이지 회로(DST1)에서 제1 스테이지 회로(ST(1))로 연결되고, 제2 전단 더미 스테이지 회로(DST2)에서 제2 스테이지 회로(ST(2))로 연결된다. 이러한 캐리 신호 라인의 제 1 연결도에서의 스테이지 회로들은 RT 센싱 라인 초기화를 위해 스타트 신호 (Vst)가 제1 전단 더미 스테이지 회로(DST1)와 제2 전단 더미 스테이지 회로(DST2)에 동시에 입력되고, 제 1, 2의 전단 더미 스테이지 회로(DST1, DST2)가 활성화 되어 전단 캐리 신호(C)를 각각 생성하여 제 1, 2의 스테이지 회로(ST(1), ST(2))에 출력하게 된다.

그러나, 도 8의 스테이지 회로들의 캐리 신호 라인의 제1 연결도에 의한 VRR(Variable Refrsh Rate) 구동 시에는, 제 1, 2의 전단 더미 스테이지 회로(DST1, DST2)가 활성화 되는데, 제2 전단 더미 스테이지 회로(DST2)의 FB TFT부(156)가 OFF 되고 PGVDD 전압이 상승하게 되어 발생되는 전압 편차로 인하여 가로선이 생기는 문제점이 발생한다.

도 8의 스테이지 회로들의 캐리 신호 라인의 제1 연결도에 의한 VRR(Variable Refrsh Rate) 구동에서 가로선이 생기는 문제점을 해결하고자, 도 9와 같이 스테이지 회로들의 캐리 신호 라인의 제2 연결도가 고안 되었다.

VRR 구동 시 스테이지 회로들을 도 9와 같은 캐리 신호 라인의 제2 연결도에 의해 구동하게 되면 가로선이 생기는 문제점을 해소 할 수 있는데, 이를 도 6, 7 및 도 9와 관련하여 설명하면 다음과 같다.

첫째, RT 센싱 라인 초기화를 위해 스타트 신호(Vst)가 제1 전단 더미 스테이지 회로(DST1)에 입력되면, 둘째, 제1 전단 더미 스테이지 회로(DST1)는 활성화되고 전단 캐리 신호(C)를 생성하여 제2 전단 더미 스테이지 회로(DST2)와 제1 스테이지 회로(ST(1))에 출력한다. 셋째, 제2 전단 더미 스테이지 회로(DST2)는 제1 전단 더미 스테이지 회로(DST1)로부터의 전단 캐리 신호(C)가 입력되면 활성화되고 전단 캐리 신호(C)를 생성하여 제2 스테이지 회로(ST(2))에 출력한다.

이와 같이, 캐리 신호 라인의 제2 연결도에서는, 스타트 신호(Vst)가 제1 전단 더미 스테이지 회로(DST1)에만 입력되고, 제2 전단 더미 스테이지 회로(DST2)에는 제1 전단 더미 스테이지 회로(DST1)의 전단 캐리 신호가 입력되므로, 제2 전단 더미 스테이지 회로(DST2)의 Q 노드는 활성화 되지 않고, 따라서 QB 노드는 온 상태를 유지하고, FB TFT(156)부는 정상 동작을 한다.

제2 전단 더미 스테이지 회로(DST2)의 FB TFT부(156)가 정상 동작을 하면 PGVDD 전압은 변화가 없으므로 전압 편차가 발생하지 않게 되어 일반적인 캐리 신호 라인의 제1 연결도에 의해 발생되는 가로선 문제점이 해소 된다.

도 10은 도 8의 제1 연결도에 따른 스테이지 회로들의 VRR 구동시 구동 타이밍도로서, 제2 전단 더미 스테이지 회로(DST2)의 FB TFT부(156)가 OFF 되어 PGVDD가 다음 프레임이 시작되기 전까지 전압이 상승 유지되는 것을 나타낸다.

도 11은 도 9의 제2 연결도에 따른 스테이지 회로들의 VRR 구동시 구동 타이밍도로서, 제2 전단 더미 스테이지 회로(DST2)의 FB TFT부(156)가 ON 되어 PGVDD가 다음 프레임이 시작되기 전까지 전압이 정상 유지 되는 것을 나타낸다.

이와 같이, 도 6, 도 7, 도 10 및 도 11을 참조하면, 본 명세서의 스테이지 회로들은 VRR 구동시 스캔 신호 라인의 제2 연결도에 따라 구동하게 되므로, 가로선 문제가 해소 되어 영상 표시 품질이 개선 된다.

도 12는 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.

구간(P1~P2)에서 하이 레벨의 전단 캐리 신호(C(k-2))가 입력되면 Q 노드 제어부(504)의 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 턴 온된다. 이에 따라서 Q 노드가 제1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 하이 레벨의 전단 캐리 신호(C(k-2))에 의해서 QB 노드 안정화부(510)의 제1 트랜지스터(T51)가 턴 온되어 QB 노드는 제3 저전위 전압(GVSS3) 레벨로 방전된다.

구간(P2~P3)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i))가 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제1 고전위 전압(GVDD1) 보다 높은 제1 부스팅 전압(BL1) 레벨로 부트스트래핑된다. 이에 따라서 구간(P2~P3)에서 제2 출력 노드(NO2)로부터 게이트 신호(SCOUT(i))가 출력된다.

구간(P3~P4)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+1))가 입력되면 부스팅 커패시터(CS1, CS2)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트 스트래핑 된다. 이에 따라서 구간(P3~P4)에서 제3 출력 노드(NO3)로부터 게이트 신호(SCOUT(i+1))가 출력된다.

구간(P4~P5)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i+1))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+2))가 입력되면 부스팅 커패시터(CS2, CS3)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트 스트래핑 된다. 이에 따라서 구간(P4~P5)에서 제4 출력 노드(NO4)로부터 게이트 신호(SCOUT(i+2))가 출력된다.

구간(P5~P6)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i+2))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+3))가 입력되면 부스팅 커패시터(CS3, CS4)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트 스트래핑 된다. 이에 따라서 구간(P5~P6)에서 제5 출력 노드(NO5)로부터 게이트 신호(SCOUT(i+3))가 출력된다.

구간(P6~P7)에서는 하이 레벨의 스캔 클럭 신호(SCCLK(i+3))만이 입력되므로 부스팅 커패시터(CS4)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 레벨로 부트 스트래핑 된다.

또한 구간(P5~P7)에서 하이 레벨의 캐리 클럭 신호(CRCLK(k))가 입력되면 Q 노드에 충전된 전압에 의해서 턴 온 되는 제1 트랜지스터(T61)에 의해서 제1 출력 노드(NO1)로부터 캐리 신호(C(k))가 출력된다.

구간(P7~P8)에서 스캔 클럭 신호가 입력되지 않으므로 Q 노드의 전압은 다시 제1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 구간(P7~P8)에서 하이 레벨의 후단 캐리 신호(C(k+2))가 입력되면 Q 노드 제어부(504)의 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 턴 온 된다. 이에 따라서 시점(P8)에서 Q 노드가 제3 저전위 전압(GVSS3) 레벨로 방전된다. Q 노드가 제3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제4 트랜지스터(T44)가 턴 오프 되고, 제1 트랜지스터(T41)의 게이트에 제2 고전위 전압(GVDD2)이 입력되어 제1 트랜지스터(T41)가 턴 온 된다. 제1 트랜지스터(T41)가 턴 온 되면 QB 노드는 제2 고전위 전압(GVDD2) 레벨로 충전된다.

도 4 및 도 5에 도시된 게이트 구동 회로(13)의 스테이지 회로들은 QB 노드를 공유하지 않는다. 따라서 QB 노드는 매 프레임마다 턴 온 또는 턴 오프 된다. 이에 따라서 QB 노드와 연결되는 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)은 매 프레임마다 턴 온 또는 턴 오프 된다.

이처럼 QB 노드와 연결되는 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)이 매 프레임마다 턴 온 또는 턴 오프 되면, 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)에 가해지는 전압 스트레스로 인해서 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)이 빠르게 열화 된다. 트랜지스터에 가해지는 전압 스트레스로 인한 트랜지스터의 열화는 트랜지스터의 문턱 전압 상승을 초래하여 표시 장치(1)의 성능 저하 및 수명 단축의 원인이 된다.

따라서 QB 노드와 연결되는 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)의 열화 속도를 감소시키기 위하여, 본 명세서의 일 실시예에 따른 게이트 구동 회로(13)는 QB 노드에 충전되는 전압, 즉 제2 고전위 전압(GVDD2)의 크기가 조절된다.

도 13은 본 명세서의 일 실시예에서 게이트 구동 회로의 구동 시간에 따른 제2 고전위 전압 크기의 변화를 나타내는 그래프이다. 도 13에서 가로 축은 게이트 구동 회로(13)의 구동 시간을 나타내고, 세로 축은 도 13에 도시된 제2 고전위 전압(GVDD2)의 크기를 나타낸다.

본 명세서의 일 실시예에서, 도 13에 도시된 QB 노드에 공급되는 제2 고전위 전압(GVDD2)의 크기는 게이트 구동 회로(13)의 구동 시간에 따라서 조절된다.

예컨대 도 13에 도시된 바와 같이, 게이트 구동 회로(13)의 구동 시간이 증가할수록 제2 고전위 전압(GVDD2)의 크기가 증가할 수 있다. 즉 도 13과 같이 게이트 구동 회로(13)의 구동 시간이 AT1, AT2, AT3, AT4, AT5로 증가할 때마다 제2 고전위 전압(GVDD2)의 크기는 GV1, GV2, GV3, GV4, GV5로 계단식으로 증가한다. 이 때 각 단계 별 제2 고전위 전압(GVDD2)의 크기(GV1, GV2, GV3, GV4, GV5)는 각각의 구동 시간(AT1, AT2, AT3, AT4, AT5)에서 QB 노드와 연결되는 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)의 문턱 전압 크기 이상의 값이며, 실험적으로 정해질 수 있는 값이다.

한편, 도 13에는 게이트 구동 회로(13)의 구동 시간이 증가함에 따라서 제2 고전위 전압(GVDD2)의 크기가 계단식으로 증가하는 실시예가 도시되어 있다. 그러나 본 명세서의 다른 실시예에서 제2 고전위 전압(GVDD2)의 크기는 게이트 구동 회로(13)의 구동 시간에 비례하여 선형적으로 또는 비선형적으로 증가할 수도 있다.

또한 도 13에 도시된 AT1, AT2, AT3, AT4, AT5 및 GV1, GV2, GV3, GV4, GV5는 각각 실시예에 따라 다르게 설정될 수 있는 값이며 실험적으로 결정될 수 있다.

또한 도 13에 도시된 AT1, AT2, AT3, AT4, AT5 사이의 간격 및 GV1, GV2, GV3, GV4, GV5 사이의 간격은 각각 동일하거나 다르게 설정될 수 있다. 예컨대 AT2와 AT1의 차이 값은 AT5와 AT4의 차이 값과 동일하거나 다르게 설정될 수 있다. 또 다른 예로 GV3과 GV2의 차이 값은 GV5와 GV4의 차이 값과 동일하거나 다르게 설정될 수 있다.

도 13에 도시된 바와 같이 게이트 구동 회로(13)의 구동 시간에 비례하여 제2 고전위 전압(GVDD2)의 크기를 증가시킴으로써, 게이트 구동 회로(13)의 정상적인 구동이 보장되는 동시에 QB 노드와 연결되는 트랜지스터들(T31, T32, T62, T72, T74, T76, T78)에 가해지는 전압 스트레스를 최소화할 수 있다. 이에 따라서 표시 장치(1)의 수명이 연장될 수 있다.

도 14는 게이트 구동 회로의 구동 시간에 따른 트랜지스터의 문턱 전압 크기의 변화를 나타내는 그래프이다.

도 14에서 데이터(1204)는 도 4 및 도 5에 도시된 게이트 구동 회로(13)에서 QB 노드에 공급되는 제2 고전위 전압(GVDD2)이 항상 동일한 크기로 공급될 때 QB 노드와 연결되는 트랜지스터들의 문턱 전압 크기 변화를 나타낸다.

또한 도 14에서 데이터(1206)는 도 4 및 도 5에 도시된 게이트 구동 회로(13)에서 게이트 구동 회로(13)의 구동 시간에 따라서 제2 고전위 전압(GVDD2)의 크기가 증가할 때 QB 노드와 연결되는 트랜지스터들의 문턱 전압 크기 변화를 나타낸다.

도 14의 데이터(1204)를 통해 알 수 있듯이, 도 4 및 도 5에 도시된 게이트 구동 회로(13)에서 QB 노드에 공급되는 제2 고전위 전압(GVDD2)이 항상 동일한 크기로 공급되면 QB 노드와 연결되는 트랜지스터들의 문턱 전압 크기는 급격하게 증가한다. 이에 따라서 QB 노드와 연결되는 트랜지스터들이 급격하게 열화 되어 표시 장치(1)의 수명이 짧아진다.

그러나 도 14의 데이터(1206)를 통해 알 수 있듯이, 도 4 및 도 5에 도시된 게이트 구동 회로(13)에서 게이트 구동 회로(13)의 구동 시간에 따라서 제2 고전위 전압(GVDD2)의 크기가 조절되면 제2 고전위 전압(GVDD2)의 크기가 항상 일정할 때에 비해서 QB 노드와 연결되는 트랜지스터들의 문턱 전압 크기의 증가 속도가 현저히 낮아진다. 따라서 표시 장치(1)의 수명이 보다 길어진다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QH 노드, QB 노드를 포함하는 제 1, 2의 더미 스테이지 회로와 다수의 스테이지 회로를 포함하고,
제 1, 2의 더미 스테이지 회로는
스타트 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부; 및
상기 Q 노드의 전압 레벨에 따른 캐리 클럭 신호의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 상기 제3 저전위 전압 레벨을 기초로 캐리 신호를 출력하는 캐리 신호 출력부를 포함하고,
각각의 스테이지 회로는
라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 라인 선택부;
전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
상기 후단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
상기 Q 노드의 전압 레벨에 따른 캐리 클럭 신호의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 상기 제3 저전위 전압 레벨을 기초로 캐리 신호를 출력하는 캐리 신호 출력부; 및
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 제1 내지 제j 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력하는 게이트 신호 출력부를 포함하는
게이트 구동 회로.
제1항에 있어서,
상기 게이트 신호 출력부는
상기 Q 노드의 전압 레벨이 하이 전압 레벨이면 상기 제1 내지 제j 스캔 클럭 신호를 기초로 상기 제1 내지 제j 게이트 신호를 순차적으로 출력하는
게이트 구동 회로.
제1항에 있어서,
상기 게이트 신호 출력부는
상기 Q 노드의 전압 레벨이 하이 전압 레벨일 때 턴 온되어 상기 제1 내지 제j 스캔 클럭 신호를 출력 노드로 공급하는 풀업 트랜지스터;
상기 QB 노드의 전압 레벨이 하이 전압 레벨일 때 턴 온되어 상기 제1 저전위 전압을 상기 출력 노드로 공급하는 풀다운 트랜지스터; 및
상기 풀업 트랜지스터의 게이트와 소스 사이에 연결되는 부스팅 커패시터를 포함하는
게이트 구동 회로.
제3항에 있어서,
상기 QB 노드의 전압 레벨이 상기 제2 고전위 전압으로 충전되면 상기 풀다운 트랜지스터가 턴 온되는
게이트 구동 회로.
제1항에 있어서,
상기 Q 노드 및 QH 노드 안정화부는
상기 QB 노드가 상기 제2 고전위 전압 레벨로 충전되면 턴 온되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는
게이트 구동 회로.
제1항에 있어서,
상기 제2 고전위 전압의 크기는 상기 게이트 구동 회로의 구동 시간에 따라서 조절되는
게이트 구동 회로.
제1항에 있어서,
상기 게이트 구동 회로의 구동 시간이 증가할수록 상기 제2 고전위 전압의 크기가 증가하는
게이트 구동 회로.
제1항에 있어서,
상기 제2 더미 스테이지 회로는 TFT 열화를 방지하기 위해 FB TFT부를 추가로 포함하는
게이트 구동 회로.
제8항에 있어서,
상기 제1 더미 스테이지 회로의 전단 캐리 신호 라인은 상기 제2 더미 스테이지 회로와 제1 스테이지 회로에 인가되고, 상기 제2 더미 스테이지 회로의 전단 캐리 신호 라인은 제2 스테이지 회로에 연결되는
게이트 구동 회로.
게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널;
각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로;
각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로; 및
상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QH 노드, QB 노드를 포함하는 다수의 더미 스테이지 회로와 스테이지 회로를 포함하고,
각각의 더미 스테이지 회로는
스타트 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부; 및
상기 Q 노드의 전압 레벨에 따른 캐리 클럭 신호(의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 상기 제3 저전위 전압 레벨을 기초로 캐리 신호를 출력하는 캐리 신호 출력부를 포함하고,
각각의 스테이지 회로는
라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 라인 선택부;
전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
상기 후단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
상기 Q 노드의 전압 레벨에 따른 캐리 클럭 신호의 전압 레벨 또는 QB 노드의 전압 레벨에 따른 제3 저전위 전압 레벨을 기초로 캐리 신호를 출력하는 캐리 신호 출력부; 및
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 제1 내지 제j 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력하는 게이트 신호 출력부를 포함하는
표시 장치.
제10항에 있어서,
상기 게이트 신호 출력부는
상기 Q 노드의 전압 레벨이 하이 전압 레벨이면 상기 제1 내지 제j 스캔 클럭 신호를 기초로 상기 제1 내지 제j 게이트 신호를 순차적으로 출력하는
표시 장치.
제10항에 있어서,
상기 게이트 신호 출력부는
상기 Q 노드의 전압 레벨이 하이 전압 레벨일 때 턴 온되어 상기 제1 내지 제j 스캔 클럭 신호를 출력 노드로 공급하는 풀업 트랜지스터;
상기 QB 노드의 전압 레벨이 하이 전압 레벨일 때 턴 온되어 상기 제1 저전위 전압을 상기 출력 노드로 공급하는 풀다운 트랜지스터; 및
상기 풀업 트랜지스터의 게이트와 소스 사이에 연결되는 부스팅 커패시터를 포함하는
표시 장치.
제12항에 있어서,
상기 QB 노드의 전압 레벨이 상기 제2 고전위 전압으로 충전되면 상기 풀다운 트랜지스터가 턴 온되는
표시 장치.
제10항에 있어서,
상기 Q 노드 및 QH 노드 안정화부는
상기 QB 노드가 상기 제2 고전위 전압 레벨로 충전되면 턴 온되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는
표시 장치.
제10항에 있어서,
상기 제2 고전위 전압의 크기는 상기 게이트 구동 회로의 구동 시간에 따라서 조절되는
표시 장치.
제10항에 있어서,
상기 게이트 구동 회로의 구동 시간이 증가할수록 상기 제2 고전위 전압의 크기가 증가하는
표시 장치.
제10항에 있어서,
상기 제2 더미 스테이지 회로는 TFT 열화를 방지하기 위해 FB TFT부를 추가로 포함하는
표시 장치.
제17항에 있어서,
상기 제1 더미 스테이지 회로의 전단 캐리 신호 라인은 상기 제2 더미 스테이지 회로와 제1 스테이지 회로에 인가되고, 상기 제2 더미 스테이지 회로의 전단 캐리 신호 라인은 제2 스테이지 회로에 연결되는
표시 장치.